TW202324716A

TW202324716A - 半導體裝置及其製造方法

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Publication number: TW202324716A
Application number: TW111110923A
Authority: TW
Inventors: 范揚順
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-09
Filing date: 2022-03-23
Publication date: 2023-06-16
Also published as: TW202341448A; TW202329434A; TW202324766A; TW202324542A; TWI828142B; TW202324743A; TW202324608A; TWI804302B; TW202324674A; TWI813217B; TW202324759A; TW202324339A; TWI829183B; TWI806591B; TW202324761A; TWI799254B; TWI804300B; TWI824495B; TWI812181B; TWI814340B

Abstract

一種半導體裝置，包括基板、第一薄膜電晶體以及第二薄膜電晶體。第一以及第二薄膜電晶體設置於基板之上。第一薄膜電晶體包括堆疊的第一以及第二金屬氧化物層。第一金屬氧化物層的氧濃度小於第二金屬氧化物層的氧濃度，第二金屬氧化物層的厚度小於第一金屬氧化物層的厚度。二維電子氣位於第一以及第二金屬氧化物層之間的界面。第二薄膜電晶體與第一薄膜電晶體電性連接。第二薄膜電晶體包括第三金屬氧化物層。第二與第三金屬氧化物層屬於同一圖案化層。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置，且特別是有關於一種包括金屬氧化物層的半導體裝置及其製造方法。

目前，常見的薄膜電晶體通常以非晶矽半導體作為通道，其中非晶矽半導體由於製程簡單且成本低廉，因此以廣泛的應用於各種薄膜電晶體中。

隨著顯示技術的進步，顯示面板的解析度逐年提升。為了使畫素電路中的薄膜電晶體縮小，許多廠商致力於研發新的半導體材料，例如金屬氧化物半導體材料。在金屬氧化物半導體材料中，氧化銦鎵鋅（indium gallium zinc oxide，IGZO）同時具有面積小以及電子遷移率高的優點，因此被視為一種重要的新型半導體材料。

本發明提供一種半導體裝置，具有效率高以及製造成本低的優點。

本發明提供一種半導體裝置的製造方法，具有製造成本低的優點，且所製造的半導體裝置具有效率高的優點。

本發明的至少一實施例提供一種半導體裝置。半導體裝置包括基板、第一薄膜電晶體以及第二薄膜電晶體。第一薄膜電晶體以及第二薄膜電晶體設置於基板之上。第一薄膜電晶體包括堆疊的第一金屬氧化物層以及第二金屬氧化物層。第一金屬氧化物層的氧濃度小於第二金屬氧化物層的氧濃度，第二金屬氧化物層的厚度小於第一金屬氧化物層的厚度。二維電子氣位於第一金屬氧化物層以及第二金屬氧化物層之間的界面。第二薄膜電晶體與第一薄膜電晶體電性連接。第二薄膜電晶體包括第三金屬氧化物層。第二金屬氧化物層與第三金屬氧化物層屬於同一圖案化層。

本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成第一薄膜電晶體於基板之上，第一薄膜電晶體包括堆疊的第一金屬氧化物層以及第二金屬氧化物層，其中第一金屬氧化物層的氧濃度小於第二金屬氧化物層的氧濃度，第二金屬氧化物層的厚度小於第一金屬氧化物層的厚度，其中二維電子氣位於第一金屬氧化物層以及第二金屬氧化物層之間的界面；形成第二薄膜電晶體於基板之上，其中第二薄膜電晶體與第一薄膜電晶體電性連接，第二薄膜電晶體包括第三金屬氧化物層，且第二金屬氧化物層與第三金屬氧化物層同時形成。

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

請參考圖1，半導體裝置10包括基板100、第一薄膜電晶體200以及第二薄膜電晶體300。

基板100的材料例如包括玻璃、石英、有機聚合物或不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。

緩衝層102形成於基板100的表面。緩衝層102的材料例如包括氧化矽、氮化矽、氮氧化矽或其他絕緣材料。在一些實施例中，緩衝層102為單層結構或多層結構。

第一薄膜電晶體200設置於基板100之上。在本實施例中，第一薄膜電晶體200形成於緩衝層102上。第一薄膜電晶體包括第一金屬氧化物層210、第二金屬氧化物層220、第一閘極230、第一源極242與第一汲極244。

第一金屬氧化物層210以及第二金屬氧化物層220位於基板100之上且彼此互相堆疊。在本實施例中，第一金屬氧化物層210以及第二金屬氧化物層220依序形成於緩衝層102上。第一金屬氧化物層210的氧濃度小於第二金屬氧化物層220的氧濃度。在一些實施例中，第一金屬氧化物層210的氧濃度為10 at%至50 at%，且第二金屬氧化物層220的氧濃度為30 at%至70 at%。在一些實施例中，藉由調整氧濃度，使第一金屬氧化物層210的能隙（Band Gap）小於第二金屬氧化物層220的能隙，藉此於第一金屬氧化物層210以及第二金屬氧化物層220之間的界面形成二維電子氣2DEG。第二金屬氧化物層220的厚度T2小於第一金屬氧化物層210的厚度T1，藉此使二維電子氣2DEG更容易的形成於前述界面。在一些實施例中，第一金屬氧化物層210的厚度T1為10奈米至60奈米，第二金屬氧化物層220的厚度T2為5奈米至30奈米。在一些實施例中，第一金屬氧化物層210以及第二金屬氧化物層220的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。

第二金屬氧化物層220包括第一摻雜區222、第二摻雜區226以及位於第一摻雜區222與第二摻雜區226之間的第一通道區224。在一些實施例中，通過氫電漿處理形成第一摻雜區222與第二摻雜區226，其中第一摻雜區222與第二摻雜區226的氧空缺濃度低於第一通道區224的氧空缺濃度，第一摻雜區222與第二摻雜區226的導電率高於第一通道區224的導電率。

閘介電層110位於第二金屬氧化物層220上。在一些實施例中，閘介電層110的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。在一些實施例中，閘介電層110的厚度為50奈米至300奈米。

第一閘極230位於閘介電層110上。第一閘極230在基板100的頂面的法線方向ND上重疊於第一金屬氧化物層210以及第二金屬氧化物層220的第一通道區224。閘介電層110位於第一閘極230與第二金屬氧化物層220之間。第一閘極230通過閘介電層的開口而接觸第二金屬氧化物層220的第一通道區224。在本實施例中，前述閘介電層的開口的寬度小於第一通道區224的寬度。在一些實施例中，第一閘極230的材料包括鎢、鉬、鉑、金或其他高功函數金屬或上述材料的組合。第一閘極230與第二金屬氧化物層220之間具有肖特基接觸（Schottky contact）。

層間介電層120設置於閘介電層110上。層間介電層120覆蓋第一閘極230。在一些實施例中，層間介電層120的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。在一些實施例中，層間介電層120的厚度為100奈米至600奈米。

第一源極242與第一汲極244設置於層間介電層120上，且透過層間介電層120中接觸孔而分別連接至第二金屬氧化物層220的第一摻雜區222與第二摻雜區226。在一些實施例中，第一源極242與第一汲極244的材料包括鋁、鈦、鉬、銅或上述金屬的合金或上述材料的組合。在一些實施例中，第一源極242與第二金屬氧化物層220之間以及第一汲極244與第二金屬氧化物層220之間具有肖特基接觸或歐姆接觸（Ohmic contact）。

在本實施例中，第一薄膜電晶體200為金屬-半導體場效電晶體（Metal Semiconductor Field Effect Transistor，MESFET），且第一薄膜電晶體200為常開型（normally-on）的電晶體。由於第一薄膜電晶體200包括二維電子氣2DEG，第一薄膜電晶體200適用於高電流的驅動電晶體。此外，由於第一薄膜電晶體200的第一閘極230接觸第二金屬氧化物層220，可以減少第一閘極230與第二金屬氧化物層220之間的絕緣層出現的電荷捕獲效應（charge trapping effect），藉此提升第一薄膜電晶體200的效率。

第二薄膜電晶體300設置於基板100之上。在本實施例中，第二薄膜電晶體300形成於緩衝層102上。第二薄膜電晶體包括第三金屬氧化物層320、第二閘極330、第二源極342與第二汲極344。第二薄膜電晶體300與第一薄膜電晶體200電性連接。舉例來說，第二薄膜電晶體300的第二汲極344透過圖1中未繪出的導線而電性連接第一薄膜電晶體200的第一閘極230。

第三金屬氧化物層320位於基板100之上。在本實施例中，第三金屬氧化物層320形成於緩衝層102上。在一些實施例中，第三金屬氧化物層320的厚度T3為5奈米至30奈米。在一些實施例中，第三金屬氧化物層320的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。第一金屬氧化物層210的氧濃度小於第三金屬氧化物層320的氧濃度。在一些實施例中，第二金屬氧化物層220與第三金屬氧化物層230屬於同一圖案化層，也可以說第二金屬氧化物層220與第三金屬氧化物層230的形狀是於同一次的圖案化製程中定義出來。第二金屬氧化物層220與第三金屬氧化物層230包括相同的材料。

第三金屬氧化物層320包括第三摻雜區322、第四摻雜區326以及位於第三摻雜區322與第四摻雜區326之間的第二通道區324。在一些實施例中，通過氫電漿處理形成第三摻雜區322與第四摻雜區326，其中第三摻雜區322與第四摻雜區326的氧空缺濃度高於第二通道區324的氧空缺濃度，第三摻雜區322與第四摻雜區326的導電率高於第二通道區324的導電率。在一些實施例中，於同一次的氫電漿處理形成第二金屬氧化物層220的第一摻雜區222與第二摻雜區226以及第三金屬氧化物層320的第三摻雜區322以及第四摻雜區326。

第二閘極330位於閘介電層110上。第二閘極330在基板100的頂面的法線方向ND上重疊於第三金屬氧化物層320的第二通道區324。閘介電層110位於第二閘極330與第三金屬氧化物層320之間。第二閘極330不接觸第三金屬氧化物層320。在一些實施例中，第一閘極230與第二閘極330屬於同一圖案化層，也可以說第一閘極230與第二閘極330的形狀是於同一次的圖案化製程中定義出來。第一閘極230與第二閘極330包括相同的材料。

第二源極322與第二汲極326設置於層間介電層120上，且透過層間介電層120中接觸孔而分別連接至第三金屬氧化物層320的第三摻雜區322以及第四摻雜區326。在一些實施例中，第二源極322與第二汲極326的材料包括鋁、鈦、鉬、銅或上述材料的組合。在一些實施例中，第二源極322與第三金屬氧化物層320之間以及第二汲極326與第三金屬氧化物層320之間具有肖特基接觸或歐姆接觸（Ohmic contact）。在一些實施例中，第一源極222、第一汲極226、第二源極322與第二汲極326屬於同一圖案化層，也可以說第一源極222、第一汲極226、第二源極322與第二汲極326的形狀是於同一次的圖案化製程中定義出來。第一源極222、第一汲極226、第二源極322與第二汲極326包括相同的材料。

在本實施例中，第二薄膜電晶體300為金屬-氧化物-半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET），且第二薄膜電晶體300為常閉型（normally-off）的電晶體。

圖2A至圖2E是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

請參考圖2A，形成第一金屬氧化物圖案OS1於基板100之上。第一金屬氧化物圖案OS1包括第一金屬氧化物層210。

請參考圖2B，形成第二金屬氧化物圖案OS2於第一金屬氧化物圖案OS1以及基板100之上。第二金屬氧化物圖案OS2包括第二金屬氧化物層220a以及第三金屬氧化物層320a。

請參考圖2C，形成閘介電層110於第二金屬氧化物圖案OS2上。閘介電層110具有重疊並暴露出第二金屬氧化物層220a的開口112。

請參考圖2C與2D，形成第一閘極230以及第二閘極330於閘介電層110上。第二金屬氧化物層220a重疊於第一閘極230，且第三金屬氧化物層320a重疊於第二閘極330。第一閘極230通過開口112接觸第二金屬氧化物層220a。

以第一閘極230與第二閘極330為罩幕對第二金屬氧化物層220a以及第三金屬氧化物層320a執行摻雜製程，以形成包括第一摻雜區222、第二摻雜區226以及第一通道區224的第二金屬氧化物層220以及包括第三摻雜區322、第四摻雜區326以及第二通道區324的第三金屬氧化物層320。第一通道區224位於第一摻雜區222與第二摻雜區226之間，且第二通道區324位於第三摻雜區322與第四摻雜區326之間。在本實施例中，在基板100的頂面的法線方向ND上，第一通道區224以及第二通道區324分別重疊於第一閘極230以及第二閘極330。

在一些實施例中，摻雜製程例如為氫電漿摻雜製程或其他合適的製程，透過摻雜製程減少第一摻雜區222、第二摻雜區226、第三摻雜區322以及第四摻雜區326中的氧空缺，以提升第一摻雜區222、第二摻雜區226、第三摻雜區322以及第四摻雜區326的導電率。

請參考圖2E，形成層間介電層120於閘介電層110上。執行一次或多次蝕刻製程以形成穿過層間介電層120以及閘介電層110的第一接觸孔122、第二接觸孔124、第三接觸孔126以及第四接觸孔128。第一接觸孔122以及第二接觸孔124重疊並暴露出第二金屬氧化物層220的第一摻雜區222以及第二摻雜區226，且第三接觸孔126以及第四接觸孔128重疊並暴露出第三金屬氧化物層320的第三摻雜區322以及第四摻雜區326。

最後請參考圖2E與圖1，形成第一源極242、第一汲極244、第二源極342與第二汲極344於層間介電層120上，且形成第一源極242、第一汲極244、第二源極342與第二汲極344於第一接觸孔122、第二接觸孔124、第三接觸孔126以及第四接觸孔128中。第一源極242與第一汲極244分別連接至第二金屬氧化物層220的第一摻雜區222以及第二摻雜區226，且第二源極342與第二汲極344分別連接至第三金屬氧化物層320的第三摻雜區322以及第四摻雜區326。

圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖3的半導體裝置20與圖1的半導體裝置10的主要差異在於：半導體裝置20的第一閘極230包括多層結構。

請參考圖3，第一閘極230包括金屬層234與P型半導體層232的堆疊，其中P型半導體層232接觸第二金屬氧化物層220。在本實施例中，第一薄膜電晶體200為常閉型（normally-off）的電晶體。

圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖1至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖4的半導體裝置30與圖1的半導體裝置10的主要差異在於：半導體裝置30的第一源極242與第一汲極244延伸穿過第二金屬氧化物層220。

請參考圖4，第一源極242與第一汲極244延伸穿過第二金屬氧化物層220，並接觸第一金屬氧化物層210以及第二金屬氧化物層220的界面。換句話說，第一源極242與第一汲極244直接接觸二維電子氣2DEG，藉此提升第一薄膜電晶體200的輸出電流大小。

在本實施例中，第二源極342與第二汲極344亦延伸穿過第三金屬氧化物層320，但本發明不以此為限。在其他實施例中，第二源極342與第二汲極344未穿過第三金屬氧化物層320。

圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖5的半導體裝置40與圖1的半導體裝置10的主要差異在於：半導體裝置40的第一金屬氧化物層210包括第五摻雜區212以及第六摻雜區214。

在本實施例中，執行摻雜製程以於第二金屬氧化物層220中形成第一摻雜區222以及第二摻雜區226，且摻雜製程於第一金屬氧化物層210中形成第五摻雜區212以及第六摻雜區214。換句話說，摻雜製程中的摻子（例如氫原子）穿過第二金屬氧化物層220後抵達第一金屬氧化物層210，並於第一金屬氧化物層210中形成第五摻雜區212以及第六摻雜區214。第五摻雜區212以及第六摻雜區214分別接觸第一摻雜區222的底部以及第二摻雜區226的底部。

在一些實施例中，第五摻雜區212的厚度以及第六摻雜區216的厚度小於第一金屬氧化物層210的厚度。

在一些實施例中，第一摻雜區222、第二摻雜區226、第三摻雜區322、第四摻雜區326、第五摻雜區212的厚度以及第六摻雜區216的寬度隨著靠近基板100而逐漸縮小。第一摻雜區222以及第二摻雜區226朝向第一通道區224的面為弧面，且第三摻雜區322以及第四摻雜區326朝向第二通道區324的面為弧面。

圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖6的實施例沿用圖1至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖6的半導體裝置50與圖1的半導體裝置10的主要差異在於：半導體裝置50的第二薄膜電晶體300為底部閘極型薄膜電晶體。

請參考圖6，第二薄膜電晶體300的第二閘極330A位於第三金屬氧化物層320與基板100之間。第一閘極230與第二閘極330A屬於不同圖案化層，也可以說第一閘極230與第二閘極330A的形狀是於不同次的圖案化製程中定義出來。

圖7是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖7的實施例沿用圖1至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

圖7的半導體裝置60與圖1的半導體裝置10的主要差異在於：半導體裝置60的第二薄膜電晶體300為雙閘極型薄膜電晶體。

請參考圖6，第二薄膜電晶體300包括兩個閘極，即第二閘極330以及第二閘極330A，其中第三金屬氧化物層320位於第二閘極330以及第二閘極330A之間。

圖8是依照本發明的一實施例的一種半導體裝置的電路示意圖。圖8可以為前述任一實施例的半導體裝置的電路示意圖。

請參考圖8，第一薄膜電晶體200的第一閘極電性連接至第二薄膜電晶體300的第二汲極。在本實施例中，第一薄膜電晶體200的第一汲極與第二薄膜電晶體300的第二汲極之間包括電容C，且第一薄膜電晶體200的第一汲極電性連接至發光二極體LED。

綜上所述，本發明的第一薄膜電晶體包括第一金屬氧化物層以及第二金屬氧化物層，其中第一金屬氧化物層以及第二金屬氧化物層之間的界面具有二維電子氣，因此，可以提升第一薄膜電晶體200的輸出電流大小。

10, 20, 30, 40, 50, 60:半導體裝置 100:基板 102:緩衝層 110:閘介電層 112:開口 120:層間介電層 122:第一接觸孔 124:第二接觸孔 126:第三接觸孔 128:第四接觸孔 200:第一薄膜電晶體 210:第一金屬氧化物層 212:第五摻雜區 214:第六摻雜區 220, 220a:第二金屬氧化物層 222:第一摻雜區 224:第二摻雜區 226:第一通道區 230:第一閘極 242:第一源極 244:第一汲極 300:第二薄膜電晶體 320, 320a:第三金屬氧化物層 322:第三摻雜區 324:第二通道區 326:第四摻雜區 330, 330A:第二閘極 342:第二源極 344:第二汲極 2DEG:二維電子氣 C:電容 LED:發光二極體 ND:法線方向 OS1:第一金屬氧化物圖案 OS2:第二金屬氧化物圖案 T1, T2, T3:厚度

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖2A至圖2E是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖7是依照本發明的一實施例的一種半導體裝置的剖面示意圖。圖8是依照本發明的一實施例的一種半導體裝置的電路示意圖。

10:半導體裝置

100:基板

102:緩衝層

110:閘介電層

120:層間介電層

200:第一薄膜電晶體

210:第一金屬氧化物層

220:第二金屬氧化物層

222:第一摻雜區

224:第二摻雜區

226:第一通道區

230:第一閘極

242:第一源極

244:第一汲極

300:第二薄膜電晶體

320:第三金屬氧化物層

322:第三摻雜區

324:第二通道區

326:第四摻雜區

330:第二閘極

342:第二源極

344:第二汲極

2DEG:二維電子氣

ND:法線方向

T1,T2,T3:厚度

Claims

一種半導體裝置，包括：一基板；一第一薄膜電晶體，設置於該基板之上，該第一薄膜電晶體包括堆疊的一第一金屬氧化物層以及一第二金屬氧化物層，其中該第一金屬氧化物層的氧濃度小於該第二金屬氧化物層的氧濃度，該第二金屬氧化物層的厚度小於該第一金屬氧化物層的厚度，其中一二維電子氣位於該第一金屬氧化物層以及該第二金屬氧化物層之間的界面；以及一第二薄膜電晶體，設置於該基板之上，並與該第一薄膜電晶體電性連接，其中該第二薄膜電晶體包括一第三金屬氧化物層，且該第二金屬氧化物層與該第三金屬氧化物層屬於同一圖案化層。
如請求項1所述的半導體裝置，其中該第一薄膜電晶體更包括：一第一閘極，在該基板的頂面的一法線方向上重疊於該第一金屬氧化物層以及該第二金屬氧化物層，其中一閘介電層位於該第一閘極與該第二金屬氧化物層之間，該第一閘極通過該閘介電層的一開口而接觸該第二金屬氧化物層，且一層間介電層設置於該閘介電層上；以及一第一源極與一第一汲極，設置於該層間介電層上，且分別連接至該第二金屬氧化物層。
如請求項2所述的半導體裝置，其中該第二金屬氧化物層包括一第一摻雜區、一第二摻雜區以及位於該第一摻雜區與該第二摻雜區之間的一第一通道區，該層間介電層包括重疊於該第一摻雜區的一第一接觸孔以及重疊於該第二摻雜區的一第二接觸孔，該第一源極透過該第一接觸孔連接至該第一摻雜區，且該第一汲極透過該第二接觸孔連接至該第二摻雜區。
如請求項2所述的半導體裝置，其中該第一源極與該第一汲極延伸穿過該第二金屬氧化物層，並接觸該第一金屬氧化物層以及該第二金屬氧化物層的該界面。
如請求項2所述的半導體裝置，其中該第一閘極包括金屬層與P型半導體層的堆疊。
如請求項2所述的半導體裝置，其中該第二薄膜電晶體更包括：一第二閘極，在該基板的該頂面的該法線方向上重疊於該第三金屬氧化物層，其中該閘介電層位於該第二閘極與該第三金屬氧化物層之間；以及一第二源極與一第二汲極，設置於該層間介電層上，且分別連接至該第三金屬氧化物層。
如請求項6所述的半導體裝置，其中該第三金屬氧化物層包括一第三摻雜區、一第四摻雜區以及位於該第三摻雜與該第四摻雜區之間的一第二通道區，該層間介電層包括重疊於該第三摻雜區的第三接觸孔以及重疊於該第四摻雜區的第四接觸孔，該第二源極透過該第三接觸孔連接至該第三摻雜區，該第二汲極透過該第四接觸孔連接至該第四摻雜區。
如請求項6所述的半導體裝置，其中該第一閘極與該第二閘極的材料包括鎢、鉬、鉑、金或其組合。
如請求項3所述的半導體裝置，其中該第一金屬氧化物層包括一第五摻雜區以及一第六摻雜區，其中該第五摻雜區以及該第六摻雜區分別接觸該第一摻雜區的底部以及該第二摻雜區的底部。
如請求項9所述的半導體裝置，其中該第五摻雜區的厚度以及該第六摻雜區的厚度小於該第一金屬氧化物層的厚度。
如請求項1所述的半導體裝置，其中該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物或銦鎢鋅氧化物。
如請求項1所述的半導體裝置，其中該第一金屬氧化物層的氧濃度小於該第三金屬氧化物層的氧濃度。
一種半導體裝置的製造方法，包括：形成一第一薄膜電晶體於一基板之上，該第一薄膜電晶體包括堆疊的一第一金屬氧化物層以及一第二金屬氧化物層，其中該第一金屬氧化物層的氧濃度小於該第二金屬氧化物層的氧濃度，該第二金屬氧化物層的厚度小於該第一金屬氧化物層的厚度，其中一二維電子氣位於該第一金屬氧化物層以及該第二金屬氧化物層之間的界面；以及形成一第二薄膜電晶體於該基板之上，其中該第二薄膜電晶體與該第一薄膜電晶體電性連接，該第二薄膜電晶體包括一第三金屬氧化物層，且該第二金屬氧化物層與該第三金屬氧化物層同時形成。
如請求項13所述的半導體裝置的製造方法，其中形成該第一薄膜電晶體於該基板上以及形成該第二薄膜電晶體於該基板上的方法包括：形成一第一金屬氧化物圖案於該基板之上，其中該第一金屬氧化物圖案包括該第一金屬氧化物層；形成一第二金屬氧化物圖案於該第一金屬氧化物圖案以及該基板之上，其中該第二金屬氧化物圖案包括該第二金屬氧化物層以及該第三金屬氧化物層；形成一閘介電層於該第二金屬氧化物圖案上，且該閘介電層具有暴露出該第二金屬氧化物層的一開口；形成一第一閘極於該閘介電層上，其中該第一閘極通過該開口接觸該第二金屬氧化物層；形成一第二閘極，其中該第三金屬氧化物層重疊於該第二閘極；對該第二金屬氧化物層以及該第三金屬氧化物層執行一摻雜製程；形成一層間介電層於該閘介電層上；形成一第一源極、一第一汲極、一第二源極與一第二汲極於該層間介電層上，其中該第一源極與該第一汲極分別連接至該第二金屬氧化物層，且該第二源極與該第二汲極分別連接至該第三金屬氧化物層。
如請求項14所述的半導體裝置的製造方法，其中執行該摻雜製程以於該第二金屬氧化物層中形成一第一摻雜區、一第二摻雜區以及位於該第一摻雜區與該第二摻雜區之間的一第一通道區，且於該第三金屬氧化物層中形成一第三摻雜區、一第四摻雜區以及位於該第三摻雜與該第四摻雜區之間的一第二通道區。
如請求項15所述的半導體裝置的製造方法，其中執行該摻雜製程以於該第一金屬氧化物層中形成一第五摻雜區以及一第六摻雜區。
如請求項14所述的半導體裝置的製造方法，其中以該第一閘極與該第二閘極為罩幕執行該摻雜製程。
如請求項14所述的半導體裝置的製造方法，更包括：執行一次或多次蝕刻製程以形成穿過該層間介電層以及該閘介電層的一第一接觸孔、一第二接觸孔、一第三接觸孔以及一第四接觸孔，其中該第一接觸孔以及該第二接觸孔重疊於該第二金屬氧化物層，且該第三接觸孔以及該第四接觸孔重疊於該第三金屬氧化物層；以及形成該第一源極、該第一汲極、該第二源極與該第二汲極於該第一接觸孔、該第二接觸孔、該第三接觸孔以及該第四接觸孔中。
如請求項14所述的半導體裝置的製造方法，其中該第一源極以及該第一汲極延伸穿過該第二金屬氧化物層，且該第二源極以及該第二汲極延伸穿過該第三金屬氧化物層。