TWI478353B - 薄膜電晶體及其製造方法 - Google Patents

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TWI478353B TW101121927A TW101121927A TWI478353B TW I478353 B TWI478353 B TW I478353B TW 101121927 A TW101121927 A TW 101121927A TW 101121927 A TW101121927 A TW 101121927A TW I478353 B TWI478353 B TW I478353B
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Description

薄膜電晶體及其製造方法
本發明是有關於一種薄膜電晶體以及其製造方法。
金屬氧化物半導體電晶體具有較高的載子遷移率、較佳的電性表現以及可在低溫下製造等優點,因此備受重視。近年來,金屬氧化物半導體電晶體正朝向無線射頻識別技術(Radio Frequency Identification,RFID)以及可撓式顯示裝置發展。在低功率高頻率的電路中,金屬氧化物半導體電晶體的載子遷移率必須更高。但是,目前金屬氧化物半導體電晶體的載子遷移率均小於35cm2 V-1 s-1 ,無法滿足需求。因此,目前仍亟需一種具有更高載子遷移率的電晶體。
本發明之一態樣係提供一種薄膜電晶體,其具有極高的載子遷移率。此薄膜電晶體包含一金屬氧化物半導體層、一閘極絕緣層、一閘極、一源極以及一汲極。金屬氧化物半導體層包含一通道區、一源極區及一汲極區。通道區具有複數第一區域以及一第二區域,每一第一區域之氧空缺濃度大於第二區域之氧空缺濃度。每一第一區域彼此分離,且被第二區域圍繞。源極區及汲極區分別位於通道區之相對兩側。閘極絕緣層配置在通道區的第二區域上。閘極配置在閘極絕緣層上。源極及汲極分別電性連接源極 區與汲極區。
根據本發明一實施方式,閘極具有複數第一開口貫穿閘極,且每一第一開口位於其中一個第一區域的上方。
根據本發明一實施方式,每一第一開口的上視輪廓大致相同於對應之第一區域的一上視輪廓。
根據本發明一實施方式,閘極絕緣層具有複數第二開口貫穿閘極絕緣層,且每一第二開口大致對準其中一個第一開口。
根據本發明一實施方式,每一第一區域之一寬度為約1nm至約1μm。
根據本發明一實施方式,每一第一區域的上視輪廓具有一幾何中心,且任兩相鄰之第一區域之幾何中心之間的距離為約51nm至約1500nm。
根據本發明一實施方式,任兩相鄰之第一區域之間的一間距為約50nm至約500m。
根據本發明一實施方式,通道區中第一區域的分佈密度為約1×106 個/mm2 至約1×107 個/mm2
根據本發明一實施方式,每一第一區域的氧空缺濃度對第二區域的氧空缺濃度的比值為約1.1至約1.3。
根據本發明一實施方式,金屬氧化物半導體層包含銦鎵鋅氧化物(IGZO)。
本發明之另一態樣係提供一種製造薄膜電晶體之方法,此方法包含以下步驟:(a)形成一金屬氧化物半導體層於一基材上,金屬氧化物半導體層具有一初始氧空缺濃度;(b)形成一絕緣層於金屬氧化物半導體層上;(c)形成一 導電層於絕緣層上;(d)圖案化導電層以及絕緣層,以形成複數開口貫穿導電層以及絕緣層,且這些開口露出金屬氧化物半導體層的一部分;(e)以圖案化之導電層為遮罩,處理露出部分之金屬氧化物半導體層,而形成具有複數第一區域之一通道區,且每一第一區域的氧空缺濃度大於初始氧空缺濃度;以及(f)形成一源極和一汲極於通道區之相對兩側。
根據本發明一實施方式,步驟(d)之每一開口之一寬度為約1nm至約1μm。
根據本發明一實施方式,步驟(e)之每一第一區域的上視輪廓具有一幾何中心,且任兩相鄰之第一區域之幾何中心之間的距離為約51nm至約1500nm。
根據本發明一實施方式,步驟(e)之任兩相鄰之第一區域之間的一間距為約50nm至約500m。
根據本發明一實施方式,步驟(e)之通道區中第一區域的分佈密度為約1×106 個/mm2 至約1×107 個/mm2
根據本發明一實施方式,步驟(e)之每一第一區域的氧空缺濃度對初始氧空缺濃度的比值為約1.1至約1.3。
根據本發明一實施方式,步驟(a)之金屬氧化物半導體層包含銦鎵鋅氧化物(IGZO)。
根據本發明一實施方式,步驟(d)包含以下步驟:(d1)形成一高分子層(polymer layer)於導電層上;(d2)以一圖案化模具壓印高分子層,而形成一圖案化壓印層;(d3)以電漿處理圖案化壓印層,以減少圖案化壓印層之厚度,而形成一蝕刻阻層,其中蝕刻阻層具有複數開孔露出導電層之 一部分;(d4)利用蝕刻阻層移除露出部分之導電層及其下之絕緣層,而形成這些開口;以及(d5)在步驟(d4)後,移除蝕刻阻層。
根據本發明一實施方式,步驟(d)包含移除導電層的一部分以及絕緣層的一部分,以露出金屬氧化物半導體層之一源極區和一汲極區。
根據本發明一實施方式,步驟(e)包含處理源極區和汲極區,使源極區和汲極區的氧空缺濃度大於初始氧空缺濃度,且步驟(f)之源極和汲極形成在處理後之源極區和汲極區上。
為了使本揭示內容的敘述更加詳盡與完備,下文針對了本發明的實施態樣與具體實施例提出了說明性的描述;但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例,在有益的情形下可相互組合或取代,也可在一實施例中附加其他的實施例,而無須進一步的記載或說明。
在以下描述中,將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而,可在無此等特定細節之情況下實踐本發明之實施例。在其他情況下,為簡化圖式,熟知的結構與裝置僅示意性地繪示於圖中。
第1圖繪示本發明一實施方式之薄膜電晶體100的上視示意圖,第2圖繪示第1圖沿線段2-2’的剖面示意圖。如第2圖所示,薄膜電晶體100包含金屬氧化物半導體層 110、閘極絕緣層140、閘極150、源極161以及汲極162。
請同時參照第1圖及第2圖,金屬氧化物半導體層110包含通道區120、源極區131及汲極區132。金屬氧化物半導體層110可包含例如銦鎵鋅氧化物(IGZO)、銦鋅氧化物(IZO)或銦鋅錫氧化物(IZTO)。金屬氧化物半導體層110中的氧空缺濃度(concentration of oxygen vacancies)對於金屬氧化物半導體層110的性質有顯著影響,本發明的其中一個特徵為金屬氧化物半導體層110中具有至少兩種不同的氧空缺濃度,下文將詳述之。
通道區120具有複數第一區域121以及一第二區域122,每一個第一區域121的氧空缺濃度大於第二區域122的氧空缺濃度。在一實施方式中,第二區域122的氧空缺濃度是在沈積金屬氧化物半導體層110時就具有的初始氧空缺濃度。在後續步驟中,藉由適當處理而提高第一區域121的氧空缺濃度,使第一區域121的氧空缺濃度大於第二區域122的氧空缺濃度,下文將更詳細敘述。在一實施方式中,每一第一區域121的氧空缺濃度對第二區域122的氧空缺濃度比值為約1.1至約1.3。在某些實施例,若第一區域121的氧空缺濃度對第二區域122的氧空缺濃度的比值低於約1.1,則對於提高通道區120的載子遷移率的貢獻有限。反之,若上述比例高於約1.3,則對於薄膜電晶體100元件的性能不利,例如元件可能無法關閉。在另一實施方式中,每一第一區域121的相對氧空缺濃度(relative concentration of oxygen vacancies)為約23-27%,第二區域122的相對氧空缺濃度為約18-22%。上述相對氧空缺濃度 可根據S.Jeong等人2010年提出的方法計算(Adv.Mater.2010,22,1346)。
通道區120中的每一個第一區域121彼此分離而不相接觸,且每一個第一區域121被第二區域122圍繞。舉例而言,這些第一區域121可散佈在第二區域122中。在一實施方式中,通道區120中這些第一區域121的分佈密度為約1×106 個/mm2 至約1×107 個/mm2 。本文中,「第一區域的分佈密度」是指單位面積中第一區域的數量而言。根據某些實施例,若第一區域121的分佈密度低於約1×106 個/mm2 ,則對於提高薄膜電晶體100的有效場效遷移率(effective field-effect mobility)的幫助有限。反之,若第一區域121的分佈密度為大於約1×107 個/mm2 ,則可能導致薄膜電晶體100無法被關閉。
在另一實施方式中,每一個第一區域121的寬度W為約1nm至約1μm,較佳為約10nm至約300nm。若第一區域121的維度(例如寬度或長度)大於約1μm,則第一區域121的分佈密度會降低。反之,若第一區域121的維度小於約1nm,則會大幅增加製造的困難性。在一實施例中,當第一區域121的寬度W為約10nm至約300nm時,每一個第一區域121的上視輪廓具有一幾何中心C,且任兩相鄰之第一區域121之幾何中心C之間的距離D為約51nm至約1500nm。上述寬度W及距離D的範圍並非單純的設計變更,而係基於第一區域121的分佈密度、製造可行性以及最終元件的開關性能而為設計。
在又一實施方式中,任兩相鄰第一區域121之間的一 間距S為約50nm至約500m。如上所述,通道區120中的每一個第一區域121彼此分離而不相接觸,根據本發明諸多實施例,當兩相鄰第一區域121之間的間距S小於約50nm時,則可能因為氧空缺的擴散效應而導致兩相鄰第一區域121實質上相互連接,而使薄膜電晶體100無法被關閉。反之,若兩相鄰第一區域121之間的間距S大於於約500nm,則單位面積所能配置的第一區域121的數量降低,導致僅能有限地提高薄膜電晶體100的有效場效遷移率。
金屬氧化物半導體層110還包含有源極區131以及汲極區132,分別位於通道區120之相對兩側。在一實施方式中,源極區131和汲極區132的氧空缺濃度大於通道區120中第二區域122的氧空缺濃度。在一具體實例中,源極區131和汲極區132的氧空缺濃度實質上等於通道區120中第一區域121的氧空缺濃度。
閘極絕緣層140和閘極150配置在金屬氧化物半導體層110上方。具體而言,閘極絕緣層140配置在金屬氧化物半導體層110的通道區120上,閘極150配置在閘極絕緣層140上。閘極絕緣層140用以避免閘極150與金屬氧化物半導體層110接觸。在一實施例中,閘極絕緣層140可為諸如氧化矽或氮化矽等透明氧化物所製成。在另一實施例中,閘極絕緣層140為高分子材料所製成。閘極150可為諸如鋁、鎳、銅、釹等金屬或透明導電氧化物所製成。
在一實施方式中,閘極150具有複數第一開口151貫穿閘極150,而且每一個第一開口151位在其中一個第一 區域121的上方。在一具體實例中,每一個第一開口151的一上視輪廓大致相同於對應之第一區域121的一上視輪廓。例如,第一開口151和第一區域121兩者都為圓形輪廓,且這些第一開口151對準這些第一區域121。
在另一實施方式中,閘極絕緣層140具有複數第二開口142貫穿閘極絕緣層140,而且每一個第二開口142大致對準這些第一開口151的其中一者。在此實施方式中,第一開口151與第二開口142露出通道區120的第一區域121。在一具體實例中,閘極絕緣層140與閘極150具有實質上相同的圖案。
源極161和汲極162分別電性連接金屬氧化物半導體層110的源極區131與汲極區132。舉例而言,源極161和汲極162可為金屬或透明導電氧化物所製成。源極161和汲極162接觸並配置在源極區131與汲極區132上。
根據本發明一實施方式,薄膜電晶體100中的金屬氧化物半導體層110、閘極絕緣層140、閘極150源極161和汲極162都為以透明材料所製成,且薄膜電晶體100是形成在窗玻璃102上,如第2圖所示。在此實施方式中,具有薄膜電晶體100的窗玻璃102可應用於無線射頻識別技術(Radio Frequency Identification,RFID)。
本發明之另一態樣係提供一種製造薄膜電晶體之方法。第3圖繪示本發明一實施方式之製造薄膜電晶體之方法300的流程圖,方法300包含步驟310至步驟360。第4-7圖繪示本發明一或多個實施方式之製造方法的製程階段剖面示意圖。
在步驟310中,形成金屬氧化物半導體層410於基材402上,如第4圖所示。可使用濺鍍法形成金屬氧化物半導體層410,使金屬氧化物半導體層410在形成時具有初始的氧空缺濃度。在一實施方式中,金屬氧化物半導體層410包含銦鎵鋅氧化物(IGZO)。
在步驟320中,形成絕緣層420於金屬氧化物半導體層410上,如第4圖所示。絕緣層420可為有機材料或無機材料製成。在一實施例中,絕緣層420為諸如(poly(4-vinyl)phenol,PVP)等高分子材料所製成。在其他實施例中,絕緣層420可為氧化矽或氮化矽。
在步驟330中,形成導電層430於絕緣層420上,如第4圖所示。導電層430可為多層結構或單層結構。在一實施例中,導電層430可包含鋁、鎳、銅、釹或上述之組合。在另一實施例中,導電層430可為透明導電氧化物所製成。
在一實施方式中,可利用遮蔽屏(shadow mask)404及適當的物理氣相沈積技術依序形成步驟310至步驟330的金屬氧化物半導體層410、絕緣層420以及導電層430,而形成如第4圖所示的堆疊結構。在一實施例中,利用遮蔽屏404所形成之堆疊結構的長度及寬度為約100μm至約3000μm。
在步驟340中,對導電層430以及絕緣層420進行圖案化,以形成複數開口440貫穿導電層430以及絕緣層420,如第5圖所示。開口440露出金屬氧化物半導體層410的一部分。在一實施例中,每一個開口440之寬度W 為約1nm至約1μm,較佳為約10nm至約300nm。導電層430及絕緣層420被圖案化後分別形成圖案化導電層430P以及圖案化絕緣層420P。圖案導電層430P及圖案化絕緣層420P分別作為前文所述薄膜電晶體100的閘極150和閘極絕緣層140。
在一實施方式中,步驟340還包含移除導電層430的一部分以及絕緣層420的一部分,以露出金屬氧化物半導體層410之源極區131和汲極區132,如第5圖所示。亦即,移除位在金屬氧化物半導體層410之源極區131和汲極區132上方部分的導電層430和絕緣層420,而使源極區131和汲極區132暴露出。
在另一實施方式中,可使用下述的方法對導電層430以及絕緣層420進行圖案化。首先,形成高分子層450於導電層430上,如第6A圖所示。然後,利用一圖案化模具452壓印高分子層450,將圖案化模具452上的凹凸圖案轉移到高分子層450上,而形成圖案化壓印層454,如第6B圖所示。接著,如第6C圖所示,以電漿處理圖案化壓印層454,以減少圖案化壓印層454之厚度,並形成一蝕刻阻層460。例如,可以使用氧電漿來蝕刻圖案化壓印層454而使其厚度變薄,因此形成複數開孔462露出導電層430之一部分。在形成蝕刻阻層460後,利用蝕刻阻層460來移除露出部分的導電層430及其下之絕緣層420而形成開口440,如第6D圖所示,開口440暴露出一部分的金屬氧化物半導體層410。在形成開口440後,移除蝕刻阻層460,而形成如第5圖所示之結構。
在步驟350中,如第7圖所示,以圖案化導電層430P為遮罩,處理露出部分之金屬氧化物半導體層410,讓露出部分之金屬氧化物半導體層410的氧空缺濃度提高,而形成具有複數第一區域121之通道區120。換言之,讓每一個第一區域121的氧空缺濃度大於上述步驟310中所述的初始氧空缺濃度。在一實施方式中,以氬電漿(Ar plasma)處理露出部分之金屬氧化物半導體層410,使露出部分之金屬氧化物半導體層410的氧空缺濃度提高。在另一實施方式中,以紫外光照射露出部分之金屬氧化物半導體層410,以提高露出部分之金屬氧化物半導體層410的氧空缺濃度提高。在又一實施方式中,提供臭氧到露出部分之金屬氧化物半導體層410,使臭氧與金屬氧化物半導體層410接觸,而提高其氧空缺濃度提高。
第8A圖繪示本發明一實施方式之IGZO半導體層之電阻係數(resistivity)與氬電漿處理時間的關係圖。當將IGZO半導體層暴露在氬電漿約50秒後,IGZO半導體層的電阻係數由大於105 Ωcm降低到3.8Ωcm。經計算,IGZO半導體層的相對氧空缺濃度則由20.18%提高到24.67%。
如前文所述,在一實施方式中,每一第一區域121的上視輪廓具有一幾何中心,且任兩相鄰幾何中心之間的距離D為約51nm至約1500nm。在另一實施方式中,任兩相鄰第一區域121之間的間距為約50nm至約500m。在又一實施方式中,通道區120的這些第一區域121的分佈密度為約1×106 個/mm2 至約1×107 個/mm2 。在其他實施方式中,每一個第一區域121的氧空缺濃度對初始氧空缺濃 度的比值為約1.1至約1.3。
在一實施方式中,步驟350還包含處理金屬氧化物半導體層410的源極區131和汲極區132,使源極區131和汲極區132的氧空缺濃度大於初始氧空缺濃度,如第7圖所示。在一實施例中,處理後的源極區131和汲極區132的氧空缺濃度實質上等於第一區域121的氧空缺濃度。
在步驟360中,形成源極161和汲極162於通道區120之相對兩側,而得到如第2圖所示之薄膜電晶體100。在一實施方式中,源極161和汲極162可形成在處理後之源極區131和汲極區132上。
第8B圖繪示本發明一實施方式之薄膜電晶體100在汲極電位(VD )20V時,閘極電壓(VG )與汲極電流(ID )的關係圖。第8B圖中繪示三種不同氬電漿處理時間所製得之薄膜電晶體的VG -ID 的關係圖。當氬電漿處理時間為3分鐘時,薄膜電晶體開啟時的ID 大於10-4 A,薄膜電晶體關閉時的ID 小於10-9 A,經計算之有效場效遷移率為79cm2 V-1 s-1 。當氬電漿處理時間為5分鐘時,薄膜電晶體的源極至汲極的漏電流和閘極的漏電流增加,元件的開啟/關閉的特定並不理想。第8C圖繪示氬電漿處理時間為3分鐘之薄膜電晶體的ID -VD 關係圖,在VG 為5V至20V的範圍時,其呈現極佳的輸出特性。在低VD 時,ID 與VD 成線性關係,並在高VD 增加時,出現飽和的現象。
習知的IGZO薄膜電晶體的有效場效遷移率僅為約10cm2 V-1 s-1 ,相較於習知的IGZO薄膜電晶體,根據本發明實施方式之薄膜電晶體的載子遷移率可提升高達7至8倍之 多。此外,根據本發明實施方式之薄膜電晶體確實具有極佳的開啟/關閉的特性。再者,根據上述揭露的製造方法,此薄膜電晶體具有很好的生產性。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體
102‧‧‧窗玻璃
110‧‧‧金屬氧化物半導體層
120‧‧‧通道區
121‧‧‧第一區域
122‧‧‧第二區域
131‧‧‧源極區
132‧‧‧汲極區
140‧‧‧閘極絕緣層
142‧‧‧第二開口
150‧‧‧閘極
151‧‧‧第一開口
161‧‧‧源極
162‧‧‧汲極
300‧‧‧方法
310、320、330‧‧‧步驟
340、350、360‧‧‧步驟
402‧‧‧基材
404‧‧‧遮蔽屏
410‧‧‧金屬氧化物半導體層
420‧‧‧絕緣層
420P‧‧‧圖案化絕緣層
430‧‧‧導電層
430P‧‧‧圖案化導電層
440‧‧‧開口
450‧‧‧高分子層
452‧‧‧圖案化模具
454‧‧‧圖案化壓印層
460‧‧‧蝕刻阻層
462‧‧‧開孔
2-2’‧‧‧線段
C‧‧‧幾何中心
D‧‧‧距離
W‧‧‧寬度
S‧‧‧間距
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下:第1圖繪示本發明一實施方式之薄膜電晶體的上視示意圖。
第2圖繪示第1圖沿線段2-2’的剖面示意圖
第3圖繪示本發明一實施方式之製造薄膜電晶體之方法的流程圖。
第4-7圖繪示根據本發明一實施方式之製造方法的各製程階段剖面示意圖。
第8A圖繪示本發明一實施方式之IGZO半導體層之電阻係數與氬電漿處理時間的關係圖。
第8B圖繪示本發明一實施方式之薄膜電晶體的閘極電壓(VG )與汲極電流(ID )的關係圖。
第8C圖繪本發明一實施方式之薄膜電晶體的汲極電流(ID )與汲極電位(VD )關係圖。
100‧‧‧薄膜電晶體
102‧‧‧窗玻璃
110‧‧‧金屬氧化物半導體層
120‧‧‧通道區
121‧‧‧第一區域
122‧‧‧第二區域
131‧‧‧源極區
132‧‧‧汲極區
140‧‧‧閘極絕緣層
142‧‧‧第二開口
150‧‧‧閘極
151‧‧‧第一開口
161‧‧‧源極
162‧‧‧汲極

Claims (20)

  1. 一種薄膜電晶體,包含:一金屬氧化物半導體層,包含一通道區,具有複數第一區域以及一第二區域,每一該第一區域之氧空缺濃度大於該第二區域之氧空缺濃度,其中每一該第一區域彼此分離,且被該第二區域圍繞;以及一源極區及一汲極區,分別位於該通道區之相對兩側;一閘極絕緣層,配置在該通道區的該第二區域上;一閘極,配置在該閘極絕緣層上;以及一源極及一汲極,分別電性連接該源極區與該汲極區。
  2. 如請求項1所述之薄膜電晶體,其中該閘極具有複數第一開口貫穿該閘極,且每一該第一開口位於該些第一區域之其中一者的上方。
  3. 如請求項2所述之薄膜電晶體,其中每一該第一開口的一上視輪廓大致相同於對應之該第一區域的一上視輪廓。
  4. 如請求項2所述之薄膜電晶體,其中該閘極絕緣層具有複數第二開口貫穿該閘極絕緣層,且每一該第二開口大致對準該些第一開口的其中一者。
  5. 如請求項1所述之薄膜電晶體,其中每一該第一區域之一寬度為約1nm至約1μm。
  6. 如請求項1所述之薄膜電晶體,其中每一該第一區域的一上視輪廓具有一幾何中心,且任兩相鄰之該第一區域之該幾何中心之間的距離為約51nm至約1500nm。
  7. 如請求項1所述之薄膜電晶體,其中任兩相鄰之該第一區域之間的一間距為約50nm至約500nm。
  8. 如請求項1所述之薄膜電晶體,其中該通道區之該些第一區域的分佈密度為約1×106 個/mm2 至約1×107 個/mm2
  9. 如請求項1所述之薄膜電晶體,其中每一該第一區域的氧空缺濃度對該第二區域的氧空缺濃度的比值為約1.1至約1.3。
  10. 如請求項1所述之薄膜電晶體,其中該金屬氧化物半導體層包含銦鎵鋅氧化物(IGZO)。
  11. 一種製造薄膜電晶體之方法,包含:(a)形成一金屬氧化物半導體層於一基材上,該金屬氧化物半導體層具有一初始氧空缺濃度;(b)形成一絕緣層於該金屬氧化物半導體層上; (c)形成一導電層於該絕緣層上;(d)圖案化該導電層以及該絕緣層,以形成複數開口貫穿該導電層以及該絕緣層,且該些開口露出該金屬氧化物半導體層的一部分;(e)以圖案化之該導電層為遮罩,處理該露出部分之金屬氧化物半導體層,而形成具有複數第一區域之一通道區,且每一該第一區域的氧空缺濃度大於該初始氧空缺濃度;以及(f)形成一源極和一汲極於該通道區之相對兩側。
  12. 如請求項11所述之方法,其中步驟(d)之每一該開口之一寬度為約1nm至約1μm。
  13. 如請求項11所述之方法,其中步驟(e)之每一該第一區域的上視輪廓具有一幾何中心,且任兩相鄰之該第一區域之該幾何中心之間的距離為約51nm至約1500nm。
  14. 如請求項11所述之方法,其中步驟(e)之任兩相鄰之該第一區域之間的一間距為約50nm至約500m。
  15. 如請求項11所述之方法,其中步驟(e)之該通道區的該些第一區域的分佈密度為約1×106 個/mm2 至約1×107 個/mm2
  16. 如請求項11所述之方法,其中步驟(e)之每一該第一區域的氧空缺濃度對該初始氧空缺濃度的比值為約1.1至約1.3。
  17. 如請求項11所述之方法,其中步驟(a)之該金屬氧化物半導體層包含銦鎵鋅氧化物(IGZO)。
  18. 如請求項11所述之方法,其中步驟(d)包含:(d1)形成一高分子層(polymer layer)於該導電層上;(d2)以一圖案化模具壓印該高分子層,而形成一圖案化壓印層;(d3)以電漿處理該圖案化壓印層,以減少該圖案化壓印層之厚度,而形成一蝕刻阻層,其中該蝕刻阻層具有複數開孔露出該導電層之一部分;(d4)利用該蝕刻阻層移除該露出部分之導電層及其下之該絕緣層,而形成該些開口;以及(d5)在步驟(d4)後,移除該蝕刻阻層。
  19. 如請求項11所述之方法,其中步驟(d)包含移除該導電層的一部分以及該絕緣層的一部分,以露出該金屬氧化物半導體層之一源極區和一汲極區。
  20. 如請求項19所述之方法,其中步驟(e)包含處理該源極區和該汲極區,使該源極區和該汲極區的氧空缺濃度 大於該初始氧空缺濃度,且步驟(f)之該源極和該汲極形成在處理後之該源極區和該汲極區上。
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TW201214711A (en) * 2010-02-19 2012-04-01 Semiconductor Energy Lab Transistor and display device using the same
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