CN114600234A - 电子电路和电路元件 - Google Patents

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CN
China
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forming
metal oxide
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resistor
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CN202080073505.4A
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English (en)
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理查德·普赖斯
凯瑟琳·拉姆斯戴尔
彼得·弗格斯·唐斯
费拉·阿珂哈利尔
阿布舍克·钱德拉莫汉
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Pragmatic Semiconductor Ltd
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Pragmatic Printing Ltd
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Abstract

一种制造包括第一器件和至少一个第二器件的电子电路的方法。第一器件包括第一端子、第二端子、以及在第一和第二端子之间提供半导体路径的第一半导体材料主体，第二器件包括第三端子、第四端子、以及在第三端子和第四端子之间提供电阻或半导体电流路径的第二材料主体。该方法包括：形成第一主体；以及形成第二主体，其中第一主体包括第一量的金属氧化物，第二主体包括第二量的所述金属氧化物。公开了相应的电子电路。

Description

电子电路和电路元件
技术领域
本发明涉及电子电路(具体但非排他地涉及柔性集成电路，即柔性IC)，以及这种电路的组件(即元件)。某些实施例涉及集成了两种或多种以下类型的电路元件的电子电路：晶体管；电阻器；和肖特基二极管。因此，本发明的某些实施例涉及包括至少一个晶体管和至少一个电阻器的电子电路，并且具体但非排他地涉及包括至少一个晶体管和至少一个电阻器的柔性集成电路。某些实施例涉及电子电路(例如柔性IC)，包括：至少一个晶体管和至少一个肖特基二极管；至少一个电阻器和至少一个肖特基二极管；以及至少一个晶体管、至少一个肖特基二极管和至少一个电阻器。某些实施例涉及双栅极晶体管和包括这种晶体管的电子电路，例如将这种晶体管与至少一个肖特基二极管和/或至少一个电阻器集成的电路。
背景技术
尽管柔性集成电路(FlexIC)是公知的，但仍然很少有技术能够制造低成本的FlexIC。大多数FlexIC技术被开发用于显示，而不是数字或模拟处理、传感和通信。最有前途的FlexIC技术之一是基于包含金属氧化物半导体的薄膜晶体管(TFT)。这些器件的高透光率有助于它们用于显示器的发展，但目前商业上可行的材料都是n型半导体。这意味着基于金属氧化物的FlexIC架构不能包含过去30年的基于硅的电路设计，这些设计几乎完全基于互补半导体(即，电路同时包含n型和p型晶体管)。这些CMOS电路实现了迄今为止在任何商业单极(n型或p型)技术中都无法实现的集成度、效率和复杂性。本发明的某些方面和实施例涉及基于金属氧化物的柔性IC的开发，以在处理、传感、通信和其他领域实现低成本应用，因此需要不同的方法。
过去，基于硅的单极集成电路(IC)具有集成电阻器。然而，这些电阻器通常具有相对较低的电阻率，至多～50kΩ/□(每平方50kΩ)。这限制了经济上可行(即，IC占位面积足够小)的电阻器范围。进而，这种限制推动了使用二极管或晶体管负载晶体管的电路架构的发展，与基于双极晶体管的当代电路相比，这些晶体管的功耗高且开关速度慢。此外，这些电阻器技术仅适用于块状晶体半导体。后来的IC工艺在有源器件上方的“后段制程”(BEOL)层中采用了薄膜金属或多晶硅基电阻器。然而，这些电阻器的电阻率甚至更低，至多约100Ω/□(每平方100Ohm)。
肖特基二极管是公知的电子元件，通常提供极快的接通状态到非接通状态切换，因此它们特别适用于对高频信号进行整流。肖特基二极管也因用于许多其他电子应用和电路配置而广为人知。WO 2019/116020A1(其内容在此纳入作为参考)公开了多种适用于薄电子电路和/或柔性电子电路的肖特基二极管，可以集成在本发明的实施例中。这些肖特基二极管通常包括：第一电极；第二电极；以及在(通过)第一界面(结)处连接到第一电极并在(通过)第二界面(结)处连接到第二电极的半导体材料主体(例如层)，其中第一界面包括位于第一平面中的第一平面区域，并且第一电极沿正交于第一平面的第一方向在第一平面上具有第一投影，第二界面包括位于第二平面中的第二平面区域，并且第二电极沿所述第一方向在第一平面上具有第二投影，第二投影的至少一部分位于第一投影之外，所述第二平面区域在所述第一方向上相对于所述第一平面区域偏移(分离、间隔)，并且第一界面和第二界面之一提供肖特基(整流)接触。然而，本发明的某些实施例可以结合其他配置的肖特基二极管，例如本领域中公知的纯横向或纯纵向器件。
发明内容
本发明的一些方面和实施例旨在解决与现有技术相关联的问题中的至少一个。此外，本发明的某些方面和实施例解决了如何在电子电路中集成电阻器和/或晶体管和/或肖特基二极管的问题，具体但非排他地，所述电子电路至少是以下之一：能够被大量制造；能够以低成本制造；具有柔性；透明；并且占位面积小。本发明的某些方面和实施例还旨在提供电阻器几何形状、技术、材料和它们的制造方法，它们兼容与上述类型中的任何一种或多种电子电路的结合或集成。此外，本发明的某些方面和实施例解决了如何制造包含电阻器的电路，尤其是柔性IC的问题，其中电阻器的电阻在所需的范围内以便该电阻器在电路中进行预期应用，并且电路具有较小占位面积。本发明的某些方面和实施例还旨在提供双栅极晶体管几何结构、技术、材料和它们的制造方法，它们兼容与上述类型中的任何一种或多种电子电路的结合或集成。此外，本发明的某些方面和实施例解决了如何制造包含电阻器(以及可选地包含晶体管和/或肖特基二极管)的电路，尤其是柔性IC的问题，其中电阻器的电阻在所需的范围内以便该电阻器在电路中进行预期应用，并且电路具有较小占位面积。
根据本发明的第一方面，提供了一种包括晶体管(1)和电阻器(2)的电子电路(或电路模块)(10000)，
所述晶体管包括源极端子(11)、漏极端子(12)、栅极端子(13)，以及在所述源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)，
所述电阻器包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的第二材料主体(20)，
其中所述第一材料主体(10)包括金属氧化物(例如包括第一量的所述金属氧化物)，并且所述第二材料主体(20)包括所述金属氧化物(例如包括第二量的所述金属氧化物)。
有利地，由于第一半导体主体(沟道主体)10和电阻器主体20均由相同的金属氧化物形成，因此它们例如可以通过沉积在相同的机器中形成，例如不必在形成第一量的金属氧化物和第二量的金属氧化物之间移除电路结构。它们可以顺序形成，但是在不同的条件下，通过选择/布置条件，使得第一主体是半导体主体，而第二主体是电阻主体，或者第一主体是电阻主体，第二主体是半导体主体。或者，第一和第二主体的金属氧化物材料可以彼此同时形成，例如在单个沉积步骤中，通过不同的掺杂和/或通过不同的后续处理来实现电气特性的差异。此外，不同沉积条件、不同掺杂和/或不同后续处理的组合可用于实现基于相同金属氧化物材料的主体的不同电气特性。
在某些实施例中，所述电路包括第一和第二电压(电源)轨(61、62)，所述电阻器是串联连接在所述源极和漏极端子(11、12)之一和所述电压(电源)轨之一之间的负载电阻器。
在某些实施例中，所述第二材料主体(20)包括掺杂物。在某些此类实施例中，所述第一材料主体(10)不包括所述掺杂物，并且这种差异至少部分地促成了两个主体的不同电气特性。
在某些替代实施例中，所述第一材料主体(10)包括第一浓度范围的掺杂物，并且所述第二材料主体(20)包括第二浓度范围的掺杂物。在某些此类实施例中，第二范围高于所述第一范围，而在其他实施例中，第二范围低于所述第一范围。
在某些实施例中，所述第二主体(20)的至少一部分已经被处理(例如，退火、激光退火、热退火、暴露于电磁辐射、掺杂、注入、暴露于离子流)以增加(或降低)其电导率。
在某些实施例中，第一和第二主体(10、20)中的每一个包括所述金属氧化物的相应层、膜或片。在某些此类实施例中，每个所述层、膜或片具有在1至200nm范围内(例如5至50nm范围内)的厚度。
在某些实施例中，每个所述层、膜或片具有相同的厚度。
在某些实施例中，每个所述层、膜或片是平坦的(平面的)。在某些此类实施例中，第一和第二主体是共面的，尽管在某些替代实施例中，第一主体位于第一平面中并且第二主体位于第二平面中，第二平面平行于所述第一平面。
在某些实施例中，第二主体具有在25kOhm/sq至20MOhm/sq范围内(例如在50kOhm/sq至10MOhm/sq范围内)的薄层电阻值。有利地，这使得电阻器的电阻在大量应用所需的范围内以便能够被制造，同时具有相对较小/紧凑的占位面积。换言之，所需的电阻材料的面积可以适当地小。
在某些实施例中，第一和第二主体中的每一个对肉眼可见范围内的电磁辐射基本透明。
在某些实施例中，电路(或电路模块)包括布置成直接或间接地支撑晶体管(1)和电阻器(2)中的每一个的衬底(5)。在某些实施例中，所述衬底是柔性的，所述电路本身也可能如此。
在某些实施例中，金属氧化物是铟镓锌氧化物IGZO。
在某些实施例中，电阻器(2)的端子(21、22)之间的电阻在室温下处于10Ohm至10MOhm(例如100ohm或1kOhm至1或10MOhm)范围内。
在某些实施例中，所述电路还包括第二电阻器(3)，所述第二电阻器(3)包括第一和第二端子(31、32)，以及在所述端子之间提供电阻电流路径的第三材料主体(30)，其中所述第三材料主体包括所述金属氧化物(例如包括第三量的所述金属氧化物)。在某些此类实施例中，第二和第三主体中的每一个都是平坦的(平面的)，其中第二主体位于第二平面中并且第三主体位于第三平面中，所述第三平面平行于所述第二平面。
在某些实施例中，第一和第二电阻器在室温下表现出不同的电阻。例如，第二材料主体可以包括第二浓度范围的掺杂物，并且所述第三材料主体可以包括第三浓度范围的掺杂物，所述第二范围不同于所述第三范围。附加地或替代地，第三主体(30)能够以与所述第二主体不同的方式进行处理以获得不同的电阻。
在某些实施例中，晶体管包括第二栅极端子(132)。该第二栅极端子(132)可以布置在第一主体(10)的与第一栅极端子(13、131)相对的一侧，并且可以通过另一介电材料层(42)或其他介电材料主体(42)与所述第一主体(10)的半导体材料隔开。
本发明的另一方面提供了一种制造包括晶体管(1)和电阻器(2)的电子电路(或电路模块)(10000)的方法，所述晶体管包括源极端子(11)、漏极端子(12)、栅极端子(13)，以及在所述源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)，并且所述电阻器包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的第二材料主体(20)，所述方法包括：形成所述第一主体(10)；以及形成所述第二主体(20)，其中所述第一主体包括第一量(100)的金属氧化物，所述第二主体包括第二量(200)的所述金属氧化物。
在某些实施例中，形成所述第一主体包括形成所述第一量的所述金属氧化物，并且形成所述第二主体包括形成所述第二量的所述金属氧化物。
在某些实施例中，形成所述第一量包括在衬底的第一区域(51)上直接或间接地形成所述第一量(100)，并且形成所述第二量包括在所述衬底的第二区域(52)上直接或间接地形成所述第二量(200)。
在某些实施例中，所述第一量的所述形成包括使用选自包含以下项的列表的技术来形成所述第一量(100)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
在某些实施例中，所述第二量的所述形成包括使用选自包含以下项的列表的技术来形成所述第二量(200)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
在某些实施例中，形成所述第一量包括沉积所述第一量的所述金属氧化物。
在某些实施例中，形成所述第二量包括沉积所述第二量的所述金属氧化物。
在某些实施例中，所述第一量的所述形成在所述第二量的所述形成之前执行。
在某些实施例中，所述第一量的所述形成在所述第二量的所述形成之后执行的。
在某些实施例中，所述第一量的所述形成包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的第一层、膜或片(1001)，所述第一层、膜或片包括所述第一量(100)。
在某些实施例中，形成所述第一主体(10)包括图案化所述第一层、膜或片(1001)。
在某些实施例中，所述第二量的所述形成包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的第二层、膜或片(2001)，所述第二层、膜或片包括所述第二量(200)。
在某些实施例中，形成所述第二主体(2)包括图案化所述第二层、膜或片(2001)。
在某些实施例中，所述第一量(100)的所述形成与形成所述第二量(200)同时执行。
在某些实施例中，所述第一量的所述形成与形成所述第二量同时包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的层、膜或片(1200)，所述层、膜或片(1200)包括所述第一和第二量(100、200)。
在某些实施例中，形成所述第一和第二主体(10、20)包括图案化所述片(1200)。
在某些实施例中，所述的方法还包括用第一掺杂物掺杂所述第一材料主体(10)以降低(或增加)所述第一主体的电导率。
在某些实施例中，掺杂所述第一材料主体包括在所述第一掺杂物的源(71)上形成所述第一量(100)。
在某些实施例中，所述方法还包括在所述衬底的所述第一区域(51)上直接或间接地提供所述第一掺杂物的所述源(71)。
在某些实施例中，掺杂所述第一材料主体包括在所述第一材料主体上形成所述第一掺杂物的源。
在某些实施例中，所述方法还包括用第二掺杂物掺杂所述第二材料主体(20)以增加(或降低)所述第二主体的电导率。
在某些实施例中，掺杂所述第二材料主体包括在所述第二掺杂物的源(72)上形成所述第二量(200)。
在某些实施例中，所述方法还包括在所述衬底的所述第二区域(52)上直接或间接地提供所述第二掺杂物的所述源(72)。
在某些实施例中，掺杂所述第二材料主体包括在所述第二材料主体上形成所述第二掺杂物的源。
在某些实施例中，所述方法还包括处理所述第二量(200)的所述金属氧化物以增加或降低所述第二主体的电导率。
在某些实施例中，处理所述第二量包括对所述第二量的至少一部分进行退火(或其他方式处理)以增加或降低其电导率。
在某些实施例中，处理所述第二量包括对所述第二量的至少一部分进行退火(或其他处理)以增加或降低其电导率。
在某些实施例中，所述第二主体的所述处理(例如通过退火或其他手段)包括使所述至少一部分暴露于电磁辐射。
在某些实施例中，所述方法还包括从灯提供所述电磁辐射。在某些其他实施例中，所述电磁辐射可以从激光器提供。
在某些实施例中，所述方法还包括对所述第一量(100)的所述金属氧化物的至少一部分屏蔽所述电磁辐射。
在某些实施例中，所述屏蔽包括使用所述栅极端子(13)对所述第一量(100)的所述至少一部分屏蔽所述电磁辐射。
在某些实施例中，所述第一和第二主体(10、20)中的每一个包括所述金属氧化物的相应层、膜或片，并且每个所述相应层、膜或片可以具有在1至200nm(例如5至50nm)范围内的厚度。
在某些实施例中，每个所述相应层、膜或片具有相同的厚度。
在某些实施例中，每个所述相应层、膜或片是平坦的(平面的)。
在某些实施例中，所述方法包括在共同平面中形成所述第一和第二主体(10、20)。
在某些实施例中，所述方法包括在第一平面中形成所述第一主体和在第二平面中形成所述第二主体，所述第二平面平行于所述第一平面。
在某些实施例中，所述第二主体具有在25kOhm/sq到20MOhm/sq范围内(例如在50kOhm/sq到10MOhm/sq范围内)的薄层电阻值。
在某些实施例中，所述第一和第二主体中的每一个对肉眼可见范围内的电磁辐射基本透明。
在某些实施例中，所述方法还包括提供布置成直接或间接地支撑晶体管和电阻器中的每一个的衬底(5)，并且所述第一和第二主体的所述形成包括在所述衬底的第一区域(51)上或上方形成所述第一主体(10)以及在所述衬底的第二区域(52)上或上方形成所述第二主体(20)。
在某些实施例中，所述衬底(5)是柔性的。
在某些实施例中，所述方法还包括在形成所述第一和第二主体之后形成所述源极端子、漏极端子、第一电阻器端子和第二电阻器端子。在某些替代实施例中，所述方法还包括在形成所述第一和第二主体之前形成所述源极端子、漏极端子、第一电阻器端子和第二电阻器端子，例如以形成底部接触器件。
在某些实施例中，所述金属氧化物是铟镓锌氧化物IGZO。
在某些实施例中，所述电阻器的端子之间的电阻在室温下处于10Ohm至10MOhm(例如100ohm或1kOhm至1或10MOhm)范围内。
在某些实施例中，所述电路还包括具有第一和第二端子(31、32)的第二电阻器(3)，以及在所述端子之间提供电阻电流路径的第三材料主体(30)，所述方法包括形成所述第三材料主体(30)，所述第三主体包括第三量(300)的所述金属氧化物。例如，所述第二电阻器可以与所述第一电阻器位于不同的电路层中。
在某些实施例中，所述方法还包括以不同于所述第二主体的方式掺杂或处理所述第三主体，使得所述第一和第二电阻器在室温下表现出不同的电阻。例如，可以屏蔽所述电阻器主体中的一个以使其免于暴露于辐射(例如UV辐射)，而另一电阻器主体未被屏蔽，因此接收UV辐射并且因此其电导率增加或降低。
在某些实施例中，所述电阻器是串联连接在所述源极和漏极端子之一和电压(电源)轨之间的负载电阻器。
在某些实施例中，所述电子电路是柔性的。
本发明的另一方面提供了一种电阻器，其包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的材料主体(20)，其中所述主体(20)覆盖所述第一电阻器端子(21)的上表面的至少一部分，所述第二电阻器端子(22)覆盖所述第二主体(20)的上表面的至少一部分。换言之，所述主体(20)可以至少部分地与所述第一电阻器端子(21)重叠，并且所述第二电阻器端子(22)可以至少部分地与所述第二主体重叠。所述电阻器可以形成在衬底或一些其他支撑体或结构上，并且所述主体(20)可以包括一定量的金属氧化物材料。
本发明的另一方面提供了一种制造电阻器的方法，所述电阻器包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的材料主体(20)，所述方法包括：形成主体，然后形成所述第一电阻器端子，然后形成所述第二电阻器端子。在替代方面，所述方法包括：形成所述第一电阻器端子(21)，然后形成所述主体(20)，然后形成所述第二电阻器端子(22)。在另一方面，所述方法包括：形成所述第一电阻器端子(21)，然后形成所述第二电阻器端子(22)，然后形成所述主体(20)。因此，所述电阻器端子彼此不同时(或在相同的处理步骤或步骤序列中)形成。
本发明的其他方面提供了一种如结合上述方面或实施例中的任一个定义的电阻器，以及一种制造这种电阻器的方法。
本发明的另一方面提供了一种电子电路(或电路模块)(10000)，其包括肖特基二极管(3000)和电阻器(2)，
所述肖特基二极管包括第一电极(3001)、第二电极(3002)，以及在(通过)第一界面(结)处连接到所述第一电极并在(通过)第二界面(结)处连接到所述第二电极连接的第一半导体材料主体(3010)(例如层)，
所述电阻器包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的第二材料主体(20)，
其中所述第一半导体材料主体(3010)包括金属氧化物(例如包括第一量的所述金属氧化物)，并且所述第二材料主体(20)包括所述金属氧化物(例如包括第二量的所述金属氧化物)。
有利地，由于第一半导体主体(沟道主体)3010和电阻器主体20均由相同的金属氧化物形成，因此它们例如可以通过沉积在相同的机器中形成，例如不必在形成第一量的金属氧化物和第二量的金属氧化物之间移除电路结构。它们可以顺序形成，但是在不同的条件下，通过选择/布置条件，使得第一主体是半导体主体，第二主体是电阻主体。或者，第一和第二主体的金属氧化物材料可以彼此同时形成，例如在单个沉积步骤中，通过不同的掺杂和/或通过不同的后续处理来实现电气特性的差异。此外，不同沉积条件、不同掺杂和/或不同后续处理的组合可用于实现基于相同金属氧化物材料的主体的不同电气特性。
本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例(包括至少一个肖特基二极管和至少一个电阻器)中。
例如，在某些实施例中，第二材料主体(20)包括掺杂物。在某些此类实施例中，第一半导体材料主体(3010)不包括所述掺杂物，并且这种差异至少部分地促成了两个主体的不同电气特性。
在某些替代实施例中，第一半导体材料主体(3010)包括第一浓度范围的掺杂物，并且所述第二材料主体(20)包括第二浓度范围的所述掺杂物。在某些此类实施例中，第二范围高于所述第一范围，而在其他实施例中，第二范围低于所述第一范围。
在某些实施例中，所述第一和第二主体(3010、20)中的每一个包括所述金属氧化物的相应层、膜或片。在某些此类实施例中，每个所述层、膜或片具有在1至200nm范围内(例如5至50nm范围内)的厚度。
在某些实施例中，所述电路(或电路模块)包括布置成直接或间接地支撑所述肖特基二极管(3000)和所述电阻器(2)中的每一个的衬底(5)(也可称为支撑层、底层或结构)。在某些实施例中，所述衬底是柔性的，所述电路本身也可能如此。
本发明的另一方面提供了一种制造包括肖特基二极管(3000)和电阻器(2)的电子电路(或电路模块)(10000)的方法，所述肖特基二极管包括第一电极(3001)、第二电极(3002)，以及在(通过)第一界面(结)处连接到所述第一电极并在(通过)第二界面(结)处连接到所述第二电极的第一半导体材料主体(3010)(例如层)，所述电阻器包括第一电阻器端子(21)、第二电阻器端子(22)，以及在所述第一电阻器端子和所述第二电阻器端子之间提供电阻电流路径的第二材料主体(20)，所述方法包括：形成所述第一主体(3010)；以及形成所述第二主体(20)，其中所述第一主体包括第一量(3100)的金属氧化物，所述第二主体包括第二量(200)的所述金属氧化物。
同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例中。
例如，在某些实施例中，形成所述第一主体包括形成所述第一量(3100)的所述金属氧化物，并且形成所述第二主体包括形成所述第二量(200)的所述金属氧化物。
在某些实施例中，形成所述第一量包括在衬底的第一区域(51)上直接或间接地形成所述第一量(3100)，并且形成所述第二量包括在所述衬底的第二区域(52)上直接或间接地形成所述第二量(200)。
在某些实施例中，所述第一量(3100)的所述形成包括使用选自包含以下项的列表的技术来形成所述第一量(3100)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
在某些实施例中，所述第一量(3100)的所述形成在所述第二量(200)的所述形成之前执行。
在某些实施例中，所述第一量(3100)的所述形成在所述第二量(200)的所述形成之后执行。
在某些实施例中，所述第一量(3100)的所述形成包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的层、膜或片(1001)，所述层、膜或片包括所述第一量(3100)。
在某些实施例中，形成所述第一主体(3010)包括图案化所述层、膜或片。
在某些实施例中，所述第一量(3100)的所述形成与形成所述第二量(200)同时执行。
在某些实施例中，所述第一量(3100)的所述形成与形成所述第二量同时包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的层、膜或片，所述层、膜或片包括所述第一和第二量(3100、200)。在某些实施例中，形成所述第一和第二主体(3010、20)包括图案化该片。
在某些实施例中，所述方法还包括用第一掺杂物掺杂所述第一材料主体(3010)以降低(或增加)所述第一主体的电导率。
在某些实施例中，掺杂所述第一材料主体包括在所述第一掺杂物的源(71)上形成所述第一量(3100)。
在某些实施例中，所述方法包括在所述衬底的所述第一区域(51)上直接或间接地提供所述第一掺杂物的所述源(71)。
在某些实施例中，掺杂所述第一材料主体包括在所述第一材料主体上形成所述第一掺杂物的源。
在某些实施例中，所述方法还包括用第二掺杂物掺杂所述第二材料主体(20)以增加(或降低)所述第二主体的电导率。
在某些实施例中，掺杂所述第二材料主体包括在所述第二掺杂物的源(72)上形成所述第二量(200)。
在某些实施例中，所述方法还包括在所述衬底的所述第二区域(52)上直接或间接地提供所述第二掺杂物的所述源(72)。
在某些实施例中，掺杂所述第二材料主体包括在所述第二材料主体上形成所述第二掺杂物的源。
在某些实施例中，所述方法还包括处理所述第二量(200)的所述金属氧化物以增加或降低所述第二主体的电导率。
在某些实施例中，处理所述第二量包括对所述第二量的至少一部分进行退火以增加或降低其电导率。
在某些实施例中，所述退火包括使所述至少一部分暴露于电磁辐射。
在某些实施例中，所述方法还包括从灯提供所述电磁辐射。
在某些实施例中，所述方法还包括对所述第一量(3100)的所述金属氧化物的至少一部分屏蔽所述电磁辐射。
在某些实施例中，所述第一和第二主体(3010、20)中的每一个对肉眼可见范围内的电磁辐射基本透明。
在某些实施例中，所述方法还包括布置成直接或间接地支撑所述肖特基二极管和所述电阻器中的每一个的衬底(5)(也可称为支撑层、底层或结构)，并且所述第一和第二主体的所述形成包括在所述衬底的第一区域(51)上或上方形成所述第一主体(3010)以及在所述衬底的第二区域(52)上或上方形成所述第二主体(20)。
在某些实施例中，所述方法还包括在形成所述第一和第二主体(3010、20)之后形成所述第一电极、第二电极、第一电阻器端子和第二电阻器端子。在某些替代实施例中，所述方法还包括在形成所述第一和第二主体之前形成所述第一电极、第二电极、第一电阻器端子和第二电阻器端子，例如以形成底部接触器件。
在某些实施例中，所述电路还包括第二电阻器(3)，所述第二电阻器(3)具有第一和第二端子(31、32)，以及在所述端子之间提供电阻电流路径的第三材料主体(30)，所述方法包括形成所述第三材料主体(30)，所述第三主体包括第三量(300)的所述金属氧化物。例如，所述第二电阻器可以与所述第一电阻器位于不同的电路层中。
在某些实施例中，所述方法还包括以不同于所述第二主体的方式掺杂或处理所述第三主体，使得所述第一和第二电阻器在室温下表现出不同的电阻。例如，可以屏蔽所述电阻器主体中的一个以使其免于暴露于辐射(例如UV辐射)，而另一电阻器主体未被屏蔽，因此接收UV辐射并且因此其电导率增加或降低。
本发明的另一方面提供了一种包括晶体管(1)和肖特基二极管(3000)的电子电路(或电路模块)(10000)，
所述晶体管包括源极端子(11)、漏极端子(12)、栅极端子(13)，以及在所述源极和所述漏极端子之间提供可控半导体沟道的第一材料主体(10)，
所述肖特基二极管包括第一电极(3001)、第二电极(3002)，以及在(通过)第一界面(结)处连接到所述第一电极并在(通过)第二界面(结)处连接到所述第二电极的第二半导体材料主体(3010)(例如层)，其中所述第一材料主体(10)包括金属氧化物(例如包括第一量的所述金属氧化物)并且所述第二材料主体(3010)包括所述金属氧化物(例如包括第二量的所述金属氧化物)。
有利地，由于所述第一半导体主体(沟道主体)10和所述肖特基主体3010均由相同的金属氧化物形成，因此它们例如可以通过沉积在相同的机器中形成，例如不必在形成第一量的金属氧化物和第二量的金属氧化物之间移除电路结构。它们可以顺序形成(在相同或不同的条件下，通过选择/布置条件，产生具有所需特性的半导体路径)。或者，它们可以彼此同时形成，例如在单个沉积步骤中。如果晶体管沟道和肖特基主体需要不同的半导体特性，则可以通过不同的掺杂和/或通过不同的后续处理来实现电气特性的差异。此外，不同沉积条件、不同掺杂和/或不同后续处理的组合可用于实现基于相同金属氧化物材料的主体的不同电气特性。
在某些实施例中，所述电路包括第一和第二电压(电源)轨(61、62)，所述肖特基二极管是串联连接在所述源极和漏极端子(11、12)之一和所述电压(电源)轨之一之间的负载。
同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例(包括至少一个晶体管和至少一个肖特基二极管)中。
例如，在某些实施例中，所述第二材料主体(3010)包括掺杂物。在某些此类实施例中，所述第一材料主体(10)不包括所述掺杂物，并且这种差异至少部分地促成了两个主体的不同电气特性。
在某些替代实施例中，第一材料主体(10)包括第一浓度范围的掺杂物，并且所述第二材料主体(3010)包括第二浓度范围的所述掺杂物。在某些此类实施例中，第二范围高于所述第一范围，而在其他实施例中，第二范围低于所述第一范围。
在某些实施例中，所述第二主体(20)的至少一部分已经被处理(例如，退火、激光退火、热退火、暴露于电磁辐射、掺杂、注入、暴露于离子流)以增加或减少其电导率。
在某些实施例中，所述第一和第二主体(10、3010)中的每一个包括所述金属氧化物的相应层、膜或片。
在某些实施例中，所述电路(或电路模块)包括布置成直接或间接地支撑所述晶体管(1)和所述肖特基二极管(3000)中的每一个的衬底(5)。在某些实施例中，所述衬底是柔性的，所述电路本身也可能如此。
在某些实施例中，所述电路还包括至少一个电阻器(2)，所述电阻器(2)包括第一和第二端子(21、22)，以及在所述端子(21、22)之间提供电阻电流路径的电阻器材料主体(20)，其中所述电阻器材料主体包括所述金属氧化物(例如包括第三量的所述金属氧化物)。
在某些实施例中，所述电路包括至少两个这样的电阻器，它们可以布置成在室温下表现出不同的电阻，这种差异是使用上述任何技术来实现的。
在某些实施例中，所述晶体管包括第二栅极端子(132)。该第二栅极端子(132)可以布置在所述第一主体(10)的与所述第一栅极端子(13、131)相对的一侧，并且可以通过另一介电材料层(42)或其他介电材料主体(42)与所述第一主体(10)的半导体材料隔开。
本发明的另一方面提供了一种制造包括晶体管(1)和肖特基二极管的电子电路(或电路模块)(10000)的方法，所述晶体管包括源极端子(11)、漏极端子(12)、栅极端子(13)，以及在所述源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)，并且所述肖特基二极管包括第一电极(3001)、第二电极(3002)，以及在(通过)第一界面(结)处连接到所述第一电极并在(通过)第二界面(结)处连接到所述第二电极的第二半导体材料主体(3010)(例如层)，所述方法包括：形成所述第一主体(10)；以及形成所述第二主体(30210)，其中所述第一主体包括第一量(100)的金属氧化物，所述第二主体包括第二量(3100)的所述金属氧化物。
同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例中。
例如，在某些实施例中，形成所述第一主体包括形成所述第一量(100)的所述金属氧化物，并且形成所述第二主体(3010)包括形成所述第二量(3100)的所述金属氧化物。
在某些实施例中，形成所述第一量包括在衬底的第一区域(51)上直接或间接地形成所述第一量(100)，并且形成所述第二量包括在所述衬底的第二区域(52)上直接或间接地形成所述第二量(3100)。
在某些实施例中，所述第一量(100)的所述形成包括使用选自包含以下项的列表的技术来形成所述第一量(100)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
在某些实施例中，所述第二量(3100)的所述形成包括使用选自包含以下项的列表的技术来形成所述第二量(200)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
在某些实施例中，所述第一量(100)的所述形成在所述第二量(3100)的所述形成之前执行。
在某些实施例中，所述第一量(100)的所述形成在所述第二量(3100)的所述形成之后执行。
在某些实施例中，所述第一量(100)的所述形成与形成所述第二量(3100)同时执行。
在某些实施例中，所述第一量的所述形成与形成所述第二量同时包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的层、膜或片，所述层、膜或片包括所述第一和第二量(100、3100)。
在某些实施例中，所述方法包括在所述第一主体(10)的与所述第一栅极端子(13、131)相对的一侧上形成第二栅极端子。
在某些实施例中，所述方法还包括提供布置成直接或间接地支撑所述晶体管和所述肖特基二极管(3000)中的每一个的衬底(5)。
本发明的另一方面提供了一种晶体管(1)，包括：源极端子(11)、漏极端子(12)、在所述源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)、布置在所述第一主体(10)的一侧(例如下方)的第一栅极端子(131)，以及布置在所述第一主体(10)的相对侧(例如上方)的第二栅极端子(132)。
同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例中。
在某些实施例中，所述第一栅极端子(131)、第一主体(10)和所述第二栅极端子(132)在第一(即，标称垂直)方向上布置成堆叠，其中所述第一主体(10)布置在所述第一栅极端子(131)上方并且通过第一介电材料层或介电材料主体(41)与所述第一栅极端子(在所述第一方向上)隔开，所述第二栅极端子(132)布置在所述第一主体(10)上方并通过第二介电材料层或介电材料主体(42)与所述第一主体(10)隔开(在所述第一方向上)，并且所述源极和漏极端子布置成使得在正交于所述第一方向的平面(即，水平面，与垂直方向正交)上任一栅极端子的投影与所述源极或漏极端子的投影不重叠。
在某些实施例中，所述第一和第二栅极端子对准并布置成在所述平面上具有彼此相同的投影。在某些实施例中，所述源极和漏极端子的边缘布置成与所述对准的栅极端子的边缘重合。
在某些实施例中，所述第一主体(10)由金属氧化物材料层的第一部分提供，所述第一部分布置在所述第一栅极端子上方，并且所述源极和漏极端子(11、12)由延伸超过所述第一栅极端子边缘的所述金属氧化物材料层的相应部分提供。在某些实施例中，所述相应部分具有比所述第一主体更高的电导率。
在某些替代实施例中，所述源极和漏极端子均由金属形成。
本发明的另一方面提供了一种包括根据前述方面的双栅极晶体管，以及至少一个电阻器和/或至少一个肖特基二极管(例如，如上所述)的集成电路。
本发明的另一方面提供了一种制造双栅极晶体管的方法，所述方法包括：提供支撑在衬底上的下栅极端子；在形成与所述下栅极端子对准的上栅极端子时，使用所述下栅极端子作为掩模。
在某些实施例中，所述方法还包括在形成与所述下栅极端子对准的源极和漏极端子时，使用所述下栅极端子作为掩模。
在某些替代实施例中，所述方法还包括：在形成与所述下栅极端子对准的源极和漏极端子时，使用所述上栅极端子作为掩模。
本发明的另一方面提供了：一种包括第一器件(1、3000)和第二器件(2、3000)的电子电路(或电路模块)(10000)，
所述第一器件包括第一端子(11、3001)、第二端子(12、3002)，以及在所述第一和第二端子之间提供半导体路径的第一半导体材料主体(10、3010)，
所述第二器件(2、3000)包括第三端子(21、3001)、第四端子(22、3002)，以及在所述第三端子和所述第四端子之间提供电阻或半导体电流路径的第二材料主体(20、3010)，
其中所述第一材料主体(10、3010)包括金属氧化物(例如包括第一量(100、3100)的所述金属氧化物)，并且所述第二材料主体(20、3010)包括所述金属氧化物(例如包括第二量(200、3100)的所述金属氧化物)。
有利地，由于第一主体10、3010和电阻器主体20、3010均由相同的金属氧化物形成，因此它们例如可以通过沉积在相同的机器中形成，例如不必在形成第一量的金属氧化物和第二量的金属氧化物之间移除电路结构。它们可以顺序形成，但是在相同或不同的条件下，通过选择/布置条件，使得第一主体是半导体主体，而第二主体是半导体主体或电阻主体。或者，第一和第二主体的金属氧化物材料可以彼此同时形成，例如在单个沉积步骤中，通过不同的掺杂和/或通过不同的后续处理来实现电气特性的差异(如果需要)。此外，不同沉积条件、不同掺杂和/或不同后续处理的组合可用于实现基于相同金属氧化物材料的主体的不同电气特性。
例如，第一器件可以是晶体管(例如底栅、顶栅或双栅)或肖特基二极管。第二器件例如可以是电阻器或肖特基二极管。该电路还可以包括至少一个另外的器件(例如第三器件)，其具有也由相同的金属氧化物材料形成的主体。该另外的器件例如可以是晶体管、电阻器或肖特基二极管。同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例中。
本发明的另一方面提供了一种制造包括第一器件(1、3000)和第二器件(2、3000)的电子电路(或电路模块)(10000)的方法，所述第一器件包括第一端子(11、3001)、第二端子(12、3002)，以及在所述第一和第二端子之间提供半导体路径的第一半导体材料主体(10、3010)，所述第二器件(2、3000)包括第三端子(21、3001)、第四端子(22、3002)，以及在所述第三端子和所述第四端子之间提供电阻或半导体电流路径的第二材料主体(20、3010)，所述方法包括：形成所述第一主体(10、3010)；以及形成所述第二主体(20、3010)，其中所述第一主体包括第一量(100、3100)的金属氧化物，所述第二主体包括第二量(200、3100)的所述金属氧化物。
同样，本发明的任何上述方面和实施例的特征可以结合到具有相应优点的该进一步方面的实施例中。
在本发明的任何方面的某些实施例中，一定量的金属氧化物中的至少一种可以形成为在“常关”条件下(例如增强模式，n型或p型)，最初为半导体材料。对于这样的材料，由于其电导率最初非常低(因为处于常关状态)，因此可以采用布置成增加其电导率的处理以便将其电气特性改变为电阻的。
在本发明的任何方面的某些实施例中，一定量的金属氧化物中的至少一种可以形成为在“常开”条件下(例如耗尽模式，n型或p型)，初始为半导体材料。对于这样的材料，由于其电导率最初相对较高(因为处于常开状态)，因此可以采用降低其电导率的处理以便将其电气特性改变为电阻的。
在某些实施例中，可以采用暴露于电磁(例如光)辐射的方法来增加一定量的金属氧化物中的至少一种的至少一部分的电导率。例如，“常关”半导体材料(例如具有负阈值电压的SnO)可以暴露于辐射以将其特性改变为基本电阻的。随着电导率的增加，NiO可以从p型调整到n型。
在某些实施例中，可以采用暴露于电磁(例如光)辐射的方法来降低(减小)一定量的金属氧化物中的至少一种的至少一部分的电导率。例如，可以使用H2退火还原Sn(IV)以从n型材料(例如SnO2)变为p型材料(例如SnO)。暴露于光辐射可用于“常开”的半导体，例如：对于具有正阈值电压的p型器件。该半导体最初将具有相对高的电导率，并且可以布置辐射以降低该电导率，从而使材料基本电阻的(因此在某些实施例中提供了在p型工艺中集成电阻器的途径)。电导率的这种降低(以制造电阻器)也可以通过例如使用氢气减少空穴的数量来实现。
在某些实施例中，暴露于电磁辐射(光激发)可以产生载流子(通常是为了增加而不是降低其电导率)。除了光激发之外，并且例如在存在介电层的情况下，也可以使用半导体膜(或包含一定量的金属氧化物材料的其他主体)的激光烧蚀来减小半导体材料的厚度并因此降低其电导率。
除了光学工艺，在某些实施例中，在覆盖半导体主体(例如层)的介电层中打开窗口允许通过各种手段引入外来掺杂物和/或对金属氧化物材料进行改性，以改变其电导率。在某些实施例中，在不打开窗口的情况下，可以设计介电层本身(例如，通过减少厚度、排列/改变成分等)以促进物质扩散到半导体材料主体的下层或上层，从而减少(或增加)该主体的电导率。
附图说明
现在将参考附图描述本发明的一些方面和实施例，其中；
图1是体现本发明的电子电路的一部分的示意性截面图；
图2是体现本发明的逆变器电路的图；
图3是体现本发明的另一逆变器电路的图；
图4和5是体现本发明的另外两个电子电路的一部分的截面示意图；
图6示出了体现本发明的另一电子电路的制造步骤；
图7和8示出了体现本发明的另外两种方法中的步骤；
图9是体现本发明的包括一个晶体管和两个电阻器的另一电子电路的一部分的示意性截面图；
图10示出了体现本发明的另一电子电路的制造步骤；
图11是本发明另一实施例的示意截面图；
图12示出了体现本发明的制造另一电子电路的方法中的步骤；
图13、14和15示出了体现本发明的其他三种方法中的步骤；
图16-23示出了体现本发明的其他电子电路的一部分；
图24示出了根据本发明的制造电子电路的另一方法中的步骤；
图25是体现本发明的另一电子电路模块的示意性截面图；
图26示出了体现本发明的另一方法中的步骤；
图27是体现本发明并结合了电阻器和底栅晶体管的另一电子电路模块的示意性截面图；
图26示出了体现本发明的另一方法中的步骤；
图29是体现本发明并结合了电阻器、底栅晶体管和肖特基二极管的另一电子电路模块的示意性截面图；
图30示出了体现本发明的另一方法中的步骤；
图31是体现本发明并结合了电阻器、双栅极晶体管和肖特基二极管的另一电子电路模块的示意性截面图；
图32是体现本发明并结合了n型和p型晶体管以及肖特基二极管的另一电子电路模块的示意性截面图；
图33示出了体现本发明的一个方面并结合了肖特基二极管和电阻器的二极管或门；
图34示出了体现本发明的一个方面并结合了肖特基二极管和电阻器的二极管与门；
图35示出了体现本发明的一个方面并结合了肖特基二极管和晶体管的二极管负载逆变器；
图36示出了体现本发明的一个方面并结合了n沟道晶体管和p沟道晶体管的CMOS逆变器电路模块；
图37是体现本发明并适合于结合/集成到体现本发明的电路和电路模块中的双栅极晶体管的示意性截面图；
图37是体现本发明并适合于结合/集成到体现本发明的电路和电路模块中的另一双栅极晶体管的示意性截面图；
图39-43示出了用于制造自对准双栅极晶体管的体现本发明的各种方法；
图44示出了体现本发明并适合于结合/集成到体现本发明的电路和电路模块中的另一双栅极晶体管；
图45示出了体现本发明并结合了双栅极晶体管和电阻器的另一电路模块；以及
图46示出了体现本发明的另一电路模块。
具体实施方式
现在参考图1，它示出了体现本发明的电子电路的一部分。当然，典型地，电子电路将包括许多其他组件，以及这些组件之间的互连。然而，为了清楚和简单，该图仅示出了电路(也可以称为电路模块)的一个晶体管(1)和一个电阻器(2)。晶体管(1)是场效应晶体管FET，包括源极端子(11)、漏极端子(12)、栅极端子(13)，以及在源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)。如将充分理解的，沟道的电导率通过将合适的电压施加到栅极端子(13)来控制。电阻器(2)包括第一电阻器端子(21)、第二电阻器端子(22)，以及在第一电阻器端子和第二电阻器端子之间提供电阻电流路径的第二材料主体(20)。尽管在该实施例中，源极和漏极端子(11、12)和电阻器端子(21、22)以“顶接触”架构示出，即部分地覆盖第一主体(10)和第二主体(20)的端部，但是本发明的其他实施例也包括采用替代端子架构的电路。此外，尽管所示的FET是“顶栅”架构，其中栅极端子(13)位于第一主体(10)上方，但本发明的其他实施例也包括采用替代FET架构的电路。第一材料主体(10)包括第一量的金属氧化物，第二主体(20)包括第二量的相同金属氧化物。因此，与现有技术中已知的电路不同，该电路包括均由相同金属氧化物形成的半导体沟道和电阻器。这使得在制造期间能够节省大量成本和/或时间，因为用于形成、图案化和限定电路的材料和方法的数量可以被最小化。形成第一主体(10)的第一量的金属氧化物(100)形成在衬底(5)的第一区域(51)上，该衬底至少支撑电路的晶体管和电阻器。第一主体(10)因此可以被认为形成在衬底(5)的表面的第一区域上或上方。第二量(200)的金属氧化物形成在衬底表面的第二区域(52)上。该图还示出了形成在第一和第二主体(10、20)、源极和漏极端子以及电阻器端子上，并提供了晶体管(1)的栅极电介质的介电材料层或体(4)。然后在介电材料层(4)上方形成栅极端子(13)。
尽管图1的实施例示出了第一和第二主体(10、20)，每个主体包括相同的金属氧化物，但是两种金属氧化物材料的量(100、200)已经在不同的条件下沉积，使得第一主体(10)表现出基本半导电的行为，而第二主体(20)表现出基本电阻的行为。应当理解，这种电气/电子特性的差异可以通过多种方式实现。例如，量(100、200)之一的金属氧化物材料可以在存在氧气的情况下使用PVD技术沉积，而另一量的金属氧化物材料可以通过PVD而不是在含氧环境中沉积。或者，第一和第二主体(10、20)的不同电气/电子特性可以通过在第一和第二量(100、200)的初始形成/沉积阶段之后对其进行不同的处理来实现，并且这样的处理技术将在下面进行描述。然而，本发明的实施例通过包括相同金属氧化物材料的晶体管沟道和电阻器主体的新颖概念联系起来。在某些实施例中，晶体管可以是N型(增强型或耗尽型)，而在其他实施例中它可以是P型(增强型或耗尽型)。在某些实施例中，晶体管沟道和电阻器主体都包括代替金属氧化物材料的有机材料，例如聚合物、化合物半导体、2D材料(例如石墨烯或钙钛矿)。
在某些实施例中，电阻器(2)可以是串联连接在源极和漏极端子之一和电压轨之间的负载电阻器。图2示出了一种这样的布置。这里的电路模块(10000)是具有电阻器负载的PMOS逆变器(也可以描述为非门)。电阻器(2)串联连接在晶体管源极(11)和接地的低压轨(62)之间。晶体管(12)的漏极端子连接到高压轨(61)(Vdd)。
图3示出了体现本发明的另一电路模块，其中电阻器(2)连接在晶体管的高侧，串联在电压轨(61)和晶体管(1)的漏极端子(12)之间。该电路可以描述为NMOS逆变器电路或电路模块，或等效地描述为带阻性负载的非门。
现在参考图4，这示出了根据另一实施例的电路模块，其中第一和第二主体(10、20)的电气/电子特性的差异已经至少部分地通过在形成在衬底(5)的第一区域(51)上的第一掺杂物源(71)上沉积第一量(100)的金属氧化物材料来实现，掺杂物源(71)布置成使得第一量(100)金属氧化物材料可以沉积为电阻层，其中预图案化的掺杂物选择性地导致沉积在其顶部的电阻层变为半导电的。第二量的金属氧化物材料(200)已经作为电阻层沉积在不存在掺杂物源的衬底(5)的第二区域(52)上。因此，第二量(200)保持电阻性，而不是转换为半导电的。
现在参考图5，这示出了替代实施例，其中第二掺杂物源(72)已被选择性地提供在衬底(5)的第二区域(52)上方。第一和第二量(100、200)的金属氧化物材料已经各自初始沉积为半导体层。然而，已经选择第二掺杂物源(72)，使得掺杂物与第二量(200)相互作用以将其电气特性从基本半导电的改变为基本电阻的，并因此产生具有电阻性的第二主体(20)，而第一主体(10)保持半导电，并形成晶体管(1)的沟道。
尽管以上参考图4和图5讨论的示例包括在半导电的和/或电阻的主体(10、20)下方的掺杂物源(71、52)，但是可以替代地或另外地在这些主体中的一个或全部两个的上方或侧面提供掺杂物源。例如，介电层(4)可以是掺杂物源，和/或源极和漏极端子(11、12)和/或电阻器端子(21、22)可以是掺杂物源。掺杂物源可能保留在最终电路结构中，也可能在处理过程中被去除。例如，用于形成源极和漏极端子(11、12)和/或电阻器端子(21、22)的导电层可以是掺杂物源，并且半导电的和/或电阻的主体(10、20)的掺杂可以在形成端子期间在部分去除导电层(例如通过图案化和蚀刻)之前来实现。
应当理解，虽然可以使用沉积量的金属氧化物材料的选择性掺杂来实现它们不同的电气特性，但在某些实施例中，该技术也可以与在不同条件下沉积第一和第二量(100、200)结合使用。然而，在其他实施例中，第一和第二量(100、200)可以在相同的条件下沉积，并且其不同电气特性可以完全通过其不同的后续处理来实现。
现在参考图6，它示出了体现本发明的制造另一电子电路模块的步骤。这里，晶体管(1)和电阻器(2)的结构已经形成，最初是通过在衬底(5)的表面的相应部分上沉积第一和第二量(100、200)的金属氧化物材料。这些第一和第二量(100、200)最初是半导电的。例如，它们可以形成为最初处于半导电的“常关”状态(即具有低电导率)。然而，图6所示的步骤是其中第二量(200)的材料选择性地暴露于电磁辐射以改变其电导率的步骤。例如，可以布置电磁辐射以对第二量的材料的至少一部分进行退火并增加其电导率(例如，相对于低电导率“关断”状态)，使得在端子之间提供电阻的，而不是半导电的路径。应当理解，仅金属氧化物材料主体(100、200)之一的这种选择性暴露可以以多种方式实现。例如，辐射可以被引导到电路的较宽部分，其中栅极端子(13)用作掩模以屏蔽第一量的金属氧化物材料(100)(或至少大部分)以使其免受辐射的影响。或者，可以使用单独的掩模，和/或可以使用能够仅照射电路的一小部分的电磁辐射源(例如，可以使用激光束来执行选择性退火/处理)。在某些实施例中适用于增加一个或多个主体的电导率的技术在US10204683B2中进行了描述。
现在参考图7，它示出了体现本发明的另一方法中的两个步骤。在该方法中，第一(100)和第二(200)量的金属氧化物材料已经沉积在衬底(5)的不同区域上，并且最初两者都是半导电的。例如，第一和第二量可以形成为在“常关”条件下是半导电的(例如，对于为n型增强模式/正阈值电压的IGZO器件)。对于此类材料，由于其电导率最初非常低(因为它们处于“关断”状态)，因此需要进行处理以增加其电导率，以便将其电气特性改变为电阻的)。在某些实施例中，一定量的金属氧化物材料可以形成为p型“常关”材料，例如在具有负阈值电压的SnO中。NiO也可以随着电导率的增加从p型调整到n型。在替代实施例中，一定量的金属氧化物材料可以形成为在“常开”状态下是半导电的(例如，对于具有正阈值电压的p型器件)。对于此类材料，由于其电导率最初相对较高(因为它们处于“接通”状态)，因此需要布置为降低其电导率的处理，以便将其电气特性改变为电阻的。返回到当前实施例，应当理解，图7a所示的单独量(100、200)可以通过首先沉积均匀的金属氧化物材料层、片或其他结构，然后通过任何合适的手段图案化这些层、片或其他结构来产生。或者，可以通过任何合适的技术在衬底表面上选择性地形成单独的量(100、200)(例如通过选择性沉积、涂覆、印刷或其他方式)。在图7a所示的步骤中，第二量(200)的金属氧化物材料选择性地暴露于电磁辐射，以增加其电导率，并将其电气特性从基本半导电的(“常关”半导体材料)改变为电阻的。在此暴露(通常可以认为以不同于第一量(100)的方式处理的第二量(200)金属氧化物材料)之后，可以得到图7b所示的结构，其中半导电的金属氧化物主体(10)占据衬底表面的一部分，并且第二基本电阻的金属氧化物材料主体(20)占据另一部分。应当理解，晶体管和电阻器的端子/触点然后可以通过合适的处理技术构建，并且也可以形成栅极电介质和栅极端子。因此，图7所示的方法是在形成晶体管和电阻器的其余部分之前以不同的方式处理第一和第二量(100、200)的金属氧化物材料的方法(与图6所示的方法相比，其中在形成晶体管和电阻器结构之后执行不同的处理)。
现在参考图8，它示出了体现本发明的替代方法中的两个步骤。这里，在图8a中，已经形成了最初均匀的半导体材料层(1200)以覆盖衬底(5)的开放表面。该层(1200)的单独部分提供第一和第二量(100、200)的金属氧化物材料。图8a还示出了第二量(200)的金属氧化物正被选择性地暴露于电磁辐射以改变其电导率(例如增加其电导率并因此降低其电阻率，或降低其电导率并增加其电阻率)。应当理解，这种选择性暴露可以通过多种合适的技术来执行，本领域技术人员根据本领域的一般知识以及本说明书的其余部分很容易理解这些技术。因此，在该示例中，在图案化层(1200)之前执行第二量(200)的金属氧化物的选择性处理。图8b示出了由层(1200)的图案化产生的结构，在图案化中，通过选择性地去除该层的一部分来暴露衬底(5)表面的下面部分。特别地，金属氧化物材料已被去除以仅留下第一和第二主体(10、20)。第一主体(10)对应于作为初始层(1200)的一部分沉积的第一量(100)的金属氧化物。第二主体(20)包括第二量(1200)，其也已暴露于电磁辐射，并且现在是电阻的而不是半导电的。同样，在图8所示的两个步骤之后，晶体管和电阻器的进一步特征将通过适当的技术构建。
现在参考图9，它示出了体现本发明的另一电路模块。该电路模块包括晶体管(1)、第一电阻器(2)和第二电阻器(3)。晶体管沟道由形成在衬底(5)的第一区域(51)上的第一金属氧化物材料主体(10)提供。第一电阻器(2)包括形成在衬底的第二区域(52)上的电阻器主体(20)，第二电阻器(3)包括所包括的金属氧化物材料与形成第一和第二主体(10、20)的金属氧化物材料相同的第三主体(30)，该第三主体(30)形成在衬底(53)的第三部分上。第二电阻器还包括电阻器端子(31和32)。在该实施例中，第一、第二和第三主体(10、20、30)中的每一个由相同的金属氧化物材料形成。然而，第一主体(10)已经在与第二主体(20)不同的条件下沉积，使得第一主体(10)基本为半导电的，而第二主体(20)基本为电阻的。在某些实施例中，第三主体(30)可能已经在与第二主体(20)相同的条件下沉积，因此可以具有相同的薄层电阻。然而，第一和第二电阻器(2、3)的几何形状可以不同，使得第一和第二电阻器表现出彼此不同的电阻。然而，在替代实施例中，第二和第三主体(20、30)可以在不同条件下沉积，使得其电阻器主体(20、30)的薄层电阻可以不同。因此，即使第一和第二电阻器的几何形状不一定彼此不同，也可以获得不同的电阻。显然，在更进一步的实施例中，除了不同的沉积技术之外，还可以采用不同电阻器几何形状(例如不同电阻路径长度和宽度)的组合；来制造电子电路中具有不同值的电阻器。
现在参考图10，它示出了形成体现本发明的另一电路模块的步骤。在该实施例中，电路模块同样包括形成在公共衬底(5)上的晶体管(1)以及第一和第二电阻器(2、3)。晶体管(1)包括由第一量(100)的金属氧化物材料提供的半导体沟道。该第一量(100)在相同条件下，在沉积第二和第三量(200、300)的金属氧化物材料的同时沉积。已经选择条件以使这些第一、第二和第三量(100、200、300)中的每一个最初都为半导电的。图10示出了其中第二和第三量(200、300)的电导率改变，而第一量(100)的电导率保持初始沉积的步骤。特别地，在所示结构中示出了电磁辐射(标记为R)，并且栅极端子(13)用作掩模以屏蔽第一量(100)的金属氧化物材料免受该辐射及其影响。相反，第三量(300)完全暴露于辐射R，通过暴露于该辐射而进行退火(或以其他方式被影响)，因此该第三量(300)的初始半导体(例如常关)材料转化为电阻材料(通过提高其电导率)。该图还示出了部分掩模，该部分掩模用于仅吸收指向第二量(200)金属氧化物材料的辐射的一部分。换言之，部分掩模部分地屏蔽第二量的材料(200)免受辐射R。因此，第二量的金属氧化物(200)的退火(或以其他方式被影响)程度小于第三量(300)，因此看到其电导率相应较小但仍然显着增加。因此，图10所示的技术能够产生包括半导体晶体管沟道，以及具有不同电阻的第一和第二电阻器的电路模块，这些电阻器都由相同的金属氧化物材料形成，但以不同的方式处理以产生不同的电气特性。
现在参考图11，它示出了结合晶体管(1)以及第一和第二电阻器(2、3)的另一实施例。在该示例中，半导体沟道(10)以及第二和第三电阻器主体(20、30)都在相同的沉积条件下由相同的金属氧化物材料同时沉积，使得第一、第二和第三量(100、200、300)的金属氧化物材料各自最初是半导电的。然而，第二量(200)形成在第二掺杂物源(72)上，并且第三量(300)形成在第三掺杂物源(73)上。选择掺杂物材料和/或其浓度被选择为导致第二和第三主体(20、30)被不同地掺杂，并因此表现出不同的电阻。不向第一量的金属氧化物材料提供掺杂物，这样相应简单地提供晶体管(1)的第一主体(10)。
现在参考图12，它示出了体现本发明的另一方法中的步骤，其中第一和第二量(100)的金属氧化物材料在制造方法的不同阶段沉积，并且在不同的条件下实现由相同的金属氧化物材料形成的主体(10、20)的不同电导率。图12a示出了初始金属氧化物材料层(1001)是如何在衬底(5)上形成的，在某些实施例中，该衬底是柔性的，而在替代实施例中是刚性的。基本均匀的层(1001)包括将形成晶体管沟道的基础的第一量(100)的金属氧化物材料。然后通过合适的手段图案化图12a所示的结构以产生图12b所示的结构。因此，已经选择性地去除层(1001)的一部分以仅留下将形成第一主体(10)的第一量(100)的金属氧化物材料。应当理解，可以使用多种技术来执行这种图案化，例如涉及以下一项或多项的技术：平板印刷、光刻、压印、纳米压印。在所示的方法中，然后在第一主体(10)和衬底(5)上方形成导电材料层(81)。使用合适的技术图案化该导电层(81)以形成电阻器的源极和漏极端子(11和12)以及第一和第二端子(21、22)。然后在端子/触点和半导体沟道上形成抗蚀剂材料层(9)，以产生图12d所示的结构。再次，通过使用合适的技术，在抗蚀剂层(9)中形成窗口(90)，暴露电阻器端子(21、22)的至少一部分和在它们之间延伸的衬底表面的一部分。然后，图12f示出了具有与第一层(1001)的金属氧化物材料相同的金属氧化物材料的第二层(2001)的形成(通过沉积或其他方式)，但所述形成在不同的条件下，使得第二层(2001)表现出电阻行为而不是半导电行为。该第二层(2001)包括第二量(200)的金属氧化物材料，其形成电阻器的第二主体(20)，从而在电阻器端子(21、22)之间提供电阻路径。因此，在该示例中，电阻器具有底部触点，即其端子直接形成在衬底表面上并且电阻器主体(20)形成为与顶部的那些电阻器端子重叠。图12g示出了另一步骤，其中层(9)的剩余抗蚀剂材料已被去除，图12h示出了由在图12g所示结构上方形成介电层(4)，随后在晶体管沟道主体(10)的上方形成栅电极(13)而导致的最终结构。因此，在图12所示的实施例中，沟道主体(10)和电阻器主体(20)由不同的金属氧化物材料层形成，这些不同的层在不同的条下形成，使得沟道(10)表现出半导电行为并且电阻器主体(20)表现出电阻行为。
此外，在图12所示的实施例中，电阻器主体(20)在形成晶体管和电阻器的导电触点之后形成。
参考图13，这示出了一种替代技术，其中第一和第二主体在不同时间形成，但在形成导电触点之前。图13a示出了在衬底(5)的顶部上初始形成包括第一量(100)的金属氧化物材料的第一层(1001)。通过合适的技术，图案化该层(1001)以产生图13b所示的结构，其中包括位于衬底上的第一量(100)的金属氧化物材料。然后，在图13c中，在形成第一量(100)之后，在衬底的不同区域上形成第二量的金属氧化物材料(200)。
现在参考图14，它示出了替代方法，其中第二量的金属氧化物材料(200)最初形成在衬底表面上。然后，如图14b所示，在形成第二量(200)之后，在衬底的不同部分上形成第一量(100)。
现在参考图15，它示出了体现本发明的形成电子电路模块的又一方法。如图15a所示，首先在衬底(5)上形成金属氧化物材料层(2001)，该层(2001)包括将形成电阻器主体的第二量的金属氧化物材料(200)。使用合适的技术，图案化该层(2001)以产生图15b所示的结构。该第二量(200)是在使得金属氧化物材料表现出电阻行为的条件下形成的。然后，如图15c所示，形成了抗蚀剂材料层(9)。然后，如图15d所示，在抗蚀剂层(9)中形成窗口(90)，并沉积金属氧化物材料层(1001)，以便用第一量的金属氧化物材料(100)覆盖由窗口(90)暴露的衬底部分。层(1001)的形成条件使得该第一量(100)与电阻性第二量(200)相比基本是半导电的，即使没有任何后续处理也是如此。然后通过合适的技术去除剩余的抗蚀剂材料，并在底层结构的顶部形成导电材料层(81)以产生图15e所示的材料。然后图案化该导电层(81)以产生图15f所示的结构，其中包括晶体管源极和漏极端子以及第一和第二电阻器端子(21、22)。应当理解，电路模块的其他组件然后可以使用适当的技术构建在该结构的上方。
现在参考图16，它示出了体现本发明的另一电路模块的一部分。在该示例中，第一和第二主体(10、20)中的每一个由金属氧化物材料的层、片或膜形成。在该示例中，该层、膜或片的厚度为T。因此，第一和第二主体(10、20)分别具有相同的厚度。然而，由第一主体(10)提供的半导体沟道的长度为L1，由第二主体(20)提供的电阻路径的长度为L2，其中L1与L2不同。然而，在某些替代实施例中，应当理解，沟道和电阻路径可以具有彼此相同的长度。
现在参考图17，这示出了又一实施例，其中第一主体(10)具有厚度T1，并且第二主体(20)具有不同的厚度T2。同样，沟道的长度L1和电阻路径的长度L2不同。
从图16和17应当理解，在某些实施例中，第一和第二主体(10、20)形成在衬底(5)表面的相应不同区域上，然后形成触点或端子(11、12、21、22)，使其与第一和第二主体(10、20)的上表面重叠。图18示出了替代实施例，其中在形成第一和第二主体(10、10、20)之前，在衬底(5)上形成源极和漏极端子(11、12)以及第一和第二电阻器端子(21、22)。因此，在该示例中，第一主体(10)部分地与源极和漏极端子(11、12)重叠，并且第二主体(20)也部分地与电阻器端子(21和22)的上表面重叠。在第一主体(10)和端子(11、12)上方形成栅极电介质(4)，在栅极电介质上方形成栅极端子(13)。因此，从图18应当理解，在本发明的所有实施例中，第一主体(10)和/或第二主体(20)不一定是平面的。图19进一步示出了这一点，该图示出了体现本发明的电路模块，其中第一主体(10)最初在衬底(5)的表面上形成，形成条件使得其表现出半导电行为。然后同时形成源极和漏极端子(11、12)以及第一电阻器端子(21)，其中源极端子和漏极端子(11、12)部分地与第一主体(10)的上表面重叠。第一电阻器端子(21)直接形成在衬底(5)的表面的一部分上。第二主体(20)在随后的步骤中(即，在形成第一主体(10)之后)形成，其形成条件使得它表现出电阻行为，并且第二主体(20)覆盖了第一电阻器端子(21)的上表面的至少一部分，以及与该第一端子(21)相邻的衬底表面(5)的一部分。第二电阻器端子(22)随后形成，位于第二主体(20)的上方。因此，电阻器主体(20)再次不是简单的平面。在该示例中，它是阶梯状的，并且第一和第二电阻器端子(21、22)在不同的步骤(或不同的步骤序列)中形成，即由不同的导电层形成。因此，在该示例中，电阻器端子彼此不同时(或在相同的处理步骤或步骤序列中)形成。
现在参考图20，它示出了体现本发明的替代电路，其中晶体管(1)具有底栅结构，并且电阻器具有底部触点。应当理解，图20所示的结构可以通过这样的方法形成：即，其中同时形成栅极和电阻器触点(21和22)，例如通过图案化形成在衬底(5)表面的最初连续的导电材料层，然后以使得电阻器主体(20)表现出电阻行为的条件通过金属氧化物材料形成该电阻器主体(20)。接着，可以在栅极上方形成沟道主体(10)之前形成栅极电介质，这次的形成条件使得沟道主体(10)具有半导电性而不是电阻性。然后可以通过合适的技术形成源极和漏极触点(11、12)。在该示例中，第一主体(10)和第二主体(20)不共面，但是它们各自的取向平面彼此平行。
现在参考图21，它示出了体现本发明的替代电路模块，其中晶体管(1)具有底栅结构，并且电阻器具有重叠的顶部触点(21、22)。为了形成图21的结构，可以首先形成栅极端子。然后可以在形成栅极电介质之前或之后形成电阻器主体(20)。然后在电阻器主体(20)之后形成晶体管主体(10)，并且例如可以通过图案化导电材料层，在不同的步骤中或同时形成源极和漏极端子(11、12)以及电阻器端子(21、22)。
现在参考图22，这示出了替代实施例，其中第一和第二量(100、200)的金属氧化物材料在相同或不同的时间、在相同或不同的处理条件下形成。然而，第一量(100)形成在第一掺杂物源(71)上方并且第二量(200)形成在第二掺杂物源(72)上方。掺杂物材料和/或其浓度被选择为使得第一量的金属氧化物材料(100)与第一掺杂物源(71)的相互作用导致第一主体(10)是半导电的，并且第二量的金属氧化物材料(200)与第二掺杂物源(72)相互作用，使得第二主体(20)在端子(21、22)之间提供电阻电流路径。
图23示出了类似的实施例，其中衬底(5)本身已在不同区域中选择性地被掺杂以提供不同的掺杂物源(71和72)，这些掺杂物源与第一和第二量(100、200)相互作用以分别产生半导体沟道和电阻主体。
现在参考图24，它示出了体现本发明的另一方法中的步骤。在步骤24a，在衬底(5)的表面上形成金属氧化物材料层(1200)，该层(1200)包括第一和第二量(100、200)的金属氧化物材料。然后通过合适的技术图案化该结构以产生图24b所示的结构，然后在该结构上沉积导电材料层(81)以产生图24c所示的结构，然后通过适当的技术图案化该层(81)以产生图24d所示结构，前面的导电层(81)的各个部分形成电阻器端子(21、22)以及源极和漏极端子(11和12)，这些端子中的每一个部分地与相应量(100、200)的金属氧化物材料的上表面重叠。然后形成介电材料层(4)以产生图24e所示的结构，并在顶部形成第二导电材料层(82)，该层(82)包括将形成栅极端子(13)的材料。然后通过合适的技术图案化该第二层以产生图24g所示的结构，其中栅极端子(13)在半导体沟道主体(10)上方。在图24g所示的阶段，每个量(100、200)可以是基本半导电的(例如“常关”半导体材料)，图24h示出了其中使图24g的结构暴露于电-磁辐射R，以仅对第二量(200)的金属氧化物材料进行热退火(或以其他方式影响)，从而增加其电导率并将其特性从半导电的(常关)改变为电阻的后续步骤。栅极(13)用作掩模或屏蔽，并对第一量(100)屏蔽辐射R，使得它基本不受辐射影响，因此晶体管主体(10)表现出半导电行为而不是电阻行为。有利地，该实施例是其中用于晶体管沟道和电阻器主体的金属氧化物材料可以同时沉积的实施例。沟道和电阻器主体的最终电气特性的差异是通过不同的后续处理来实现的。
应当理解，虽然某些实施例提供了柔性电子电路，例如柔性IC，和/或低成本电路，但其他实施例可以提供例如那些在刚性衬底或部分完整的系统上制造的非柔性的，也不一定低成本的电路，如IC。
任何合适的材料都可以用作衬底(5)，其可以由一层或多层这样的材料组成。衬底(5)可以是柔性的，包括以下列表中的任何一种或多种材料：玻璃(刚性或柔性)；聚合物(例如聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯；聚甲基丙烯酸甲酯；聚碳酸酯、聚乙烯醇；聚醋酸乙烯酯；聚乙烯吡咯烷酮；聚乙烯基苯酚；聚氯乙烯；聚苯乙烯；聚萘二甲酸乙二醇酯；聚对苯二甲酸乙二醇酯；聚酰亚胺、聚酰胺(例如尼龙)；聚(羟基醚)；聚氨酯；聚碳酸酯；聚砜；聚对二甲苯；聚芳酯；聚醚醚酮(PEEK)；丙烯腈丁二烯苯乙烯；乙酸1-甲氧基-2-丙酯(SU-8)；聚羟基苄基倍半硅氧烷(HSQ)；苯并环丁烯(BCB)；Al2O3、SiOxNy；二氧化硅；Si3N4；UV固化树脂；纳米压印抗蚀剂；光刻胶；聚合物箔；纸；绝缘涂层金属(例如涂层不锈钢)；纤维素。
任何合适的材料都可以用作介电材料层(4)，其可以由一层或多层这样的材料组成。合适材料的示例包括：金属氧化物，例如Al2O3、ZrO2、HfO2、Y2O3、Si3N5、TiO2、Ta2O5；金属磷酸盐，例如Al2POx；金属硫酸盐/亚硫酸盐，例如HfSOx；金属氮化物，例如AlN；金属氧氮化物，例如AlOxNy；无机绝缘体，例如SiO2、Si3N4、SiNx；旋涂玻璃(如聚羟基苄基倍半硅氧烷HSQ)、聚合物介电材料(如Cytop，一种市售的无定形氟聚合物)、乙酸1-甲氧基-2-丙酯(SU-8)、苯并环丁烯(BCB)、聚酰亚胺、聚甲基丙烯酸甲酯、聚丁基甲基丙烯酸酯、聚甲基丙烯酸乙酯、聚醋酸乙烯酯、聚乙烯吡咯烷酮、聚乙烯基苯酚、聚氯乙烯、聚苯乙烯、聚乙烯、聚乙烯醇、聚碳酸酯、聚对二甲苯、硅胶；UV固化树脂；纳米压印抗蚀剂；或光刻胶。介电材料可以具有相对低的介电常数(低K，例如Cytop、HSQ、聚对二甲苯)或相对高的介电常数(高K，例如Ta2O5、HfO2)。
可以使用任何合适的材料来形成晶体管源极、漏极和栅极端子(11、12、13)以及电阻器端子(21、22)，它们中的任何一个可以由一层或多层这样的材料组成。合适材料的示例包括：金属，例如Au、Ti、Al、Mo、Pt、Pd、Ag、Cu、Ni、Cr、Ta、W；金属合金，如MoNi、MoCr、AlSi；透明导电氧化物，例如ITO、IZO、AZO；金属氮化物，例如TiN；碳材料，例如炭黑、碳纳米管、石墨烯；导电聚合物，例如聚苯胺、PEDOT:PSS；或半导体材料。
可以使用任何合适的材料来形成提供可控半导体沟道的第一材料主体(10)和提供电阻电流路径的第二材料主体(20)，以及该电路中的任何其他进一步的半导体和电阻体。第一主体(10)和/或第二主体(20)可以由一层或多层这样的材料组成。合适材料的示例包括金属氧化物，例如ZnO、SnO2、NiO、SnO、Cu2O、In2O3、LiZnO、ZnSnO、InSnO(ITO)、InZnO(IZO)、HfInZnO(HIZO)、InGaZnO(IGZO)、AlZnO(AZO)。其他合适的材料可以包括有机材料，例如聚合物、化合物半导体、2D材料(如石墨烯和钙钛矿)。合适的材料是可用于根据其化学计量、沉积、加工和/或掺杂来形成电阻体或半导体的材料。第一主体(10)和第二主体(20)均可以由相同的材料组成。在其他实施例中，第一主体(10)或第二主体(20)或全部两个主体(10、20)可以分别包括取自上述列表的附加材料或可以具有不同类型的材料，例如导体、绝缘体或不同类型的半导体。因此，本发明的另一方面提供了一种包括晶体管和电阻器的电子电路(或电路模块)，该晶体管包括源极端子、漏极端子、栅极端子，以及在源极和漏极端子之间提供可控半导体沟道的第一主体，电阻器包括第一电阻器端子、第二电阻器端子，以及在第一电阻器端子和第二电阻器端子之间提供电阻电流路径的第二主体，其中所述第一主体包括第一量的材料并且所述第二主体包括第二量的所述材料。另一方面提供了一种制造这种电路的方法，其中包括形成所述第一主体和形成所述第二主体。
从以上描述中还应当理解，本发明的某些实施例提供了对单极(即基于p型或n型半导体)电路(例如FlexIC)的改进，以针对低成本处理、传感、通信和其他应用扩展其功能。该方法基于将电阻器与单极晶体管一起集成到电路(例如FlexIC)中。在某些实施例中，这些电阻器具有以下特性中的一些或全部：
1.用作晶体管负载，它们使FlexIC能够包含更复杂和更高效的逻辑电路
2.在模拟电路中使用，它们例如可以在RF电路中启用定时器和其他基本功能
3.它们表现出大约50kΩ/□至10MΩ/□之间的薄层电阻值
4.它们可以使用成熟的薄膜沉积技术(例如PVD、CVD等)制造
5.它们不需要长时间或高能耗的沉积后处理
6.它们具有高透光率，并且基本是透明的
7.它们的形成材料的元素与晶体管(例如FlexIC的晶体管)的半导体沟道中的形成材料的元素相同
8.它们由金属氧化物(例如NiO、SnO、IGZO)形成
9.它们由铟镓锌氧化物(IGZO)形成
10.它们位于FlexIC的一层或多层中
11.它们位于与FlexIC晶体管的半导体沟道相同或不同的层中
本发明人意识到，金属氧化物的电子特性最近已经被做了一定强度的研究。这项工作的大部分是在以下背景下完成的：即，(i)非常低的电阻率，用于透明导电氧化物(如氧化铟锡)的应用，或(ii)非常高的电阻率，用于半导体应用。本发明人认识到，诸如来自UV激光器或灯的电磁辐射可以将金属氧化物半导体材料的电阻率从大约109Ω/□降低到大约105Ω/□。因此，本发明的某些实施例使用电磁辐射来改变电阻以设置电路(例如IC)中的一个或多个电阻器的电阻。
本发明实施例中的电阻器由金属氧化物形成。它们电阻率可能主要取决于金属氧化物的化学计量、用于沉积和处理它们技术和条件，以及在IC结构中加入来自相邻材料的元素。例如，预图案化的掺杂物或存在于电阻器上方或旁边的层中的掺杂物可以选择性地导致金属氧化物半导体膜在沉积和处理后变为具有电阻性：
通过在掺杂物(或所述掺杂物的源)的顶部沉积一定量的初始半导体材料，掺杂物然后可以将半导体膜变为电阻膜。在某些实施例中使用该技术。
掺杂物可以向初始半导体层提供原子，例如O、H、F、N、Y，或者掺杂物可以从初始半导体层接受这些原子以在材料中留下空位(并因此增加其电导率/降低其电阻率)。或者，可以将金属氧化物膜沉积为具有选择性地导致电阻层变为半导电的预图案化的掺杂物的电阻层。
在另一示例中，半导体膜可以由具有一种化学计量(元素的摩尔比例)的材料形成，而电阻膜可以由具有不同化学计量的相同材料形成。
因此，为了实现分别包括相同金属氧化物的半导体沟道和电阻体，相应量的金属氧化物材料可以表现出不同的化学计量和/或可以在不同的条件下形成/沉积和/或可以在形成后进行不同的处理。如何区分包括相同金属氧化物材料的电阻体与半导体沟道的沉积/处理示例可以单独或组合地包括以下内容，并且对于包括多于一层材料的主体，沉积/处理对于每一层都是不同的：
-在存在、不存在或不同浓度的O2、N2、F、H2的情况下通过PVD或ALD(原子层沉积)沉积(例如IGZO)
-通过PVD与ALD沉积
-通过热退火，例如通过仅对电阻体或半导体沟道进行退火，或在不同温度条件下和/或存在空气、O2、N2、Ar、H2、合成气体等的情况下同时对电阻体和半导体沟道进行退火。
-通过等离子体处理，例如CF4、Ar、O2、N2、NF3、H2，在沉积期间或之后
-通过UV激光或激态原子灯(如上所述)
-通过控制半导体沟道和电阻体的厚度。
应当理解，尽管上述技术、材料和配置结合制造包括至少一个晶体管和至少一个电阻器的电路模块进行了描述，但它们也可以在进行必要的修改之后用于制造包括至少一个电阻器和至少一个肖特基二极管、至少一个晶体管和至少一个肖特基二极管、或电阻器、晶体管和肖特基二极管中的至少一个的替代电路模块。
现在参考图25，它示出了体现本发明的一个方面并结合了晶体管1和电阻器2的另一电路模块。该示例中的晶体管是顶栅晶体管，并且电阻器顶接触的，即，其端子21、22的上表面为了进一步的连接而暴露。该结构与图1所示实施例大体相同。衬底5在此被称为底层，并且应当理解，这可以包括一个或多个层，或者实际上可以包括上面形成有电阻器2和晶体管1的复杂结构(例如包括另外的电子组件和/或电路)。该示例中的栅极13是阶梯状的，部分地填充了形成了半导体沟道(在该示例中为n型半导体)的主体10上方的介电层4中的凹槽。
图26示出了制造如图25所示的电路模块的方法中的步骤。图26A示出了第一步骤，其中在底层5上形成一定量的金属氧化物材料200，形成条件使得金属氧化物材料的电气行为通常为电阻行为。该量200因此形成电阻器主体20。接下来，如图26B所示，在底层的上表面上沉积另外量100的金属氧化物材料，这次的形成条件使得金属氧化物材料是半导电的，并且形成晶体管的主体10。接下来，如图26C所示，在第一和第二主体10、20和衬底5的上表面上形成导电材料层81，然后使用合适的技术图案化该导电层81以产生图26D所示的结构，该结构包括晶体管和电阻器端子11、12、21、22。接下来，在底层结构上方形成介电材料层4，如图26E所示，然后在半导体沟道10上方形成栅极端子13，如图26F所示。另外，对介电层4进行了处理，使得电阻器端子21、22的上表面暴露。
虽然这种顶接触、顶栅结构适用于某些实施例，但多个金属氧化物(例如IGZO)层的图案化可能存在问题，并且可能需要单独制造半导体主体10和电阻器主体20。此外，在某些示例中，半导体材料10可能与底层相互作用，这是不希望的。此外，某些应用需要将肖特基器件集成在包括电阻器和/或晶体管的电路模块中，这可能需要提供底部电极。在体现本发明的某些方面的电路模块中集成肖特基器件是合乎需要的，以便产生较小占位面积的近场通信(NFC)电路、产生较低功率的电路、产生较高速度的电路(例如能够在UHF频率下工作的电路)，并且还要考虑ESD保护因素。
根据这些考虑，图27示出了体现本发明的一个方面的另一电路模块。这可以看作是一个顶接触、底栅模块。这里，晶体管栅极13形成在衬底5的上表面上，电阻器主体20也是如此。电阻器主体可以在底栅13之前或之后形成，这可以最大程度减少对电阻器主体的处理。第一介电材料层41已经形成在栅极13上方，该层41还覆盖电阻器主体20的上表面。晶体管1的半导体主体10已经形成在该第一介电层41上，然后晶体管的源极和漏极端子11、12形成为部分地与半导体主体10的上表面重叠。已经形成了另一介电材料层42，但晶体管和电阻器端子11、12、21、22的上表面暴露以用于进一步的连接。
尽管该图中的n型半导体沟道10被示出为单个主体，但是应当理解，在某些实施例中，该半导体主体10可以被设计为例如包括渐变沟道或多个不同的层(例如，高低电阻层等)。换言之，在该实施例中以及实际上在其他实施例中，半导体主体10可以由两层或更多层半导体组成，每层具有定制的导电率、迁移率、载流子浓度等。
晶体管的源极和漏极端子11、12可以通过各种合适的技术来制造，例如，包括掩模和蚀刻，或图案化抗蚀剂层，形成窗口，在窗口内沉积导电材料，然后剥离剩余的抗蚀剂材料。可以使用各种合适的技术来图案化第二介电材料。此外，尽管在图中示出了简单的横向电阻器2，但其他形式的电阻器也可以结合到体现本发明的替代电路模块中(例如，垂直电阻器、端子水平和垂直偏移的电阻器等)。
图28示出了形成诸如图27所示的电路模块的一些步骤。图28A示出了在衬底5的标称上表面上提供(通过沉积或以其他方式)一定量200的金属氧化物材料。该量200可以在其通常表现出半导电行为的初始状态下提供。图28A用大箭头示出了初始半导体材料主体200暴露于合适频率的电磁辐射以将主体的电气特性从半导电的改变为电阻的，如上文关于其他实施例所描述的。然后，图28B示出了该方法的另一阶段，其中电阻器端子21、22在形成底栅电极13的同时形成。因此，在该示例中，电阻器端子21、22和栅极端子13由相同的导电材料(例如金属)形成。
图28C示出了该方法的后期阶段，其中第一介电层41形成在电阻器和栅电极上方，半导体主体10形成在第一介电层41上方，然后形成晶体管的源电极和漏电极11、12，接着在底层结构上方形成第二介电层42。在某些示例中，上介电层42可以保留这种形式，或者，它可以被图案化以暴露一个或多个先前在下面的端子的表面。
如上所述，对于某些应用，需要将肖特基二极管集成在如上所述的包括至少一个晶体管和/或至少一个电阻器的集成电路中。应当理解，关于制造包括至少一个电阻器的电子电路模块的上述教导通过适当的修改，可以应用于制造体现本发明的其他方面并结合了肖特基二极管和至少一个晶体管和/或至少一个电阻器的电路模块。
图29示出了体现本发明的一个这样的电路模块。该电路模块类似于图27所示的电路模块(即顶接触、底栅模块)，但另外结合了肖特基二极管3000。该肖特基二极管包括第一电极3001，在该示例中由衬底5的上表面形成，如晶体管1的底栅13一样。二极管包括连接在第一电极3001和第二电极3002之间的半导体材料主体2010。第一电极3001和二极管主体3010之间的界面或结布置成提供肖特基(整流)触点，并且二极管主体3010和上电极3002之间的界面或结布置成电阻的。然而，应当理解，在替代实施例中，上触点可以是整流触点，而下触点可以是电阻的，以满足要求。再次，电路模块包括第一介电层41和第二介电层42，第二介电层42布置成使得晶体管主体10或二极管主体3010中的任一个的上表面都不暴露。
现在参考图30，它示出了制造如图29所示的电路的步骤。在图30A中，电阻器主体20形成在衬底5的上表面上，并且导电层81形成在顶部。然后图案化该导电层以产生电阻器端子21、22、栅极端子13和二极管下电极3001。然后，在图30C中，第一介电层形成在底层结构上方并被图案化以形成暴露二极管下电极3001的上表面的一部分的窗口。在该示例中，导电层81由钛(Ti)组成。在图30C所示的步骤中，Ti电极3001的暴露上表面通过在200℃的空气中烘烤而被氧化以产生TiOx。该TiOx层在图中显示为3011。图30D示出了制造过程中的另一阶段，其中二极管主体3010通过沉积另外量3100的金属氧化物材料以填充介电层41中的窗口而形成并沿该层41的上表面延伸。二极管主体3010的金属氧化物材料和下电极3001的氧化表面之间的界面提供整流肖特基触点。另一导电材料层810形成在该结构上方，然后图案化该层以产生图30E所示的结构，该另一导电层810的其余部分提供晶体管端子11、12以及肖特基二极管的上端子3002。因此，在该实施例中，二极管主体3010的形成时间不同于电阻器主体20的形成时间(在这种情况下，在之后形成)。二极管主体3010可以在形成晶体管主体10的同时形成(例如在相同的工艺条件下)，或者可以在不同于晶体管主体的时间形成(例如在不同的工艺条件下，如果二极管和晶体管主体需要具有不同的电气特性，或者如果由于其他原因而使得单独的形成是有利/可取的)。
从图29和30应当理解，本发明的某些实施例包括在其端子之间具有垂直和水平偏移的肖特基二极管，但也应当理解，某些替代实施例可以包括具有本领域已知的纯垂直或纯水平结构的肖特基二极管。在某些实施例中，可以修复电极表面上的电阻性TIOX，例如，使用CF4/O2或Cl蚀刻。
现在参考图31，它示出了体现本发明的另一电路模块，这一次包括顶接触、双栅极晶体管1、肖特基二极管3000和电阻器2。它类似于图29所示的实施例，但是晶体管1包括附加的顶栅132(前一个栅极现在被标记为下栅极131)。因此，可以通过对下栅极131和上栅极132两者施加合适的电压来控制半导体主体10的导电特性。这样的实施例特别适用于模拟电路，并且通过提供额外的门来提供对晶体管阈值电压的额外控制。该电路在使用中可以布置成使得相同的电压被同时施加到下栅极131和上栅极132，或者使得单独的电压可以被施加到顶栅和底栅。提供双栅极晶体管可以实现更高的迁移率，并使晶体管能够传导更大的电流。
现在参考图32，这示出了体现本发明的又一电路模块，其中包括肖特基二极管3000、具有n型半导体/沟道10A的第一晶体管1A和具有p型半导体/沟道10B的第二晶体管1B。尽管所示的模块结合了每个仅具有单个栅极的晶体管，但是应当理解，可以在晶体管1A、1B中的一个或两个中采用附加栅极，从而使它们成为双栅极晶体管。在该示例中，p型半导体层10B形成为与衬底5的上表面、第二晶体管1B的部分重叠的端子11B和12B部分地接触。第一晶体管1A的栅极13A也形成在衬底5的上表面上，与二极管3000的第一电极3001一样。这些各种电极可以全部同时形成，例如由公共导电材料片形成，或者可以在不同的步骤中形成(例如，如果二极管第一电极3001所需的导电材料与晶体管电极所需的材料不同)。应当理解，图32所示的电路模块表示在集成电路中提供CMOS技术以及肖特基二极管。
图33-35示出了体现本发明并结合了肖特基二极管和/或电阻器和/或晶体管的不同组合的各种电子电路或电路模块。
现在参考图33至35，应当理解，体现本发明的各种电路和电路模块可以包括至少一个晶体管和/或至少一个电阻器和/或至少一个肖特基二极管的组合，例如采取柔性集成电路/模块的形式。这样的电路/模块包括逻辑门。这样的逻辑门可以包括一个或多个二极管，或者作为唯一的有源元件(例如在“二极管逻辑”中)或者与晶体管组合(“二极管-晶体管逻辑”)。体现本发明并结合了肖特基二极管的两个二极管逻辑示例在图33和34中示出。图33示出了体现本发明的一个方面的二极管或门，并且包括两个二极管，每个二极管具有连接到相应输入端子的相应阳极和连接到输出端子的相应阴极。输出端子经由电阻器接地。图34示出了体现本发明的一个方面的二极管与门，并且包括两个二极管，每个二极管具有连接到相应输入端子的相应阴极和连接到输出端子的相应阳极。输出端子经由电阻器连接到正电源轨1000。在逻辑门中使用肖特基二极管(例如在这些实施例中)可以提供快速响应和小电压降的优点以及其他好处。
体现本发明的另一电路模块是二极管负载逆变器，如图35所示。传统的单极逆变器通常在高压和低压参考之间放置一个晶体管开关和电阻器负载。逆变器输入连接到晶体管栅极端子，逆变器输出连接到晶体管和电阻器的结。在二极管负载逆变器中，电阻器负载由二极管代替，例如如图35所示。在二极管负载逆变器中使用肖特基二极管作为负载(如图3535所示)可以提供快速开关、低电压降和低功耗等优点。
现在参考图36，它示出了一个基本CMOS逆变器，其可以在具有如图32所示的第一和第二晶体管1A、1B的结构的集成电路中实现。
通过上文可以理解，在本发明中体现的某些电路模块包含双栅极晶体管，其中在半导体沟道或主体10的任一侧具有顶栅和底栅。实际上，本发明的另一方面提供了双栅极晶体管，并且该方面的实施例在图37中示出。这里，晶体管1包括形成在结构5的底层衬底的上表面上的底栅131。在某些实施例中，该底栅131可以是已经存在于底层结构上的导电特征。第一介电材料层或主体41形成在底栅131上方，然后初始半导体材料层或主体形成在该第一介电层上方。该半导体材料层的中心部分形成晶体管的主体或沟道10。此外，延伸超出下面的下栅极端子131边缘的该初始半导电层的适当处理部分提供器件的源极和漏极端子11、12。换言之，半导体沟道10的边缘(以及因此源极和漏极端子11、12的边缘)与下面的下栅极端子131的边缘重合，使得当从上面观察时，源极或漏极11、12和下栅极131之间没有重合，从而最小化源极和漏极与栅极131之间的任何寄生电容。换言之，在标称水平面(其通常对应于该图中的衬底5的上表面的平面)上源极和漏极端子11、12的投影与下栅极端子131在该水平面上的投影不重叠。在该实施例中，通过提供由金属材料形成并且部分地与源极和漏极端子11、12中的每一个重叠的触点111和121来扩展源极和漏极端子11、12。第二介电材料层42在半导体沟道10和延伸的源极和漏极电极上方形成，并且上栅极端子132在该第二介电层42的上方上形成。上栅极132同时与半导体沟道10的边缘和下栅极131的边缘对准，并且在水平面上具有与下栅极电极131的投影相同的投影。换言之，上栅极和下栅极对准并且在水平面上具有相同的占位面积。此外，当源极和漏极端子11、12与下栅极端子131不重叠时，它们也不与上栅极端子132有任何重叠。因此，上栅极电极132与源极和漏极端子之间的任何寄生电容也减少了。
因此，应当理解，图37所示的双栅极晶体管是对准的，即其下栅极电极131、半导体沟道10和上栅极电极132形成对准的堆叠，当从垂直于标称水平面的方向观察时，源极和漏极端子与任一栅极端子之间没有任何重叠。这种对准可以通过多种方式实现。在某些实施例中，源极和漏极端子11和12与下栅极电极131之间的这种对准是通过从下面用具有适当频率的电磁辐射照射(即通过衬底5照射，使得辐射影响那些被辐射的部分，但是形成半导体沟道10的中心部分被下栅极端子131屏蔽免于辐射，其中下栅极端子131当然必须对所需波长/频率的辐射不透明)初始半导体层的那些对应部分而形成源电极和漏电极11、12来实现的。
现在参考图38，它示出了体现本发明的一个方面的另一双栅极晶体管。该晶体管具有与图37中所示类似的结构，但这里的底层衬底5是多层结构，下栅极电极131再次设置在该结构5的标称上表面上。量100的初始半导体材料沉积在下介电层41和下栅极131上方，并且层中横向延伸超出下面的下栅极电极131的边缘的部分再次被适当地处理，以便将其电气特性从半导电的改变为电阻的，从而形成源极和漏极端子11、12。在该示例中，第二介电材料层42部分地覆盖了源极和漏极端子11、12和所有的半导体沟道10，并且上栅极电极132形成在该第二介电层42的上方，该第二上栅极端子132再次与下栅极端子131对齐以减小寄生电容。
现在参考图39，它示出了适用于制造体现本发明的双栅极晶体管的方法中的步骤，该方法也体现了本发明的一个方面。在图39A中，提供了衬底/结构5，其具有标称上表面51，在其上提供有例如由合适的金属形成的下栅极端子，然后如图39B所示，在下栅极端子131上方形成层堆叠，该堆叠包括第一介电层41、半导体材料层100(例如由金属氧化物形成)和上介电材料层42。然后使该结构暴露于来自下方的适当频率的电磁辐射(例如，UV辐射)。为了使该技术起作用，衬底5当然必须对该辐射至少部分地透明并且下栅极端子131应该是不透明的。通过从下方照射该结构，下栅极电极131对半导体层100的中心部分屏蔽该辐射，同时暴露出延伸超出下栅极端子131边缘的半导体层的部分。换言之，下栅极131用作掩模，并且半导体材料的暴露部分和未暴露的中心部分之间的界面与下栅极端子131的边缘精确对齐。换言之，该技术能够在下栅极端子与源极和漏极端子11、12(它们分别由通过衬底暴露于来自下方的辐射的初始半导体材料的相应部分提供)之间产生“自对准”。适当地选择辐射的频率和剂量以导致先前半导体材料的暴露部分的电气特性从半导电的改变为导电的，因为如图39C所示，这些暴露部分相对于下栅极端子131形成对准的源极和漏极端子11、12。
然后，如图39D所示，在该结构上方形成了抗蚀剂材料层9，并且所得结构再次暴露于来自下方的电磁辐射，使得下栅极131对该抗蚀剂层91的一部分屏蔽辐射，但该层9任一侧的部分92被暴露。再次适当地选择该辐射的频率和剂量以在抗蚀剂材料9中产生期望的变化，从而使其能够随后被执行显影和处理以在抗蚀剂层中形成窗口W，该窗口W与下栅极131对准。应当理解，使用第二反向曝光步骤的这种辐射的频率和/或剂量通常不同于在将半导体材料的部分转换为源极和漏极端子11、12时使用的辐射。
参考图39E，这示出了随后的步骤，其中在抗蚀剂层9中形成窗口W之后(该窗口W与下栅极131精确对准)，沉积了导电材料81以在窗口W内形成对准的上栅极端子132，其中导电材料81的剩余部分覆盖窗口W任一侧上该材料的暴露部分92。然后，对该结构进行处理以去除或剥离抗蚀剂材料的剩余部分92，留下图39F所示的包括自对准双栅极晶体管的结构。在该示例中，下栅极131在形成对准的源极和漏极端子11、12以及形成对准的上栅极端子132时用作掩模。
从图39和以上描述应当理解，在该示例中用于形成上电极132的材料不需要对在任一曝光步骤中使用的辐射透明。
现在参考图40，它示出了体现本发明并用于制造体现本发明的自对准双栅极晶体管的替代技术。在图40A中，再次在衬底5的上表面上提供了下栅极131，并且在下栅极131上方形成了介电层的堆叠和初始半导体材料夹层。如图40A(带有箭头)所示，该结构暴露于来自下方的合适的电磁辐射，使得下栅极131对与下栅极131对准的半导体材料的中心部分屏蔽辐射并使其保持半导电。然而，屏蔽部分任一侧的初始半导体材料100的部分暴露于该辐射，并且由于该辐射而使其导电气特性通常变为电阻的。如图40B所示，这些暴露部分形成源极和漏极端子11、12。然后在底层结构上方形成导电材料层1320，并在导电材料1320上方形成抗蚀剂材料层9。然后使该结构暴露于来自下方的电磁辐射，使得下栅极131再次用作掩模。选择用于导电层1320的材料和在该第二曝光步骤中的辐射，使得辐射能够穿过导电材料层1320并暴露下栅极131任一侧的该导电材料1320的部分。然而，下栅极131用作掩模，使得第二曝光步骤中的辐射不暴露蚀刻剂材料层9的中心部分91。然后处理抗蚀剂材料，使得仅去除暴露部分92，留下中心部分91覆盖与下栅极131对准的导电材料层1320的中心部分，如图40C所示。然后，如图40D所示，抗蚀剂材料的剩余部分91用作蚀刻掩模，以去除蚀刻掩模91任一侧的导电材料层1320的部分，产生与下栅极131以及源极和漏极11、12(通过产生，形成初始半导体层100的各部分)精确对准的上栅极132。
应当理解，在该实施例中，用于顶栅的材料(即导电层1320的材料)必须对第二曝光步骤中使用的辐射透明。然而，在形成与下栅极对准的源极和漏极端子11、12以及形成与下栅极端子131对准的上栅极端子132时，均使用下栅极131作为掩模。
现在参考图41，它示出了体现本发明的又一方法中的步骤，用于制造体现本发明的双栅极晶体管。如图41A所示，下栅极131再次设置在衬底5的另一个表面上，在该下层结构上方形成有一系列层，其中包括第一介电层41、初始半导体材料层100、第二介电层42、导电材料层1320和抗蚀剂材料层9。然后将使结构暴露于来自下方的合适辐射，使得下栅极131对下栅极131上方对准的这些层中的每一个的中心部分屏蔽辐射。当然，在该示例中，除了下栅极131之外，要求包括衬底5的堆叠的每一层都应该对于在第一曝光中使用的辐射透明。选择辐射频率和剂量以使其与抗蚀剂层9的暴露部分92适当地相互作用，从而使该抗蚀剂层能够随后被处理以便去除暴露部分92并且仅留下中央屏蔽部分91以用作蚀刻掩模。然后，该中心部分91用作蚀刻掩模以去除导电材料层1320的一部分，仅留下形成上栅极132的对准的中心部分(在水平面上具有与下栅极131相同的投影)。然后，如图41C所示，再次使该结构暴露于来自下方(即通过衬底5)的合适辐射，使得初始半导体层100的未屏蔽部分转变为基本电阻行为，成为与下栅极对准的源极和漏极端子11、12。先前半导电层100的中心部分被充当掩模的下栅极131屏蔽，并成为双栅极晶体管的半导体沟道或主体10。
现在参考图42，它示出了体现本发明的替代方法和用于制造体现本发明的双栅极晶体管的步骤。这里，如图42A所示，再次在衬底5的标称上表面上提供下栅极。在栅极上方形成介电材料层41，并且在该介电层上方形成初始半导体材料层100。然后在半导体层上方形成抗蚀剂材料层9，并用来自衬底下方的合适的电子辐射照射该结构，使得抗蚀剂层的中心部分91被用作掩模的栅极131屏蔽免受辐射，并且使该中心部分任一侧的部分92暴露于辐射。辐射布置成对抗蚀剂材料具有期望的效果，从而可以处理抗蚀剂层以去除暴露部分92并将中心部分91留在原位，与下栅极131对准。这种结构在图42B中示出，并且该图还示出形成了导电材料层1320，该层的一部分覆盖与下栅极131对准的抗蚀剂材料91的中心部分以及覆盖半导体层100的多个部分的抗蚀剂材料91的任一侧的导电材料的其他部分。然后，对该结构进行处理以剥离抗蚀剂材料的剩余部分91，同时带走形成在其顶部的导电层部分，因此仅留下底栅任一侧的导电材料1320的部分(即，其边缘与底栅的边缘对准)并相应地提供源极和漏极端子11、12。因此，在该示例中，源极和漏极端子不是由初始半导体层的部分形成，而是通过使用将下栅极131再次用作掩模的技术，由与下栅极131自对准的导电材料部分提供。然后，如图42C所示，在底层结构上方形成另一介电材料蹭42，并在该第二介电层42上方形成另一抗蚀剂材料层9。然后使该结构再次暴露于来自下方的具有合适频率和剂量的电磁辐射以暴露抗蚀剂层9的部分92，但不暴露中心部分91。应当理解，在该技术中，用于形成源极和漏极端子11、12的导电材料1320必须对图42C的第二曝光步骤中使用的辐射透明。这一次，处理抗蚀剂材料以便将暴露部分92留在原处，但通过去除暴露部分91形成与下栅极131对准的窗口W。然后如图42D所示，在结构上方形成另一导电材料层1320，该导电材料在窗口W内形成导电顶栅1320，并且导电材料的一部分还覆盖任一侧的抗蚀剂材料的剩余部分92。然后进一步处理抗蚀剂材料以剥离这些部分92，留下图42E所示的结构。应当理解，在该实施例中，需要透明导电材料来制造源极和漏极端子，但与其他实施例相比，这些源极和漏极端子不是由初始半导体层的一部分制造的。然而，用于形成顶栅132的导电材料不需要是透明的，因为它沉积在与下栅极131自对准而形成的窗口W内。
现在参考图43，它示出了体现本发明并适用于制造同样体现本发明的双栅极晶体管的另一方法。如图43A所示，在衬底5上提供下栅极131，并且在该下栅极131上方形成三层堆叠，该堆叠包括第一介电层41、半导体材料层100和第二介电层42。抗蚀剂材料层9形成在底层结构上方，然后使其暴露于来自下方(通过衬底5)的适当辐射，使得下栅极131对抗蚀剂材料的中心部分91屏蔽该辐射，使任一侧的部分92暴露，然后适当地处理该抗蚀剂材料以去除未暴露部分91，在抗蚀剂层9中形成窗口W。该窗口W自对准到下栅极131，因为下栅极在形成该窗口时用作掩模。然后，如图43B所示，导电材料层1320已经形成，窗口内的该层的一部分形成上栅极132。然后去除剩余部分和抗蚀剂材料92以产生图43C所示的结构。在该实施例中，用于层1320的导电材料对于图43C所示的第二曝光步骤中使用的辐射不透明，在该图中，该结构暴露于来自上方的辐射，使得顶栅132现在充当掩模，对初始半导电层100的中心部分10屏蔽来自上方的辐射，但使任一侧的部分暴露，这些部分的电导率随着辐射的影响而增加，通常变为导电的并形成源电极和漏电极11、12。因此，在该示例中，在制造自对准上栅极132时使用不透明的下栅极131作为掩模，然后在制造自对准栅极和漏极端子11、12时使用上栅极132作为掩模。尽管图43C示出了在制造源极和漏极端子11、12时使用顶栅作为掩模，但是应当理解，在替代实施例中，下栅极131可再次用作用于此类目的的掩模，其中从下方而不是上方照射衬底5。
现在参考图44，通过以上描述应当理解，体现本发明的一个方面的某些薄膜晶体管(TFT)器件可以采用双栅电极。他们也可能采用分离沟道设计。这样的器件还可以与电阻器、肖特基二极管，甚至更多的单栅极晶体管集成。在图44所示的实施例中，底栅131形成(或提供)在底层结构(或衬底)5的标称上表面上。介电材料层41覆盖栅极131，并且初始半导体材料主体100在其上方形成。第二介电材料层42覆盖底层堆叠结构，并且与底栅131对准的顶栅132已通过如上所述的合适技术形成，其中底栅用作掩模。在该示例中，顶栅材料对在随后的曝光步骤中使用的辐射不透明，如下所述。同样在该示例中，初始半导体材料(例如，包括金属氧化物)主体不是均匀的，而是具有包括多个层的子结构。这种分离或分级的沟道特征也可以用在单栅极晶体管中，如上面关于替代实施例所描述的。在图44的实施例中，由初始半导体材料主体100的中心部分10提供的沟道包括三层10(1)、10(2)和10(3)。如图44中的箭头所示，通过使结构暴露于来自上方的合适的电磁辐射，由初始半导体主体100的部分形成自对准的(即，自对准到栅极)源极和漏极端子11、12。顶栅132对中心部分10屏蔽(即掩蔽)该辐射，使其三个层的电气特性保持不变，而使材料100的未掩蔽部分暴露于该辐射的效果是将其电气特性改变为基本导电的，而非半导电的。换言之，辐射布置成永久地增加暴露部分的电导率。图44示出了体现本发明的器件堆叠和使用光辐射的自对准原理。
关于在本发明的实施例中可用于底栅、顶栅或双栅极晶体管的分离沟道的进一步细节如下：
分离沟道通常由两层或多层半导体组成，例如每层都具有定制的电导率、迁移率、载流子浓度等。这些层可以使用不同的沉积条件来制造，例如PVD期间不同的氧分压、不同的PVD目标，例如不同化学计量的IGZO，和/或如前所述的掺杂措施。在自对准方法中，层状半导体主体的端部(如图44所示)被照射以变成导电的；这些层不会合并或扩散，其电导率将彼此不同，但它们都是导电的。附加的金属源极/漏极触点可以布置成与靠近器件的这些端部(它们本身限定与沟道主体10直接接触的源极和漏极端子部分)进行电连接。在双栅极三层沟道器件中，如图44所示，与任一侧的介电层(即在沟道部分10的上方和下方)直接接触的两个界面层(即10(1)和10(3))可以布置成电导率低于体(中间)层10(2)，从而传导主要发生在三层之间的一个(或全部两个)干净界面处(换言之，发生在10(1)和10(2)之间的界面处，以及10(2)和10(3)之间的界面处)。这提供了改进的传导特性，包括更高的电流、更高的迁移率等。或者，在双栅极3层沟道器件中，两个界面层的电导率可以高于体(中间)层，因此传导发生在两个基本独立的沟道中，每个沟道由其相应的栅极控制。在单栅极2层沟道器件中，上界面层的电导率可能低于下(体)层，因此传导主要发生在两层之间的干净界面处。具有如上所述的好处，这些好处使这种分离(双)沟道方法涉及与肖特基和单栅极TFT(和电阻器)的集成。
应当理解，某些实施例适用于在预先存在的结构上而不是在普通(例如玻璃)载体上构建FlexIC的过程。这种预先存在的结构可以包括器件、组件或特征的阵列，这些器件、组件或特征具有FlexIC器件需要连接到的导电表面层。
某些实施例包括至少一个双栅极TFT，其包括栅极端子/栅极绝缘体/半导体/源极-漏极端子/栅极绝缘体/栅极端子的堆叠。通过从相反方向影响半导体沟道中的电场，可以更好地控制TFT的特性。例如，如果两个栅极相互电连接，则由于在半导体与相应栅极电介质的两个界面处创建了两个沟道，因此有效的TFT导通电流可能加倍。
在将FlexIC放置到现有结构上时，例如放置到部分完成的衬底上时，现有结构的表面上的导电特征或元件可在如本文所述将器件集成到部分完成的衬底上期间用作功能元件。这为生成包含双栅极TFT的自对准FlexIC(例如使用部分完成的衬底表面上的导电特征作为这种双栅TFT的底栅)提供了机会。
有利地，这可以通过连接两个栅极来实现有效的2x Ion(即“接通”电流加倍)，如上所述。或者，可独立控制双栅极以移动阈值电压(Vt)或创建耗尽型/类似的器件。传统的光刻方法将意味着在顶部有较大的栅极以解决覆盖问题，而本文所述的自对准技术可以制造具有与底栅相同的占位面积并且与底栅极精确对准的顶栅。在某些实施例中，可以将更多复杂性添加到例如半导体堆叠中，例如使用包括高掺杂/未掺杂层在内的多个层。这可以仅布置在一个半导体/栅极电介质界面处或两个这样的界面处。与自对准顶栅结构类似，界面层的特性可用于选择性地掺杂/增加半导体区域(可选地包括在沟道区中)的电导率。这种方法也可用于制造电阻器。在某些实施例中，底栅可用于使用背面曝光对准第二(顶)栅(或第二栅极和第二栅极电介质)，创建与第一栅极对准的窗口(用于“剥离”)或蚀刻-掩模。如果集成到发射辐射或提供其他激活沟道的方式的部分完成的衬底上，则底栅可以保护或阻止沟道免受下方的LED/光源/其他的照射。实际上，这也意味着如果下面的部分完成的衬底激发或暂时地或永久地掺杂横向延伸超出底栅的未受保护的沟道，则系统将“自对准”到底栅。可以设计器件堆叠，使源电极和漏电极与栅极(或任一栅极)不重叠。
相同的效果可以通过从上方或下方穿过器件堆叠的UV光照射(例如来自准分子激光器)来实现，以创建自对准的源极-漏极触点(即与栅极中的一个或两个对准)。从衬底的底部，也可以将顶栅与底栅电极对准。栅极-源极/漏极重叠而不是栅极-栅极重叠尤其重要(在减少寄生电容方面，但这种方法允许两个栅极相对于SD具有相似的位置精度)。
在某些实施例中，使用掺杂底层(例如通过ALD形成)可以允许创建掺杂电阻器。合适的电阻器包括具有横向或垂直取向或两者组合的电阻器。
在某些实施例中，底层可以作为底栅工艺的一部分形成(即，它可能已经设置在部分完成的衬底上)。
在某些实施例中采用的双栅极架构还提供了形成集成到堆叠中的垂直堆叠横向电容器的机会。这可以在FlexIC的每单位面积上提供更多的电容。
在某些实施例中，双栅极TFT堆叠包括至少2个带有以下电极的ALD层：底栅/电介质1/源极-漏极/电介质2/顶栅。两个ALD层可以布置成向一个或多个沟道层提供掺杂物。
现在参考图45，它示出了体现本发明并包括自对准双栅极晶体管和电阻器的另一电路模块。已经在底栅和第一介电层41上方形成了初始半导体材料层(例如处于初始“常关”状态)。已经使用底栅作为掩模形成了对准的顶栅132，并且顶栅然后被用作掩模以屏蔽沟道部分10免于处理(通过辐射暴露)，从而使初始半导体层的一部分具有电阻性(以形成电阻器主体20)，以及使另一部分导电(以形成漏极端子12)。电阻器主体20因此直接连接到半导体沟道，实际上结合了晶体管源极和电阻器第二端子11、22。
现在参考图46，它示出了体现本发明并包括电阻器、顶栅晶体管和肖特基二极管的另一电路模块。该电路模块因此集成了三个不同的器件，每个器件包括相应的材料主体，该材料主体包括相应量的相同金属氧化物。该模块基于顶栅TFT结构，并且将电阻器抬高以使其与二极管半导体层共面，和/或直接或间接地形成在与二极管半导体层相同的介电层上。晶体管的源极/漏极端子之一和肖特基端子之一由公共端子提供。该公共端子因此可以被描述为源极/漏极、互连和肖特基二极管电极，由单个公共的导电材料主体提供。在该示例中，该公共端子/主体形成为部分地与晶体管主体和底层衬底的标称上表面的相邻部分重叠。在该示例中，可以首先形成晶体管主体，例如直接在衬底上，然后形成晶体管的源极/漏极端子，这两个端子之一是肖特基二极管的公共电极/互连。然后，可以在晶体管主体和源极/漏极端子上方形成介电材料层或其他主体，然后可以向下穿过介电层形成窗口或通孔以暴露公共电极的上表面的一部分。然后可以同时或在单独的工艺中形成/沉积/提供用于二极管和电阻器主体的一定量的金属氧化物材料。如果在单独的工艺中提供，则可以调整工艺条件，使得形成二极管主体的金属氧化物材料的量形成为半导体状态(例如“常关”状态)，而形成电阻器主体的量形成为电阻状态(即，具有比处于非接通(即关断)状态的二极管主体更高的电导率)。二极管主体至少部分地填充通过电介质的窗口，接触公共端子，并且还覆盖电介质的上表面的一部分，该上表面还直接或间接地支撑电阻器主体。电阻器端子、晶体管栅极端子和二极管的上端子可以同时形成，例如通过选择性沉积、印刷、形成，然后图案化导电材料层，或通过任何其他合适的技术。

Claims (58)

1.一种制造包括第一器件(1、3000)和第二器件(2、3000)的电子电路(或电路模块)(10000)的方法，所述第一器件包括第一端子(11、3001)、第二端子(12、3002)、以及在所述第一和第二端子之间提供半导体路径的第一半导体材料主体(10、3010)，所述第二器件(2、3000)包括第三端子(21、3001)、第四端子(22、3002)、以及在所述第三端子和所述第四端子之间提供电阻或半导体电流路径的第二材料主体(20、3010)，所述方法包括：
形成所述第一主体(10、3010)；以及
形成所述第二主体(20、3010)，其中所述第一主体包括第一量(100、3100)的金属氧化物，所述第二主体包括第二量(200、3100)的所述金属氧化物。
2.根据权利要求1所述的方法，其中形成所述第一主体包括形成所述第一量的所述金属氧化物，并且形成所述第二主体包括形成所述第二量的所述金属氧化物。
3.根据权利要求2所述的方法，其中形成所述第一量包括在衬底(例如，柔性衬底)的第一区域(51)上直接或间接地形成所述第一量(100)，并且形成所述第二量包括在所述衬底的第二区域(52)上直接或间接地形成所述第二量(200)。
4.根据权利要求2或3中任一项所述的方法，其中所述第一量的所述形成包括使用选自包含以下项的列表的技术来形成所述第一量(100)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
5.根据权利要求2至4中任一项所述的方法，其中所述第二量的所述形成包括使用选自包含以下项的列表的技术来形成所述第二量(200)：物理沉积；物理气相沉积(PVD)；化学沉积；化学气相沉积(CVD)；原子层沉积(ALD)；物理化学沉积；蒸镀；溅射；溶胶-凝胶技术；化学浴沉积；喷雾热解；电镀技术；脉冲激光沉积(PLD)；溶液处理；和旋涂。
6.根据权利要求2至5中任一项所述的方法，其中形成所述第一量包括沉积所述第一量的所述金属氧化物。
7.根据权利要求2至6中任一项所述的方法，其中形成所述第二量包括沉积所述第二量的所述金属氧化物。
8.根据权利要求2至7中任一项所述的方法，其中所述第一量的所述形成在所述第二量的所述形成之前执行。
9.根据权利要求2至8中任一项所述的方法，其中所述第一量的所述形成在所述第二量的所述形成之后执行。
10.根据权利要求2至9中任一项所述的方法，其中所述第一量的所述形成包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的第一层、膜或片(1001)，所述第一层、膜或片包括所述第一量(100)。
11.根据权利要求10所述的方法，其中形成所述第一主体(10)包括图案化所述第一层、膜或片(1001)。
12.根据权利要求2至11中任一项所述的方法，其中所述第二量的形成包括形成(例如通过沉积或以其他方式形成)所述金属氧化物的第二层、膜或片(2001)，所述第二层、膜或片包括所述第二量(200)。
13.根据权利要求12所述的方法，其中形成所述第二主体(2)包括图案化所述第二层、膜或片(2001)。
14.根据前述权利要求中任一项所述的方法，还包括用第一掺杂物掺杂所述第一材料主体(10)以降低或增加所述第一主体的电导率。
15.根据权利要求14所述的方法，其中掺杂所述第一材料主体包括在所述第一掺杂物的源(71)上形成所述第一量(100)。
16.根据权利要求15所述的方法，还包括在所述衬底的所述第一区域(51)上直接或间接地提供所述第一掺杂物的所述源(71)。
17.根据权利要求14至16中任一项所述的方法，其中掺杂所述第一材料主体包括在所述第一材料主体上形成所述第一掺杂物的源。
18.根据前述权利要求中任一项所述的方法，还包括用第二掺杂物掺杂所述第二材料主体(20)以增加或降低所述第二主体的电导率。
19.根据权利要求18所述的方法，其中掺杂所述第二材料主体包括在所述第二掺杂物的源(72)上形成所述第二量(200)。
20.根据权利要求19所述的方法，还包括在所述衬底的所述第二区域(52)上直接或间接地提供所述第二掺杂物的所述源(72)。
21.根据权利要求18至20中任一项所述的方法，其中掺杂所述第二材料主体包括在所述第二材料主体上形成所述第二掺杂物的源。
22.根据前述权利要求中任一项所述的方法，还包括处理所述第二量(200)的所述金属氧化物以增加或降低所述第二主体的电导率。
23.根据权利要求22所述的方法，其中处理所述第二量包括对所述第二量的至少一部分进行退火以增加或降低其电导率。
24.根据权利要求22或23所述的方法，其中处理所述第二量包括使所述第二量的至少一部分暴露于电磁辐射。
25.根据权利要求24所述的方法，还包括从灯提供所述电磁辐射。
26.根据权利要求24所述的方法，还包括从激光器提供所述电磁辐射。
27.根据权利要求24至26中任一项所述的方法，还包括对所述第一量(100)的所述金属氧化物的至少一部分屏蔽所述电磁辐射。
28.根据权利要求27所述的方法，其中所述屏蔽包括使用所述栅极端子(13)对所述第一量(100)的所述至少一部分屏蔽所述电磁辐射。
29.根据前述权利要求中任一项所述的方法，其中所述第一和第二主体(10、20)中的每一个包括所述金属氧化物的相应层、膜或片，并且每个所述相应层、膜或片能够具有在1至200nm(例如5至50nm)范围内的厚度。
30.根据权利要求29所述的方法，其中每个所述相应层、膜或片具有相同的厚度。
31.根据权利要求29或30所述的方法，其中每个所述相应层、膜或片是平坦的(平面的)。
32.根据前述权利要求中任一项所述的方法，还包括在共同平面中形成所述第一和第二主体(10、20)。
33.根据权利要求1至31中任一项所述的方法，还包括在第一平面中形成所述第一主体和在第二平面中形成所述第二主体，所述第二平面平行于所述第一平面。
34.根据前述权利要求中任一项所述的方法，其中所述第二主体具有在25kOhm/sq到20MOhm/sq范围内(例如在50kOhm/sq到10MOhm/sq范围内)的薄层电阻值。
35.根据前述权利要求中任一项所述的方法，其中所述第一和第二主体中的每一个对肉眼可见范围内的电磁辐射基本透明。
36.根据前述权利要求中任一项所述的方法，还包括在形成所述第一和第二主体之后形成所述第一、第二、第三和第四端子。
37.根据权利要求1至35中任一项所述的方法，还包括在形成所述第一和第二主体之前形成所述第一、第二、第三和第四端子，例如以形成底部接触器件。
38.根据前述权利要求中任一项所述的方法，其中所述金属氧化物是铟镓锌氧化物IGZO。
39.根据前述权利要求中任一项所述的方法，其中所述第一器件是晶体管或肖特基二极管，并且所述第二器件是电阻器或肖特基二极管。
40.根据前述权利要求中任一项所述的方法，其中所述电路还包括第三器件(30)，所述第三器件(30)具有第五和第六端子(31、32)、以及在所述第五和第六端子之间提供电阻或半导体电流路径的第三材料主体(30)，所述方法包括形成所述第三材料主体(30)，所述第三主体包括第三量(300)的所述金属氧化物。
41.根据权利要求39所述的方法，还包括以不同于所述第二主体的方式掺杂或处理所述第三主体，使得所述第二主体和所述第三主体在室温下表现出不同的电导率。
42.根据权利要求40或权利要求41所述的方法，其中所述第三器件(3)是电阻器或肖特基二极管。
43.根据权利要求40至42中任一项所述的方法，还包括在形成所述第一和第二主体中的至少一个之前或之后形成所述第三主体。
44.一种电子电路(或电路模块)(10000)，其包括第一器件(1、3000)和第二器件(2、3000)，
所述第一器件包括第一端子(11、3001)、第二端子(12、3002)、以及在所述第一和第二端子之间提供半导体路径的第一半导体材料主体(10、3010)，
所述第二器件(2、3000)包括第三端子(21、3001)、第四端子(22、3002)、以及在所述第三端子和所述第四端子之间提供电阻或半导体电流路径的第二材料主体(20、3010)，
其中所述第一材料主体(10、3010)包括金属氧化物(例如包括第一量(100、3100)的所述金属氧化物)，并且所述第二材料主体(20、3010)包括所述金属氧化物(例如包括第二量(200、3100)的所述金属氧化物)。
45.根据权利要求44所述的电子电路，其中所述第一器件是晶体管或肖特基二极管。
46.根据权利要求44或45中任一项所述的电子电路，其中所述第二器件是电阻器或肖特基二极管。
47.根据权利要求44至46中任一项所述的电子电路，还包括至少一个另外的器件，其具有包括所述金属氧化物(例如包括第三量的所述金属氧化物)的主体。
48.根据权利要求47所述的电子电路，其中所述另外的器件是晶体管、电阻器或肖特基二极管。
49.根据权利要求44至48中任一项所述的电子电路，还包括布置成直接或间接地支撑每个所述器件的衬底(例如柔性衬底)。
50.一种晶体管(1)，包括：源极端子(11)、漏极端子(12)、在所述源极和漏极端子之间提供可控半导体沟道的第一材料主体(10)、布置在所述第一主体(10)的一侧(例如下方)的第一栅极端子(131)、以及布置在所述第一主体(10)的相对侧(例如上方)的第二栅极端子(132)。
51.根据权利要求50所述的晶体管，其中所述第一栅极端子(131)、第一主体(10)和所述第二栅极端子(132)在第一(即，标称垂直)方向上布置成堆叠，其中所述第一主体(10)布置在所述第一栅极端子(131)上方并且通过第一介电材料层或介电材料主体(41)与所述第一栅极端子(在所述第一方向上)隔开，所述第二栅极端子(132)布置在所述第一主体(10)上方并通过第二介电材料层或介电材料主体(42)与所述第一主体(10)(在所述第一方向上)隔开，并且所述源极和漏极端子布置成使得在正交于所述第一方向的平面(例如水平面，与垂直方向正交)上任一栅极端子的投影与所述源极或漏极端子的投影不重叠。
52.根据权利要求51所述的晶体管，其中所述第一和第二栅极端子对准并布置成在所述平面上具有彼此相同的投影。
53.根据权利要求52所述的晶体管，其中所述源极和漏极端子的边缘布置成与所述对准的栅极端子的边缘重合。
54.根据权利要求50至53中任一项所述的晶体管，其中所述第一主体(10)由金属氧化物材料层的第一部分提供，所述第一部分布置在所述第一栅极端子上方，并且所述源极和漏极端子(11、12)由延伸超过所述第一栅极端子边缘的所述金属氧化物材料层的相应部分提供。
55.根据权利要求54所述的晶体管，其中所述相应部分具有比所述第一主体更高的电导率。
56.一种制造双栅极晶体管的方法，所述方法包括：提供支撑在衬底上的下栅极端子；在形成与所述下栅极端子对准的上栅极端子时，使用所述下栅极端子作为掩模。
57.根据权利要求56所述的方法，还包括：在形成与所述下栅极端子对准的源极和漏极端子时，使用所述下栅极端子作为掩模。
58.根据权利要求56所述的方法，还包括：在形成与所述下栅极端子对准的源极和漏极端子时，使用所述上栅极端子作为掩模。
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