KR20140144388A - 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 기판 위에 형성되어 있으며, 상기 게이트 전극과 중첩하는 반도체층, 상기 반도체층에 형성되어 있는 복수의 나노 입자, 그리고 상기 기판 위에 형성되어 있으며, 상기 반도체층을 사이에 두고 서로 이격되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 나노 입자의 직경은 약 2nm 내지 약 5nm이고, 상기 반도체층의 단위 면적당 상기 나노 입자의 평면적이 차지하는 비율은 약 5% 내지 약 80%이다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 기판에 관한 것이다.
표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 또한 이러한 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극과 중첩되어 있는 액티브층을 채널층으로 포함하며, 액티브층은 반도체 재료로서 비정질 실리콘이 주로 사용되고 있다.
그러나, 디스플레이의 대형화가 이루어짐에 따라 초고속 구동이 가능한 박막 트랜지스터의 개발이 절실해지고 있다. 특히 액티브층으로 현재 주로 사용되고 있는 비정질 실리콘은 전자 이동도가 낮아, 초고속 구동이 불가하다. 이에 대한 대안으로 높은 전자이동도 구현을 위해 저온폴리 실리콘과 산화물 반도체가 대안으로 제시되고 있는데 이중 저온폴리실리콘은 공정과정이 복잡하고 반도체층의 균일도를 확보하는 것이 어려운 문제점이 있다. 따라서, 전자 이동도가 높고 제조 공정이 단순한 산화물 반도체가 주목받고 있다. 산화물 반도체는 기본적으로 스퍼터링, 이베포레이션과 같은 물리 기상 증착법(PVD)으로 증착이 가능하나 최근 코팅 공정 또는 초저가 프린팅 공정을 통해서도 박막 형성이 가능한 산화물 반도체가 개발되고 있다. 그러나 산화물 반도체를 이용하는 박막 트랜지스터 기판의 경우, 박막 트랜지스터 외부의 수소, 물, 산소 등의 영향에 따라 캐리어 농도의 변화가 크다. 또한, 산화물 반도체를 적층할 때, 용액 공정을 이용하는 경우, 두께 균일성이 낮을 수 있고, 산화물 반도체의 두께에 따라 박막 트랜지스터의 특성이 변화할 수 있다. 따라서, 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화가 클 수 있다. 또한, 물리적 기상 증착(PVD; Physical Vapor Deposition)법으로 산화물 반도체를 적층할 때, 산소의 양이나 산화물 반도체의 두께에 따라 반도체 내 전하의 밀도가 바뀔 수 있고, 또한 트랩 밀도(trap density)의 변화가 생길 수 있으며, 이에 의해 박막 트랜지스터의 특성이 변화할 수 있다
본 발명이 이루고자 하는 기술적 과제는 외부의 영향 또는 제조 공정 상의 영향에 의해서도, 박막 트랜지스터의 성능 특성이 변화하지 않는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 기판 위에 형성되어 있으며, 상기 게이트 전극과 중첩하는 반도체층, 상기 반도체층에 형성되어 있는 복수의 나노 입자, 그리고 상기 기판 위에 형성되어 있으며, 상기 반도체층을 사이에 두고 서로 이격되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 나노 입자의 직경은 약 2nm 내지 약 5nm일 수 있다.
상기 나노 입자는 상기 반도체층의 표면 중 상기 게이트 전극과 인접하지 않은 표면 위에 형성될 수 있다.
상기 나노 입자는 상기 반도체층의 표면 또는 상기 반도체층의 내부에 형성될 수 있다.
상기 나노 입자는 금속을 포함할 수 있다.
상기 나노 입자는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
상기 나노 입자는 상기 금속으로 이루어진 제1 층과 상기 제1 층을 둘러싸고 있으며, 상기 금속 산화물로 이루어진 제2 층을 포함할 수 있다.
상기 나노 입자는 구형(spherical shape), 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 중 적어도 하나의 형태를 가질 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 기판 위에 형성되어 있으며, 상기 게이트 전극과 중첩하는 반도체층, 상기 반도체층에 형성되어 있는 복수의 나노 입자, 그리고 상기 기판 위에 형성되어 있으며, 상기 반도체층을 사이에 두고 서로 이격되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층의 단위 면적당 상기 나노 입자의 평면적이 차지하는 비율은 약 5% 내지 약 80%이다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 외부의 영향 또는 제조 공정 상의 영향에 의해서도, 박막 트랜지스터의 성능 특성이 변화하지 않는다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 나노 입자의 단면도이다.
도 3은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
도 10은 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
도 11은 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
도 12는 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그러면, 도 1을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1을 참고하면, 박막 트랜지스터 기판(100)은 절연 기판(110), 게이트 전극(124), 게이트 절연막(140), 반도체층(151), 소스 전극(173), 드레인 전극(175), 그리고, 복수의 나노 입자(51)를 포함한다.
절연 기판(110)은 유리 또는 플라스틱일 수 있다.
절연 기판(110) 위에 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 게이트 신호를 전달하는 게이트 배선과 연결될 수 있다. 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
그러나, 본 발명의 실시예에 따른 게이트 전극(124)은 이에 한정되지 않고, 게이트 전극(124)은 다른 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(110), 그리고 게이트 전극(124)을 포함하는 게이트 배선의 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다. 또한 게이트 절연막(140)은 산화 규소와 질화 규소가 적층된 다층막 구조를 가질 수 있다. 이 경우, 절연 기판(110)의 상부에는 질화 규소층이 형성되고, 질화 규소층의 상부에 산화 규소층이 형성됨으로써 산화 규소층이 후술할 반도체층과 접할 수 있다.
산질화 규소 단일막을 사용하는 경우에도 반도체 층과 인접할수록 산질화 규소에서 산소의 조성비가 높아지도록 산소 농도에 분포를 가지게 할 수 있다. 이처럼, 반도체 층과 산화 규소 층이 접하게 되는 경우 반도체 내의 산소 결핍(oxygen deficiency) 농도를 일정하게 유지할 수 있게 되어 채널층의 열화를 방지할 수 있다.
게이트 절연막(140) 위에는 반도체층(151)이 배치되어 있다. 반도체층(151)은 게이트 전극(124)과 중첩한다.
반도체층(151)은 산화물 반도체일 수 있다. 반도체층(151)은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 또는 아연-주석 산화물(Zn-Sn-O)을 포함한다. 반도체층(151)는 물리적 기상 증착(PVD)법으로 형성될 수 있다. 구체적으로, 반도체층(151)은 IGZO, GZO, IZO, 또는 HIZO과 같은 산화물 반도체일 수 있다.
그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
반도체층(151) 위에는 복수의 나노 입자(51)가 형성되어 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면 위에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면 위에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
그러면, 도 2a 및 도 2b를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 나노 입자에 대하여 설명한다.
도 2a에 도시한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
도 2b에 도시한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함한다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
여기서, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 나노 입자(51)의 단면적 X 나노 입자(51)의 밀도(개수/ 단위 면적(cm2)) X 100(%)이다. 즉, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 반도체층의 단위 면적당 상기 나노 입자의 평면적이 차지하는 비율을 의미한다.
만일 나노 입자(51)의 직경이 약 2nm 보다 작은 경우, 반도체층(151)에 충분한 캐리어를 공급할 수 없고, 나노 입자(51)의 직경이 약 5nm보다 큰 경우, 단위 면적당 나노 입자의 비율이 높아져서 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생할 수 있다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
반도체층(151) 위에는 소스 전극(173) 및 드레인 전극(175)이 배치되어 있다. 소스 전극(173)은 데이터 신호를 전달하는 데이터 배선과 연결될 수 있다.
소스 전극(173) 및 드레인 전극(175)은 서로 이격되어 배치되어 있으며, 반도체층(151)과 적어도 일부 중첩한다. 즉, 소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
소스 전극(173) 및 드레인 전극(175)은 비저항이 낮은 구리(Cu)와 구리 합금 등 구리 계열의 금속, 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 또는 은(Ag)과 은 합금 등 은 계열의 금속으로 이루어질 수 있다.
그러나, 본 발명의 실시예에 따른 소스 전극(173) 및 드레인 전극(175)은 이에 한정되지 않고, 소스 전극(173) 및 드레인 전극(175)은 다른 여러 가지 낮은 비저항을 가지는 금속과 도전체로 만들어질 수 있다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 위에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
본 실시예에서는 게이트 전극(124), 게이트 절연막(140), 반도체층(151), 그리고 소스 전극(173) 및 드레인 전극(175)이 순서대로 적층되어 있으나, 본 발명은 이에 한정되지 않으며, 박막 트랜지스터의 적층 구조는 이와 다를 수 있다.
도시하지는 않았지만, 소스 전극(173) 및 드레인 전극(175), 그리고 소스 전극(173) 및 드레인 전극(175)과 중첩하지 않는 반도체층(151)의 채널 영역, 그리고 복수의 나노 입자(51) 위에는 보호막이 배치될 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 크기에 따른 영향에 대하여, 본 발명의 한 실험예를 통해 설명한다.
본 실험예에서는 구형의 금 나노 입자를 형성하였으며, 나노 입자의 평균 직경을 변화시키면서, 나노 입자의 밀도를 계산하여, 각 경우에 따라 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)을 계산하였고, 그 결과를 아래의 표 1에 나타내었다.
나노 입자 평균 직경(d) (nm) 나노 입자 밀도(개수/cm2) 단위면적(cm2)당
나노 입자의 면적율(%)
2 1.5 x 1012 4.712
2.36 1.92 x 1012 8.399
2.83 2.47 x 1012 28.457
3.64
4
5
6		 3.12 x 1012
3.5 x 1012
4.3 x 1012
5 x 1012 		32.467
43.98
84.43
141.37
표 1을 참고하면, 나노 입자의 평균 직경이 5nm보다 큰 경우, 즉 나노 입자의 평균 직경이 약 6nm인 경우, 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 141.37로서 100% 이상이 되어, 반도체층(151)의 표면을 모두 덮을 수 있다.
따라서, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있음을 알 수 있었다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
그러면, 도 3을 참조하여 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 3은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 3을 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 절연 기판(110) 및 게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)은 서로 이격되어 배치되어 있으며, 그 위에 위치하는 반도체층(151)과 적어도 일부 중첩한다. 즉, 소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
게이트 절연막(140), 그리고 소스 전극(173) 및 드레인 전극(175) 위에는 반도체층(151)이 형성되어 있고, 반도체층(151) 표면에는 복수의 나노 입자(51)가 형성되어 있다. 반도체층(151)은 게이트 전극(124)과 적어도 일부분 중첩한다.
반도체층(151)은 산화물 반도체일 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면 위에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면 위에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 위에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 4를 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 4는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4를 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 절연 기판(110) 및 게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 반도체층(151)이 형성되어 있다. 게이트 절연막(140)과 반도체층(151) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)은 서로 이격되어 배치되어 있으며, 그 위에 위치하는 반도체층(151)과 적어도 일부 중첩한다. 즉, 소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
반도체층(151)의 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151) 중 소스 전극(173) 및 드레인 전극(175)과 중첩하지 않는 부분 위에는 식각 정지막(60)이 형성되어 있다. 식각 정지막(60)은 반도체층(151)을 형성한 후, 소스 전극(173) 및 드레인 전극(175)을 형성할 때, 식각액 등에 의해 반도체층(151)이 손상되는 것을 방지한다.
식각 정지막(60)과 반도체층(151) 사이에 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151)은 산화물 반도체일 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면 위에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면 위에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다. 또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 위에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 5를 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 5는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5를 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 절연 기판(110) 및 게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 반도체층(151)이 형성되어 있다. 게이트 절연막(140)과 반도체층(151) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)은 서로 이격되어 배치되어 있으며, 그 위에 위치하는 반도체층(151)과 적어도 일부 중첩한다. 즉, 소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
반도체층(151) 중 소스 전극(173) 및 드레인 전극(175)과 중첩하지 않는 부분의 일부분은 에치백(etch back)된다. 따라서, 반도체층(151) 중 소스 전극(173) 및 드레인 전극(175)과 중첩하지 않는 부분의 두께는 반도체층(151) 중 소스 전극(173) 및 드레인 전극(175)과 중첩하는 부분의 두께보다 작다. 즉, 채널을 이루는 반도체층(151)의 두께는 반도체층(151)의 다른 부분의 두께보다 작다.
채널을 이루는 반도체층(151)의 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151)은 산화물 반도체일 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면 위에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면 위에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다. 또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 위에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 6을 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 6은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6을 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 일정한 간격을 두고 이격되어 있다.
소스 전극(173)과 드레인 전극(175) 사이에는 복수의 나노 입자(51)가 형성되어 있다.
소스 전극(173) 및 드레인 전극(175) 위에는 반도체층(151)이 형성되어 있다. 반도체층(151)은 소스 전극(173) 및 드레인 전극(175)과 일부분 중첩하고, 소스 전극(173)과 드레인 전극(175) 사이에 위치하는 복수의 나노 입자(51) 위에 형성되어 있다.
소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
반도체층(151) 위에는 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 게이트 전극(124)이 형성되어 있다.
이처럼, 채널을 이루는 반도체층(151)의 하부 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151)은 산화물 반도체일 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다. 또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 표면에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 3을 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판, 그리고 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 기판의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 7을 참고하여, 본 발명의 다른 한 실시에에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 7은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7을 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1, 그리고 도 3 내지 도 6을 참고로 설명한 실시예들에 따른 박막 트랜지스터 기판들과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 반도체층(151)이 형성되어 있다. 반도체층(151)의 한쪽 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 일정한 간격을 두고 이격되어 있다.
소스 전극(173)은 반도체층(151)과 적어도 일부분이 중첩되고, 드레인 전극(175)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(173)과 대향하도록 배치되어, 반도체층(151)과 적어도 일부분이 중첩된다.
반도체층(151), 소스 전극(173) 및 드레인 전극(175) 위에는 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 게이트 전극(124)이 형성되어 있다.
이처럼, 반도체층(151)의 하부 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151)은 산화물 반도체일 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.다. 또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 표면에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1, 그리고 도 3 내지 도 6을 참고로 설명한 실시예들에 따른 박막 트랜지스터 기판들의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 8을 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 8은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8을 참고하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1, 그리고 도 3 내지 도 7을 참고로 설명한 실시예들에 따른 박막 트랜지스터 기판들과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
절연 기판(110) 위에 차단층(10)이 형성되어 있고, 차단층(10) 위에 반도체층(151)이 형성되어 있다. 반도체층(151)의 한쪽 표면에는 복수의 나노 입자(51)가 형성되어 있다. 반도체층(151)은 도전성 불순물을 거의 포함하지 않은 진성 영역(intrinsic region)으로서 채널층을 이룬다. 진성 영역 주변에는 n형 또는 p형의 도전성 불순물을 포함하는 복수의 불순물 영역(extrinsic region)이 형성되어 있다. 불순물 영역은 저농도 도핑 영역(lightly doped region)(152)과 소스 영역(153) 및 드레인 영역(155)을 포함한다. 진성 영역인 반도체층(151)의 양쪽 측면에는 저농도 도핑 영역이 위치하고, 저농도 도핑 영역 측면에는 소스 영역(153) 및 드레인 영역(155)이 위치한다.
저농도 도핑 영역은 불순물을 거의 포함하지 않는 오프셋 영역(offset region)으로 대체할 수 있다.
반도체층(151)층 및 차단층(10) 위에는 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 게이트 전극(124)이 형성되어 있다.
게이트 전극(124) 위에는 층간 절연막(20)이 형성되어 있다. 층간 절연막(20)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
층간 절연막(20)과 게이트 절연막(140)에는 소스 영역(153) 및 드레인 영역(155)을 드러내는 접촉 구멍(73, 74)이 형성되어 있고, 접촉 구멍(73, 74)을 통해 드러나 있는 소스 영역(153) 및 드레인 영역(155) 위에는 소스 전극(173)과 드레인 전극(175)이 형성되어 있다.
이처럼, 채널층을 이루는 반도체층(151)의 하부 표면에는 복수의 나노 입자(51)가 형성되어 있다.
반도체층(151)은 다결정 실리콘을 포함할 수 있다. 그러나, 반도체층(151)은 비정질 실리콘 또는 산화물 반도체를 포함할 수도 있다.
나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있다. 또한, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다.
나노 입자(51)는 반도체층(151)의 표면 중, 게이트 전극(124)과 인접하지 않은 표면에 형성되어 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 게이트 전극(124)과 인접하는 표면에 형성될 수도 있고, 반도체층(151) 내에 형성될 수도 있다.
앞서 도 2a를 참고로 설명한 바와 같이, 나노 입자(51)는 단일한 층으로 이루어질 수 있고, 나노 입자(51)는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In)의 산화물 중 적어도 하나를 포함할 수 있고, 나노 입자(51)는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 그리고 천이 금속의 산화물을 포함할 수 있다. 또한, 도 2b를 참고로 설명한 바와 같이, 나노 입자(51)는 내부의 금속층(5)과 금속층(5)의 외부 표면을 둘러싸고 있는 금속 산화물층(55)을 포함할 수도 있다. 나노 입자(51)의 금속층(5)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속, 그리고 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal)일 수 있고, 산화물층(55)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 등의 금속 중 적어도 하나를 포함하는 금속 산화물 또는 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속의 산화물을 포함할 수 있다.
도시한 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)는 구형(spherical shape)을 가지는 것으로 도시되어 있다. 그러나, 나노 입자(51)의 형태는 이에 한하지 않고, 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 등 다양한 다른 형태를 가질 수 있다.
나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
게이트 전극(124)에 제어 전압이 인가되고, 소스 전극(173)에 입력 전압이 인가되면, 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(151)을 통해 전하가 이동하여, 전류가 흐르게 된다.
이 때, 반도체층(151) 표면에 형성되어 있는 나노 입자(51)는 금속을 포함하여, 채널층으로 이용되는 반도체층(151)에 전자(electron)와 같은 캐리어(carrier)를 공급하는 캐리어 소스(carrier source)의 역할을 하게 된다.
따라서, 반도체층(151)의 외부의 수소, 물, 산소 등의 농도가 변화하더라도, 반도체층(151) 내에 충분한 캐리어 소스를 제공할 수 있고, 이에 따라, 외부의 수소, 물, 산소 등의 농도 조건에 따라 변화될 수 있는 반도체층(151)의 캐리어 농도 변화에 따른 특성 변화를 방지할 수 있다. 이와 유사하게, 반도체층(151)를 적층할 때, 두께가 변화하더라도, 캐리어 농도가 변화하지 않기 때문에, 박막 트랜지스터 기판의 위치에 따라 박막 트랜지스터의 특성 변화를 줄일 수 있어, 박막 트랜지스터의 전기적 안정성(electrical stability)을 높일 수 있다.
앞서 설명하였듯이, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 나노 입자(51)가 구형을 가질 경우, 그 직경은 약 2nm 내지 약 5nm일 수 있다.
나노 입자(51)의 직경이 약 2nm 내지 약 5nm인 경우, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 층이 박막 형태로 반도체층(151)을 모두 덮어, 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%인 것이 바람직하다.
반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 5%보다 작은 경우, 반도체층(151) 위에 형성되어 있는 나노 입자(51)의 밀도가 너무 낮아, 나노 입자(51)의 영향이 줄어들게 되고, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)이 약 80%보다 큰 경우, 인접한 나노 입자(51) 사이의 간격이 가까워져서 도전 경로(conduction path)가 형성되게 된다. 반도체층(151) 위에 도전 경로가 형성되면, 박막 트랜지스터는 스위칭 소자로서 기능을 하지 못하게 된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판에 따르면, 반도체층(151)의 표면 단위 면적(cm2)당 나노 입자(51)의 면적율(%)은 약 5% 내지 약 80%이기 때문에, 반도체층(151)에 캐리어를 공급하면서도, 나노 입자(51) 사이에 도전 경로(conduction path)가 형성되는 것을 방지할 수 있다.
앞서 도 1, 그리고 도 3 내지 도 7을 참고로 설명한 실시예들에 따른 박막 트랜지스터 기판들의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 기판에 모두 적용 가능하다.
그러면, 도 9를 참고하여, 본 발명의 실험예에 따른 박막 트랜지스터의 성능에 대하여 설명한다.
도 9는 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
본 실험예에서는 a-IGZO로 이루어진 산화물 반도체층을 적층하고, 그 위에 금으로 이루어진 복수의 나노 입자를 형성하였다. 이 때, 다른 조건은 모두 같게 하고, 나노 입자의 크기를 변화시켜 형성하였으며, 각 경우에 대하여 게이트 전압에 따른 전류 값을 측정하여 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터에 대한 게이트 전압에 따른 전류 값과 비교하였다. 그 결과를 도 9에 나타내었다.
도 9에서 (a)는 본 실험예에서 형성한 박막 트랜지스터의 단면 구조를 도시하고, (b)는 반도체층 위에 형성된 복수의 나노 입자의 현미경 사진을 도시하고, (c)는 게이트 절연막, 반도체층, 복수의 나노 입자의 단면을 나타내는 현미경 사진이고, (d)는 본 실험예에 따른 게이트 전압에 따른 전류 값의 실험 결과를 나타내는 그래프이다.
도 9를 참고하면, 기존의 반도체층에 복수의 나노 입자를 형성하지 않은 경우(conventional)에 비하여, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 경우(2.4nm, 2.8nm, 3,6nm)의 경우, 낮은 게이트 전압에서 전류가 흐름을 알 수 있었다. 즉, 기존의 반도체층에 복수의 나노 입자를 형성하지 않은 경우(conventional)에 비하여, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 경우(2.4nm, 2.8nm, 3,6nm)의 경우 낮은 임계 전압(Vth)을 가짐을 알 수 있었다. 구체적으로, 기존의 반도체층에 복수의 나노 입자를 형성하지 않은 경우(conventional)의 임계 전압(Vth)은 약 14.02V이었으나, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 경우(2.4nm, 2.8nm, 3,6nm)의 경우 임계 전압(Vth)은 10.34V, 10.21V, 10.21V 이었다.
그러면, 도 10을 참고하여, 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능에 대하여 설명한다. 도 10은 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
본 실험예에서는 a-IGZO로 이루어진 산화물 반도체층을 적층하고, 그 위에 금으로 이루어진 복수의 나노 입자를 형성하였다. 이 때, 다른 조건은 모두 같게 하고, 나노 입자의 크기를 변화시켜 형성하였다. 또한, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터를 형성하였다.
각 경우에 대하여, 박막 트랜지스터 형성 후에, 게이트 전압에 따른 전류 값을 측정하였고, 50%의 습도와 50℃의 온도하에서 7일과 40일이 경과한 후 게이트 전압에 따른 전류 값을 측정하여 비교하였다. 또한, 각 경우에 대하여 하루에 한번씩 임계 전압(Vth)을 측정하여 비교하였다. 이 결과를 도 10에 도시하였다.
도 10에서 (a)는 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 게이트 전압에 따른 전류 값의 변화를 나타내고, (b)는 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 게이트 전압에 따른 전류 값의 변화를 나타내고, (c)는 각 경우의 임계 전압(Vth)의 변화를 나타낸다.
도 10의 (a)를 참고하면, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 경우, 박막 트랜지스터를 약 50%의 습도와 약 50℃의 온도 하에 노출할 경우, 시간이 지날수록 박막 트랜지스터의 특성이 변화함을 알 수 있었다. 그러나, 도 10의 (b)를 참고하면, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 경우, 박막 트랜지스터를 약 50%의 습도와 약 50℃의 온도 하에 노출하더라도, 시간이 지나더라도 박막 트랜지스터의 특성의 변화가 거의 없음을 알 수 있었다.
도 10의 (c)를 참고하면, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 경우, 박막 트랜지스터를 약 50%의 습도와 약 50℃의 온도 하에 노출하더라도, 노출 시간에 따란 임계 전압(Vth)의 변화가 거의 없음을 알 수 있었다. 반면에, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 경우, 박막 트랜지스터를 약 50%의 습도와 약 50℃의 온도 하에 노출할 경우, 임계 전압(Vth)의 변화가 큼을 알 수 있었다.
그러면, 도 11을 참고하여, 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능에 대하여 설명한다. 도 11은 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
본 실험예에서는 a-IGZO로 이루어진 산화물 반도체층을 적층하고, 그 위에 금으로 이루어진 복수의 나노 입자를 형성하였다. 이 때, 다른 조건은 모두 같게 하고, 산화물 반도체층의 두께를 각기 약 50nm, 약 70nm, 그리고 약 110nm로 형성하고, 각 박막 트랜지스터의 게이트 전압에 따른 전류 값을 측정하였다. 이와 유사하게, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터를 형성하였고, 이 때, 다른 조건은 모두 같게 하고, 산화물 반도체층의 두께를 각기 약 50nm, 약 70nm, 그리고 약 110nm로 형성하고, 각 박막 트랜지스터의 게이트 전압에 따른 전류 값을 측정하였다.
도 11의 (a)는 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 게이트 전압에 따른 전류 값의 결과를 나타내고, 도 11의 (b)는 본 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 게이트 전압에 따른 전류 값의 결과를 나타낸다.
도 11을 참고하면, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 경우, 박막 트랜지스터의 채널층을 이루는 반도체층의 두께에 따라 게이트 전압에 따른 전류 값이 크게 변화함을 알 수 있었다. 반면에, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 경우, 박막 트랜지스터의 채널층을 이루는 반도체층의 두께에 따라 게이트 전압에 따른 전류 값이 크게 변화하지 않음을 알 수 있었다.
그러면, 도 12를 참고하여, 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능에 대하여 설명한다. 도 12는 본 발명의 한 실험예에 따른 박막 트랜지스터의 성능을 나타내는 그래프이다.
본 실험예에서는 a-IGZO로 이루어진 산화물 반도체층을 적층하고, 그 위에 금으로 이루어진 복수의 나노 입자를 형성하였다. 이 때, 다른 조건은 모두 같게 하고, 자외선(UV)을 가하지 않은 경우에 비하여, 박막 트랜지스터를 약 365nm의 파장길이(wavelength)를 가지는 자외선 하에 노출하는 경우에 대하여 노출 시간에 따른 박막 트랜지스터의 게이트 전압에 따른 전류 값을 측정하였다. 이와 유사하게, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터를 형성하였고, 이 때, 다른 조건은 모두 같게 하고, 자외선(UV)을 가하지 않은 경우에 비하여, 박막 트랜지스터를 약 365nm의 파장길이(wavelength)를 가지는 자외선 하에 노출하는 경우에 대하여 노출 시간에 따른 박막 트랜지스터의 게이트 전압에 따른 전류 값을 측정하였다.
도 12의 (a)는 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 게이트 전압에 따른 전류 값의 결과를 나타내고, 도 12의 (b)는 본 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 게이트 전압에 따른 전류 값의 결과를 나타낸다.
도 12를 참고하면, 반도체층 표면에 나노 입자를 형성하지 않은 기존의 박막 트랜지스터의 경우, 박막 트랜지스터를 자외선에 노출하는 시간이 길어질수록 게이트 전압에 따른 전류 값이 변화함을 알 수 있었다. 반면에, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성한 박막 트랜지스터의 경우, 박막 트랜지스터를 자외선에 노출하는 시간이 길어지더라도 게이트 전압에 따른 전류 값이 크게 변화하지 않음을 알 수 있었다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 반도체층에 복수의 나노 입자를 형성하면, 외부 환경에 따라 박막 트랜지스터의 성능이 쉽게 변화하지 않음을 알 수 있었다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (14)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 기판 위에 형성되어 있으며, 상기 게이트 전극과 중첩하는 반도체층,
    상기 반도체층에 형성되어 있는 복수의 나노 입자, 그리고
    상기 기판 위에 형성되어 있으며, 상기 반도체층을 사이에 두고 서로 이격되어 있는 소스 전극 및 드레인 전극을 포함하고,
    상기 나노 입자의 직경은 약 2nm 내지 약 5nm인 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 나노 입자는 상기 반도체층의 표면 중 상기 게이트 전극과 인접하지 않은 표면 위에 형성되어 있는 박막 트랜지스터 기판.
  3. 제1항에서,
    상기 나노 입자는 상기 반도체층의 표면 또는 상기 반도체층의 내부에 형성되어 있는 박막 트랜지스터 기판.
  4. 제1항에서,
    상기 나노 입자는 금속을 포함하는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 나노 입자는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 중 적어도 하나, 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 또는 이들의 금속 산화물 중 적어도 하나를 포함하는 박막 트랜지스터 기판.
  6. 제4항에서,
    상기 나노 입자는 상기 금속으로 이루어진 제1 층과 상기 제1 층을 둘러싸고 있으며, 상기 금속 산화물로 이루어진 제2 층을 포함하는 박막 트랜지스터 기판.
  7. 제1항에서,
    상기 나노 입자는 구형(spherical shape), 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 중 적어도 하나의 형태인 박막 트랜지스터 기판.
  8. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 기판 위에 형성되어 있으며, 상기 게이트 전극과 중첩하는 반도체층,
    상기 반도체층에 형성되어 있는 복수의 나노 입자, 그리고
    상기 기판 위에 형성되어 있으며, 상기 반도체층을 사이에 두고 서로 이격되어 있는 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층의 단위 면적당 상기 나노 입자의 평면적이 차지하는 비율은 약 5% 내지 약 80%인 박막 트랜지스터 기판.
  9. 제8항에서,
    상기 나노 입자는 상기 반도체층의 표면 중 상기 게이트 전극과 인접하지 않은 표면 위에 형성되어 있는 박막 트랜지스터 기판.
  10. 제8항에서,
    상기 나노 입자는 상기 반도체층의 표면 또는 상기 반도체층의 내부에 형성되어 있는 박막 트랜지스터 기판.
  11. 제8항에서,
    상기 나노 입자는 금속을 포함하는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 나노 입자는 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 주석(Sn), 인듐(In) 중 적어도 하나, 티타늄(Ti), 니켈(Ni), 코발트(Co), 크롬(Cr), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 지르코늄(Zr), 텅스텐(W) 중 적어도 하나를 포함하는 천이 금속(transition metal), 또는 이들의 금속 산화물 중 적어도 하나를 포함하는 박막 트랜지스터 기판.
  13. 제11항에서,
    상기 나노 입자는 상기 금속으로 이루어진 제1 층과 상기 제1 층을 둘러싸고 있으며, 상기 금속 산화물로 이루어진 제2 층을 포함하는 박막 트랜지스터 기판.
  14. 제8항에서,
    상기 나노 입자는 구형(spherical shape), 원반 모양(disk type), 봉 모양(rod type), 판 형태(plate shape) 중 적어도 하나의 형태인 박막 트랜지스터 기판.
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