CN109698240B - 包括二维半导体的薄膜晶体管以及包括其的显示设备 - Google Patents

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Abstract

本发明涉及包括二维半导体的薄膜晶体管以及包括其的显示设备。该薄膜晶体管包括：设置在基底上的栅电极；半导体层，以与栅电极隔离的状态设置成与栅电极的至少一部分交叠；设置在栅电极与半导体层之间的栅极绝缘膜；连接至半导体层的源电极；以及漏电极，以与源电极间隔开的状态连接至半导体层，其中所述半导体层包括：第一层，包含氧化物半导体；以及被设置成在截面图中与第一层交叠的第二层，第二层包含二维半导体，以及第一层的能带隙大于第二层的能带隙。

Description

包括二维半导体的薄膜晶体管以及包括其的显示设备
技术领域
本发明涉及包括二维半导体的薄膜晶体管以及包括该薄膜晶体管的显示设备。
背景技术
在电子设备领域中，晶体管已经被广泛地用作开关装置或驱动装置。特别是，薄膜晶体管已经被广泛地用作诸如液晶显示设备或有机发光显示设备之类的显示设备的开关装置，这是因为薄膜晶体管能够被制造在玻璃基底或塑料基底上。
基于构成有源层的材料，薄膜晶体管可以被分类为其中非晶硅用作有源层的非晶硅薄膜晶体管、其中多晶硅用作有源层的多晶硅薄膜晶体管或者其中氧化物半导体用作有源层的氧化物半导体薄膜晶体管。
非晶硅薄膜晶体管(a-Si TFT)的优点在于制造时间短以及制造成本低，这是因为非晶硅能够在短时间内沉积形成有源层。然而，非晶硅薄膜晶体管的缺点在于：非晶硅薄膜晶体管具有低的迁移率，由此非晶硅薄膜晶体管的电流驱动能力不佳；并且非晶硅薄膜晶体管的阈值电压改变，由此在有源矩阵有机发光装置(AMOLED)中使用非晶硅薄膜晶体管受到限制。
多晶硅薄膜晶体管(poly-Si TFT)通过沉积并使非晶硅结晶来制造。由于为了制造多晶硅薄膜晶体管需要使非晶硅结晶的工艺，所以工艺数量增加，结果制造成本增加。另外，由于结晶过程在高处理温度下进行，因此难以将多晶硅薄膜晶体管应用于大尺寸设备。此外，由于其多晶特性，难以确保多晶硅薄膜晶体管的均匀性。
对于氧化物半导体薄膜晶体管(氧化物半导体TFT)，构成有源层的氧化物可以在相对低的温度下沉积，氧化物半导体薄膜晶体管的迁移率高，并且根据氧的含量，氧化物的电阻变化很大，由此容易获得氧化物半导体薄膜晶体管的期望的物理特性。另外，氧化物半导体薄膜晶体管在实现透明显示器方面是有利的，因为由于氧化物的特性氧化物半导体是透明的。然而，在由于氧化物半导体与绝缘层或钝化层之间的接触而导致氧化物半导体中的氧的量不足的情况下，氧化物半导体的可靠性降低。
近年来，对小尺寸且柔性的表现出优异电流特性的薄膜晶体管的需求正在增加。为此，已经对除了基于硅的半导体或氧化物半导体之外的半导体进行了研究。
【相关技术文件】
【专利文件】
专利文件001：题为“半导体器件及其沟槽结构”的韩国专利申请公开第10-2016-0038675号
专利文件002：题为“薄膜晶体管”的韩国专利申请公开第10-2015-0029035号
发明内容
考虑到上述一个或更多个问题而完成了本发明，并且本发明的目的是提供一种薄膜晶体管，该薄膜晶体管包括二维半导体，是薄且优选地为柔性的，并且表现出优异的电特性。
本发明的另一目的是提供一种薄膜晶体管，该薄膜晶体管包括二维半导体和氧化物半导体，表现出优异的可靠性并且防止在制造工艺条件下发生的电特性的劣化，由此薄膜晶体管的工艺裕度(process margin)优异。
本发明的另一目的是提供一种包括上述薄膜晶体管的显示设备。
根据本发明的一个方面，上述和其他目的可以通过提供一种薄膜晶体管来实现，该薄膜晶体管包括：设置在基底上的栅电极；半导体层，半导体层以与栅电极隔离的状态设置成与所述栅电极的至少一部分交叠；设置在栅电极与半导体层之间的栅极绝缘膜；连接至半导体层的源电极；以及漏电极，漏电极以与源电极分开的状态连接至半导体层，其中所述半导体层包括：包含氧化物半导体的第一层；以及设置成在截面图中与第一层交叠的第二层，所述第二层包含二维半导体，以及其中第一层的能带隙大于第二层的能带隙。
所述薄膜晶体管还可以包括设置在所述栅电极与所述半导体层之间的栅极绝缘膜，其中，所述栅电极可以设置成比所述半导体层更靠近所述基底。
所述薄膜晶体管还可以包括设置在所述栅电极与所述半导体层之间的栅极绝缘膜，其中，所述半导体层可以设置成比所述栅电极更靠近所述基底。
第二层可以被设置成基于栅电极比第一层更靠近栅电极。
第一层可以具有3.0eV或更大的能带隙。
第一层可以包含镓(Ga)和除镓以外的至少一种金属元素，以及基于原子数，镓的含量可以是所述至少一种金属元素中的每一种的含量的1.5倍或更多。
二维半导体可以包含以下至少之一：过渡金属二硫族化合物、CdTe、GaS、GaSe、GaS1-xSex、CdI2、PbI2、K2Al4(Si6Al2O28)(OH，F)4和Mg6(Si8O28)(OH)4(优选地，CdTe、GaS、GaSe、GaS1-xSex、CdI2、PbI2、K2Al4(Si6Al2O28)(OH，F)4或Mg6(Si8O28)(OH)4的单层)。
过渡金属二硫族化合物可以包括以下至少之一：二硫化钼(MoS2)、二硒化钼(MoSe2)、二碲化钼(MoTe2)、二硫化钨(WS2)、二硒化钨(WSe2)、二碲化钨(WTe2)、二硫化铌(NbS2)、二硒化铌(NbSe2)、二碲化铌(NbTe2)、二硫化钽(TaS2)、二硒化钽(TaSe2)、二碲化钽(TaTe2)、二硫化铪(HfS2)、二硒化铪(HfSe2)、二碲化铪(HfTe2)、二硫化钛(TiS2)、二硒化钛(TiSe2)和二碲化钛(TiTe2)。
第二层可以是沟道层。
第二层可以具有在1.0eV至1.5eV的范围内的能带隙。
第二层可以具有堆叠有多个层的结构，所述多个层中的每个层由二维半导体构成。
第二层可以具有在1.5nm至5nm的范围内的厚度。
半导体层还可以包括设置在第一层与第二层之间的第三层，第三层由二维半导体构成。
第三层的能带隙可以小于第一层的能带隙而大于第二层的能带隙。
第三层可以具有在1.6eV至2.5eV的范围内的能带隙。
第三层可以由由二维半导体制成的单层构成。
第三层可以具有在0.5nm至1.4nm的范围内的厚度。
第三层可以包含二硫化钼(MoS2)和二硫化钨(WS2)中的任一种。
根据本发明的另一方面，提供了一种显示设备，其包括：基底；设置在基底上的薄膜晶体管；以及连接至薄膜晶体管的第一电极，其中所述薄膜晶体管包括：设置在基底上的栅电极；半导体层，半导体层以与栅电极隔离的状态设置成与栅电极的至少一部分交叠；设置在栅电极与半导体层之间的栅极绝缘膜；连接至所述半导体层的源电极；以及漏电极，漏电极以与源电极分开的状态连接至半导体层，其中所述半导体层包括：包含氧化物半导体的第一层；以及设置成在截面图中与所述第一层交叠的第二层，所述第二层包含二维半导体，以及其中，第一层的能带隙大于第二层的能带隙。
附图说明
根据以下结合附图的详细描述将更清楚地理解本发明的上述和其他目的、特征和其他优点，其中：
图1是根据本发明的一个实施方案的薄膜晶体管的截面图；
图2是示出二维半导体的结构的示意性透视图；
图3是根据本发明的另一实施方案的薄膜晶体管的截面图；
图4是根据本发明的另一实施方案的薄膜晶体管的截面图；
图5是根据本发明的另一实施方案的薄膜晶体管的截面图；
图6是能带隙图；
图7是根据本发明的另一实施方案的薄膜晶体管的截面图；
图8是根据本发明的另一实施方案的薄膜晶体管的截面图；
图9是根据本发明的另一实施方案的显示设备的示意性截面图；
图10是根据本发明的又一实施方案的显示设备的示意性截面图；以及
图11至16是示出根据比较例和实施例的薄膜晶体管的阈值电压的测量结果的视图。
具体实施方式
通过参照附图描述的以下实施方案将清楚本发明的优点和特征及其实现方法。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施方案。而是，提供这些实施方案使得本公开透彻和完整，并且将本发明的范围充分地传达给本领域技术人员。此外，本发明仅由权利要求的范围限定。
用于描述本发明的实施方案的附图中公开的形状、尺寸、比率、角度和数目仅仅是实施例，并且因此本发明不限于所示出的细节。相同的附图标记始终指代相同的元件。在以下描述中，当相关的已知功能或配置的详细描述被确定为不必要地模糊了本发明的重点时，将省略该详细描述。
在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，除非使用“仅”，否则也可以存在另一部分。除非另有说明，否则单数形式的术语可以包括复数形式。
在构成元件时，该元件被解释为包括误差区域，尽管没有其明确的描述。
在描述位置关系时，例如，当位置顺序被描述为“在...上”、“在...上方”、“在...下方”和“下一个”时，可以包括它们之间不接触的情况，除非使用“恰好”或“直接”。如果提到第一元件位于第二元件“上”，则并不意味着在图中第一元件必须位于第二元件的上方。所关注的对象的上部和下部可以根据对象的定向而改变。因此，在附图中或在实际配置中，第一元件位于第二元件“上”的情况可以包括第一元件位于第二元件“下方”的情况以及第一元件位于第二元件“上方”的情况。当在截面图中一层层叠在另一层上时，认为这两层彼此交叠。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“后续”、“随后”和“之前”时，除非使用“恰好”或“直接”，否则可以包括不连续的情况。
应该理解，虽然术语“第一”、“第二”等可以在本文中用于描述各种要素，但是这些要素不应该受这些术语的限制。这些术语仅用于区分一个要素和另一个要素。例如，第一要素可以被称为第二要素，并且类似地，第二要素可以被称为第一要素，不偏离本发明的范围。
应该理解，术语“至少一个”包括与任何一个项目有关的所有组合。例如，“第一要素、第二要素和第三要素中的至少一个”可以包括选自第一要素、第二要素和第三要素的两个或更多个要素的所有组合以及第一要素、第二要素和第三要素中的每个。
本发明的各种实施方案的特征可以部分地或全部地彼此耦合或彼此组合，并且可以如本领域技术人员可以充分理解的那样各式各样地互操作并且在技术上被驱动。本发明的实施方案可以彼此独立地执行，或者可以以相互依赖的关系一起执行。
在下文中，将参照附图详细描述根据本发明的实施方案的薄膜晶体管及包括其的显示设备。在附图中，尽管在不同的附图中描绘相同或相似的元件，但该相同或相似的元件由相同的附图标记表示。
图1是根据本发明的一个实施方案的薄膜晶体管100的示意性截面图。
根据本发明的实施方案的薄膜晶体管100包括：设置在基底101上的栅电极110；以与栅电极110隔离的状态设置成与栅电极110的至少一部分交叠的半导体层120；设置在栅电极110与半导体层120之间的栅极绝缘膜150；连接至半导体层120的源电极130；以及以与源电极130分开的状态连接至半导体层120的漏电极140。半导体层120包括：第一层121，其包含氧化物半导体；以及第二层122，其在截面图中与第一层121交叠并且包含二维半导体。这里，第一层121的能带隙大于第二层122的能带隙。
在下文中，将详细描述薄膜晶体管100的结构。
可以使用玻璃或塑料作为基底101。可以使用表现出柔性的透明塑料，例如聚酰亚胺作为上述塑料。
在使用聚酰亚胺作为基底101的情况下，考虑到在基底101上进行高温沉积工艺的事实，可以使用耐高温的耐热聚酰亚胺。在这种情况下，为了形成薄膜晶体管100，可以在聚酰亚胺基底设置在由诸如玻璃的高耐久性材料构成的载体基底上的状态下进行诸如沉积和蚀刻的工艺。
在基底101上设置有缓冲层160。
缓冲层160可以包含硅氧化物和硅氮化物中至少之一。缓冲层160展现出高的绝缘特性、高的水分阻挡和氧阻挡特性以及平面特性。缓冲层160保护半导体层120。缓冲层160可以形成为具有单层，或者可以堆叠由不同材料制成的多个层来构成缓冲层160。设置在基底101上的缓冲层160也可以被称为钝化层。在其他可替选的实施方案中，缓冲层160可以被省略。
在基底101上设置有栅电极110。栅电极110可以包含以下至少之一：基于铝的金属，例如，铝(Al)或铝合金；基于银的金属，例如，银(Ag)或银合金；基于铜的金属，例如，铜(Cu)或铜合金；基于钼的金属，例如，钼(Mo)或钼合金；铬(Cr)；钽(Ta)；钕(Nd)；以及钛(Ti)。栅电极110可以具有包括具有不同物理特性的至少两个导电膜的多层膜结构。
在栅电极110上设置有栅极绝缘膜150。栅极绝缘膜150用作半导体层120与栅电极110之间的绝缘膜。
栅极绝缘膜150可以包含硅氧化物和硅氮化物中至少之一。栅极绝缘膜150可以包含铝氧化物(Al2O3)或铪氧化物(HfOx)。
栅极绝缘膜150可以具有单层膜结构或多层膜结构。例如，硅氧化物层、硅氮化物层、铝氧化物层以及铪氧化物层中的任一种可以单独地形成栅极绝缘膜150。可替选地，硅氧化物层、硅氮化物层、铝氧化物层以及铪氧化物层可以被堆叠以形成栅极绝缘膜150。
在栅极绝缘膜150上设置有半导体层120。半导体层120与栅电极110隔离，并与栅电极110的至少一部分交叠。后面将详细描述半导体层120的结构。
源电极130被设置成连接至半导体层120。漏电极140以与源电极130分开的状态连接至半导体层120。参照图1，源电极130和漏电极140设置在栅极绝缘膜150上，并且与半导体层120的至少一部分交叠。
源电极130和漏电极140中的每一个可以包含以下至少之一：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金。源电极130和漏电极140中的每一个可以形成为具有由金属或金属的合金制成的单层，或者可以形成为具有多个层，例如两层或更多层。
如图1所示，其中栅电极110设置在半导体层120下方的结构被称为底部栅极结构。这里，半导体层120、栅电极110、源电极130和漏电极140形成薄膜晶体管100。
在下文中，将详细描述半导体层120的结构。
根据本发明的一个实施方案的半导体层120包括：第一层121，其包含氧化物半导体；以及第二层122，其在截面图中与第一层121交叠并且包含二维半导体。在本发明中，“第二层122在截面图中与第一层121交叠”意味着第二层122在截面图中层叠在第一层121上，或者在截面图中第一层121层叠在第二层122上。有时，“在截面图中第二层122与第一层121交叠”被描述为“在平面图中第二层122与第一层121交叠”。
根据本发明的实施方案，第二层122设置成比第一层121更靠近栅电极110。参照图1，依次设置栅电极110、第二层122和第一层121。即，在该附图的基础上，第一层121设置在第二层122上。
第一层121包含氧化物半导体。具体而言，第一层121可以由氧化物半导体构成。第一层121也可以被称为氧化物半导体层。包含氧化物半导体的第一层121用作用于支承第二层122的支承层，并且保护第二层122。
第一层121包含镓(Ga)。例如，第一层121可以由基于镓(Ga)的氧化物半导体构成。基于镓(Ga)的氧化物半导体表现出对诸如氧的气体的高耐受性，以及高的工艺稳定性。因此，由基于镓(Ga)的氧化物半导体形成的第一层121可以有效地支承和保护第二层122。根据本发明的一个实施方案，第一层121包含仅镓(Ga)作为金属元素。然而，本发明不限于此。第一层121还可以包含除镓(Ga)之外的金属。例如，第一层121还可以包含铟(In)、锌(Zn)和锡(Sn)中至少之一。例如，第一层121可以包含基于InGaZnO(IGZO)的氧化物半导体、基于InGaZnSnO(IGZTO)的氧化物半导体、基于GaZnSnO(GZTO)的氧化物半导体、基于InGaO(IGO)的氧化物半导体、基于InSnZnO(ITZO)的氧化物半导体或者基于InSnO(ITO)的氧化物半导体。
在第一层121还包含除镓(Ga)之外的金属元素的情况下，基于原子的数量，第一层121的镓(Ga)的含量可以是每种其他金属元素的含量的1.5倍或更多。例如，在第一层121包含镓(Ga)和第一金属元素的情况下，基于原子数，镓(Ga)的含量为第一金属元素的含量的1.5倍或更多。在这种情况下，基于原子数，镓(Ga)的含量可以是包含在第一层121中的金属元素的总含量的60％或更多。另外，在第一层121包含镓(Ga)、第一金属元素和第二金属元素的情况下，基于原子数，镓(Ga)的含量为第一金属元素的含量的1.5倍或更多，并且基于原子数是第二金属元素的含量的1.5倍或更多。在第一层121还包含除了镓(Ga)之外的三种或更多种金属元素的情况下也是如此。
根据本发明的实施方案，第一层121具有3.0eV或更大的能带隙。更具体地，第一层121可具有在从3.0eV到4.0eV的范围内的能带隙。
不容易利用包含相对大量的镓的氧化物半导体来形成具有小于3.0eV的能带隙的第一层121。在第一层121具有小于3.0eV的能带隙的情况下，第一层121的稳定性降低，由此作为用于支承第二层122的层的第一层121的功能可能劣化。因此，第一层121可以被配置成具有3.0eV或更大的能带隙。另外，考虑到制造方便性和材料特性，第一层121可以具有4.0eV或更小的能带隙。然而，本发明不限于此。第一层121可以具有大于4.0eV的能带隙。
根据本发明的实施方案，第一层121可以具有在10nm至50nm范围内的厚度。在第一层121的厚度小于10nm的情况下，第一层121的稳定性降低，并且第一层121可能不能充分地支承第二层122。另一方面，在第一层121的厚度大于50nm的情况下，难以减薄薄膜晶体管100。
第二层122包含二维半导体。
二维半导体具有以原子层或原子直径为单位测量的厚度，并且通常形成为平面形状。在二维半导体的一层中(例如，平面中的层)，原子以共价键彼此连接，由此原子具有高的结合力。然而，层之间的结合力小于各层中的结合力。二维半导体可以以单层的形式隔离或者以具有多个堆叠层的薄膜的形式机械地层叠(laminated)。
二维半导体可以包含以下至少之一：过渡金属二硫族化合物、单层CdTe、GaS、GaSe、GaS1-xSex、CdI2、PbI2、K2Al4(Si6Al2O28)(OH，F)4以及Mg6(Si8O28)(OH)4。
图2是示出二维半导体的结构的示意性透视图。具体而言，图2示出由通式MX2表示的二维半导体。这里，M表示元素周期表中的IVB族、VB族或VIB族过渡金属，并且X表示硫族元素，例如硫(S)、硒(Se)或碲(Te)。
例如，存在作为由通式MX2表示的二维半导体的二维过渡金属二硫族化合物(TMD)。包括单层或多个堆叠的单层的二维过渡金属二硫族化合物的超薄层表现出优异的传输特性。这种分层材料表现出各种不同的电特性。例如，分层材料在多层体型结构(multi-layer bulk type)中具有间接带隙，并且在薄层结构中具有直接带隙。
根据本发明的一个实施方案，过渡金属二硫族化合物可以用作二维半导体。例如，过渡金属二硫族化合物可以包括以下至少之一：二硫化钼(MoS2)、二硒化钼(MoSe2)、二碲化钼(MoTe2)、二硫化钨(WS2)、二硒化钨(WSe2)、二碲化钨(WTe2)、二硫化铌(NbS2)、二硒化铌(NbSe2)、二碲化铌(NbTe2)、二硫化钽(TaS2)、二硒化钽(TaSe2)、二碲化钽(TaTe2)、二硫化铪(HfS2)、二硒化铪(HfSe2)、二碲化铪(HfTe2)、二硫化钛(TiS2)、二硒化钛(TiSe2)和二碲化钛(TiTe2)。
根据本发明的一个实施方案，第二层122可以包含以下至少之一：二碲化钼(MoTe2)，二硒化钼(MoSe2)，二硒化钨(WSe2)和二碲化钨(WTe2)。在第二层122被形成为具有堆叠了两层或更多层的二维半导体的结构的情况下，第二层122可具有在1.0eV至1.5eV范围内的能带隙。
根据本发明的实施方案，薄膜晶体管100的沟道区可以形成在半导体层120的第二层122中。也就是说，在图1的薄膜晶体管100中，第二层122是沟道层。在第二层122用作沟道层的情况下，当由二维半导体构成的第二层122被设置成比由氧化物半导体构成的第一层121更靠近栅电极时，第二层122可以更有效地用作沟道层，并且可以被第一层121更有效地保护。然而，本发明不限于此。沟道层可以形成在第一层121中。
第二层122具有在1.0eV到1.5eV范围内的能带隙。具有上述能带隙的第二层122可以有效地用作沟道层。在第二层122的能带隙小于1.0eV的情况下，第二层122可能由于其高的导电性而难以用作半导体层。另一方面，在第二层122的能带隙大于1.5eV的情况下，第二层122的迁移率可能降低。
第二层122可以具有堆叠有多个层的结构，其中每个层由二维半导体构成。例如，如图2所示，可以堆叠多个层以形成第二层122，每个层由具有MX2的组成的二维半导体(以下，称为“二维半导体层”)构成。构成第二层122的二维半导体层可以通过范德华力彼此耦接。
更具体地，第二层122可以具有堆叠有二至十层的结构，其中每个层由二维半导体构成。例如，可以堆叠两个二维半导体层以形成第二层122。可替选地，可以堆叠三个或更多个二维半导体层以形成第二层122。
在堆叠多个二维半导体层的情况下，第二层122的能带隙会减小。更具体地，通过堆叠多个二维半导体层形成的堆叠的能带隙小于单个二维半导体层的能带隙。随着堆叠的二维半导体层的数量增加，第二层122的能带隙减小。因此，是通过堆叠多个二维半导体层而形成的堆叠体的第二层122可以表现出优异的沟道特性。
根据本发明的实施方案，第二层122可以具有例如1.5nm至5nm的厚度。通过堆叠多个二维半导体层而形成的第二层122不容易具有小于1.5nm的厚度。另一方面，由于即使当第二层122的厚度大于5nm时，第二层122的能带隙也不再显著减小，因此考虑到减薄器件的过程和制造器件的成本第二层122的厚度不必超过5nm。然而，本发明不限于此。第二层122的厚度可以超过5nm。
根据本发明的实施方案的包括由氧化物半导体构成的第一层121和由二维半导体构成的第二层122的半导体层120可以具有优异的迁移率、小的厚度以及透明度。根据本发明的实施方案的包括半导体层120的薄膜晶体管100可以表现出优异的电流特性、柔性以及透明度。
另外，根据本发明的实施方案的半导体层120可以形成具有4μm或更小的沟道长度的短沟道。这里，沟道长度可以被定义为源电极130和漏电极140之间的距离。因此，在使用根据本发明的实施方案的半导体层120的情况下，薄膜晶体管100的面积可以减小。因此，薄膜晶体管100可以用于制造超高密度或超高分辨率显示设备。
特别地，根据本发明的实施方案的薄膜晶体管100可以应用于大面积显示设备或高分辨率显示设备，使得显示设备表现出优异的显示特性和灵活性。另外，为了制造柔性显示设备，可以使用表现出柔性的基底101。
根据本发明的一个实施方案，由二维半导体构成的第二层122受由氧化物半导体构成的第一层121的支承和保护。结果，在半导体层120的制造期间或者在显示设备的使用期间，防止了对第二层122的损坏，由此第二层122可以保持二维半导体的固有特性。因此，与单独使用二维半导体形成半导体层的情况相比，可以拓宽选择钝化膜或绝缘膜的材料的范围，并且还可以拓宽选择诸如沉积温度或热处理温度的工艺温度的范围。因此，根据本发明，可以提高工艺可靠性和稳定性。
图3是根据本发明的另一实施方案的薄膜晶体管200的截面图。在下文中，为了避免重复描述，将省略上面已经描述的部件的描述。
与图1所示的薄膜晶体管100相比，图3所示的薄膜晶体管200还包括设置在半导体层120上的蚀刻阻挡层180。蚀刻阻挡层180可以由诸如硅氧化物的绝缘材料制成。蚀刻阻挡层180可以保护半导体层120的沟道区。因此，根据本发明的实施方案的半导体层120可以应用于具有蚀刻阻挡层结构的薄膜晶体管200。
图4是根据本发明的另一实施方案的薄膜晶体管300的截面图。
图4所示的薄膜晶体管300包括：设置在基底101上的缓冲层160；设置在缓冲层160上的半导体层120；以与半导体层120隔离的状态设置成与半导体层120的至少一部分交叠的栅电极110；设置在栅电极110与半导体层120之间的栅极绝缘膜150；设置在栅电极110上的层间绝缘膜170；连接至半导体层120的源电极130；以及以与源电极130分开的状态连接至半导体层120的漏电极140。
虽然未示出，但是可以在基底101与缓冲层160之间或者在缓冲层160上设置光阻挡层(未示出)。光阻挡层保护半导体层120免受光照。
半导体层120包括：第一层121，其包含氧化物半导体；以及第二层122，其在截面图中与第一层121交叠并且包含二维半导体。第二层122被设置成比第一层121更靠近栅电极110。参照图4，半导体层120具有其中第二层122设置在第一层121上的结构。第二层122是包括沟道区的沟道层。
半导体层120的第二层122可以具有堆叠有多个层的结构，其中每个层由二维半导体构成。例如，如图2所示，可以堆叠多个层以形成第二层122，多个层中的每个层由具有MX2的组成的二维半导体(即，二维半导体层)构成。
在半导体层120上设置有栅极绝缘膜150，并且在栅极绝缘膜150上设置有栅电极110。栅电极110通过栅极绝缘膜150与半导体层120隔离。
在栅电极110上设置有层间绝缘膜170。层间绝缘膜170由绝缘材料构成。具体地，层间绝缘膜170可以由有机材料、无机材料或包括有机材料层和无机材料层的堆叠体构成。
在层间绝缘膜170上设置有源电极130和漏电极140。源电极130和漏电极140以彼此间隔开的状态连接至半导体层120。参照图4，源电极130和漏电极140经由穿过层间绝缘膜170形成的接触孔连接至半导体层120。
如图4所示，其中栅电极110设置在半导体层120上方的结构被称为顶部栅极结构。半导体层120、栅电极110、源电极130和漏电极140形成薄膜晶体管300。
图5是根据本发明的另一实施方案的薄膜晶体管400的截面图。与图1所示的薄膜晶体管100相比，图5所示的薄膜晶体管400还包括设置在半导体层120中的第三层123。
更具体地，根据本发明的实施方案的薄膜晶体管400的半导体层120还包括第三层123，其设置在第一层121与第二层122之间并且由二维半导体构成。参照图5，半导体层120包括顺序堆叠的第二层122、第三层123和第一层121。
第三层123用作由氧化物半导体构成的第一层121与由二维半导体构成的第二层122之间的中间层。另外，第三层123用于增加作为支承层的第一层121、与作为沟道层的第二层122之间的结合力。
在由氧化物半导体构成的第一层121和由二维半导体构成的第二层122彼此直接接触的情况下，可能在第一层121与第二层122之间的界面处发生相互作用。结果，第二层122可能被部分地损坏，原子可能在第一层121与第二层122之间移动，或者在第一层121与第二层122之间可能发生化学耦合。在这种情况下，构成第二层122的二维半导体可能被损坏。另外，第二层122的能带隙可能增加，由此会降低作为沟道层的第二层122的功能。特别地，第二层122可能由于第二层122与第一层121的接触而被损坏，因为第一层121与第二层122之间的能带隙差很大。
另外，在第一层121和第二层122彼此直接接触的情况下，在某些严苛的条件下，第一层121和第二层122可能彼此分层，由此半导体层120的可靠性会降低。
第三层123可以设置在第一层121与第二层122之间，以防止第一层121与第二层122之间的直接接触，并且同时使第一层121和第二层122将更稳定地彼此耦合。
例如，第三层123接触第一层121以与第一层121相互作用。结果，第三层123和第一层121可以稳定地彼此耦接(coupled)。此外，由于第三层123以与第二层122相同的方式由二维半导体构成，所以第三层123可以稳定地接合至第二层122。第三层123和第二层122可以通过范德华力相互结合。
同时，即使在构成第三层123的二维半导体的结构由于第三层123与第一层121的接触而部分被损坏的情况下，半导体层120和薄膜晶体管400的驱动特性也不会劣化，因为用作沟道层的第二层122被独立地设置。
根据本发明的另一实施方案，第三层123的能带隙被设计为小于第一层121的能带隙并且大于第二层122的能带隙，使得第三层123设置在第一层121与第二层122之间，以稳定地耦接至第一层121和第二层122。
考虑到第一层121的能带隙和第二层122的能带隙，第三层123可以具有例如1.6eV至2.5eV的能带隙。如前所述，第一层121具有在3.0eV至4.0eV的能带隙，并且第二层122具有在1.0eV至1.5eV的能带隙。
图6是能带隙的图。参照图6，由于第三层123设置在第一层121与第二层122之间，所以防止了第一层121与第二层122之间的能带隙的突变。结果，第一层121、第三层123和第二层122可以稳定地彼此耦接，并且可以防止由于作为支承层的第一层121而导致的对作为沟道层的第二层122的损坏，由此薄膜晶体管400可以表现出优异的驱动特性。
第三层123由二维半导体(即，二维半导体层)制成的层构成。例如，第三层123可以由二维半导体制成的单层构成。即，第三层123可以由单个二维半导体层构成。
单个二维半导体层的能带隙大于通过堆叠多个二维半导体层而形成的堆叠的能带隙。因此，在第三层123由单个二维半导体层构成的情况下，第三层123的能带隙可以等效于(equivalent to)第一层121的能带隙与第二层122的能带隙之间的值。即，在第三层123由单个二维半导体层构成的情况下，第三层123可以具有在1.6eV至2.5eV范围内的能带隙。
第三层123可以具有0.5nm至1.4nm的厚度。不容易形成厚度小于0.5nm的二维半导体层。也不容易形成厚度大于1.4nm的单个二维半导体层。
第三层123可以包括二硫化钼(MoS2)和二硫化钨(WS2)中的任何一种。由二硫化钼(MoS2)构成的单层二维半导体层和由二硫化钨(WS2)构成的单层二维半导体层可以用作第三层123，这是因为上述单层二维半导体层可以具有在1.6eV至2.5eV的范围内的能带隙。
图7是根据本发明的另一实施方案的薄膜晶体管500的截面图。
与图5所示的薄膜晶体管400相比，图7所示的薄膜晶体管500还包括设置在半导体层120上的蚀刻阻挡层180。更具体地，蚀刻阻挡层180设置在半导体层120的第一层121上。蚀刻阻挡层180可以由诸如硅氧化物的绝缘材料制成。蚀刻阻挡层180可以保护半导体层120的沟道区。
图8是根据本发明的另一实施方案的薄膜晶体管600的截面图。
与图4所示的薄膜晶体管300不同，图8所示的薄膜晶体管600还包括设置在半导体层120中的第三层123。更具体地说，图8的薄膜晶体管600还包括第三层123，其设置在半导体层120的第一层121与第二层122之间并且由二维半导体构成。参照图8，半导体层120包括顺序堆叠的第一层121、第三层123和第二层122。
第三层123用作由氧化物半导体构成的第一层121与由二维半导体构成的第二层122之间的中间层。另外，第三层123用于增加作为支承层的第一层121与作为沟道层的第二层122之间的耦接力。
图9是根据本发明的另一实施方案的显示设备700的示意性截面图。
根据本发明的实施方案的显示设备700包括基底101、薄膜晶体管400以及连接至薄膜晶体管400的有机发光装置270。
尽管在图9中示出包括图5的薄膜晶体管400的显示设备700，但是除了图5的薄膜晶体管400之外，在图1、图3、图4、图7和图8中示出的薄膜晶体管100、薄膜晶体管200、薄膜晶体管300、薄膜晶体管500和薄膜晶体管600可以应用于图9的显示设备700。
参照图9，根据本发明的实施方案的显示设备700包括基底101、设置在基底101上的薄膜晶体管400以及连接至薄膜晶体管400的第一电极271。另外，显示设备700包括设置在第一电极271上的有机层272和设置在有机层272上的第二电极273。
具体地，基底101可以由玻璃或塑料制成。对于柔性显示设备，可以使用诸如聚酰亚胺的呈现柔性的透明塑料作为基底101。
在基底101上设置有缓冲层160。缓冲层160可以省略。
在设置在基底101上的缓冲层160上设置有薄膜晶体管400。薄膜晶体管400包括：设置在基底101上的栅电极110；以与栅电极110隔离的状态设置成与栅电极110的至少一部分交叠的半导体层120；设置在栅电极110与半导体层120之间的栅极绝缘膜150；连接至半导体层120的源电极130；以及以与源电极130间隔开的状态连接至半导体层120的漏电极140。
半导体层120包括顺序堆叠的第二层122、第三层123和第一层121。第一层121是由氧化物半导体构成的氧化物半导体层。第一层121用作支承。第二层122包括二维半导体，并且用作沟道层。第二层122可以具有堆叠有二至十层的结构，其中每个层由二维半导体构成。第三层123用作第一层121与第二层122之间的中间层。第三层123可以由二维半导体制成的单层构成。第三层123的能带隙小于第一层121的能带隙并且大于第二层122的能带隙。
在薄膜晶体管400上设置有钝化膜190以保护薄膜晶体管400并使基底101的上部平坦化。钝化膜190可以由诸如丙烯酸类树脂的表现出光敏性的有机绝缘材料构成。然而，本发明不限于此。
在钝化膜190上设置有第一电极271。第一电极271经由穿过钝化膜190形成的接触孔连接至薄膜晶体管400的漏电极140。
在第一电极271和钝化膜190上设置有堤层250以限定像素区或发光区。例如，堤层250可以以矩阵方式设置在像素之间的界面处，使得像素区可以由堤层250限定。
在第一电极271上设置有有机层272。有机层272可以设置在堤层250上。也就是说，有机层272可以不针对每个像素进行分割，而是可以在相邻像素之间连续。
有机层272包括有机发光层。有机层272可以包括单个有机发光层或者沿垂直方向堆叠的两个或更多个有机发光层。有机层272可以发射红光、绿光和蓝光中的任何一种。可替选地，有机层272可以发射白光。
在有机层272上设置有第二电极273。
第一电极271、有机层272和第二电极273被堆叠以形成有机发光装置270。有机发光装置270可以用作显示设备700中的光量调节层。
尽管未示出，但在有机层272发射白光的情况下，每个像素可以包括用于针对每个波长过滤从有机层272发射的白光的滤色器。滤色器形成在光移动路径上。在从有机层272发射的光向设置在有机层272下方的基底101移动的所谓的底部发光型结构中，滤色器设置在有机层272下方。在从有机层272发射的光向设置在有机层272上方的第二电极273移动的所谓的顶部发光型结构中，滤色器设置在有机层272上方。
图10是根据本发明的另一实施方案的显示设备800的示意性截面图。
参照图10，根据本发明的实施方案的显示设备800包括基底101、设置在基底101上的薄膜晶体管400以及连接至薄膜晶体管400的第一电极381。另外，显示设备800包括设置在第一电极381上的液晶层382以及设置在液晶层382上的第二电极383。
液晶层382用作光量调节层。如上所述，图10所示的显示设备800是包括液晶层382的液晶显示设备。
具体地，图10的显示设备800包括基底101、薄膜晶体管400、钝化膜190、第一电极381、液晶层382、第二电极383、阻挡层320、滤色器341和342、光阻挡单元350和对基底102。
基底101可以由玻璃或塑料制成。
在基底101上设置有薄膜晶体管400。
参照图10，在基底101上设置有缓冲层160，在缓冲层160上设置有栅电极110，在栅电极110上设置有栅极绝缘膜150，在栅极绝缘膜150上设置有半导体层120，在半导体层120上设置有源电极130和漏电极140，以及在源电极130和漏电极140上设置有钝化膜190。
图10示出了其中栅电极110设置在半导体层120下方的具有底部栅极结构的薄膜晶体管400。然而，本发明不限于此。可替选地，可以使用其中栅电极110设置在半导体层120上方的具有顶部栅极结构的薄膜晶体管。另外，除了图5的薄膜晶体管400之外，在图1、图3、图4、图7和图8中示出的薄膜晶体管100、薄膜晶体管200、薄膜晶体管300、薄膜晶体管500和薄膜晶体管600可以应用于图10的显示设备800。
在薄膜晶体管400上设置钝化膜190以使基底101的上部平坦化。钝化膜190可以由诸如丙烯酸类树脂的呈现光敏性的有机绝缘材料构成。然而，本发明不限于此。
在钝化膜190上设置有第一电极381。第一电极381经由穿过钝化膜190形成的接触孔CH连接至薄膜晶体管400的漏电极140。
对基底102被设置成与基底101相对。
在对基底102上设置有光阻挡单元350。光阻挡单元350中具有多个开口。开口被设置成与作为像素电极的第一电极381对应。光阻挡单元350阻挡光通过除开口之外的其余部分透射。光阻挡单元350不是必需的，因此可以省略。
在对基底102上设置有滤色器341和342，并且滤色器341和342选择性地阻挡从背光单元(未示出)入射的光的波长。具体地，滤色器341和342可以设置在由光阻挡单元350限定的开口中。
每个滤色器341和342可以表示红色、绿色和蓝色中的任何一个。每个滤色器341和342可以表示红色、绿色或蓝色以外的颜色。
可以在滤色器341和342以及光阻挡单元350上设置阻挡层320。可以省略阻挡层320。
在阻挡层320上设置有第二电极383。例如，第二电极383可以设置在对基底102的前面。第二电极383可以由诸如ITO或IZO的透明导电材料构成。
第一电极381和第二电极383设置成彼此相对，并且液晶层382设置在第一电极381与第二电极383之间。第二电极383与第一电极381一起向液晶层382施加电场。
假定基底101和对基底102的在基底101与对基底102之间彼此面对的表面被限定为基底101和对基底102的上表面，基底101和对基底102的与基底101和对基底102的上表面相反的表面被限定为基底101和对基底102的下表面，偏振板可以设置在基底101和对基底102的每个下表面上。
在下文中，将参考实施例、比较例和实验例更详细地描述本发明。图11至图16是示出根据比较例和实施例的薄膜晶体管的阈值电压Vth的测量结果的视图。
[实施例1]
在由玻璃制成的基底101上形成由Mo和Ti的合金构成的厚度为100nm的栅电极110，在栅电极110上形成由硅氧化物制成的栅极绝缘膜150，并且在栅极绝缘膜150上形成半导体层120。具体地，在栅电极110上形成具有双层结构并且由二碲化钼(MoTe2)构成的二维半导体层的第二层122，在第二层122上形成具有单层结构并且由二硫化钼(MoS2)构成的二维半导体层的第三层123，以及在第三层123上形成作为包含比例为1∶1.5∶1的铟(In)、镓(Ga)和锌(Zn)且厚度为30nm的氧化物半导体层的第一层121，从而形成半导体层120。随后，利用Mo和Ti的合金形成厚度为100nm的源电极130和厚度为100nm的漏电极140。作为如上所述制造的结果的具有图5所示结构的薄膜晶体管，被称为实施例1。
[比较例1]
除了形成由具有双层结构的且由二碲化钼(MoTe2)构成的二维半导体的仅第二层122构成的半导体层之外，以与实施例1中相同的方式制造薄膜晶体管。如上所述制造的薄膜晶体管被称为比较例1。
[阈值电压的测量]
测量根据实施例1和比较例1的薄膜晶体管的阈值电压Vth。为了测量阈值电压Vth，在施加在-20V到+20V范围内的栅极电压Vgs的同时测量漏电流Ids。跨源电极130和漏电极140施加10V的电压和0.1V的电压。图11和图12示出了根据比较例1和实施例1的薄膜晶体管的阈值电压Vth的测量结果。
在图11中，A1表示当跨源电极130和漏电极140施加10V的电压时，根据比较例1的薄膜晶体管的阈值电压Vth的测量结果，以及B1表示当跨源电极130和漏电极140施加0.1V的电压时，根据比较例1的薄膜晶体管的阈值电压Vth的测量结果。参照图11，可以看出，阈值电压的变化ΔVth为约2.87V，并且阈值电压Vth的区域中的漏电流Ids的曲线的斜率不陡峭，从而根据比较例1的薄膜晶体管的驱动特性不好。
在图12中，A2表示当跨源电极130和漏电极140施加10V的电压时，根据实施例1的薄膜晶体管的阈值电压Vth的测量结果，以及B2表示当跨源电极130和漏电极140施加0.1V的电压时，根据实施例1的薄膜晶体管的阈值电压Vth的测量结果。参照图12，可以看出，阈值电压的变化ΔVth是非常小的0.12V，并且阈值电压Vth的区域中的漏电流Ids的曲线的斜率非常陡峭，由此根据实施例1的薄膜晶体管的驱动特性优异。
[实施例2和实施例3以及比较例2和比较例3]
在根据实施例1和比较例1制造的每个薄膜晶体管上形成由SiO2制成的钝化层。具体地，利用He/N2O/SiH4气体通过等离子体沉积形成由SiO2制成的钝化层。此时，为了在根据实施例1或比较例1的薄膜晶体管上形成钝化层，在每单位面积施加如下述表1所示的能量(kW/m2)和压力的条件下进行等离子体沉积，由此制造根据实施例2和3以及比较例2和3的薄膜晶体管。由SiO2制成的钝化层可以用作保护层、栅极绝缘膜或层间绝缘膜。
【表1】
Figure BDA0001725917530000191
Figure BDA0001725917530000201
随后，测量根据实施例2和实施例3以及比较例2和比较例3的薄膜晶体管的阈值电压Vth。为了测量阈值电压Vth，在施加在-20V到+20V范围内的栅极电压Vgs的同时测量漏电流Ids。跨源电极130和漏电极140施加10V的电压和0.1V的电压。图13示出了根据比较例2的薄膜晶体管的阈值电压Vth的测量结果，图14示出了根据实施例2的薄膜晶体管的阈值电压Vth的测量结果，图15示出了根据比较例3的薄膜晶体管的阈值电压Vth的测量结果，以及图16示出了根据实施例3的薄膜晶体管的阈值电压Vth的测量结果。
在图13中，A3表示当跨源电极130和漏电极140施加10V的电压时，根据比较例2的薄膜晶体管的阈值电压Vth的测量结果，以及B3表示当跨源电极130和漏电极140施加0.1V的电压时，根据比较例2的薄膜晶体管的阈值电压Vth的测量结果。参照图13，可以看出，阈值电压的变化ΔVth是-4.55V，这表示阈值电压的分布很大，并且阈值电压Vth的区域中的漏电流Ids的曲线的斜率是平缓的，由此根据比较例2的薄膜晶体管的驱动特性不好。
另外，与根据比较例1的薄膜晶体管的阈值电压Vth的测量结果(参见图11)相比，可以看出，在根据比较例2的薄膜晶体管中的阈值电压的分布增加。基于该结果，可以看出，在形成钝化层的过程中，薄膜晶体管的驱动特性大大降低。
在图14中，A4表示当跨源电极130和漏电极140施加10V的电压时，根据实施例2的薄膜晶体管的阈值电压Vth的测量结果，以及B4表示当跨源电极130和漏电极140施加0.1V的电压时，根据实施例2的薄膜晶体管的阈值电压Vth的测量结果。参照图14，可以看出，阈值电压的变化ΔVth是非常小的0.29V，并且阈值电压Vth的区域中的漏电流Ids的曲线的斜率非常陡峭，由此根据实施例2的薄膜晶体管的驱动特性优异。
另外，与根据实施例1的薄膜晶体管的阈值电压Vth的测量结果(参见图12)相比，可以看出，根据实施例2的薄膜晶体管的驱动特性没有大大降低。基于该结果，可以看出，在第三层123设置在由二维半导体制成的第二层122上，以及由氧化物半导体制成的第一层121形成在第三层123上的情况下，即使通过等离子体处理在半导体层120上形成钝化层，根据实施例2的薄膜晶体管的驱动特性也不会大大降低。
在图15中，A5表示当跨源电极130和漏电极140施加10V的电压时，根据比较例3的薄膜晶体管的阈值电压Vth的测量结果，以及B5表示当跨源电极130和漏电极140施加0.1V的电压时，根据比较例3的薄膜晶体管的阈值电压Vth的测量结果。参照图15，可以看出，阈值电压的变化ΔVth为-10.68V，其表示阈值电压的分布大，由此难以使用根据比较例3的薄膜晶体管作为开关元件。
另外，与根据比较例1的薄膜晶体管的阈值电压Vth的测量结果(参见图11)相比，根据比较例3的薄膜晶体管的驱动特性严重劣化。因此，可以看出，在形成钝化层的过程中，薄膜晶体管的可靠性大大降低。
在图16中，A6表示当跨源电极130和漏电极140施加10V的电压时，根据实施例3的薄膜晶体管的阈值电压Vth的测量结果，以及B6表示当跨源电极130和漏电极140施加0.1V的电压时，根据实施例3的薄膜晶体管的阈值电压Vth的测量结果。参照图16，可以看出，阈值电压的变化ΔVth是非常小的-1.59V，并且阈值电压Vth的区域中的漏电流Ids的曲线的斜率非常陡峭，由此根据实施例3的薄膜晶体管的驱动特性优异。
另外，与根据实施例1的薄膜晶体管的阈值电压Vth的测量结果(参见图12)相比，可以看出，根据实施例3的薄膜晶体管的驱动特性没有大大降低。基于该结果，可以看出，即使当通过等离子体工艺在半导体层120上形成钝化层时，根据本发明的实施方案的薄膜晶体管的可靠性也不会降低。
根据以上描述明显的是，根据本发明的实施方案的薄膜晶体管包括通过堆叠氧化物半导体和二维半导体形成的半导体层。因此，薄膜晶体管是薄的、并且优选地是柔性的，并且表现出优异的电特性。根据本发明的实施方案，由于氧化物半导体支承二维半导体，所以薄膜晶体管表现出优异的可靠性。此外，防止了由于制造工艺条件引起的电特性的劣化。
根据本发明的另一实施方案的薄膜晶体管是薄且柔性的，由此该薄膜晶体管可应用于薄膜显示设备和柔性显示设备。
除了如上所述的本发明的效果之外，本领域技术人员根据本发明的以上描述将清楚地理解本发明的另外的优点和特征。
对于本领域技术人员来说明显的是，上述本发明不受上述实施方案和附图的限制，并且可以在不脱离本发明的精神或范围的情况下对本发明进行各种替换、修改和变化。因此，本发明的范围由所附权利要求限定，并且意图是从权利要求的含义、范围和等同概念导出的所有变化或修改都落入本发明的范围内。

Claims (20)

1.一种薄膜晶体管，包括：
设置在基底上的栅电极；
半导体层，所述半导体层以与所述栅电极隔离的状态设置成与所述栅电极的至少一部分交叠；
设置在所述栅电极与所述半导体层之间的栅极绝缘膜；
连接至所述半导体层的源电极；以及
漏电极，所述漏电极以与所述源电极分开的状态连接至所述半导体层，其中，
所述半导体层包括：
包含氧化物半导体的第一层；以及
设置成在截面图中与所述第一层交叠的第二层，所述第二层包含二维半导体，以及其中，
所述第二层设置在所述第一层和所述栅极绝缘膜之间，
所述第二层接触所述源电极和所述漏电极二者，以及所述第二层被所述第一层支承和保护，
所述第一层的能带隙大于所述第二层的能带隙，并且其中所述第一层具有3.0eV或更大的能带隙；以及
其中所述第二层是沟道层，所述第二层具有在1.0eV至1.5eV的范围内的能带隙。
2.根据权利要求1所述的薄膜晶体管，其中所述栅电极设置成比所述半导体层更靠近所述基底。
3.根据权利要求1所述的薄膜晶体管，其中所述半导体层设置成比所述栅电极更靠近所述基底。
4.根据权利要求1所述的薄膜晶体管，其中所述第二层设置成比所述第一层更靠近所述栅电极。
5.根据权利要求1所述的薄膜晶体管，其中，
所述第一层包含镓(Ga)和除镓以外的至少一种金属元素，以及
基于原子数，镓的含量是除镓以外的所述至少一种金属元素中的每一种的含量的1.5倍或更多。
6.根据权利要求1所述的薄膜晶体管，其中所述二维半导体包含以下至少之一：过渡金属二硫族化合物、CdTe、GaS、GaSe、GaS1-xSex、CdI2、PbI2、K2Al4(Si6Al2O28)(OH，F)4和Mg6(Si8O28)(OH)4。
7.根据权利要求6所述的薄膜晶体管，其中所述过渡金属二硫族化合物包括以下至少之一：二硫化钼(MoS2)、二硒化钼(MoSe2)、二碲化钼(MoTe2)、二硫化钨(WS2)、二硒化钨(WSe2)、二碲化钨(WTe2)、二硫化铌(NbS2)、二硒化铌(NbSe2)、二碲化铌(NbTe2)、二硫化钽(TaS2)、二硒化钽(TaSe2)、二碲化钽(TaTe2)、二硫化铪(HfS2)、二硒化铪(HfSe2)、二碲化铪(HfTe2)、二硫化钛(TiS2)、二硒化钛(TiSe2)和二碲化钛(TiTe2)。
8.根据权利要求1所述的薄膜晶体管，其中所述第二层具有堆叠有多个层的结构，所述多个层中的每个层由所述二维半导体构成。
9.根据权利要求1所述的薄膜晶体管，其中所述第二层具有在1.5nm至5nm的范围内的厚度。
10.根据权利要求1所述的薄膜晶体管，其中，所述半导体层还包括设置在所述第一层与所述第二层之间的第三层，所述第三层由二维半导体构成，所述第三层中的二维半导体与所述第二层中的二维半导体相同或者不同。
11.根据权利要求10所述的薄膜晶体管，其中所述第三层的能带隙小于所述第一层的能带隙而大于所述第二层的能带隙。
12.根据权利要求10所述的薄膜晶体管，其中所述第三层具有在1.6eV至2.5eV的范围内的能带隙。
13.根据权利要求10所述的薄膜晶体管，其中所述第三层由所述二维半导体制成的单层构成。
14.根据权利要求10所述的薄膜晶体管，其中所述第三层具有在0.5nm至1.4nm的范围内的厚度。
15.根据权利要求10所述的薄膜晶体管，其中所述第三层包含二硫化钼(MoS2)和二硫化钨(WS2)中的任一种。
16.根据权利要求1所述的薄膜晶体管，其中所述第一层的厚度为10 至50nm。
17.一种显示设备，包括：
基底；
设置在所述基底上的薄膜晶体管；以及
连接至所述薄膜晶体管的第一电极，其中，
所述薄膜晶体管包括：
设置在所述基底上的栅电极；
半导体层，所述半导体层以与所述栅电极隔离的状态设置成与所述栅电极的至少一部分交叠；
设置在所述栅电极与所述半导体层之间的栅极绝缘膜；
连接至所述半导体层的源电极；以及
漏电极，所述漏电极以与所述源电极分开的状态连接至所述半导体层，其中，
所述半导体层包括：
包含氧化物半导体的第一层；以及
设置成在截面图中与所述第一层交叠的第二层，所述第二层包含二维半导体，以及其中，
所述第二层设置在所述第一层和所述栅极绝缘膜之间，
所述第二层接触所述源电极和所述漏电极二者，以及所述第二层被所述第一层支承和保护，
所述第一层的能带隙大于所述第二层的能带隙，并且其中所述第一层具有3.0eV或更大的能带隙；以及
所述第二层是沟道层，并且所述第二层具有在1.0eV到1.5eV范围内的能带隙。
18.根据权利要求17所述的显示设备，其中所述半导体层还包括设置在所述第一层与所述第二层之间的第三层，所述第三层由二维半导体构成。
19.一种显示设备，其包括根据权利要求1-16中任一项所述的薄膜晶体管。
20.根据权利要求19所述的显示设备，其中所述显示设备为柔性显示设备。
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