KR20080114357A - 박막 트랜지스터 - Google Patents
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Abstract
박막 트랜지스터에 관해 개시되어 있다. 개시된 본 발명의 박막 트랜지스터는 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층, 및 상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극을 포함하되, 상기 채널층은 전이 금속이 도핑된 IZO(Indium Zinc Oxide)를 포함하는 것을 특징으로 한다.
Description
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5는 본 발명의 제1 실시예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예와의 비교를 위한 비교예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 110' : 반도체 물질층
110, 210 : 채널층 120, 220 : 소오스/드레인 전극층
120a, 220a : 소오스 전극 120b, 220b : 드레인 전극
130, 230 : 게이트 절연층 140, 240 : 게이트 전극
150, 250 : 보호층
1. 발명의 분야
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 박막 트랜지스터에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 이동도(mobility) 또는 누설전류 등은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 물질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 액정표시장치의 경우, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘층이다. 박막 트랜지스터의 채널층이 비정질 실리콘층일 때, 전하 이동도는 0.5㎠/Vs 내외로 매우 낮기 때문에, 액정표시장치의 동작 속도를 증가시키기 어렵다.
이에, 비정질 실리콘층보다 이동도가 높은 산화물 반도체 물질층, 예컨대 ZnO 계열(based) 물질층을 박막 트랜지스터의 채널층으로 사용하기 위한 연구가 진행되고 있다. ZnO 계열의 물질층의 이동도는 비정질 실리콘층의 이동도의 수십 배 이상일 수 있기 때문에, ZnO 계열의 물질층을 채널층으로 사용한 박막 트랜지스터는 차세대 표시장치의 구동 소자로서 기대를 모으고 있다.
본 발명이 이루고자 하는 기술적 과제는, 비정질 실리콘보다 높은 이동도를 갖는 물질로 형성된 채널층을 갖는 박막 트랜지스터를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층; 및 상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극;을 포함하되, 상기 채널층은 전이 금속이 도핑된 IZO를 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 채널층은 a(In2O3)·b(ZnO)(여기서, a, b는 각각 a＞0, b＞0의 조건을 만족시키는 실수) 물질로 형성된 것일 수 있다.
상기 채널층은 a(In2O3)·b(ZnO)(여기서, a, b는 각각 0＜a≤1, b≥1의 조건을 만족시키는 실수) 물질로 형성된 것일 수 있다.
상기 전이 금속은 9∼11족 원소 중 적어도 어느 하나일 수 있다.
상기 전이 금속은 Ni 또는 Cu일 수 있다.
상기 전이 금속의 도핑 농도는 103∼1022 atom/cm3 일 수 있다.
상기 게이트 전극은 상기 채널층 위에 형성될 수 있다.
상기 게이트 전극은 상기 채널층 하부에 형성될 수 있다.
이러한 본 발명을 이용하면, 전하 이동도가 높은 채널층을 포함하는 박막 트랜지스터를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제1 박막 트랜지스터)를 보여준다. 본 발명의 제1 박막 트랜지스터는 게이트 전극(140)이 채널층(110) 위에 형성되는 탑(Top) 게이트 구조이다.
도 1을 참조하면, 기판(100) 상에 채널층(110)이 형성되어 있다. 기판(100)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 기판(110) 상에 소오스 전극(120a) 및 드레인 전극(120b)이 채널층(110)의 양단에 각각 접촉되도록 형성되어 있다. 소오스 전극(120a) 및 드레인 전극(120b)은 단일 금속층 또는 다중 금속층일 수 있다. 기판(100) 상에 채널층(110), 소오스 전극(120a) 및 드레인 전극(120b)을 덮는 게이트 절연층(130)이 형성되어 있다. 게이트 절연층(130) 상에 게이트 전극(140)이 형성되어 있다. 게이트 전극(140)은 채널층(110) 위에 위치한다. 게이트 전극(140)은 소오스 전극(120a)과 동일한 금속일 수 있으나, 다른 금속일 수도 있다. 게이트 절연층(130) 상에 게이트 전극(140)을 덮는 보호층(150)이 형성되어 있다. 게이트 절연층(130) 및 보호층(150)은 실리콘 산화물층 또는 실리콘 질화물층일 수 있다.
한편, 채널층(110), 소오스 전극(120a), 드레인 전극(120b), 게이트 절연층(130) 및 게이트 전극(140)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 50∼300nm 및 100∼300nm 정도일 수 있다.
채널층(110)은 전이 금속이 도핑된 IZO(Indium Zinc Oxide)층이다. 상기 IZO층은 a(In2O3)·b(ZnO)층일 수 있다. 여기서, a 및 b는 각각 a＞0 및 b＞0의 조건을 만족시키는 실수일 수 있지만, 0＜a≤1 및 b≥1의 조건을 만족시키는 실수인 것이 바람직하다. 상기 전이 금속은 9∼11족 원소(Co, Rh, Ir, Mt, Ni, Pd, Pt, Ds, Cu, Ag, Au, Rg) 중 적어도 어느 하나일 수 있다. 예컨대, 상기 전이 금속은 Ni 또는 Cu일 수 있다. 상기 전이 금속의 도핑 농도는 103∼1022 atom/cm3 인 것이 바람직하다.
도 2은 본 발명의 제2 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제2 박막 트랜지스터)를 보여준다. 본 발명의 제2 박막 트랜지스터는 게이트 전극(240)이 채널층(210) 아래에 형성되는 바텀(Bottom) 게이트 구조이다.
도 2를 참조하면, 기판(200) 상에 게이트 전극(240)이 형성되어 있고, 기판(200) 상에 게이트 전극(240)을 덮는 게이트 절연층(230)이 형성되어 있다. 게이트 전극(210) 위쪽의 게이트 절연층(230) 상에 채널층(210)이 형성되어 있다. 채널층(210)은 전이 금속이 도핑된 IZO층일 수 있다. 채널층(210)의 X축 방향 폭은 게 이트 전극(240)의 X축 방향 폭보다 클 수 있다. 게이트 절연층(230) 상에 소오스 전극(220a) 및 드레인 전극(220b)이 채널층(210)의 양단에 각각 접촉되도록 형성되어 있다. 게이트 절연층(230) 상에 채널층(210), 소오스 전극(220a) 및 드레인 전극(220b)을 덮는 보호층(250)이 형성되어 있다. 도 2의 기판(200), 채널층(210), 소오스 전극(220a), 드레인 전극(220b), 게이트 절연층(230), 게이트 전극(240), 보호층(250) 각각의 재질 및 두께는 도 1의 기판(100), 채널층(110), 소오스 전극(120a), 드레인 전극(120b), 게이트 절연층(130), 게이트 전극(140), 보호층(150) 각각의 그것들과 동일할 수 있다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제1 방법)을 보여준다. 도 1과 도 3a 내지 도 3f에서 동일한 도면번호는 동일한 구성요소를 나타낸다.
도 3a를 참조하면, 기판(100) 상에 채널용 반도체 물질층(110')을 형성한다. 반도체 물질층(110')은 전이 금속이 도핑된 IZO층일 수 있다. 상기 전이 금속은 9∼11족 원소 중 적어도 어느 하나일 수 있다. 상기 전이 금속의 도핑 농도는 103∼1022 atom/cm3 인 것이 바람직하다. 반도체 물질층(110')은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 형성할 수 있다. 반도체 물질층(110')의 형성에 한 개 이상의 타겟이 사용될 수 있고, 상기 전이 금속은 상기 타겟에 포함되어 있을 수 있다. 예컨대, 상기 한 개 이상의 타겟은 In2O3 및 Ga2O3 중 적어도 하나와 상기 전이 금속을 포함할 수 있다. 만약 상기 타겟이 상기 전이 금속을 포함하지 않는다면, 기판(100) 상에 미도핑 IZO층이 형성되는데, 이 경우, 상기 미도핑 IZO층에 상기 전이 금속 이온을 주입(implantation)함으로써, 반도체 물질층(110')을 형성할 수 있다. 그러므로 반도체 물질층(110')은 상기 전이 금속이 도핑된 a(In2O3)·b(ZnO)층일 수 있다. 여기서, a 및 b는 각각 a＞0 및 b＞0의 조건을 만족시키는 실수일 수 있지만, 0＜a≤1 및 b≥1의 조건을 만족시키는 실수인 것이 바람직하다.
도 3b를 참조하면, 반도체 물질층(110')을 패터닝하여 채널층(110)을 형성한다.
도 3c를 참조하면, 기판(100) 상에 채널층(110)을 덮는 소오스/드레인 전극층(120)을 형성한다. 소오스/드레인 전극층(120)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다.
도 3d를 참조하면, 소오스/드레인 전극층(120)을 소정의 방법, 예컨대 건식 식각 방법으로 패터닝하여 채널층(110)의 상부면 일부를 노출시키고 채널층(110) 양단에 각각 접촉된 소오스 전극(120a) 및 드레인 전극(120b)을 형성한다.
도 3e를 참조하면, 기판(100) 상에 채널층(110)의 상기 노출된 부분과 소오스 전극(120a) 및 드레인 전극(120b)을 덮는 게이트 절연층(130)을 형성한다. 게이트 절연층(130)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 계속해서, 게이트 절연층(130) 상에 게이트 전극(140)을 형성한다. 게이트 전극(140)은 채널층(110) 위에 위치하도록 형성한다. 게이트 전극(140)은 소오스/드레인 전극 층(120)과 동일한 금속 또는 다른 금속으로 형성할 수 있다.
도 3f를 참조하면, 게이트 절연층(130) 상에 게이트 전극(140)을 덮도록 보호층(150)을 형성한다. 보호층(150)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 이와 같은 방법으로 형성된 박막 트랜지스터는 소정 온도에서 어닐링(annealing) 될 수 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제2 방법)을 보여준다. 본 발명의 제2 방법은 바텀 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 2와 도 4a 내지 도 4d에서 동일한 도면 번호는 동일한 구성요소를 나타낸다.
도 4a를 참조하면, 기판(200) 상에 게이트 전극(240)을 형성하고, 기판(200) 상에 게이트 전극(240)을 덮는 게이트 절연층(230)을 형성한다.
도 4b를 참조하면, 게이트 절연층(230) 상에 채널층(210)을 형성한다. 이때, 채널층(210)은 게이트 전극(240) 위에 위치하도록 형성한다. 여기서 채널층(210)은 도 3a 및 도 3b를 참조하여 설명한 채널층(110)의 형성방법과 동일한 방법으로 형성할 수 있고, 도 2의 채널층(210)과 등가일 수 있다.
도 4c를 참조하면, 게이트 절연층(230) 상에 채널층(210)의 양단에 각각 접촉하고 채널층(210)의 상부면 일부를 노출시키는 소오스 전극(220a) 및 드레인 전극(220b)을 형성한다.
도 4d를 참조하면, 기판(200) 상에 채널층(210)의 상기 노출된 부분과, 소오스 전극(220a) 및 드레인 전극(220b)을 덮는 보호층(250)을 형성한다.
도 5는 본 발명의 제2 실시예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여준다. 도 5는 Ni가 도핑된 IZO층을 채널층(110)으로 사용한 박막 트랜지스터에 대한 결과이다. 이때, 채널층(110)에서 Zn, In 및 Ni의 함유량 비(ratio)는 Zn : In : Ni = 1 : 1.0121 : 0.0079(atomic ratio) 정도이다.
도 6은 본 발명의 실시예와의 비교를 위한 비교예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여준다. 도 6은 미도핑 IZO층을 채널층으로 사용한 박막 트랜지스터에 대한 결과이다. 상기 비교예에 따라 제조한 박막 트랜지스터에서, 채널층의 재질을 제외한 나머지 구성은 도 2의 그것과 동일하다.
도 5 및 도 6을 참조하면, 본 발명에 따른 박막 트랜지스터는 10.1V 정도의 높은 Vd에서도 우수한 스위칭 특성을 나타내는 반면, 상기 비교예에 따른 박막 트랜지스터는 0.1V 정도의 낮은 Vd에서도 스위칭 특성이 나타나지 않는 것을 알 수 있다. 이와 같은 결과는 본 발명의 박막 트랜지스터의 채널층(110)에 도핑된 상기 전이 금속이 채널층(110)의 전기 전도도를 적절히 조절해주기 때문이다. 보다 구체적으로 설명하면, 상기 비교예에 따른 박막 트랜지스터의 채널층은 4개의 원자가전가를 갖는 In을 포함하고, 상기 전이 금속을 포함하지 않는다. 이러한 비교예의 채널층은 과도하게 큰 전기 전도도를 가져 관심 게이트 전압 범위에서 스위칭 특성을 나타내지 않는다. 반면, 본 발명에 따른 박막 트랜지스터의 채널층(110)은 4개 미 만의 원자가전자를 갖는 상기 전이 금속을 포함하기 때문에, 스위칭을 위한 적절한 전기 전도도를 가질 수 있다. 또한 비교예의 채널층, 즉, 미도핑 IZO층은 빛에 매우 민감히 반응하기 때문에 표시장치의 채널층으로 적용하기 부적합하지만, 상기 전이 금속이 도핑된 채널층(110)은 빛에 안정적이기 때문에 표시장치의 채널층으로 적용하기에 적합하다.
아울러, 도 5의 결과로부터, 본 발명에 따른 박막 트랜지스터의 온(ON) 전류와 오프(OFF) 전류의 비(ON/OFF current ratio)는 106 정도로 높은 것을 알 수 있다. 또한 본 발명의 박막 트랜지스터는 30㎠/Vs 정도의 높은 이동도를 갖는다. 그러므로 본 발명의 박막 트랜지스터는 우수한 스위칭 특성을 나타낼 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 박막 트랜지스터의 구성 요소 및 구조는 각각 다양화되고 변형될 수 있음을 알 수 있을 것이다. 또한 박막 트랜지스터는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리 소자 및 논리 소자 분야 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 박막 트랜지스터의 채널층으로 전이 금속이 도핑된 IZO층을 사용한다. 이러한 본 발명을 이용하면, 스위칭 특성이 우수하고, 동작 속도가 빠른 박막 트랜지스터를 구현할 수 있다.
Claims (8)
- 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층; 및상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극;을 포함하되,상기 채널층은 전이 금속이 도핑된 IZO(Indium Zinc Oxide : InZnO)를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 채널층은 a(In2O3)·b(ZnO)(여기서, a, b는 각각 a＞0, b＞0의 조건을 만족시키는 실수) 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 채널층은 a(In2O3)·b(ZnO)(여기서, a, b는 각각 0＜a≤1, b≥1의 조건을 만족시키는 실수) 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 내지 3 항 중 어느 한 항에 있어서, 상기 전이 금속은 9∼11족 원소 중 적어도 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 전이 금속은 Ni 또는 Cu인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전이 금속의 도핑 농도는 103∼1022 atom/cm3 인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층 위에 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층 하부에 형성된 것을 특징으로 하는 박막 트랜지스터.
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