KR20090119666A - 반도체소자 및 그 제조방법 - Google Patents

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KR20090119666A
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Abstract

박막트랜지스터를 포함하는 반도체소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자는 자기 정렬(self-align) 탑(top) 게이트 구조를 갖는 산화물 박막트랜지스터를 포함할 수 있다. 상기 산화물 박막트랜지스터는, 제1소오스영역, 제1드레인영역 및 그들 사이의 제1채널영역을 갖는 제1산화물반도체층, 및 상기 제1채널영역 상에 순차 적층된 제1게이트절연층과 제1게이트전극을 포함할 수 있다. 상기 제1산화물반도체층 아래에 바텀게이트전극이 더 구비될 수 있고, 상기 제1산화물반도체층은 다층 구조를 가질 수 있다.

Description

반도체소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 개시는 반도체소자에 관한 것으로, 보다 상세하게는 박막트랜지스터를 포함하는 반도체소자 및 그 제조방법에 관한 것이다.
박막트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자 및 구동 소자로 사용된다. 박막트랜지스터의 성능은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 물질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 대부분의 평판표시장치는 비정질실리콘으로 이루어진 채널층을 갖는 박막트랜지스터(이하, 비정질실리콘 박막트랜지스터) 또는 다결정실리콘층으로 이루어진 채널층으로 갖는 박막트랜지스터(이하, 다결정실리콘 박막트랜지스터)를 사용한다.
비정질실리콘 박막트랜지스터의 경우, 전하 이동도가 0.5㎠/Vs 내외로 매우 낮기 때문에, 평판표시장치의 동작 속도를 높이는데 어려움이 있다. 또한 비정질실리콘 박막트랜지스터는 주로 바텀(bottom) 게이트 구조를 갖는데, 이러한 구조에서 몇몇 문제가 발생할 수 있다. 보다 구체적으로 설명하면, 상기 바텀 게이트 구조의 경우, 소오스 및 드레인이 게이트와 일정 부분 오버랩(overlap)되어야 하는데, 이로 인해 기생 커패시턴스(parasitic capacitance)가 증가하여 동작 속도가 느려질 수 있다. 또한 상기 오버랩되는 부분을 확보해야 하므로, 소자의 스케일 다운(scale down)이 어려울 수 있다.
한편, 다결정실리콘 박막트랜지스터의 경우, 결정화 공정, 불순물 주입 공정 및 활성화 공정 등이 요구되기 때문에 비정질실리콘 박막트랜지스터에 비해 제조 공정이 복잡하고 제조 단가가 높다. 또한 다결정실리콘층의 결정립 크기는 불균일하기 때문에, 다결정실리콘층을 대면적 표시장치의 채널층으로 적용할 경우, 화면 품위가 떨어지는 문제가 발생한다. 따라서 다결정실리콘 박막트랜지스터는 소형 표시장치에 제한적으로 적용되고 있다.
본 발명의 일 측면(aspect)은 산화물반도체층을 채널층으로 갖는 박막트랜지스터 및 그를 포함하는 반도체소자를 제공한다.
본 발명의 다른 측면은 상기 박막트랜지스터 및 반도체소자의 제조방법을 제공한다.
본 발명의 일 실시예는 기판 상에 형성되고, 제1소오스영역, 제1드레인영역 및 그들 사이의 제1채널영역을 갖는 제1산화물반도체층; 및 상기 제1채널영역 상에 순차 적층된 제1게이트절연층과 제1게이트전극을 포함하는 제1적층구조물;을 구비한 제1박막트랜지스터를 포함하는 반도체소자를 제공한다.
상기 제1소오스영역 및 상기 제1드레인영역은 플라즈마 처리된 영역일 수 있다.
상기 제1소오스영역 및 상기 제1드레인영역은 각각 전기전도도가 다른 두 영역을 포함하고, 상기 두 영역 중 전기전도도가 낮은 영역은 상기 제1채널영역과 인접하게 배치될 수 있다.
상기 제1적층구조물 양측벽에 제1절연스페이서가 더 구비될 수 있고, 상기 전기전도도가 낮은 영역은 상기 제1절연스페이서 아래에 구비될 수 있다.
상기 제1채널영역 아래에 바텀게이트전극이 더 구비될 수 있다.
상기 제1산화물반도체층은 순차 적층된 제1 및 제2층을 구비한 이중층 구조 또는 3층 이상의 다층 구조를 가질 수 있다.
상기 제1층은 ZnO 계열의 산화물을 포함할 수 있다.
상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나, 상기 제1층보다 전기전도도가 큰 산화물을 포함할 수 있다.
상기 반도체소자는 제2박막트랜지스터를 더 포함할 수 있다.
상기 제2박막트랜지스터는 제2소오스영역, 제2드레인영역 및 그들 사이의 제2채널영역을 갖는 제2산화물반도체층; 및 상기 제2채널영역 상에 순차 적층된 제2게이트절연층과 제2게이트전극을 포함하는 제2적층구조물;을 포함할 수 있다.
상기 제2산화물반도체층은 상기 제1산화물반도체층과 동일 타입 또는 다른 타입일 수 있다.
상기 제2산화물반도체층이 상기 제1산화물반도체층과 다른 타입인 경우, 상기 기판과 상기 제2박막트랜지스터 사이에 절연층이 더 구비될 수 있고, 상기 제1 및 제2산화물반도체층은 서로 다른 층에 구비될 수 있다.
상기 제1채널영역 및 상기 제2채널영역 중 적어도 하나의 아래에 바텀게이트전극이 더 구비될 수 있다.
상기 제1산화물반도체층과 상기 제2산화물반도체층 중 적어도 하나는 순차 적층된 제1 및 제2층을 구비한 이중층 구조 또는 3층 이상의 다층 구조를 가질 수 있다.
상기 제1층은 ZnO 계열의 산화물을 포함할 수 있다.
상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함 하거나, 상기 제1층보다 전기전도도가 큰 산화물을 포함할 수 있다.
상기 제2소오스영역 및 상기 제2드레인영역은 플라즈마 처리된 영역일 수 있다.
상기 제2소오스영역 및 상기 제2드레인영역은 각각 전기전도도가 다른 두 영역을 포함하고, 상기 두 영역 중 전기전도도가 낮은 영역은 상기 제2채널영역과 인접하게 배치될 수 있다.
상기 제2적층구조물 양측벽에 제2절연스페이서가 더 구비될 수 있고, 상기 전기전도도가 낮은 영역은 상기 제2절연스페이서 아래에 구비될 수 있다.
본 발명의 다른 실시예는 기판의 제1영역 상에 제1산화물반도체층을 형성하는 단계; 상기 제1산화물반도체층 상에 순차 적층된 제1게이트절연층과 제1게이트전극을 포함하는 제1적층구조물을 형성하는 단계; 및 상기 제1적층구조물 양측의 상기 제1산화물반도체층 내에 제1소오스영역 및 제1드레인영역을 형성하는 단계;를 포함하여 제1박막트랜지스터를 형성하는 반도체소자의 제조방법을 제공한다.
상기 제1산화물반도체층을 형성하는 단계는, 상기 제1산화물반도체층을 플라즈마로 처리하는 단계를 더 포함할 수 있다.
상기 제1게이트절연층은 하부층과 상부층을 순차 적층하여 형성하고, 상기 하부층과 상기 상부층을 형성하는 단계 사이에, 상기 제1산화물반도체층을 상기 하부층에 의해 덮여진 상태로 플라즈마로 처리할 수 있다.
상기 플라즈마는 산소를 포함하는 가스의 플라즈마일 수 있다.
상기 하부층과 상부층을 수소를 포함하는 증착 가스를 사용하여 형성하는 경 우, 상기 하부층을 형성할 때 사용하는 증착 가스의 수소 농도는 상기 상부층을 형성할 때 사용하는 증착 가스의 수소 농도보다 낮을 수 있다.
상기 제1소오스영역 및 제1드레인영역을 형성하는 단계는 상기 제1적층구조물을 형성하는 단계 후, 상기 제1적층구조물 양측의 상기 제1산화물반도체층을 1차 플라즈마 처리하여, 상기 제1적층구조물 양측의 상기 제1산화물반도체층에 도전영역을 형성하는 단계;를 포함할 수 있다.
상기 1차 플라즈마 처리 후, 상기 제1적층구조물의 양측벽에 제1절연스페이서를 형성하는 단계; 및 상기 제1적층구조물과 상기 제1절연스페이서 양측의 상기 제1산화물반도체층을 2차 플라즈마 처리하는 단계;를 포함할 수 있다.
본 실시예의 제조방법은 상기 기판 상에 바텀게이트전극을 형성하는 단계; 및 상기 기판 상기 바텀게이트전극을 덮는 하부절연층을 형성하는 단계;를 더 포함할 수 있고, 상기 제1산화물반도체층은 상기 바텀게이트전극 위쪽의 상기 하부절연층 상에 형성할 수 있다.
상기 제1산화물반도체층은 순차 적층된 제1 및 제2층을 갖는 이중층 구조 또는 3층 이상의 다층 구조로 형성할 수 있다.
상기 제1층은 ZnO 계열의 산화물을 포함할 수 있다.
상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나, 상기 제1층보다 전기전도도가 큰 산화물을 포함할 수 있다.
본 실시예의 제조방법은 상기 기판의 제2영역에 제2박막트랜지스터를 형성하는 단계를 더 포함할 수 있다.
상기 제2박막트랜지스터를 형성하는 단계는, 상기 기판의 상기 제2영역 상에 제2산화물반도체층을 형성하는 단계; 상기 제2산화물반도체층 상에 순차 적층된 제2게이트절연층과 제2게이트전극을 포함하는 제2적층구조물을 형성하는 단계; 및 상기 제2적층구조물 양측의 상기 제2산화물반도체층 내에 제2소오스영역 및 제2드레인영역을 형성하는 단계;를 포함할 수 있다.
상기 제1적층구조물을 형성하는 단계는, 상기 기판 상에 상기 제1산화물반도체층을 덮는 제1게이트절연물질층을 형성하는 단계; 상기 제1게이트절연물질층 상에 제1게이트전극물질층을 형성하는 단계; 및 상기 제1게이트전극물질층 및 상기 제1게이트절연물질층을 패터닝하는 단계를 포함할 수 있다.
상기 제1 및 제2산화물반도체층이 서로 다른 타입인 경우, 상기 제1게이트절연물질층을 형성하는 단계와 상기 제1게이트전극물질층을 형성하는 단계 사이에, 상기 제1게이트절연물질층 상에 식각정지층을 형성하는 단계; 상기 기판의 제2영역의 상기 식각정지층 상에 상기 제2산화물반도체층을 형성하는 단계; 상기 식각정지층 상에 상기 제2산화물반도체층을 덮는 제2게이트절연물질층을 형성하는 단계; 및 상기 제1영역에서 상기 제2게이트절연물질층과 상기 식각정지층을 순차로 제거하는 단계;를 더 포함할 수 있고, 상기 제1게이트전극물질층은 상기 제1영역의 상기 제1게이트절연물질층 및 상기 제2영역의 상기 제2게이트절연물질층 상에 형성할 수 있으며, 상기 제2영역의 상기 제1게이트전극물질층과 상기 제2게이트절연물질층을 패터닝하여 상기 제2산화물반도체층 상에 상기 제2적층구조물을 형성할 수 있다.
상기 제1 및 제2산화물반도체층은 동일 타입인 경우, 상기 제1 및 제2산화물 반도체층은 동일층 상에 형성할 수 있다.
상기 제1 및 제2산화물반도체층 중 적어도 하나의 아래에 바텀게이트전극을 더 형성할 수 있다.
상기 제1 및 제2산화물반도체층 중 적어도 하나는 이중층 구조 또는 3층 이상의 다층 구조로 형성할 수 있다. 이 경우, 상기 제1층은 ZnO 계열의 산화물을 포함할 수 있고, 상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나 상기 제1층보다 전기전도도가 큰 산화물을 포함할 수 있다.
상기 제2소오스영역 및 제2드레인영역을 형성하는 단계는, 상기 제2적층구조물을 형성하는 단계 후, 상기 제2적층구조물 양측의 상기 제2산화물반도체층을 1차 플라즈마 처리하여, 상기 제2적층구조물 양측의 상기 제2산화물반도체층에 도전영역을 형성하는 단계;를 포함할 수 있다.
상기 1차 플라즈마 처리 후, 상기 제2적층구조물의 양측벽에 제2절연스페이서를 형성하는 단계; 및 상기 제2적층구조물과 상기 제2절연스페이서 양측의 상기 제2산화물반도체층을 2차 플라즈마 처리하는 단계;를 포함할 수 있다.
상기 제1소오스영역 및 상기 제1드레인영역은 제1타입의 도전성 불순물을 도핑하여 형성할 수 있다.
상기 제2소오스영역 및 상기 제2드레인영역의 제2타입의 도전성 불순물을 도핑하여 형성할 수 있다.
본 발명의 실시예에 따르면, 자기 정렬(self-align) 탑(top) 게이트 구조를 갖는 산화물 박막트랜지스터를 구현할 수 있다. 상기 산화물 박막트랜지스터를 제조함에 있어서, 채널층 형성시 탈수소 공정 및 결정화 공정이 요구되지 않으며, 불순물 도핑 공정 및 활성화 공정 없이 플라즈마 처리 공정만으로 소오스영역 및 드레인영역 등을 형성할 수 있으므로, 제조 공정이 단순화되고, 제조 단가가 절감될 수 있다.
상기 산화물 박막트랜지스터를 더블게이트 구조로 형성하거나, 다중층 채널 구조로 형성할 수 있는데, 이 경우, 문턱전압 및 이동도의 제어가 용이할 수 있다.
또한, 본 발명을 활용하면, 상기 산화물 박막트랜지스터를 포함하는 다양한 반도체소자를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 그리고 첨부된 도면들에서 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 보여준다.
도 1을 참조하면, 기판(SUB1) 상에 제1활성층(A1)이 구비되어 있다. 제1활성층(A1)은 제1타입의 제1산화물반도체로 형성된 층일 수 있다. 상기 제1타입이 n타입인 경우, 제1활성층(A1)은 예컨대, ZnO 계열의 산화물층일 수 있고, 이 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 상기 제1타입이 p타입인 경우, 제1활성층(A1)은 예컨대, Cu 산화물 층(CuBO2층, CuAlO2층, CuGaO2층, CuInO2층 등), Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 또는 Ag가 도핑된 ZnO 계열 산화물층이거나, PbS층, LaCuOS층 또는 LaCuOSe층 일 수 있다. 제1활성층(A1)의 채널영역(이하, 제1채널영역)(C1) 상에 제1게이트절연층(GI1)과 제1게이트전극(GE1)이 순차로 적층된 제1적층구조물(SS1)이 구비되어 있다. 제1적층구조물(SS1)의 양측벽에 제1절연스페이서(SP1)가 구비될 수 있다. 제1적층구조물(SS1) 양측의 제1활성층(A1) 내에 제1소오스영역(S1) 및 제1드레인영역(D1)이 구비되어 있다. 제1소오스영역(S1) 및 제1드레인영역(D1) 각각은 전기전도도가 다른 두 개의 영역(이하, 제1 및 제2도전영역)(d1, d2)을 포함할 수 있고, 이들 중 제1도전영역(d1)이 제1채널영역(C1)에 인접하게, 즉, 제1절연스페이서(SP1) 아래에 구비될 수 있다. 제1도전영역(d1)의 전기전도도는 제2도전영역(d2)의 전기전도도보다 낮을 수 있다. 이러한 제1도전영역(d1)은 LDD(lightly doped drain) 영역과 유사한 영역일 수 있다. 제1소오스영역(S1) 및 제1드레인영역(D1)은 플라즈마 처리된 영역일 수 있다. 예컨대, 제1적층구조물(SS1) 양측의 제1활성층(A1)을 단일가스 플라즈마(예 : 아르곤(Ar) 플라즈마, 크세논(Xe) 플라즈마, 수소(H) 플라즈마, 수소(H)를 포함한 가스의 플라즈마 등) 또는 혼합가스 플라즈마(예 : SF6와 O2의 혼합가스의 플라즈마 등)로 처리하면, 도전성을 갖게되어 제1소오스영역(S1) 및 제1드레인영역(D1)이 될 수 있다. 제1도전영역(d1)의 플라즈마 처리 시간 또는 횟수는 제2도전영역(d2)의 플라즈마 처리 시간 또는 횟수보다 짧거나 적 을 수 있다. 그러나 제1소오스영역(S1) 및 제1드레인영역(D1)는 상기 플라즈마 처리된 영역이 아닌 도전성 불순물이 도핑된 영역일 수도 있다. 이 경우, 제1도전영역(d1)은 저농도 도핑영역이고, 제2도전영역(d2)은 고농도 도핑영역일 수 있다. 제1절연스페이서(SP1) 및 제1도전영역(d1)이 구비되는 것은 선택적(optional)이다.
기판(SUB1) 상에 제1적층구조물(SS1), 제1절연스페이서(SP1), 제1소오스영역(S1) 및 제1드레인영역(D1)을 덮는 제1층간절연층(ILD1)이 구비될 수 있고, 제1층간절연층(ILD1) 상에 제1소오스영역(S1) 및 제1드레인영역(D1)과 전기적으로 연결된 제1 및 제2전극(E1, E2)이 구비될 수 있다. 제1소오스영역(S1)과 제1전극(E1)은 제1도전성플러그(P1)에 의해, 제1드레인영역(D1)과 제2전극(E2)은 제2도전성플러그(P2)에 의해 연결될 수 있다. 제1층간절연층(ILD1) 상에 제1 및 제2전극(E1, E2)을 덮는 보호층(passivation layer)(미도시)이 더 구비될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체소자를 보여준다. 도 2의 구조는 도 1의 박막트랜지스터(이하, 제1타입 박막트랜지스터) 및 그와 다른 타입의 박막트랜지스터(이하, 제2타입 박막트랜지스터)를 포함한다. 즉, 도 2의 반도체소자는 CMOS(complementary metal oxide semiconductor) 소자와 유사한 상보성(complementary) 반도체소자일 수 있다.
도 2를 참조하면, 기판(SUB1)의 제1영역(R1)에 제1타입 박막트랜지스터(Tr1)가 구비되고, 제2영역(R2)에 제2타입 박막트랜지스터(Tr2)가 구비되어 있다. 제1타입 박막트랜지스터는 도 1의 구조와 동일할 수 있으므로, 그에 대한 설명은 생략한다. 제2타입 박막트랜지스터(Tr2)는 기판(SUB1)에 형성된 절연층(IL1) 상에 형성될 수 있다. 절연층(IL1)은 단층 또는 다층 구조일 수 있다. 예컨대, 절연층(IL1)은 제1층(IM1) 및 제1층(IM1) 상에 제2층(ES1)을 포함할 수 있고, 이때, 제1층(IM1)은 제1게이트절연층(GI1)과 동일한 물질층일 수 있다. 제2층(ES1)은 제1층(IM1)과 다른 물질로 형성된 층으로서, 그들(IM1, ES1)의 식각 선택비는 큰 것이 바람직하다. 경우에 따라서는, 제2층(ES1)이 구비되지 않을 수도 있다. 제2타입 박막트랜지스터(Tr2)의 구조는 제1타입 박막트랜지스터(Tr1)와 유사할 수 있다. 보다 구체적으로 설명하면, 제2타입 박막트랜지스터(Tr2)는 절연층(IL1) 상에 제2활성층(A2), 제2활성층(A2)의 채널영역(이하, 제2채널영역)(C2) 상에 순차 적층된 제2게이트절연층(GI2)과 제2게이트전극(GE2)을 포함하는 제2적층구조물(SS2), 및 제2적층구조물(SS2) 양측의 제2활성층(A2) 내에 제2소오스영역(S2) 및 제2드레인영역(D2)을 포함할 수 있다. 제2적층구조물(SS2)의 양측벽에 제2절연스페이서(SP2)가 구비될 수 있다. 제2활성층(A2)은 제1활성층(A1)과 반대 타입의 산화물반도체층일 수 있다. 제2활성층(A2)이 p타입인 경우, 제2활성층(A2)은 예컨대, Cu 산화물층, Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층이거나, Ag가 도핑된 ZnO 계열 산화물층일 수 있다. 제2활성층(A2)이 n타입인 경우, 제2활성층(A2)은 예컨대, ZnO 계열의 산화물층일 수 있고, 이 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 제2소오스영역(S2) 및 제2드레인영역(D2)은 각각 전기전도도가 다른 두 개의 영역(이하, 제3 및 제4도전영역)(d3, d4)을 포함할 수 있고, 이들 중 제3도전영역(d3)이 제2채널영역(C2)에 인접하게 배치될 수 있다. 제3 도전영역(d3)은 제2절연스페이서(SP2) 아래에 구비될 수 있고, 제3도전영역(d3)의 전기전도도는 제4도전영역(d4)의 전기전도도보다 낮을 수 있다. 즉, 제3도전영역(d3)은 LDD 영역과 유사한 영역일 수 있다. 제2소오스영역(S2) 및 제2드레인영역(D2)은 제1소오스영역(S1) 및 제1드레인영역(D1)과 유사하게 플라즈마 처리된 영역 또는 도전성 불순물이 도핑된 영역일 수 있다. 제2절연스페이서(SP2) 및 제3도전영역(d3)이 구비되는 것은 선택적(optional)이다. 절연층(IL1) 상에 제2적층구조물(SS2), 제2절연스페이서(SP2), 제2소오스영역(S2) 및 제2드레인영역(D2)을 덮는 제1층간절연층(ILD1)이 구비될 수 있고, 제1층간절연층(ILD1) 상에 제2소오스영역(S2) 및 제2드레인영역(D2)과 전기적으로 연결된 제3 및 제4전극(E3, E4)이 구비될 수 있다. 제2소오스영역(S2)과 제3전극(E3)은 제3도전성플러그(P3)에 의해, 제2드레인영역(D2)과 제4전극(E4)은 제4도전성플러그(P4)에 의해 연결될 수 있다. 제1층간절연층(ILD1) 상에 제3 및 제4전극(E3, E4)을 덮는 보호층(미도시)이 더 구비될 수 있다.
이와 같이, 본 발명의 실시예에 따른 박막트랜지스터는 산화물반도체층을 채널층으로 갖는다. 상기 산화물반도체층은 다결정실리콘층과 달리 기판 전체에 걸쳐 균일한 전기적 특성을 가질 수 있다. 따라서, 본 발명의 실시예에 따른 박막트랜지스터를 적용한 대면적 표시장치의 구현이 가능하다. 또한 상기 산화물반도체층을 채널층으로 적용하면, 채널층 형성시 탈수소 공정 및 결정화 공정이 요구되지 않으며, 불순물 도핑 공정 및 활성화 공정 없이 플라즈마 처리 공정만으로 소오스영역 및 드레인영역 등을 형성할 수 있으므로, 제조 공정이 단순화되고, 제조 단가가 절 감될 수 있다. 아울러, 본 발명의 실시예에 따른 박막트랜지스터는 자기 정렬(self-align) 탑(top) 게이트 구조로서, 소오스영역 및 드레인영역이 게이트전극과 오버랩(overlap)되지 않을 수 있다. 이러한 구조는 소자의 스케일 다운(scale down) 및 동작 속도 개선에 유리할 수 있다. 게다가, 채널층으로 사용되는 산화물반도체층은 비정질산화물층이나 다결정산화물층보다 전하 이동도가 높기 때문에, 본 발명의 실시예에 따른 박막트랜지스터를 적용하면, 동작 속도가 빠른 장치의 구현이 가능하다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 보여준다.
도 3a를 참조하면, 기판(SUB1) 상에 제1활성층(A1)을 형성한다. 제1활성층(A1)은 제1타입의 제1산화물반도체로 형성할 수 있다. 상기 제1타입이 n타입인 경우, 제1활성층(A1)은 예컨대, ZnO 계열의 산화물층일 수 있고, 이 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 상기 제1타입이 p타입인 경우, 제1활성층(A1)은 예컨대, Cu 산화물층(CuBO2층, CuAlO2층, CuGaO2층, CuInO2층 등), Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 또는 Ag가 도핑된 ZnO 계열 산화물층이거나, PbS층, LaCuOS층 또는 LaCuOSe층 일 수 있다.
다음, 제1활성층(A1)을 플라즈마로 처리할 수 있다. 여기서, 상기 플라즈마는 산소를 포함하는 가스의 플라즈마, 예컨대, N2O 플라즈마일 수 있다. 이렇게 제1 활성층(A1)을 플라즈마 처리하면, 제1활성층(A1)의 표면부에 산소가 침투되어 그의 전기전도도가 낮아질 수 있다. 이후, 제1활성층(A1) 상에 제1절연물질층(IM1)(도 3b 참조)을 증착할 때, 제1활성층(A1)의 표면부에 수소가 침투하여 그의 전기전도도가 반도체 수준으로 다시 높아질 수 있다. 만약, 제1절연물질층(IM1)을 형성하기 전 상기 플라즈마 처리를 하지 않을 경우, 제1활성층(A1)의 표면부의 전기전도도가 너무 높아져 반도체 특성을 잃어버리고 금속 특성을 가질 수 있다. 이러한 문제를 방지하기 위해 제1절연물질층(IM1) 형성 전, 상기 플라즈마 처리 단계를 수행하는 것이 바람직하다. 제1활성층(A1)의 물질에 따라, 그리고, 제1절연물질층(IM1) 형성시 사용하는 가스의 종류에 따라, 상기 제1활성층(A1)에 대한 플라즈마 처리 단계를 수행하지 않을 수도 있다.
도 3a의 제1활성층(A1)을 플라즈마로 처리하는 단계는 다양하게 변경될 수 있다. 예컨대, 도 4a 및 도 4b에 도시된 바와 같이, 제1절연물질층(IM1)을 적어도 두 번에 걸쳐 형성하고, 그 중간에 제1활성층(A1)을 플라즈마로 처리할 수 있다. 보다 자세하게 설명하면, 도 4a에 도시된 바와 같이, 제1절연물질층의 일부(이하, 하부층)(IM1a)을 형성한 상태에서 제1활성층(A1)을 플라즈마로 처리하고, 도 4b에 도시된 바와 같이, 제1절연물질층의 나머지(이하, 상부층)(IM1b)을 형성할 수 있다. 이 경우, 하부층(IM1a)의 두께는 상부층(IM1b)의 두께보다 상대적으로 얇은 것이 바람직하다. 이는 하부층(IM1a)의 두께가 과도하게 두꺼울 경우, 그로 인해, 제1활성층(A1)의 플라즈마 처리가 어려워질 수 있기 때문이다. 또한, 하부층(IM1a)을 형성할 때 사용하는 증착 가스의 수소 농도는 상부층(IM1b)을 형성할 때 사용하는 증착 가스의 수소 농도보다 낮은 것이 바람직하다. 이것은 하부층(IM1a)을 형성할 때, 제1활성층(A1)으로 침투하는 수소의 양을 줄여주기 위함이다. 여기서, 도시하지는 않았지만, 또 다른 변형 예로서, 제1절연물질층(IM1)을 모두 형성한 후, 제1활성층(A1)을 플라즈마로 처리하는 공정도 가능하다. 이 경우, 상기 플라즈마의 세기는 매우 크고, 제1절연물질층(IM1)의 두께는 얇은 것이 바람직하다.
도 3b를 참조하면, 기판(SUB1) 상에 제1활성층(A1)을 덮는 제1절연물질층(IM1)을 형성한다. 제1절연물질층(IM1)은, 예컨대 실리콘산화물층일 수 있고, 이 경우, SiH4를 포함하는 가스를 이용하는 PECVD(plasma enhanced chemical vapor deposition) 법으로 형성할 수 있다. 이어서, 제1절연물질층(IM1) 상에 제1전극물질층(EM1)을 형성한다.
다음, 제1전극물질층(EM1)과 제1절연물질층(IM1)을 순차로 식각하여, 도 3c에 도시된 바와 같이, 제1활성층(A1)의 채널영역(이하, 제1채널영역)(C1) 상에 제1적층구조물(SS1)이 잔류되도록 한다. 제1전극물질층(EM1)과 제1절연물질층(IM1)을 식각할 때, 예컨대, SF6와 O2의 혼합 가스를 식각 가스로 사용할 수 있다. 도 3c에서 참조번호 GI1은 식각된 제1절연물질층(이하, 제1게이트절연층)을 나타내고, GE1은 식각된 제1전극물질층(이하, 제1게이트전극)을 나타낸다.
도 3d를 참조하면, 제1적층구조물(SS1) 양측의 제1활성층(A1)을 1차 플라즈마 처리하여, 제1적층구조물(SS1) 양측의 제1활성층(A1)에 제1도전영역(d1)을 형성한다. 제1도전영역(d1)은 일반적인 LDD 영역과 유사한 전기전도도를 가질 수 있다. 상기 1차 플라즈마 처리시, 도 3b의 제1전극물질층(EM1)과 제1절연물질층(IM1)을 식각할 때 사용한 식각 가스(예, SF6와 O2의 혼합 가스)의 플라즈마를 사용하거나, 그 대신 다른 플라즈마, 예컨대, 아르곤(Ar) 플라즈마, 크세논(Xe) 플라즈마, 수소(H) 플라즈마 또는 수소(H)를 포함한 가스의 플라즈마를 사용할 수 있다. 이와 같은 1차 플라즈마 처리에 의해 제1활성층(A1) 표면부의 조성이 변화되어 그의 전기전도도가 증가할 수 있다. 보다 구체적으로 설명하면, 만약 제1활성층(A1)이 GaInZnO층인 경우, 상기 1차 플라즈마 처리에 의해 GaInZnO층 표면부의 In 농도가 증가할 수 있고, 그에 따라 상기 표면부의 전기전도도가 증가할 수 있다. 예컨대, 상기 1차 플라즈마 처리된 제1도전영역(d1)의 면저항은 50㏀/sq 정도일 수 있다.
도 3e를 참조하면, 제1적층구조물(SS1)의 양측벽에 제1절연스페이서(SP1)를 형성한다. 다음, 제1적층구조물(SS1)과 제1절연스페이서(SP1) 양측의 제1도전영역(d1)을 2차 플라즈마 처리하여, 제2도전영역(d2)을 형성한다. 제1적층구조물(SS1)의 일측에 존재하는 제1 및 제2도전영역(d1, d2)은 제1소오스영역(S1)일 수 있고, 제1적층구조물(SS1)의 타측에 존재하는 제1 및 제2도전영역(d1, d2)은 제1드레인영역(D1)일 수 있다. 상기 2차 플라즈마 처리된 영역, 즉, 제2도전영역(d2)은 높은 전기전도도를 가져, 도전성 불순물이 고농도로 도핑된 영역과 유사할 수 있다. 상기 2차 플라즈마에 의해서도 제1활성층(A1) 표면부의 조성이 변화되어 그의 전기전도도가 더욱 감소할 수 있다. 예컨대, 상기 2차 플라즈마 처리된 제2도전영역(d2)의 면저항은 1㏀/sq 정도 일 수 있다. 도 5로부터 상기 2차 플라즈마 처리 시간에 따른 제2도전영역(d2)의 면저항(Rs) 변화를 확인할 수 있다. 상기 2차 플라즈마 처리시에는 예컨대, 아르곤(Ar) 플라즈마, 크세논(Xe) 플라즈마, 수소(H) 플라즈마, 또는 수소(H)를 포함한 가스의 플라즈마 등을 사용할 수 있지만, 그 밖의 다른 플라즈마를 사용할 수도 있다.
도 3f를 참조하면, 기판(SUB1) 상에 제1적층구조물(SS1), 제1절연스페이서(SP1), 제1소오스영역(S1) 및 제1드레인영역(D1)을 덮는 제1층간절연층(ILD1)을 형성할 수 있다. 제1층간절연층(ILD1)을 식각하여, 제1소오스영역(S1)과 제1드레인영역(D1)을 노출시키는 제1 및 제2콘택홀(H1, H2)을 형성하고, 그 내부에 제1도전성플러그(P1) 및 제2도전성플러그(P2)를 형성할 수 있다. 다음, 제1층간절연층(ILD1) 상에 제1도전성플러그(P1)와 접촉된 제1전극(E1) 및 제2도전성플러그(P2)와 접촉된 제2전극(E2)을 형성할 수 있다. 이후, 도시하지는 않았지만, 제1층간절연층(ILD1) 상에 제1 및 제2전극(E1, E2)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 또한 상기 보호층 형성 후, 소자의 특성 향상을 위해 기판(SUB1)을 소정의 온도로 열처리하는 단계를 더 수행할 수 있다.
도 6은 도 3f의 구조를 갖는 박막트랜지스터의 드레인전압(Vd) 별 게이트전압(Vg)-드레인전류(Id) 특성을 보여준다. 도 6을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터는 드레인전압(Vd)이 0.1V 정도로 낮은 경우에서도 우수한 스위칭 특성을 보이는 것을 확인할 수 있다.
이와 같이, 본 발명의 실시예에 따른 박막트랜지스터는 게이트전극의 위치에 의해 소오스영역과 드레인영역의 위치가 자동 결정되는 자기 정렬(self-align) 탑(top) 게이트 구조이다. 또한, 본 발명의 실시예에 따른 박막트랜지스터는 채널층으로 산화물반도체층을 포함하기 때문에, 채널층 형성시 탈수소 공정이나 결정화 공정이 요구되지 않을 뿐만 아니라, 불순물 도핑 공정 및 활성화 공정 없이 플라즈마 처리 공정만으로 소오스영역 및 드레인영역 등을 형성할 수 있으므로, 제조 공정이 단순화되고 제조 단가가 절감될 수 있다.
도 7a 내지 도 7h는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여준다. 본 실시예는 상보성(complementary) 반도체소자의 제조방법일 수 있다.
도 7a를 참조하면, 제1 및 제2영역(R1, R2)을 갖는 기판(SUB1)을 마련한다. 제1 및 제2영역(R1, R2) 중 하나는 n-채널 트랜지스터 형성영역일 수 있고, 나머지 하나는 p-채널 트랜지스터 형성영역일 수 있다. 기판(SUB1)의 제1영역(R1) 상에 제1활성층(A1)을 형성한다. 제1활성층(A1)은 도 1 및 도 2의 제1활성층(A1)과 동일할 수 있다. 제1활성층(A1)은 n타입의 산화물반도체층과 p타입의 산화물반도체층 중 하나, 예컨대, n타입의 산화물반도체층일 수 있다.
다음, 기판(SUB1)의 전면 상에 제1활성층(A1)을 덮는 제1절연물질층(IM1)을 형성한다. 제1절연물질층(IM1)을 형성하기 전 또는 후, 제1활성층(A1)을 플라즈마로 처리하거나, 제1절연물질층(IM1)을 두 번에 걸쳐 형성하면서, 그 중간에 제1활성층(A1)을 플라즈마로 처리할 수 있다. 상기 플라즈마 처리에 대해서는 도 3a, 도 4a 및 도 4b를 참조하여 설명한 바와 동일할 수 있다.
제1절연물질층(IM1)의 전면 상에 식각정지층(ES1)을 형성하고, 제2영역(R2)의 식각정지층(ES1) 상에 제2활성층(A2)을 형성한다. 제2활성층(A2)은 제1활성 층(A1)과 반대 타입, 예컨대, p타입의 산화물반도체층일 수 있다. 제1 및 제2영역(R1, R2)의 식각정지층(ES1) 상에 제2활성층(A2)을 덮는 제2절연물질층(IM2)을 형성한다. 제2절연물질층(IM2)을 형성하기 전 또는 후에, 제2활성층(A2)을 플라즈마로 처리할 수 있고, 제2절연물질층(IM2)을 두 번에 걸쳐 형성하면서, 그 중간에 제2활성층(A2)을 플라즈마로 처리할 수 있다. 상기 플라즈마 처리에 대한 자세한 내용은 도 3a, 도 4a 및 도 4b를 참조하여 설명한 제1활성층(A1)의 플라즈마 처리와 동일할 수 있다. 제1절연물질층(IM1)과 제2절연물질층(IM2)은 동일한 물질, 예컨대, 실리콘산화물로 형성할 수 있고, 식각정지층(ES1)은 제1절연물질층(IM1) 및 제2절연물질층(IM2)과 식각 선택비가 큰 물질, 예컨대, 실리콘질화물로 형성할 수 있다.
제1영역(R1)의 제2절연물질층(IM2)을 식각하여, 도 7b에 도시된 바와 같이, 식각정지층(ES1)을 노출시킨다.
다음, 제1영역(R1)의 노출된 식각정지층(ES1)을 식각하여, 도 7c에 도시된 바와 같이, 제1절연물질층(IM1)을 노출시킨다. 이때, 식각정지층(ES1)을 선택적으로 식각하는 식각 가스나 식각 용액을 사용함으로써, 제1절연물질층(IM1)의 손상을 방지 또는 최소화할 수 있다. 그런데, 만약 제1절연물질층(IM1)과 제2절연물질층(IM2)의 물질이 서로 다르고, 그들(IM1, IM2)의 식각 선택비가 크다면, 식각정지층(ES1)을 형성하지 않을 수 있다. 따라서, 식각정지층(ES1)을 형성하는 것을 선택적이다.
도시하지는 않았지만, 도 7b 및 도 7c에서 제1영역(R1)의 제2절연물질 층(IM2) 및 식각정지층(ES1)을 식각하는 동안, 제2영역(R2)은 마스크층으로 덮여 있을 수 있다.
도 7d를 참조하면, 제1영역(R1)의 제1절연물질층(IM1) 및 제2영역(R2)의 제2절연물질층(IM2) 상에 제1전극물질층(EM1)을 형성한다.
다음, 제1전극물질층(EM1), 제1절연물질층(IM1) 및 제2절연물질층(IM2)을 패터닝한다. 그 결과가 도 7e에 도시되어 있다. 이하에서는, 패터닝된 제1절연물질층(IM1), 패터닝된 제2절연물질층(IM2)를 각각 제1게이트절연층(GI1) 및 제2게이트절연층(GI2)이라 한다. 그리고, 제1영역(R1)에 잔류된 제1전극물질층(EM1) 및 제2영역(R2)에 전류된 제1전극물질층(EM1)을 각각 제1게이트전극(GE1) 및 제2게이트전극(GE2)이라 한다. 제1게이트절연층(GI1) 및 제1전극물질층(EM1)이 제1활성층(A1)의 제1채널영역(C1) 상에 구비되어 제1적층구조물(SS1)을 구성하고, 제2게이트절연층(GI2) 및 제2전극물질층(EM2)이 제2활성층(A2)의 제2채널영역(C2) 상에 구비되어 제2적층구조물(SS2)을 구성할 수 있다.
도 7f를 참조하면, 제1적층구조물(SS1) 양측의 제1활성층(A1) 및 제2적층구조물(SS2) 양측의 제2활성층(A2)을 1차 플라즈마 처리하여, 제1적층구조물(SS1) 양측의 제1활성층(A1)에 제1도전영역(d1)을 형성하고, 제2적층구조물(SS2) 양측의 제2활성층(A2)에 제3도전영역(d3)을 형성한다. 제1 및 제3도전영역(d1, d3)은 일반적인 LDD 영역과 유사한 전기전도도를 가질 수 있다. 상기 1차 플라즈마 처리는 도 3d를 참조하여 설명한 1차 플라즈마 처리와 동일할 수 있다.
도 7g를 참조하면, 제1적층구조물(SS1)의 양측벽에 제1절연스페이서(SP1)를 형성하고, 제2적층구조물(SS2)의 양측벽에 제2절연스페이서(SP2)를 형성한다.
다음, 제1적층구조물(SS1)과 제1절연스페이서(SP1) 양측의 제1도전영역(d1) 및 제2적층구조물(SS2)과 제2절연스페이서(SP2) 양측의 제2도전영역(d2)을 2차 플라즈마 처리한다. 그 결과, 제2도전영역(d2) 및 제4도전영역(d4)이 형성될 수 있다. 제1적층구조물(SS1)의 일측의 제1 및 제2도전영역(d1, d2)은 제1소오스영역(S1)이고, 타측의 제1 및 제2도전영역(d1, d2)은 제1드레인영역(D1)일 수 있다. 제2적층구조물(SS2)의 일측의 제3 및 제4도전영역(d3, d4)은 제2소오스영역(S2)일 수 있고, 타측의 제3 및 제4도전영역(d3, d4)은 제2드레인영역(D2)일 수 있다. 상기 2차 플라즈마 처리는 도 3e를 참조하여 설명한 2차 플라즈마 처리와 동일할 수 있다.
도 7h를 참조하면, 제1영역(R1)의 제1적층구조물(SS1), 제1절연스페이서(SP1), 제1소오스영역(S1) 및 제1드레인영역(D1)과 제2영역(R2)의 제2적층구조물(SS2), 제2절연스페이서(SP2), 제2소오스영역(S2) 및 제2드레인영역(D2)을 덮는 제1층간절연층(ILD1)을 형성한다. 제1층간절연층(ILD1)을 식각하여, 제1소오스영역(S1)과 제1드레인영역(D1)을 노출시키는 제1 및 제2콘택홀(H1, H2)을 형성하고, 제2소오스영역(S2)과 제2드레인영역(D2)을 노출시키는 제3 및 제4콘택홀(H3, H4)를 형성한다. 그런 후, 제1 내지 제4콘택홀(H1∼H4) 내에 제1 내지 제4도전성플러그(P1∼P4)를 형성하고, 제1층간절연층(ILD1) 상에 제1 내지 제4도전성플러그(P1∼P4)와 각각 접촉하는 제1 내지 제4전극(E1∼E4)을 형성한다. 이후, 도시하지는 않았지만, 제1층간절연층(ILD1) 상에 제1 내지 제4전극(E1∼E4)을 덮는 보호 층(passivation layer)을 더 형성할 수 있다. 또한 상기 보호층 형성 후, 소자의 특성 향상을 위해 기판(SUB1)을 소정의 온도로 열처리하는 단계를 더 수행할 수 있다.
전술한 본 발명의 실시예들에서는 플라즈마 처리에 의해 소오스영역 및 드레인영역을 형성하였지만, 상기 플라즈마 처리 대신에 도전성 불순물을 도핑하고 도핑된 불순물이 활성화되도록 활성화 단계를 수행함으로써 소오스영역 및 드레인영역을 형성할 수도 있다. 즉, 도 3e에서 2차 플라즈마 처리 대신에 제1타입의 도전성 불순물을 제1활성층(A1)의 양단에 주입하고 어닐링 공정(즉, 활성화 공정)을 수행함으로써, 제1소오스영역(S1) 및 제1드레인영역(D1)을 형성할 수 있다. 그리고 도 7g에서 제1적층구조물(SS1) 및 제1절연스페이서(SP1) 양측의 제1도전영역(d1)에는 제1타입의 도전성 불순물을 주입하고, 제2적층구조물(SS2) 및 제2절연스페이서(SP2) 양측의 제3도전영역(d3)에는 제2타입의 도전성 불순물을 주입하고, 어닐링 공정(즉, 활성화 공정)을 수행함으로써, 제1 및 제2소오스영역(S1, S2)과 제1 및 제2드레인영역(D1, D2)을 형성할 수 있다. 또한, 상기 플라즈마 처리와 불순물 도핑과 활성화 공정을 병행할 수도 있다.
이상에서 설명한 본 발명의 실시예에 따른 박막트랜지스터는 싱글게이트 구조를 갖지만, 본 발명의 다른 실시예에 따른 박막트랜지스터는 더블게이트 구조를 가질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터를 보여준다. 도 8의 구조는 도 1의 구조에 제1바텀게이트전극(BG1)과 하부절연층(UL1)이 추가된 구조이 다.
도 8을 참조하면, 기판(SUB1) 상에 제1바텀게이트전극(BG1)이 구비되고, 제1바텀게이트전극(BG1)을 덮는 하부절연층(UL1)이 구비될 수 있다. 하부절연층(UL1)은 실리콘산화물층이나 실리콘질화물층일 수 있으나, 그 밖의 다른 절연물질층일 수 있다. 하부절연층(UL1) 상에 도 1의 박막트랜지스터가 구비될 수 있다. 이때, 제1채널영역(C1)은 제1바텀게이트전극(BG1) 위쪽에 배치될 수 있다. 따라서 제1채널영역(C1)은 아래쪽의 제1바텀게이트전극(BG1)과 위쪽의 제1게이트전극(GE1)에 의해 제어될 수 있다. 제1바텀게이트전극(BG1)은 제1게이트전극(GE1)과 서로 분리되거나, 전기적으로 서로 연결될 수 있다. 후자의 경우, 제1바텀게이트전극(BG1)과 제1게이트전극(GE1)은 도전성 플러그에 의해 서로 연결될 수 있다. 본 실시예의 박막트랜지스터는 더블게이트 구조를 갖기 때문에, 문턱전압의 제어가 용이할 수 있다. 보다 구체적으로 설명하면, 제1바텀게이트전극(BG1)과 제1게이트전극(GE1) 중 어느 하나, 예컨대, 제1바텀게이트전극(BG1)에 소정의 음(-)의 전압을 인가하면, 제1채널영역(C1)의 전자가 감소할 수 있기 때문에, 즉, 제1채널영역(C1)에 공핍영역이 형성될 수 있기 때문에, 제1채널영역(C1)에 n-채널을 형성하기 어려워질 수 있다. 이는 문턱전압의 증가를 의미한다. 다시 말해, 제1바텀게이트전극(BG1)에 소정의 음(-)의 전압을 인가한 경우, 그렇지 않은 경우에 비해, 제1게이트전극(GE1)에 상대적으로 큰 전압을 인가해야만 제1채널영역(C1)에 n-채널이 형성될 수 있다. 따라서 본 실시예의 박막트랜지스터는 문턱전압이 0V보다 큰 증가모드(enhancement mode) 트랜지스터일 수 있다. 한편, 제1바텀게이트전극(BG1)와 제1게이트전극(GE1) 중 어느 하나에 소정의 양(+)의 전압을 인가한 경우에는, 제1채널영역(C1)에 전자가 증가하기 때문에, 문턱전압이 감소할 수 있다. 이 경우, 본 실시예의 박막트랜지스터는 문턱전압이 0보다 작은 공핍모드(depletion mode) 트랜지스터일 수 있다. 이와 같이, 본 실시예의 박막트랜지스터에서는 더블게이트 중 어느 하나에 음(-) 또는 양(+)의 전압을 인가함으로써, 문턱전압을 용이하게 조절할 수 있다. 이 경우, 더블게이트 중 어느 하나에 문턱전압 제어를 위한 전압을 인가한 상태에서, 더블게이트 중 다른 하나에 정상 동작 전압을 인가할 수 있다.
부가해서, 제1바텀게이트전극(BG1)과 제1게이트전극(GE1)에 소정의 양(+)의 전압을 동시에 인가하는 경우에도, 상기 양(+)의 전압에 의해 트랜지스터의 문턱전압이 변화, 예컨대, 증가할 수 있다. 그 메카니즘에 관해서는, 제1바텀게이트전극(BG1)에 인가된 상기 양(+)의 전압에 의해 제1바텀게이트전극(BG1)과 제1채널영역(C1) 사이의 하부절연층(UL1) 부분(즉, 게이트절연층)에 전자가 트랩될 수 있고, 이와 유사하게, 제1게이트전극(GE1)에 인가된 상기 양(+)의 전압에 의해 제1게이트절연층(G11)에 전자가 트랩될 수 있으며, 상기 트랩된 전자에 의해 제1채널영역(C1)에 n-채널이 형성되기 어려울 수 있다는 점을 고려해 볼 수 있다. 그러나 그 밖의 다른 요인에 의해 문턱전압이 증가될 수도 있다. 이와 같이, 제1바텀게이트전극(BG1)과 제1게이트전극(GE1)에 양(+)의 전압을 인가하여 트랜지스터의 문턱전압을 증가시키는 경우, 증가된 문턱전압은 지속적으로 유지될 수 있기 때문에, 문턱전압을 증가시킨 후, 제1바텀게이트전극(BG1)과 제1게이트전극(GE1) 중 적어도 어느 하나에 정상 동작 전압을 인가하여 박막트랜지스터를 동작시킬 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 산화물 박막트랜지스터의 문턱전압을 용이하게 제어할 수 있고, 증가모드 또는 공핍모드의 산화물 박막트랜지스터를 용이하게 구현할 수 있다.
도 8의 구조는 기판(SUB1) 상에 제1바텀게이트전극(BG1)을 형성한 후, 제1바텀게이트전극(BG1)을 덮는 하부절연층(UL1)을 형성한 다음, 하부절연층(UL1) 상에 도 1의 박막트랜지스터를 형성함으로써 제조할 수 있다. 도 1의 박막트랜지스터의 제조방법은 도 3a 내지 도 3f, 도 4a 및 도 4b에서 설명한 바와 동일할 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 반도체소자를 보여준다. 본 실시예들에 따른 반도체소자는 도 8의 박막트랜지스터를 포함한다. 편의상, 도 9 및 도 10에서는 도 8의 제1층간절연층(ILD1), 제1 및 제2도전성플러그(P1, P2), 제1 및 제2전극(E1, E2) 등을 도시하지 않는다.
도 9를 참조하면, 기판(SUB1) 상에 두 개의 박막트랜지스터(이하, 제1 및 제2박막트랜지스터)(T11, T2)가 구비되어 있다. 제1박막트랜지스터(T11)는 도 8의 박막트랜지스터와 동일한 더블게이트 구조를 가질 수 있다. 도 8의 박막트랜지스터는 도 1의 박막트랜지스터에 제1바텀게이트전극(BG1)이 추가된 구조이다. 제2박막트랜지스터(T2)는 하부절연층(UL1) 상에 구비될 수 있고, 싱글게이트 구조를 가질 수 있다. 제2박막트랜지스터(T2)는 도 1의 박막트랜지스터와 동일한 물질 및 구조로 형성될 수 있다. 다시 말해, 도 9의 구조는 도 1의 박막트랜지스터 두 개가 배열되되, 그 중 하나(즉, 제1박막트랜지스터)(T11)가 제1바텀게이트전극(BG1)을 더 포함하는 구조일 수 있다. 제2박막트랜지스터(T2)의 활성층(A1'), 채널영역(C1'), 도전 영역(d1'), 다른 도전영역(d2'), 소오스영역(S1'), 드레인영역(D1'), 게이트절연층(GI1'), 게이트전극(GE1') 및 절연스페이서(SP1')는 각각 제1박막트랜지스터(T11)의 제1활성층(A1), 제1채널영역(C1), 제1도전영역(d1), 제2도전영역(d2), 제1소오스영역(S1), 제1드레인영역(D1), 제1게이트절연층(GI1), 제1게이트전극(GE1) 및 제1절연스페이서(SP1)에 대응될 수 있다. 그러므로, 제1박막트랜지스터(T11)의 제1활성층(A1)과 제2박막트랜지스터(T2)의 활성층(A1')은 동일한 물질로 형성된 동일한 타입(n 또는 p)일 수 있다. 이들(A1, A1')은 동일층, 즉, 하부절연층(UL1) 상에 같이 형성될 수 있다. 따라서 하부절연층(UL1) 위쪽의 제1박막트랜지스터(T11) 부분과 제2박막트랜지스터(T2)는 동일 공정으로 함께 형성될 수 있다. 또한, 제1박막트랜지스터(T11)의 제1드레인영역(D1)과 제2박막트랜지스터(T2)의 소오스영역(S1')은 서로 접촉되도록 형성될 수 있다.
제1 및 제2박막트랜지스터(T11, T2)의 모드(mode)는 서로 다르거나 같을 수 있다. 예컨대, 제1 및 제2박막트랜지스터(T11, T2) 중 하나는 증가모드이고, 나머지 하나는 공핍모드일 수 있고, 경우에 따라서는, 제1 및 제2박막트랜지스터(T11, T2) 모두 증가모드이거나 공핍모드일 수 있다.
또한, 제1 및 제2박막트랜지스터(T11, T2)는 서로 전기적으로 연결되어 인버터를 구성할 수 있다. 이 경우, 제1 및 제2박막트랜지스터(T11, T2) 중 하나는 상기 인버터의 부하(load) 트랜지스터로 사용되고, 다른 하나는 상기 인버터의 스위칭(switching) 트랜지스터로 사용될 수 있다. 따라서, 본 발명의 실시예에 따르면, E/D(enhancement/depletion) 모드, E/E(enhancement/enhancement) 모드 등 다양한 모드의 인버터를 구현할 수 있다. 두 개의 트랜지스터가 전기적으로 연결된 인버터의 회로 구성은 잘 알려진 바, 그에 대한 자세한 설명은 생략한다. 부가해서, 본 발명의 실시예에 따른 인버터는 다양한 논리회로, 예컨대, NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등의 논리회로의 기본 소자로 이용될 수 있다. 상기 논리회로들의 기본적인 구조는 잘 알려진 바, 그들에 대한 자세한 설명은 생략한다. 제1 및 제2박막트랜지스터(T11, T2)가 인버터를 구성할 수 있듯이, 도 2의 제1타입 박막트랜지스터(Tr1)와 제2타입 박막트랜지스터(Tr2)도 인버터를 구성할 수 있다. 이는 도 10, 도 12 및 도 13의 반도체소자도 마찬가지이다.
도 9의 제2박막트랜지스터(T2) 또한 더블게이트 구조를 가질 수 있다. 그 예가 도 10에 도시되어 있다.
도 10을 참조하면, 제2트랜지스터(T22)의 채널영역(C1') 아래에 제2바텀게이트전극(BG2)이 구비되어 있다. 따라서, 제1 및 제2박막트랜지스터(T11, T22) 모두 더블게이트 구조를 갖는다. 제2바텀게이트전극(BG2)이 추가된 것을 제외한 나머지 구성은 도 9와 동일할 수 있다. 이러한 더블게이트 구조로 인해, 제1 및 제2박막트랜지스터(T11, T22)의 문턱전압은 용이하게 제어될 수 있다. 제1 및 제2박막트랜지스터(T11, T22)의 모드(mode)는 서로 다르거나 같을 수 있다. 도 10의 구조도 인버터, 인버터를 포함하는 논리회로 및 그 밖의 다양한 소자를 구성하는데 적용될 수 있다.
도 10의 구조는 기판(SUB1) 상에 제1 및 제2바텀게이트전극(BG1, BG2)을 형 성한 후, 제1 및 제2바텀게이트전극(BG1, BG2)을 덮는 하부절연층(UL1)을 형성한 다음, 하부절연층(UL1) 상에 제1 및 제2바텀게이트전극(BG1, BG2)에 대응하는 두 개의 탑게이트 박막트랜지스터(도 1의 박막트랜지스터)를 형성함으로써 제조할 수 있다. 상기 탑게이트 박막트랜지스터(도 1의 박막트랜지스터)의 제조방법은 도 3a 내지 도 3f, 도 4a 및 도 4b에서 설명한 바와 동일할 수 있다.
이상에서는 박막트랜지스터가 단층 구조의 활성층(채널영역)을 갖는 경우에 대해서 도시하고 설명하였지만, 본 발명의 다른 실시예에 따르면, 다층 구조의 활성층(채널영역)을 갖는 박막트랜지스터도 가능하다. 이하에서는, 이와 관련된 본 발명의 실시예들을 설명한다.
도 11은 본 발명의 다른 실시예에 따른 박막트랜지스터를 보여준다.
도 11을 참조하면, 제1활성층(A11)은 서로 다른 적어도 두 개의 층을 포함하는 다층 구조를 가질 수 있다. 예컨대, 제1활성층(A11)은 제1층(10) 및 제1층(10) 상의 제2층(20)을 구비한 이중층 구조를 가질 수 있다. 제1소오스영역(S11) 및 제1드레인영역(D11)에서의 제1 및 제2층(10, 20)은 높은 전기전도도를 갖도록 플라즈마 처리된 영역일 수 있다. 즉, 제1소오스영역(S11) 및 제1드레인영역(D11)에서의 제1 및 제2층(10, 20)은 도 1의 제1소오스영역(S1)과 제1드레인영역(D1)과 동일한 방법으로 플라즈마 처리되어 높은 전기전도도를 갖는 영역일 수 있다. 그러므로, 제1소오스영역(S11) 및 제1드레인영역(D11)에서의 제1 및 제2층(10, 20)과 제1채널영역(A11)에서의 제1 및 제2층(10, 20)은 다른 특성을 갖는다. 이하에서 언급하는 제1 및 제2층(10, 20)은 제1채널영역(A11)에서의 제1 및 제2층(10, 20)을 가리킨 다. 제1층(10) 및 제2층(20)은 이동도(mobility)가 서로 다른 층일 수 있다. 제2층(20)은 제1층(10)보다 상대적으로 제1게이트전극(GE1)에 가까이 배치되어 있는 층으로서, 박막트랜지스터의 이동도(mobility)를 높여주는 역할을 할 수 있다. 즉, 제2층(20)이 있는 경우, 그렇지 않은 경우(즉, 제1채널영역(C11)이 모두 제1층(10)의 물질로 이루어진 경우)보다 박막트랜지스터의 이동도가 높아질 수 있다. 제1층(10)은 제2층(20)보다 상대적으로 제1게이트전극(GE1)에서 멀리 배치되어 있는 층으로서, 박막트랜지스터의 문턱전압은 제2층(20)보다 제1층(10)에 의해 좌우될 수 있다. 예컨대, 제2층(20)의 두께가 적절한 수준으로 고정된 상태에서, 제1층(10)의 물질, 조성 및 캐리어 농도 등에 따라 박막트랜지스터의 문턱전압이 조절될 수 있다. 제1층(10)이 있는 경우, 그렇지 않은 경우(즉, 제1채널영역(C1)이 모두 제2층(20)의 물질로 이루어진 경우)보다 박막트랜지스터의 문턱전압은 양(+)의 방향으로 이동될 수 있다. 따라서, 본 실시예에 따른 박막트랜지스터는 높은 이동도를 가지면서도 양(+)의 문턱전압을 갖는 증가모드 박막트랜지스터일 수 있다. 이를 위하여, 제1층(10)은 ZnO 계열의 산화물을 포함하는 층일 수 있고, 이 경우, 제1층(10)은 Ga 및 In 과 같은 3족 원소를 더 포함할 수 있다. 예컨대, 제1층(10)은 GIZO(gallium indium zinc oxide)층일 수 있다. 제1층(10)은 상기 3족 원소 대신에 Sn과 같은 4족 원소 또는 그 밖의 다른 원소가 도핑된 ZnO 계열의 산화물층일 수도 있다. 그리고 제2층(20)은 IZO(indium zinc oxide), ITO(indium tin oxide), AZO(aluminum zinc oxide), GZO(gallium zinc oxide) 및 이들의 혼합물 중 적어도 어느 하나를 포함하는 층이거나, 제1층(10)보다 전기전도도가 큰 산화물을 포함하 는 층일 수 있다. 제2층(20)의 두께는 넓게는 10∼200Å 정도, 좁게는 30∼100Å 정도가 될 수 있다. 만약, 제2층(20)이 너무 얇으면 제2층(20)에 의해 박막트랜지스터의 이동도가 증가하는 효과가 절감될 수 있다. 또한 제2층(20)이 너무 두꺼우면, 제1층(10)에 채널이 형성되기 어려워져 제1층(10)의 문턱전압 조절 기능이 떨어질 수 있다. 즉, 제2층(20)이 너무 두꺼워지면, 박막트랜지스터의 문턱전압은 제1층(10)이 아닌 제2층(20)에 의해 결정될 수 있다. 따라서 제2층(20)은 앞서 언급한 10∼200Å 정도의 두께로 형성될 수 있고, 문턱전압 조절 기능 측면에서 30∼100Å 정도의 두께로 형성될 수 있다. 하지만, 이 두께 범위는 구현하고자 하는 박막트랜지스터의 크기 및 종류에 따라 달라질 수 있다. 한편, 제1층(10)은 10∼2000Å 정도의 두께로 형성될 수 있는데, 제2층(20)과 같거나 그보다 두껍게 형성될 수 있다. 본 실시예의 박막트랜지스터는 증가모드 박막트랜지스터에 한정되지 않는다. 즉, 경우에 따라, 본 실시예의 박막트랜지스터는 공핍모드 박막트랜지스터일 수도 있다.
한편, 이중층 구조의 제1활성층(A11)에 대한 플라즈마 처리 방법은 도 3a, 도 3d, 도 3e 및 도 4a를 참조하여 설명한 바와 동일할 수 있다. 이러한 플라즈마 처리에 의해 제1소오스영역(S11) 및 제1드레인영역(D11)이 형성되고, 그들(S11, D11) 사이에 제1채널영역(C11)이 한정될 수 있다. 제2층(20)이 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 어느 하나, 또는 그 밖의 다른 산화물로 형성되어 있다 하더라도, 상기 플라즈마 처리로 인한 효과는 도 3a, 도 3d, 도 3e 및 도 4a에서의 플라즈마 처리 효과와 동일할 수 있다. 한편, 도 11에서 제1활성층(A11)을 제외한 나 머지 구성은 도 1의 그것과 동일할 수 있고, 그들의 형성방법도 동일할 수 있다.
도 11의 구조를 갖는 박막트랜지스터 두 개가 기판(SUB1) 상에 구비될 수 있고, 두 개의 박막트랜지스터 중 적어도 어느 하나의 아래에 바텀게이트전극이 더 구비될 수 있다. 그 예가 도 12 및 도 13에 도시되어 있다. 편의상, 도 12 및 도 13에서는 도 11의 제1층간절연층(ILD1), 제1 및 제2도전성플러그(P1, P2), 제1 및 제2전극(E1, E2) 등을 도시하지 않는다.
도 12를 참조하면, 기판(SUB1) 상에 제1바텀게이트전극(BG1)이 구비되고, 제1바텀게이트전극(BG1)을 덮는 하부절연층(UL1)이 구비될 수 있다. 제1바텀게이트전극(BG1) 위쪽의 하부절연층(UL1) 상에 도 11의 박막트랜지스터와 동일한 구성을 갖는 탑게이트 트랜지스터가 구비될 수 있다. 상기 탑게이트 트랜지스터와 제1바텀게이트전극(BG1)은 더블게이트 구조의 제1박막트랜지스터(T11a)를 구성할 수 있다. 한편, 하부절연층(UL1)의 다른 영역 상에 도 11의 박막트랜지스터와 동일한 구성을 갖는 다른 탑게이트 트랜지스터, 즉, 제2박막트랜지스터(T2a)가 구비될 수 있다. 제2박막트랜지스터(T2a)의 활성층(A11'), 채널영역(C11'), 도전영역(d11'), 다른 도전영역(d22'), 소오스영역(S11'), 드레인영역(D11'), 게이트절연층(GI1'), 게이트전극(GE1') 및 절연스페이서(SP1')는 각각 제1박막트랜지스터(T11a)의 제1활성층(A11), 제1채널영역(C11), 도전영역(d11), 다른 도전영역(d22), 제1소오스영역(S11), 제1드레인영역(D11), 제1게이트절연층(GI1), 제1게이트전극(GE1) 및 제1절연스페이서(SP1)에 대응될 수 있다. 도 12에서 활성층들(A11, A11')을 제외한 나머지 구성은 도 9의 그것과 동일할 수 있다. 제1 및 제2박막트랜지스터(T11a, T2a) 의 모드(mode)는 서로 다르거나 같을 수 있다.
도 12의 제2박막트랜지스터(T2a) 또한 더블게이트 구조를 가질 수 있다. 그 예가 도 13에 도시되어 있다.
도 13을 참조하면, 제2박막트랜지스터(T22a)의 채널영역(C11') 아래에 제2바텀게이트전극(BG2)이 구비되어 있다. 따라서, 제1 및 제2박막트랜지스터(T11a, T22a) 모두 더블게이트 구조를 갖는다. 제2바텀게이트전극(BG2)이 추가된 것을 제외한 나머지 구성은 도 12와 동일할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에 따른 박막트랜지스터 및 그를 포함하는 반도체소자의 구성 요소 및 구조는 각각 다양화되고 변형될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 박막트랜지스터는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리소자 및 논리소자 분야 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 반도체소자를 보여주는 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법의 일부를 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 박막트랜지스터에 구비되는 활성층의 플라즈마 처리 시간에 따른 면저항 변화를 보여주는 그래프이다.
도 6은 도 3f의 구조를 갖는 박막트랜지스터의 드레인전압(Vd) 별 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래프이다.
도 7a 내지 도 7h는 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 반도체소자의 제조방법을 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터를 보여주는 단면도이다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 박막트랜지스터를 포함하는 반도체소자를 보여주는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 박막트랜지스터를 보여주는 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시예들에 따른 박막트랜지스터를 포함하는 반도체소자를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
A1, A2 : 활성층 C1, C2 : 채널영역
d1∼d4 : 도전영역 D1, D2 : 드레인영역
E1∼E4 : 전극 EM1 : 전극물질층
ES1 : 식각정지층 GE1, GE2 : 게이트전극
GI1, GI2 : 게이트절연층 H1∼H4 : 콘택홀
IL1 : 절연층 ILD1 : 층간절연층
IM1, IM2 : 절연물질층 P1∼P4 : 도전성플러그
R1, R2 : 제1 및 제2영역 S1, S2 : 소오스영역
SP1, SP2 : 절연스페이서 SS1, SS2 : 적층구조물
SUB1 : 기판 Tr1, Tr2 : 트랜지스터

Claims (28)

  1. 기판 상에 형성되고, 제1소오스영역, 제1드레인영역 및 그들 사이의 제1채널영역을 갖는 제1산화물반도체층; 및
    상기 제1채널영역 상에 순차 적층된 제1게이트절연층과 제1게이트전극을 포함하는 제1적층구조물;을 구비한 제1박막트랜지스터를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1소오스영역 및 상기 제1드레인영역은 플라즈마 처리된 영역인 반도체소자.
  3. 제 1 항에 있어서,
    상기 제1소오스영역 및 상기 제1드레인영역은 각각 전기전도도가 다른 두 영역을 포함하고, 상기 두 영역 중 전기전도도가 낮은 영역은 상기 제1채널영역과 인접하게 배치된 반도체소자.
  4. 제 3 항에 있어서,
    상기 제1적층구조물 양측벽에 제1절연스페이서가 더 구비되고,
    상기 전기전도도가 낮은 영역은 상기 제1절연스페이서 아래에 구비된 반도체소자.
  5. 제 1 항에 있어서,
    상기 제1채널영역 아래에 바텀게이트전극을 더 구비하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 제1산화물반도체층은 순차 적층된 제1 및 제2층을 구비한 이중층 구조 또는 3층 이상의 다층 구조를 갖는 반도체소자.
  7. 제 6 항에 있어서,
    상기 제1층은 ZnO 계열의 산화물을 포함하는 반도체소자.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나 상기 제1층보다 전기전도도가 큰 산화물을 포함하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 반도체소자는 제2박막트랜지스터를 더 포함하고,
    상기 제2박막트랜지스터는 제2소오스영역, 제2드레인영역 및 그들 사이의 제2채널영역을 갖는 제2산화물반도체층; 및 상기 제2채널영역 상에 순차 적층된 제2게이트절연층과 제2게이트전극을 포함하는 제2적층구조물;을 포함하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 제2산화물반도체층은 상기 제1산화물반도체층과 동일 타입 또는 다른 타입인 반도체소자.
  11. 제 10 항에 있어서,
    상기 제2산화물반도체층이 상기 제1산화물반도체층과 다른 타입인 경우,
    상기 기판과 상기 제2박막트랜지스터 사이에 절연층이 더 구비되고,
    상기 제1 및 제2산화물반도체층은 서로 다른 층에 구비되는 반도체소자.
  12. 제 9 항에 있어서,
    상기 제1채널영역 및 상기 제2채널영역 중 적어도 하나의 아래에 바텀게이트전극이 더 구비된 반도체소자.
  13. 제 9 항에 있어서,
    상기 제1산화물반도체층과 상기 제2산화물반도체층 중 적어도 하나는 순차 적층된 제1 및 제2층을 구비한 이중층 구조를 갖는 반도체소자.
  14. 제 13 항에 있어서,
    상기 제1층은 ZnO 계열의 산화물을 포함하는 반도체소자.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나 상기 제1층보다 전기전도도가 큰 산화물을 포함하는 반도체소자.
  16. 제 9 항에 있어서,
    상기 제2소오스영역 및 상기 제2드레인영역은 플라즈마 처리된 영역인 반도체소자.
  17. 기판의 제1영역 상에 제1산화물반도체층을 형성하는 단계;
    상기 제1산화물반도체층 상에 순차 적층된 제1게이트절연층과 제1게이트전극을 포함하는 제1적층구조물을 형성하는 단계; 및
    상기 제1적층구조물 양측의 상기 제1산화물반도체층 내에 제1소오스영역 및 제1드레인영역을 형성하는 단계;를 포함하여 제1박막트랜지스터를 형성하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1소오스영역 및 제1드레인영역을 형성하는 단계는,
    상기 제1적층구조물 양측의 상기 제1산화물반도체층을 1차 플라즈마 처리하여, 상기 제1적층구조물 양측의 상기 제1산화물반도체층에 도전영역을 형성하는 단 계;를 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 1차 플라즈마 처리 후,
    상기 제1적층구조물의 양측벽에 제1절연스페이서를 형성하는 단계; 및
    상기 제1적층구조물과 상기 제1절연스페이서 양측의 상기 제1산화물반도체층을 2차 플라즈마 처리하는 단계;를 더 포함하는 반도체소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 기판 상에 바텀게이트전극을 형성하는 단계; 및
    상기 기판 상기 바텀게이트전극을 덮는 하부절연층을 형성하는 단계;를 더 포함하고,
    상기 제1산화물반도체층은 상기 바텀게이트전극 위쪽의 상기 하부절연층 상에 형성하는 반도체소자의 제조방법.
  21. 제 17 항에 있어서,
    상기 제1산화물반도체층은 순차 적층된 제1 및 제2층을 갖는 이중층 구조 또는 3층 이상의 다층 구조로 형성하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1층은 ZnO 계열의 산화물을 포함하는 반도체소자의 제조방법.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 제2층은 IZO, ITO, AZO, GZO 및 이들의 혼합물 중 적어도 하나를 포함하거나 상기 제1층보다 전기전도도가 큰 산화물을 포함하는 반도체소자의 제조방법.
  24. 제 17 항에 있어서,
    상기 기판의 제2영역에 제2박막트랜지스터를 형성하는 단계를 더 포함하고,
    상기 제2박막트랜지스터를 형성하는 단계는,
    상기 기판의 상기 제2영역 상에 제2산화물반도체층을 형성하는 단계;
    상기 제2산화물반도체층 상에 순차 적층된 제2게이트절연층과 제2게이트전극을 포함하는 제2적층구조물을 형성하는 단계; 및
    상기 제2적층구조물 양측의 상기 제2산화물반도체층 내에 제2소오스영역 및 제2드레인영역을 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 및 제2산화물반도체층은 서로 다른 타입이고,
    상기 제1적층구조물을 형성하는 단계는, 상기 기판 상에 상기 제1산화물반도체층을 덮는 제1게이트절연물질층을 형성하는 단계; 상기 제1게이트절연물질층 상 에 제1게이트전극물질층을 형성하는 단계; 및 상기 제1게이트전극물질층 및 상기 제1게이트절연물질층을 패터닝하는 단계를 포함하고,
    상기 제1게이트절연물질층을 형성하는 단계와 상기 제1게이트전극물질층을 형성하는 단계 사이에, 상기 제1게이트절연물질층 상에 식각정지층을 형성하는 단계; 상기 기판의 제2영역의 상기 식각정지층 상에 상기 제2산화물반도체층을 형성하는 단계; 상기 식각정지층 상에 상기 제2산화물반도체층을 덮는 제2게이트절연물질층을 형성하는 단계; 및 상기 제1영역에서 상기 제2게이트절연물질층과 상기 식각정지층을 순차로 제거하는 단계;를 더 포함하고,
    상기 제1게이트전극물질층은 상기 제1영역의 상기 제1게이트절연물질층 및 상기 제2영역의 상기 제2게이트절연물질층 상에 형성하고,
    상기 제2영역의 상기 제1게이트전극물질층과 상기 제2게이트절연물질층을 패터닝하여 상기 제2산화물반도체층 상에 상기 제2적층구조물을 형성하는 반도체소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 제1 및 제2산화물반도체층은 동일 타입이고,
    상기 제1 및 제2산화물반도체층은 동일층 상에 형성하는 반도체소자의 제조방법.
  27. 제 24 항에 있어서,
    상기 제1 및 제2산화물반도체층 중 적어도 하나의 아래에 바텀게이트전극을 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
  28. 제 24 항에 있어서,
    상기 제1 및 제2산화물반도체층 중 적어도 하나는 이중층 구조 또는 3층 이상의 다층 구조로 형성하는 반도체소자의 제조방법.
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