KR20200064042A - 반도체 장치 및 그의 제작 방법 - Google Patents

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히데오미 스자와
신야 사사가와
준이찌 고에즈까
유이찌 사또
신지 오노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용하는 반도체 장치에 있어서, 전기 특성이 양호한 반도체 장치를 제공한다.
기판 위에 산화물 반도체막 및 절연막을 갖고, 산화물 반도체막의 측면은 절연막과 접해 있고, 산화물 반도체막은, 채널 형성 영역과, 채널 형성 영역을 사이에 두고 형성된 도펀트를 포함하는 영역을 포함하고, 산화물 반도체막 위에 접해서 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 사이드월 절연막을 갖는 게이트 전극과, 산화물 반도체막 및 절연막에 접해서 형성된 소스 전극 및 드레인 전극을 갖는 반도체 장치이다.

Description

반도체 장치 및 그의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치 및 그의 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
한편, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등에 의해 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 대면적의 유리 기판 위에 제작할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만 대면적의 유리 기판 위에 제작하는 것은 어렵다는 결점을 갖고 있다.
실리콘을 사용한 트랜지스터에 대하여, 산화물 반도체를 사용해서 트랜지스터를 제작하여 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체로서 산화아연, In-Ga-Zn-O계 산화물을 사용해서 트랜지스터를 제작하여 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
그런데, 특히 산화물 반도체에 있어서는, 수소가 캐리어의 공급원이 되는 것이 지적되고 있다. 그로 인해, 산화물 반도체의 형성 시에 수소가 혼입되지 않는 것과 같은 조치를 강구하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접하는 게이트 절연막 중의 수소의 양을 저감함으로써, 임계값 전압의 변동을 저감할 수 있다(특허문헌 3 참조).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보 일본 특허 공개 제2009-224479호 공보
그러나, 산화물 반도체를 사용한 트랜지스터에 있어서, 제작 공정 중에 산화물 반도체막의 표면 및 측면이 감압 분위기에 노출되면, 산화물 반도체막 중의 산소가 탈리해 버려 산소 결함(또는 산소 결손이라고도 함)이 형성되어 버린다. 산화물 반도체막에 있어서, 산소 결함이 형성된 영역은 캐리어가 흐르기 쉬워짐으로써, 트랜지스터의 소스 및 드레인 간에 있어서 누설 전류가 높아진다는 문제가 발생한다. 또한, 산화물 반도체막의 산소 결함이 형성되어, 캐리어가 흐르기 쉬워짐으로써, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다.
이와 같이, 산화물 반도체막에 있어서 산소 결함이 형성됨으로써, 트랜지스터의 전기 특성이 저하된다.
따라서, 본 발명의 일 형태는 산화물 반도체를 사용하는 트랜지스터에 있어서, 전기 특성이 양호한 트랜지스터 및 그의 제작 방법을 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 산화물 반도체막을 갖는 트랜지스터의 제작 공정에 있어서, 산화물 반도체막으로부터 산소가 탈리하는 것을 방지하기 위해, 산화물 반도체막에 접하도록 산소를 포함하는 절연막을 설치한다. 이하, 구체적인 형태에 대해서 설명한다.
본 발명의 일 형태는, 기판 위에 산화물 반도체막 및 절연막을 갖고, 산화물 반도체막의 측면은 절연막과 접해 있고, 산화물 반도체막은 채널 형성 영역과, 채널 형성 영역을 사이에 두고 형성된 도펀트를 포함하는 영역을 포함하고, 산화물 반도체막 위에 접해서 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 사이드월(sidewall) 절연막을 갖는 게이트 전극과, 산화물 반도체막 및 절연막에 접해서 형성된 소스 전극 및 드레인 전극을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태는, 기판 위에 산화물 반도체막 및 절연막을 갖고, 산화물 반도체막의 측면은 절연막과 접해 있고, 산화물 반도체막은 채널 형성 영역과, 채널 형성 영역을 사이에 두고 형성된 도펀트를 포함하는 제1 영역과, 도펀트를 포함하는 제1 영역을 사이에 두고 형성된 도펀트를 포함하는 제2 영역을 포함하고, 산화물 반도체막 위에 접해서 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 사이드월 절연막을 갖는 게이트 전극과, 산화물 반도체막 및 절연막에 접해서 형성된 소스 전극 및 드레인 전극을 갖고, 산화물 반도체막에 있어서, 사이드월 절연막과 겹치는 도펀트를 포함하는 제1 영역과, 도펀트를 포함하는 제1 영역을 사이에 두고 형성된 도펀트를 포함하는 제2 영역에 포함되는 도펀트 농도가 각각 상이한 것을 특징으로 하는 반도체 장치이다.
또한, 도펀트를 포함하는 제1 영역의 도펀트의 농도는 도펀트를 포함하는 제2 영역의 도펀트의 농도보다도 낮은 것이 바람직하다.
또한, 본 발명의 일 형태는, 기판 위에 산화물 반도체막 및 절연막을 갖고, 산화물 반도체막의 측면은 절연막과 접해 있고, 산화물 반도체막은 채널 형성 영역과, 채널 형성 영역을 사이에 두고 형성된 도펀트를 포함하는 영역을 포함하고, 산화물 반도체막 위에 접해서 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 사이드월 절연막을 갖는 게이트 전극과, 사이드월 절연막, 산화물 반도체막 및 절연막에 접해서 형성된 소스 전극 및 드레인 전극을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태는, 기판 위에 산화물 반도체막 및 절연막을 갖고, 산화물 반도체막의 측면은 절연막과 접해 있고, 산화물 반도체막은 채널 형성 영역과, 채널 형성 영역을 사이에 두고 형성된 도펀트를 포함하는 제1 영역과, 도펀트를 포함하는 제1 영역을 사이에 두고 형성된 도펀트를 포함하는 제2 영역을 포함하고, 산화물 반도체막 위에 접해서 형성된 게이트 절연막과, 게이트 절연막 위에 형성되고 사이드월 절연막을 갖는 게이트 전극과, 사이드월 절연막, 산화물 반도체막 및 절연막에 접해서 형성된 소스 전극 및 드레인 전극을 갖고, 산화물 반도체막에 있어서, 사이드월 절연막과 겹치는 도펀트를 포함하는 제1 영역과, 소스 전극 및 드레인 전극과 접하는 도펀트를 포함하는 제2 영역에 포함되는 도펀트 농도가 각각 상이한 것을 특징으로 하는 반도체 장치이다.
또한, 도펀트를 포함하는 제1 영역의 도펀트의 농도는 도펀트를 포함하는 제2 영역의 도펀트의 농도보다도 낮은 것이 바람직하다.
또한, 소스 전극 또는 드레인 전극은 제1 도전막 및 제2 도전막을 갖고, 제1 도전막이 사이드월 절연막에 접하는 것이 바람직하다. 또한, 제1 도전막의 막 두께는 제2 도전막의 막 두께보다도 얇은 것이 바람직하다.
또한, 절연막은 가열 처리에 의해 산소가 탈리하는 절연막인 것이 바람직하다. 가열 처리에 의해 산소가 탈리하는 절연막으로서는 화학양론비를 만족시키는 산소보다도 많은 산소를 포함하는 것이 바람직하다. 이러한 절연막과 산화물 반도체막을 접해서 설치함으로써, 가열 처리 시에 절연막으로부터 산소가 탈리하여, 산화물 반도체막에 확산시킬 수 있다. 이에 의해, 산화물 반도체막의 산소 결함을 저감할 수 있다.
가열 처리에 의해 산소가 탈리하는 절연막으로서, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등을 들 수 있다.
또한, 산화물 반도체는 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 포함하는 것이 바람직하다.
여기서, 산화물 반도체는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다.
본 발명의 일 형태에 나타내는 구성에 의해, 산화물 반도체막에 포함되는 산소 결함을 저감할 수 있다. 그 결과, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감시킬 수 있다. 또한, 트랜지스터의 소스 및 드레인에서의 누설 전류나 산화물 반도체막의 측면에서의 누설 전류를 저감시킬 수 있다. 이상에 의해, 트랜지스터의 전기 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 상면도 및 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 상면도 및 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 8a 및 도 8b는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 9a 및 도 9b는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 10a 및 도 10b는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 11a 및 도 11b는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 12a 내지 도 12c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 단면도이다.
도 13a 및 도 13b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 단면도 및 회로도이다.
도 14는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 단면도이다.
도 15a 및 도 15b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 회로도이다.
도 16a 내지 도 16c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 단면도 및 회로도이다.
도 17은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 회로도이다.
도 18a 내지 도 18c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 회로도 및 단면도이다.
도 19는 본 발명의 일 형태에 따른 전자 기기의 블록도이다.
도 20은 본 발명의 일 형태에 따른 전자 기기의 블록도이다.
도 21은 본 발명의 일 형태에 따른 전자 기기의 블록도이다.
도 22a 내지 도 22f는 본 발명의 일 형태에 따른 전자 기기이다.
본 발명의 실시 형태에 대해서 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용으로 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에 공통적으로 사용하고, 그의 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그의 스케일로 한정되는 것은 아니다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는 구성 요소의 혼동을 피하기 위해서 붙인 것으로, 수적으로 한정하는 것은 아니다. 그로 인해, 예를 들어 「제1」을, 「제2」 또는 「제3」 등과 적절히 치환해서 설명할 수 있다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구조에 대해서 도 1a 내지 도 1c 및 도 2a 내지 도 2c를 사용해서 설명한다.
도 1a 내지 도 1c는 트랜지스터(200)의 상면도 및 단면도이다. 도 1a는 트랜지스터의 상면도이며, 도 1b는 도 1a의 파선 A1-A2에 대응하는 단면도이며, 도 1c는 도 1a의 파선 B1-B2에 대응하는 단면도이다. 또한, 도 1a에서는 번잡해지는 것을 피하기 위해 트랜지스터(200)의 구성 요소의 일부(예를 들어, 게이트 절연막(114a), 절연막(118a), 사이드월 절연막(124a, 124b), 절연막(130), 절연막(132) 등)을 생략하고 있다.
도 1a 내지 도 1c에 나타내는 트랜지스터(200)는, 기판(100) 위에 설치된 절연막(102a)과, 절연막(102a) 위에 설치된 산화물 반도체막(106a)과, 산화물 반도체막(106a)과 접하는 게이트 절연막(114a)과, 게이트 절연막(114a) 위에 형성된 사이드월 절연막(124a, 124b)을 갖는 게이트 전극(116a)과, 산화물 반도체막(106a)과 접해서 형성된 도전막(128a, 128b)을 갖는다. 또한, 도전막(128a, 128b)은 소스 전극 및 드레인 전극으로서 기능한다. 또한, 게이트 전극(116a) 위에는 절연막(118a)이 설치되어 있다. 또한, 트랜지스터(200)를 덮도록 절연막(130) 및 절연막(132)이 설치되어 있다.
또한, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)에는, 산화물 반도체막(106a)에 접하는 절연막으로서, 절연막(102a), 절연막(110a) 및 게이트 절연막(114a)이 형성되어 있다. 또한, 절연막(110a)과 접하도록 절연막(112a)이 설치되어 있다. 산화물 반도체막(106a)에 접하는 절연막은 가열 처리에 의해 산소가 탈리하는 절연막인 것이 바람직하다.
또한, 본 명세서 등에 있어서, 「가열 처리에 의해 산소가 탈리한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에서, 산소 원자로 환산한 산소의 탈리량을 측정하는 방법에 대해서 이하에 설명한다.
TDS 분석했을 때의 기체의 탈리량은 스펙트럼의 적분값에 비례한다. 이로 인해, 절연막의 스펙트럼의 적분값과 표준 시료의 기준값에 대한 비에 의해 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정 원자를 포함하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은 하기의 수학식 1로 구할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수 32에서 검출되는 스펙트럼 모두가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 메탄올(CH3OH)이 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않겠다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않겠다.
[수학식 1]
Figure pat00001
NH2는 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세에 관해서는 일본 특허 공개 평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 탈리량은 덴시 가가꾸 가부시끼가이샤제의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 탈리량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 방출량은 산소 분자의 탈리량의 2배가 된다.
상기에 있어서, 가열 처리에 의해 산소가 탈리하는 절연막은 산소가 과잉한 산화실리콘(SiOX(X>2))이어도 좋다. 산소가 과잉한 산화실리콘(SiOX(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더퍼드(rutherford) 후방 산란법에 의해 측정한 값이다.
일반적으로 산화물 반도체막은 산소 결함의 일부가 도너가 되어 캐리어인 전자를 발생하는 경우가 있다. 그로 인해, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 또한, 산화물 반도체막의 측면에 산소 결함이 발생하면, 측면이 저저항화되어, 산화물 반도체막의 측면을 통해 소스 전극 및 드레인 전극 간에 누설 전류가 발생할 우려가 있다.
따라서, 본 발명의 일 형태에서는 산화물 반도체막(106a)의 측면에 접하여, 가열 처리에 의해 산소가 탈리하는 절연막을 설치하는 것으로 한다. 이에 의해, 가열 처리 시에 절연막으로부터 산소가 탈리하고, 산화물 반도체막(106a)에 확산(또는 공급)해서 산화물 반도체막(106a)의 산소 결손을 보충할 수 있다. 그로 인해 산화물 반도체막(106a)의 측면의 저저항화를 억제할 수 있다. 그로 인해, 소스 전극 및 드레인 전극간의 누설 전류를 억제할 수 있다.
가열 처리에 의해 산소가 탈리하는 절연막으로서, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
또한, 산화알루미늄은 산소를 투과하기 어려운 성질을 갖는다. 따라서, 산화알루미늄막을 산화물 반도체막(106a)의 근방에 설치하는 것으로 한다. 이에 의해, 산화물 반도체막(106a)에 접해서 설치된, 가열 처리에 의해 산소가 탈리하는 절연막으로부터 산소가 확산되어 버리는 것을 억제할 수 있다.
예를 들어, 절연막(110a)으로서 가열 처리에 의해 산소가 탈리하는 절연막, 대표적으로는 산화실리콘막을 사용하고, 절연막(112a)으로서 산소를 투과하기 어려운 막, 대표적으로는 산화알루미늄막을 사용할 수 있다. 상술한 바와 같이, 산화물 반도체막(106a)에 접하는 절연막(110a)에 가열 처리에 의해 산소가 탈리하는 절연막을 사용함으로써 산화물 반도체막(106a)에 산소를 확산(또는 공급)시킬 수 있다. 절연막(110a)에 접하는 절연막(112a)으로서, 산소를 투과하기 어려운 막을 사용함으로써, 절연막(110a) 및 산화물 반도체막(106a)로부터 산소가 외부로 방출되는 것을 억제할 수 있다.
또한, 산화물 반도체막(106a)의 측면에 절연막(110a)을 설치함으로써, 산화물 반도체막(106a)의 측면이 소스 전극 및 드레인 전극과 접촉하지 않는 구성으로 할 수 있다. 그로 인해, 산화물 반도체막(106a)의 측면을 통한 소스 전극 및 드레인 전극간의 누설 전류의 발생을 보다 억제할 수 있다.
또한, 게이트 절연막(114a)으로서 가열 처리에 의해 산소가 탈리하는 절연막, 대표적으로는 산화실리콘막을 사용할 수 있다. 이에 의해, 산화물 반도체막(106a)에 산소를 확산(또는 공급)시킴으로써 산화물 반도체막(106a)의 산소 결함을 보완할 수 있다. 그로 인해, 게이트 절연막(114a)과 산화물 반도체막(106a)의 계면 준위를 저감하고, 트랜지스터의 동작 등에 기인해서 발생할 수 있는 전하가 게이트 절연막(114a)과 산화물 반도체막(106a)의 계면 등에 포획되는 것을 억제할 수 있다. 그로 인해, 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있어, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
산화물 반도체막(106a)으로서, 적어도, In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 포함하는 금속 산화물을 사용한다. 대표적으로는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, ZnO, SnO, InO 등을 사용할 수 있다. 또한, 상기 금속 산화물에 산화실리콘을 포함해도 좋다.
여기서, 예를 들어 In-Ga-Zn-O계 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그의 조성비는 특별히 상관없다. 또한, 인듐과 갈륨과 아연이외의 원소를 포함하고 있어도 좋다. 이때, 상기 산화물 반도체막에 있어서는, 화학양론비에 대하여 산소를 과잉으로 하는 것이 바람직하다. 산소를 과잉으로 함으로써, 산화물 반도체막의 산소 결함에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체막(106a)으로서 사용하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 산화물 반도체막(106a)으로서 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(106a)은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(106a)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 보아서 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 간에서 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아질 수 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화하는 수도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 수가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 방향 또는 표면의 법선 방향에 평행한 방향이 된다. 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막(106a)에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
여기서, 산화물 반도체막(106a)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있어, 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
또한, 산화물 반도체막(106a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해 수소의 일부가 도너가 되어, 캐리어인 전자가 발생해 버린다. 그로 인해, 산화물 반도체막 중의 수소 농도를 저감하는 것이 바람직하다. 산화물 반도체막 중의 수소 농도를 저감함으로써, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
또한, 산화물 반도체막(106a)은 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두고 형성된 도펀트를 포함하는 영역(120a, 120b)을 포함한다. 도펀트를 포함하는 영역(120a, 120b)은 소스 영역 및 드레인 영역으로서 기능한다. 도펀트를 포함하는 영역(120a, 120b)에는 질소, 인, 혹은 비소 등의 15족 원소, 붕소, 알루미늄 등의 13족 원소, 수소, 헬륨, 네온, 아르곤, 크립톤 또는 크세논 중 적어도 어느 하나 이상의 도펀트가 포함되어 있다.
산화물 반도체막(106a)에 있어서, 도펀트를 포함하는 영역(120a, 120b)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
또한, 산화물 반도체막(106a)에 있어서, 도펀트를 포함하는 영역(120a, 120b)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함이 증가한다. 이로 인해, 도펀트를 포함하는 영역(120a, 120b)은 도펀트를 포함하지 않는 영역(채널 형성 영역(122))과 비교해서 도전성을 높일 수 있다. 또한, 도펀트 농도를 너무 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되어, 도펀트를 포함하는 영역(120a, 120b)의 도전성을 저하시키게 된다.
도펀트를 포함하는 영역(120a, 120b)은 도전율이 1×106Ω/sq. 이상 1×108Ω/sq. 이하로 하는 것이 바람직하다.
산화물 반도체막(106a)에 있어서, 도펀트를 포함하는 영역(120a, 120b)을 가짐으로써, 채널 형성 영역(122)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로 인해, 트랜지스터의 단채널 효과를 억제할 수 있다.
도 1a 내지 도 1c에 나타내는 트랜지스터(200)는 산화물 반도체막(106a)의 측면에 접하도록 절연막(110a)이 설치되어 있다. 이에 의해, 산화물 반도체막(106a)의 측면에 있어서, 소스 전극 및 드레인 전극이 접하지 않기 때문에, 산화물 반도체막(106a)의 측면의 저저항화에 의한, 소스 전극 및 드레인 전극 간의 누설 전류의 발생을 억제할 수 있다. 또한, 소스 전극 및 드레인 전극과, 게이트 전극(116a)이 중첩하지 않기 때문에, 소스 전극 및 드레인 전극과, 게이트 전극(116a) 사이에 발생하는 기생 용량을 저감할 수 있다. 이에 의해, 트랜지스터의 고속 동작이 가능해진다. 또한, 산화물 반도체막(106a)의 채널 형성 영역에 있어서 수소 농도를 낮게 할 수 있기 때문에, 트랜지스터의 오프 전류를 매우 작게 할 수 있다. 예를 들어, 실온(25℃)에서의 오프 전류를 10zA(1zA(젭토암페어)는 1×10-21A) 이하로 할 수 있다. 이상에 의해 트랜지스터(200)의 전기 특성을 향상시킬 수 있다.
또한, 도 1a 내지 도 1c에서는 도전막(128a, 128b)과 사이드월 절연막(124a, 124b)은 접해 있지 않지만, 도전막(128a, 128b)과 사이드월 절연막(124a, 124b)은 접해 있어도 좋다.
이어서, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와, 일부 상이한 구조를 갖는 트랜지스터(210)에 대해서 도 2a 내지 도 2c를 참조하여 설명한다.
도 2a 내지 도 2c는 트랜지스터(210)의 상면도 및 단면도이다. 도 2a는 트랜지스터(210)의 상면도이고, 도 2b는 도 2a의 파선 A1-A2에 대응하는 단면도이며, 도 2c는 도 2a의 파선 B1-B2에 대응하는 단면도이다. 또한, 도 2a에서는 번잡해지는 것을 피하기 위해 트랜지스터(210)의 구성 요소의 일부(예를 들어, 게이트 절연막(114a), 절연막(118a), 사이드월 절연막(124a, 124b), 절연막(130), 절연막(132) 등)를 생략하고 있다.
도 2a 내지 도 2c에 나타내는 트랜지스터(210)는 기판(100) 위에 설치된 절연막(102a)과, 절연막(102a) 위에 설치된 산화물 반도체막(106a)과, 산화물 반도체막(106a)과 접하는 게이트 절연막(114a)과, 게이트 절연막(114a) 위에 형성된 사이드월 절연막(124a, 124b)을 갖는 게이트 전극(116a)과, 사이드월 절연막(124a, 124b) 및 산화물 반도체막(106a)과 접해서 형성된 도전막(126a, 126b)을 갖는다. 또한, 도전막(126a) 위에는 도전막(128a)이 형성되어 있고, 도전막(126b) 위에는 도전막(128b)이 형성되어 있다. 또한, 도전막(126a, 126b)을 소스 전극 및 드레인 전극으로서 기능시켜도 좋고, 도전막(126a) 및 도전막(128a), 및 도전막(126b) 및 도전막(128b)을 소스 전극 및 드레인 전극으로서 기능시켜도 좋다. 또한, 게이트 전극(116a) 위에는 절연막(118a)이 설치되어 있다. 또한, 트랜지스터(210)를 덮도록 절연막(130) 및 절연막(132)이 설치되어 있다.
또한, 도 2a 내지 도 2c에 나타내는 트랜지스터(210)에 있어서, 산화물 반도체막(106a)에 접하는 절연막으로서 절연막(102a), 절연막(110a) 및 게이트 절연막(114a)이 형성되어 있다. 또한, 절연막(110a)과 접하도록 절연막(112a)이 설치되어 있다. 또한, 산화물 반도체막(106a)에 접하는 절연막은 가열 처리에 의해 산소가 탈리하는 절연막인 것이 바람직하다.
도 2a 내지 도 2c에 나타내는 트랜지스터(210)에 있어서, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 상이한 점은, 사이드월 절연막(124a, 124b) 및 산화물 반도체막(106a)과 접하도록 설치된 도전막(126a), 도전막(126b)을 갖는 점에 있다. 또한, 도전막(126a, 126b)의 막 두께는 도전막(128a), 도전막(128b)과 비교해서 얇은 것이 바람직하다.
소스 전극 및 드레인 전극으로서 기능하는 도전막(126a, 126b)을, 사이드월 절연막(124a, 124b)에 접해서 설치함으로써, 트랜지스터의 제작 공정에 있어서 마스크 어긋남이 발생했다 하더라도, 산화물 반도체막(106a)의 표면을 도전막(126a, 126b)으로 확실하게 덮을 수 있다. 또한, 마스크 어긋남에 수반하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 소스 전극 및 드레인 전극을 형성할 때에 산화물 반도체막(106a)이 에칭 가스에 노출되지 않기 때문에 바람직하다.
또한, 본 실시 형태에 있어서는, 소스 전극 및 드레인 전극의 대향 영역이 직사각형상인 트랜지스터를 사용해서 설명했지만, 소스 전극 및 드레인 전극의 대향 영역을 적절히 U자 형상, C자 형상 등으로 해도 있다. 이러한 구조의 트랜지스터는 채널 폭을 크게 하는 것이 가능하여, 온 전류를 높게 할 수 있다.
(실시 형태 2)
본 실시 형태에서는 도 1a 내지 도 1c 및 도 2a 내지 도 2c에 나타내는 트랜지스터의 제작 방법에 대해서 도 3a 내지 도 7d를 사용해서 설명한다.
우선, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)의 제작 방법에 대해서 도 3a 내지 도 6c를 사용해서 이하에 설명한다.
우선, 기판(100) 위에 절연막(102)을 형성한 후, 절연막(102) 위에 산화물 반도체막(104)을 형성한다(도 3a 참조).
기판(100)의 재질 등에 큰 제한은 없지만, 적어도 후속의 열처리에 견딜 수 있는 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용해도 좋다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을 기판(100)으로서 사용해도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용해도 좋다. 기판(100)과 절연막(102) 사이에 박리층을 설치해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(100)으로부터 분리하고, 다른 기판에 전재하는 데에 사용할 수 있다. 이 때, 반도체 장치는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
절연막(102)은 스퍼터링법, CVD법 등에 의해 형성된다. 절연막(102)은 가열 처리에 의해 산소가 탈리하는 절연막인 것이 바람직하다. 가열 처리에 의해 산소가 탈리하는 절연막으로서는, 화학양론비를 만족시키는 산소보다도 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 가열 처리에 의해 산소가 탈리하는 절연막은 가열 처리 시에 산소가 탈리함으로써, 나중에 형성되는 산화물 반도체막에 산소를 확산(또는 공급)시킬 수 있다. 절연막(102)으로서, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다. 스퍼터링법을 사용해서 절연막(102)을 형성함으로써, 가열 처리에 의해 산소가 탈리하기 쉬운 절연막으로 할 수 있기 때문에 바람직하다.
절연막(102)은 50nm 이상 800nm 이하, 바람직하게는 200nm 이상 500nm 이하로 한다. 절연막(102)을 두껍게 형성함으로써, 절연막(102)으로부터 방출되는 산소의 양을 증가시킬 수 있음과 함께, 절연막(102)과 나중에 형성되는 산화물 반도체막의 계면에서의 계면 준위를 저감하는 것이 가능하다.
절연막(102)은 단층 구조여도 좋고 적층 구조여도 좋다. 예를 들어, 산화실리콘막을 단층으로 설치해도 좋고, 산화알루미늄막 또는 질화산화실리콘막과 산화실리콘막의 적층으로 설치해도 좋다. 산화알루미늄막 및 질화산화실리콘막은 블로킹막으로서 기능시킬 수 있다. 이에 의해, 기판(100)에 포함되는 불순물을 산화알루미늄막 및 질화산화실리콘막으로 블로킹할 수 있기 때문에, 나중에 형성되는 산화물 반도체막에 불순물이 혼입되는 것을 방지할 수 있다. 본 실시 형태에서는 산화실리콘막을 사용해서 절연막(102)을 형성하는 경우에 대해서 설명한다.
절연막(102)을 스퍼터링법에 의해 형성하는 경우에는, 성막 가스로서 산소 가스, 또는 산소 및 희가스의 혼합 가스 등을 사용할 수 있다. 또한, 성막 가스 중의 산소량을 높게 함으로써, 절연막(102)에 포함되는 산소의 양을 증가시킬 수 있기 때문에 바람직하다. 대표적으로는, 성막 가스 중의 산소 농도를 6％ 이상 100％ 이하로 하면 좋다.
절연막(102)으로서 산화실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타깃으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타깃 간의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스 중의 O2/(O2+Ar) 비율을 1％ 이상 100％ 이하(바람직하게는 6％ 이상 100％ 이하)로 하여 RF 스퍼터링법을 사용하는 것이 바람직하다. 또한, 석영(바람직하게는 합성 석영) 타깃 대신에 실리콘 타깃을 사용할 수도 있다. 또한, 성막 가스로서는 산소만을 사용해도 좋다.
산화물 반도체막(104)은 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법 등에 의해 성막할 수 있다. 여기에서는, 산화물 반도체막(104)은 스퍼터링법에 의해 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 30nm 이하의 두께로 성막한다.
이어서, 산화물 반도체막(104)을 성막하는 스퍼터링 장치에 대해서 상세하게 설명한다.
산화물 반도체막(104)을 성막하는 성막실은 누설 레이트를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하다. 이에 의해, 스퍼터링법에 의해 성막할 때 막 중에 수소를 포함하는 불순물의 혼입을 저감할 수 있다.
누설 레이트를 저감하기 위해서는 외부 누설뿐만 아니라 내부 누설을 저감할 필요가 있다. 외부 누설은 미소한 구멍이나 시일 불량 등에 의해 진공계 밖으로부터 기체가 유입되는 것에 기인한다. 또한, 내부 누설은 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 누설 레이트를 1×10-10Pa·m3/초 이하로 하기 위해서는, 외부 누설 및 내부 누설의 양면에서 대책을 취할 필요가 있다.
외부 누설을 저감하기 위해서는, 성막실의 개폐 부분은 메탈 가스킷으로 시일하면 좋다. 메탈 가스킷은 불화철, 산화알루미늄, 또는 산화크롬에 의해 피복된 금속 재료를 사용하는 것이 바람직하다. 메탈 가스킷은 O링과 비교하여 밀착성이 높아 외부 누설을 저감할 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등에 의해 피복된 철, 알루미늄, 크롬 등, 부동태의 금속 재료를 사용함으로써, 메탈 가스킷으로부터 발생하는 수소를 포함하는 방출 가스가 억제되고, 내부 누설도 저감할 수 있다.
성막실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 상술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복해서 사용해도 좋다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는 강성이 있고, 열에 강하며, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위해 부재의 표면 요철을 연마 등에 의해 저감해 두면, 방출 가스를 저감할 수 있다. 혹은, 상술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등으로 피복된 철, 알루미늄, 크롬 등의 부동태의 금속으로 해도 좋다.
또한, 스퍼터 가스를 성막실에 도입하기 직전에 스퍼터 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기로부터 성막실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다.
성막실의 배기는 드라이 펌프 등의 러프 진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합해서 행하면 좋다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 따라서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다.
성막실의 내측에 존재하는 흡착물은 내벽에 흡착되어 있기 때문에 성막실의 압력에 영향을 미치지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그로 인해, 누설 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여 성막실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위해 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
이와 같이, 산화물 반도체막(104)의 성막 공정에 있어서, 바람직하게는 절연막(102)의 성막 공정에 있어서도, 성막실의 압력, 성막실의 누설 레이트 등의 제어에 있어서, 수소를 포함하는 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막(104)으로의, 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 절연막(102)로부터 산화물 반도체막(104)으로의 수소를 포함하는 불순물의 확산을 저감할 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응해서 물이 됨과 함께, 산소가 탈리한 격자(혹은 산소가 탈리한 부분)에는 결함이 형성되어 버린다. 이것을 방지하기 위해, 산화물 반도체막의 성막 공정에 있어서, 수소를 포함하는 불순물을 매우 줄임으로써, 산화물 반도체막의 결함을 저감하는 것이 중요하다. 이와 같이, 수소를 포함하는 불순물을 가능한 한 제거하고, 고순도화된 산화물 반도체막을 채널 형성 영역으로서 사용함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
산화물 반도체막(104)은 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 이러한 산화물 반도체막은, 예를 들어 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, Zn-O계 금속 산화물, Sn-O계 금속 산화물 등의 타깃을 사용해서 성막할 수 있다. 또한, 상기 산화물 반도체막(104)에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들어 SiO2를 포함시켜도 좋다.
예를 들어, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그의 조성비는 불문한다.
또한, 산화물 반도체막은 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 사용하는 경우, 타깃의 일례로서, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 조성비의 금속 산화물 타깃을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[몰수비]의 조성비를 갖는 타깃 또는 In2O3:Ga2O3:ZnO=1:1:4[몰수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[몰수비]의 조성비를 갖는 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 스퍼터링 가스에는, 수소를 포함하는 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 절연막(102) 및 산화물 반도체막(104)은 연속적으로 형성하는 것이 바람직하다. 절연막(102)을 형성한 후, 대기에 노출시키지 않고 산화물 반도체막(104)을 형성함으로써, 절연막(102)과 산화물 반도체막(104)과의 계면에서의 수소의 부착을 저감할 수 있다. 또는, 가열 장치를 갖는 멀티 챔버의 스퍼터링 장치에 있어서, 절연막(102)을 형성하고, 가열 장치에서 절연막(102)을 가열해서 수소를 탈리시킨 후, 절연막(102) 위에 산화물 반도체막(104)을 형성해도 좋다.
이어서, 기판(100)에 가열 처리를 실시하여 산화물 반도체막(104)으로부터 수소를 방출시킴과 함께, 절연막(102)에 포함되는 산소를, 산화물 반도체막(104)과, 절연막(102)과 산화물 반도체막(104)과의 계면 근방에 확산시킨다. 그 결과, 도 3b에 나타내는 바와 같이, 수소 농도 및 산소 결함이 저감된 산화물 반도체막(106)을 형성할 수 있다.
가열 처리의 온도는 산화물 반도체막(104)으로부터 수소를 방출시킴과 함께, 절연막(102)에 포함되는 산소를 탈리시키고, 나아가 산화물 반도체막(104)에 확산시키는 온도가 바람직하고, 예를 들어 150℃ 이상 기판 왜곡점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여 기판(100)의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그로 인해, 산화물 반도체막(104)으로부터의 수소의 방출 및 절연막(102)으로부터 산화물 반도체막(104)으로의 산소 확산의 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기에서 행할 수 있고, 예를 들어 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 좋다. 처리 시간은 3분 내지 24시간으로 한다.
산화물 반도체막 중에서의 산소 결함은 도너가 되어, 캐리어인 전자가 발생해 버린다. 산화물 반도체막(104)이 절연막(102)을 덮는 상태에서 가열 처리를 행함으로써, 절연막(102)에 포함되는 산소가 산화물 반도체막(104)에 확산되기 때문에, 산화물 반도체막(106)에 포함되는 산소 결함을 저감할 수 있다. 또한, 절연막(102)이 산화물 반도체막(104)에 덮여 있어, 절연막(102)의 표면이 노출되어 있지 않기 때문에, 절연막(102)으로부터 탈리한 산소를 효율적으로 산화물 반도체막(104)에 확산시킬 수 있다. 이에 의해, 산화물 반도체막의 산소 결함 및 절연막(102)과 산화물 반도체막(106)과의 계면 준위를 저감할 수 있다.
또한, 산화물 반도체막(104)의 성막 공정에 있어서, 성막실의 압력, 성막실의 누설 레이트 등에 있어서, 수소를 포함하는 불순물의 혼입을 최대한 억제함으로써, 절연막(102) 및 산화물 반도체막(104)으로의 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 절연막(102)으로부터 산화물 반도체막(104)으로의 수소를 포함하는 불순물의 확산을 저감할 수 있다. 또한, 가열 처리에 의해 산화물 반도체막(104) 중의 수소 농도를 저감할 수 있다. 산화물 반도체에 있어서는, 수소와의 결합에 의해 수소의 일부가 도너가 되어, 캐리어인 전자가 발생해 버린다. 이로 인해, 산화물 반도체막(104)의 성막 공정 및 그 후의 가열 공정에 있어서, 불순물, 대표적으로는 수소를 매우 줄임으로써, 산화물 반도체막의 결함을 저감하는 것이 가능하다.
이어서, 상기 산화물 반도체막(106) 위에 마스크를 형성한 후, 당해 마스크를 사용해서 산화물 반도체막(104)을 선택적으로 에칭하여, 섬 형상의 산화물 반도체막(106a) 및 절연막(102a)을 형성한다(도 3c 참조).
산화물 반도체막(106) 및 절연막(102)을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(106)의 에칭은 습식 에칭 또는 건식 에칭을 사용할 수 있고, 습식 에칭과 건식 에칭을 조합해서 사용해도 좋다. 또한, 산화물 반도체막(106a)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 포토리소그래피 공정을 사용하는 경우에는, 레지스트 마스크를 후퇴시키면서 에칭함으로써 테이퍼 형상으로 할 수 있다.
습식 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다.
건식 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 메탄(CH4), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 가공할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
건식 에칭의 조건으로서, 예를 들어 ICP 45W, Bias 100W, 압력 1.9Pa, 에칭 가스는 BCl3 및 Cl2의 혼합 가스로 하고, 유량은 BCl3/Cl2=60sccm/20sccm으로 한다. 이러한 조건을 채용함으로써, 산화물 반도체막(106)을 섬 형상으로 형성한 후, 절연막(102)을 선택적으로 제거해서 절연막(102a)을 형성할 수 있다. 에칭 시에 수소를 포함하는 불순물이 포함되지 않도록 행하는 것이 바람직하다.
또한, 절연막(102)을 제거하는 깊이는 절연막(102)의 막 두께에도 의하지만, 예를 들어 절연막(102)의 막 두께가 450nm인 경우, 100nm 제거하는 것이 바람직하다.
그 후, 마스크를 제거한다. 또한, 마스크를 제거하기 위해 박리액을 사용하면, 산화물 반도체막(106a)의 측면으로부터 산소가 탈리하는 경우가 있기 때문에, 마스크의 제거 방법으로서 애싱을 사용해도 좋다.
산화물 반도체막을 선택적으로 에칭할 때, 예를 들어 건식 에칭에 있어서 산화물 반도체막의 측면이 염소 라디칼, 불소 라디칼 등을 포함하는 플라즈마에 노출되면, 산화물 반도체막의 측면에 노출되는 금속 원자와, 염소 라디칼, 불소 라디칼 등이 결합한다. 이때, 금속 원자와 염소 원자, 불소 원자가 결합해서 탈리하기 때문에, 산화물 반도체막 중에 당해 금속 원자와 결합하고 있던 산소 원자가 활성이 된다. 활성이 된 산소 원자는 용이하게 반응하여, 탈리하기 쉽다. 그로 인해, 산화물 반도체막의 측면에는 산소 결함이 발생하기 쉽다.
에칭 공정에 의해 노출된 산화물 반도체막의 측면이 활성이면, 감압 분위기 또는 환원 분위기, 나아가 감압 분위기에서의 가열 처리에 있어서 산소가 인발되어, 상기 산화물 반도체막의 측면에서 산소 결함을 발생한다. 당해 산소 결함의 일부는 도너가 되어, 캐리어인 전자를 생성하기 때문에, 상기 산화물 반도체막의 측면은 n형화한다.
트랜지스터의 소스 전극 및 드레인 전극이, n형화한 산화물 반도체막의 측면과 접함으로써, 산화물 반도체막의 측면을 통해서 소스 전극 및 드레인 전극간에 누설 전류가 발생해 버린다. 상기 누설 전류는 트랜지스터의 오프 전류의 상승의 원인이 된다. 또한, 산화물 반도체막의 측면을 통해서 흐르는 전류는, 경우에 따라 산화물 반도체막의 측면을 채널 영역으로 하는 트랜지스터를 형성할 가능성이 있다.
이에, 다음으로 절연막(102a) 및 산화물 반도체막(106a) 위에 절연막(110) 및 절연막(112)을 형성한다(도 3d 참조). 절연막(110) 및 절연막(112)은 절연막(102)과 마찬가지로, 가열 처리에 의해 산소가 탈리하는 절연막을 사용해서 형성하는 것이 바람직하다. 또한, 절연막(110) 및 절연막(112)의 성막 방법은 절연막(102)과 동일한 성막 방법을 적절히 선택할 수 있다. 또한, 절연막(110) 및 절연막(112)을 성막할 때에 산화물 반도체막(106a)의 측면으로부터 산소의 탈리량을 저감하기 위해 절연막(110) 및 절연막(112)의 성막 온도는 가능한 한 낮은 온도, 바람직하게는 실온에서 성막하는 것이 바람직하다.
예를 들어, 절연막(110)으로서 산화실리콘을 사용하고, 절연막(112)으로서 산화알루미늄을 사용할 수 있다. 또는, 절연막(110)으로서 산화알루미늄을 사용하고, 절연막(112)으로서 산화실리콘을 사용해도 좋다. 또한, 본 실시 형태에서는 절연막(110) 및 절연막(112)의 적층 구조를 나타내지만, 본 발명의 일 형태는 이것에 한정되지 않고, 절연막(110) 또는 절연막(112)의 단층 구조로 해도 좋다.
산화물 반도체막(106a)의 측면에 접하여 열을 부여받음으로써 산소가 탈리하는 절연막(110)을 설치함으로써, 산화물 반도체막(106a)의 측면에 산소 결함이 발생했다 하더라도, 나중의 가열 처리에 의해, 절연막(110)에 포함되는 산소가 탈리함으로써, 산화물 반도체막(106a)과 절연막(110)이 접해 있는 면과 그 근방의 산화물 반도체막(106a)에 산소를 공급할 수 있다. 이에 의해, 산화물 반도체막(106a)과 절연막이 접해 있는 면, 대표적으로는 산화물 반도체막(106a)의 측면에서의 산소 결함을 저감할 수 있다.
이어서, 절연막(112)에 평탄화 처리를 행함으로써 절연막(112a)을 형성한다(도 3e 참조). 평탄화 처리는 화학적 기계 연마법(Chemical Mechanical Polishing: CMP법) 등의 연마 처리, 건식 에칭 또는 습식 에칭 등의 에칭 처리, 또는 연마 처리와 에칭 처리를 조합해서 행할 수 있다. 여기에서는 CMP 처리를 사용하여 절연막(112)에 평탄화 처리를 행하는 경우에 대해서 설명한다. 절연막(112)의 평탄화 처리는 절연막(110)이 노출, 또는 절연막(110)의 표면과 동일한 높이가 될 때까지 행한다. 또한, 산화물 반도체막(106a)의 막 두께가 수 nm 내지 십수 nm로 얇기 때문에, 산화물 반도체막(106a)이 평탄화 처리에 의해 제거되지 않도록 하는 것이 바람직하다.
절연막(112)에 CMP 처리를 행하는 조건은, 예를 들어 폴리우레탄지의 연마포를 사용하고, 슬러리 공급용의 약액으로서 실리카계 슬러리액(입경 60nm), 슬러리 유량(100ml/min 이상 500ml/min 이하, 연마압 0.005MPa 이상 0.08MPa 이하, 스핀들 회전수 20rpm 이상 50rpm 이하, 테이블 회전수 20rpm 이상 50rpm 이하, 처리 시간 0.2min으로 할 수 있다.
이어서, 절연막(110)이 노출된 개소를 제거하여 산화물 반도체막(106a)의 표면을 노출시킨다. 이에 의해, 절연막(110a)이 형성된다(도 4a 참조). 절연막(110)의 제거는 에칭 처리를 사용해서 행한다. 단, 산화물 반도체막(106a)에 대하여 절연막(110)의 선택비가 높은 에칭 조건을 채용하는 것이 필요하다. 절연막(110)이 노출된 개소를 제거한 후, 산화물 반도체막(106a)의 표면을 평탄하게 해 둠으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다.
건식 에칭의 조건으로서, 예를 들어 ICP 500W, Bias 50W, 압력 1.5Pa, 에칭 가스는 CF4 및 O2의 혼합 가스로 하고, 유량은 CF4/O2=70sccm/30sccm으로 한다. 이러한 조건을 채용함으로써, 절연막(110)을 선택적으로 제거해서 절연막(110a)을 형성할 수 있다. 또한, 산화물 반도체막(106a)이 제거되어 버리는 것을 억제할 수 있다. 에칭 시에 수소를 포함하는 불순물이 포함되지 않도록 행하는 것이 바람직하다.
여기서, 가열 처리를 행해도 좋다. 가열 처리를 행함으로써 산화물 반도체막(106a) 중의 수소를 포함하는 불순물을 제거할 수 있다. 또한, 절연막(102a), 절연막(110a) 및 절연막(112a)에 포함되는 산소가 탈리함으로써, 산화물 반도체막(106a)과, 절연막(102a), 절연막(110a)이 접해 있는 면에 산소를 공급할 수 있기 때문에, 산화물 반도체막(106a)과 절연막이 접해 있는 면에서의 산소 결함을 저감할 수 있다.
이어서, 산화물 반도체막(106a) 및 절연막(112a) 위에 절연막(114)을 성막한다(도 4b 참조). 절연막(114)은 절연막(102)과 마찬가지로, 가열 처리에 의해 산소가 탈리하는 절연막을 사용해서 형성하는 것이 바람직하다. 또한, 절연막(114)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써, 게이트 누설을 저감할 수 있다.
절연막(114)의 성막 방법은 절연막(102)과 동일한 성막 방법을 적절히 선택할 수 있다. 또한, 절연막(114)의 막 두께는, 바람직하게는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 또한, 절연막(114)을 형성할 때, 산화물 반도체막(106a)의 표면으로부터 산소의 탈리량을 저감하기 위해 절연막(114)의 성막 온도는 가능한 한 낮은 온도, 바람직하게는 실온에서 성막하는 것이 바람직하다.
이어서, 도전막(116)을 형성한 후, 절연막(118)을 형성한다(도 4c 참조). 도전막(116)은 스퍼터링법, CVD법, 증착법 등을 사용해서 형성한다. 또한, 도전막(116)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용해서 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용해도 좋다.
또한, 도전막(116)은 단층 구조여도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 추가로 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막 또는 복수 조합한 합금막, 혹은 질화막을 사용해도 좋다.
또한, 도전막(116)은 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 절연막(114)과 도전막(116) 사이에, 절연막(114)에 접하는 재료막으로서 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 설치하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(106a)보다 높은 질소 농도, 구체적으로는, 7 원자％ 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
절연막(118)은 절연막(102)과 동일한 재료 및 성막 방법을 사용해서 형성할 수 있다. 또한, 절연막(118)의 막 두께는 10nm 이상 150nm 이하로 한다. 본 실시 형태에서는 절연막(118)으로서 산화 질화실리콘막을 사용해서 형성한다.
이어서, 절연막(118) 위에 마스크를 형성해서 도전막(116) 및 절연막(118)을 에칭하여, 게이트 전극(116a) 및 절연막(118a)을 형성한다(도 4d 참조). 절연막(118) 위에 형성하는 마스크의 형성에는 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 사용할 수 있다. 또한, 게이트 전극(116a) 및 절연막(118a)을 형성한 후, 마스크를 제거한다. 절연막(118a)을 형성함으로써, 나중에 형성되는 소스 전극 및 드레인 전극과 게이트 전극(116a)이 쇼트하는 것을 방지할 수 있다.
도전막(116) 및 절연막(118)의 에칭에는 습식 에칭 또는 건식 에칭을 사용할 수 있고, 습식 에칭과 건식 에칭을 조합해서 사용해도 좋다. 도전막(116) 및 절연막(118)을 원하는 형상으로 에칭할 수 있도록 재료에 맞춰 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 단, 트랜지스터의 채널 길이(L)를 미세하게 가공하기 위해서는 건식 에칭을 사용하는 것이 바람직하다.
절연막(118)의 건식 에칭에 사용하는 에칭용 가스로서는, 예를 들어 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고, 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소 또는 이산화탄소 등을 첨가해도 좋다. 또한, 도전막(116)의 에칭용 가스로서는 염소, 염화붕소, 염화규소, 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황, 불화질소 등의 불소계 가스 또는 산소 등을 적절히 사용할 수 있다.
이어서, 산화물 반도체막(106a)에 도펀트 첨가하는 처리를 행하여, 도펀트를 포함하는 영역(120a, 120b)을 형성한다(도 5a 참조). 게이트 전극(116a) 및 절연막(118a)을 마스크로 해서 도펀트를 첨가함으로써, 셀프 얼라인으로 도펀트가 첨가된 도펀트를 포함하는 영역(120a, 120b) 및 도펀트가 첨가되지 않는 영역(채널 형성 영역(122))을 형성할 수 있다.
산화물 반도체막(106a)에 도펀트를 첨가하는 방법으로서, 이온 도핑법, 이온 주입법 또는 플라스마 잠입 이온 주입법 등을 사용할 수 있다. 또한, 첨가하는 도펀트로서는, 질소, 인, 혹은 비소 등의 15족 원소, 붕소, 알루미늄 등의 13족 원소, 수소, 헬륨, 네온, 아르곤, 크립톤 또는 크세논으로부터 적어도 하나를 선택한다. 여기에서는, 게이트 전극(116a) 및 절연막(118a)이 마스크가 되기 때문에, 도펀트가 첨가되는 영역인 도펀트를 포함하는 영역(120a, 120b)과 채널 형성 영역(122)을 셀프 얼라인으로 형성할 수 있다.
또한, 상기 도펀트의 첨가는 이온 도핑법, 이온 주입법 또는 플라즈마 잠입 이온 주입법 등에 의해 주입하는 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서, 피첨가물에 대하여 플라즈마 처리를 행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 건식 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
도펀트의 첨가 조건으로서, 예를 들어 도펀트가 질소인 경우, 가속 전압을 20kV로 하여 행한다. 또한, 도펀트가 인인 경우, 가속 전압을 40kV로 하여 행한다. 나중의 공정에서 형성하는 게이트 절연막(114a)의 두께, 재료 등에 의하지만, 질소 또는 인의 도우즈량이 1×1015ions/cm2 이하인 경우에는, 450℃ 미만에서 열처리를 행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 영역(120a, 120b)에 있어서 시트 저항을 1×107Ω/sq. 이하로 할 수 있다. 또한, 도우즈량이 5×1014ions/cm2 이상 5×1015ions/cm2 미만인 경우에는, 450℃ 이상 600℃ 이하에서 열처리를 행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 영역(120a, 120b)에 있어서 시트 저항을 1×105Ω/sq. 이하로 할 수 있다. 또한, 도우즈량이 5×1015ions/cm2 이상인 경우에는, 600 ℃보다 높은 온도에서 열처리를 행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 영역(120a, 120b)에 있어서 시트 저항을1×105Ω/sq. 이하로 할 수 있다.
도펀트를 포함하는 영역(120a, 120b)에 있어서 시트 저항을 저감함으로써, 트랜지스터의 온 전류 및 전계 효과 이동도를 향상시킬 수 있다.
이어서, 절연막(112a, 112b), 산화물 반도체막(106a) 및 절연막(118a) 등을 덮도록 절연막(124)을 형성한다(도 5b 참조). 절연막(124)은 절연막(102)과 동일한 재료 및 성막 방법을 사용해서 형성할 수 있다. 예를 들어, 질화실리콘막 위에 산화실리콘막이 성막된 적층 구조를 채용할 수도 있다. 본 실시 형태에서는 절연막(124)은 산화실리콘막의 단층 구조를 채용한다.
이어서, 가열 처리를 행해도 좋다. 당해 가열 처리의 온도는, 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃에서부터 325℃까지 서서히 온도 상승시키면서 가열해도 좋다.
가열 처리를 행함으로써, 산화물 반도체막(106a)에 접해 있는 절연막으로부터 산화물 반도체막(106a)에 산소가 확산되어, 절연막과 접하는 산화물 반도체막(106a)의 면과 그 근방의 산소 결함을 저감할 수 있다. 또한, 도펀트를 포함하는 영역(120a, 120b)의 저항을 저감할 수 있다. 또한, 당해 가열 처리를 행한 후, 도펀트를 포함하는 영역(120a, 120b)은 결정 상태여도 좋고 비정질 상태여도 좋다.
이어서, 절연막(124)에 이방성이 높은 에칭을 행함으로써, 사이드월 절연막(124a, 124b)을 형성한다(도 5c 참조).
이어서, 도전막(128)을 형성한다(도 6a 참조). 도전막(128)으로서 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속 또는 이것을 주성분으로 하는 합금을 사용한다. 또한, 도전막(128)은 단층 구조여도 좋고, 적층 구조여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 추가로 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 도전막(116)과 마찬가지로, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 좋다. 본 실시 형태에서는 도전막(128)으로서 티타늄을 사용하는 경우에 대해서 설명한다.
이어서, 도전막(128) 위에 마스크를 형성하고, 도전막(128)을 에칭함으로써, 도전막(128a, 128b)을 형성한다(도 6b 참조). 도전막(128)의 에칭에는 습식 에칭 또는 건식 에칭을 사용할 수 있고, 습식 에칭과 건식 에칭을 조합해서 사용해도 좋다. 도전막(128)을 원하는 형상으로 에칭할 수 있도록 재료에 맞춰 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 단, 트랜지스터를 미세하게 가공하기 위해서는 건식 에칭을 사용하는 것이 바람직하다.
도전막(128)의 건식 에칭에 사용하는 에칭 가스로서는, 예를 들어 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고, 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소, 또는 이산화탄소 등을 첨가해도 좋다.
도전막(128)으로서 티타늄을 사용한 경우의 에칭 조건으로서, 예를 들어 ICP 450W, Bias 100W, 압력 1.9Pa, 에칭 가스는 BCl3 및 Cl2의 혼합 가스로 하고, 유량은 BCl3/Cl2=60sccm/20sccm으로 한다. 이러한 조건을 채용함으로써, 도전막(128a, 128b)을 형성할 수 있다.
이어서, 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다(도 6c 참조). 절연막(130) 및 절연막(132)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용해서 형성하는 것도 가능하다. 여기에서는 절연막(130) 및 절연막(132)의 2층 구조로 하고 있지만, 트랜지스터를 덮는 절연막의 구성은 이것에 한정되지 않는다. 절연막(132)의 형성 후에는 그의 표면을 CMP나 에칭 처리 등에 의해 평탄화해도 좋다.
이상의 공정에 의해 본 발명의 일 형태에 따른 트랜지스터(200)를 제작할 수 있다(도 6c 참조).
본 발명의 일 형태에 따른 제작 방법에 의하면, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 농도를 저감할 수 있다. 따라서, 상기 산화물 반도체막의 채널 형성 영역을 i형(진성) 또는 i형에 한없이 가까운 반도체로 할 수 있다. 이에 의해, 트랜지스터의 오프 전류를 매우 작게 할 수 있다.
또한, 본 발명의 일 형태에 따른 제작 방법에 의하면, 가열 처리에 의해 산소가 탈리하는 절연막 위에 산화물 반도체막을 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막에서의 산소 결함과, 절연막 및 산화물 반도체막의 계면에서의 계면 준위를 저감할 수 있다. 또한, 산화물 반도체막을 선택적으로 에칭한 후, 에칭된 산화물 반도체막의 측면과 접하도록, 가열 처리에 의해 산소가 탈리하는 절연막을 형성한다. 이에 의해, 에칭된 산화물 반도체막의 측면이 감압 분위기 및 에천트에 노출되지 않기 때문에, 산화물 반도체막의 측면에서의 산소 결함의 생성을 저감할 수 있다. 또한, 게이트 절연막을 형성한 후의 가열 공정에 의해, 가열 처리에 의해 산소가 탈리하는 절연막으로부터 산화물 반도체막에 산소가 확산되기 때문에, 산화물 반도체막의 측면에 산소 결함이 발생했다고 하더라도, 당해 산소 결함을 보상할 수 있다. 그 결과, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
이어서, 도 2a 내지 도 2c에 나타내는 트랜지스터(210)의 제작 방법에 대해서 도 3a 내지 도 5c 및 도 7a 내지 도 7d를 사용해서 이하에 설명한다.
도 2a 내지 도 2c에 나타내는 트랜지스터(210)에 있어서, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 상이한 점은, 사이드월 절연막(124a, 124b), 산화물 반도체막(106a)과 접하도록 설치된 도전막(126a), 도전막(126b)을 갖는 점에 있다. 그로 인해, 도전막(126a, 126b)을 형성하기 전의 공정에 관한 상세한 설명은 생략한다.
우선, 도 3a 내지 도 5c에 나타내는 공정에 따라서, 기판(100) 위에 설치된 절연막(102a)과, 산화물 반도체막(106a)과, 산화물 반도체막(106a)의 측면에 접하는 절연막(110a)과, 절연막(110a) 위에 설치된 절연막(112a)과, 절연막(114)과, 절연막(114) 위에 설치된 게이트 전극(116a)과, 게이트 전극(116a) 위에 설치된 절연막(118a)을 형성한다. 또한, 산화물 반도체막(106a)에 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두도록 도펀트를 포함하는 영역(120a, 120b)을 형성하고, 사이드월 절연막(124a, 124b) 및 게이트 절연막(114a)을 형성한다.
이어서, 도전막(126)을 형성하고, 상기 도전막(126) 위에 도전막(128)을 형성한다(도 7a 참조). 도전막(126) 및 도전막(128)으로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속 또는 이것을 주성분으로 하는 합금을 사용한다. 또한, 도전막(126) 및 도전막(128)은 각각 단층 구조여도 좋고, 적층 구조여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 추가로 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 도전막(116)과 마찬가지로, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 좋다. 본 실시 형태에서는 도전막(126)으로서 텅스텐을 사용하고, 도전막(128)으로서 티타늄을 사용하는 경우에 대해서 설명한다. 또한, 도전막(126)의 막 두께는 도전막(128)의 막 두께보다도 얇은 것이 바람직하다. 예를 들어, 도전막(126)의 막 두께는 10nm 이상 50nm 이하로 하고, 도전막(128)의 막 두께는 50nm 이상 500nm 이하로 한다. 도전막(126)을 얇게 형성함으로써, 나중의 공정에서의 가공이 용이해진다. 보다 상세하게는, 도전막(126)이 두꺼운 경우, 나중의 에칭 공정에 있어서, 에칭 레이트의 편차가 커져, 에칭이 빠른 부분에서 도전막(126a, 126b)이 사이드월 절연막(124a, 124b)에 접한 구성이 되지 않을 우려가 있다. 그러나, 도전막(126)을 얇게 형성함으로써, 도전층(126)의 에칭 레이트의 편차를 작게 할 수 있어, 사이드월 절연막(124a, 124b)에 접한 도전막(126a, 126b)으로 가공하는 것이 용이해진다.
이어서, 도전막(128) 위에 마스크를 형성하고, 도전막(128)을 에칭함으로써, 도전막(128a, 128b)을 형성한다(도 7b 참조). 도전막(128)의 에칭에는 습식 에칭 또는 건식 에칭을 사용할 수 있고, 습식 에칭과 건식 에칭을 조합해서 사용해도 좋다. 도전막(128)을 원하는 형상으로 에칭할 수 있도록 재료에 맞춰 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 단, 트랜지스터를 미세하게 가공하기 위해서는 건식 에칭을 사용하는 것이 바람직하다.
도전막(128)의 건식 에칭에 사용하는 에칭 가스로서는, 예를 들어 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고, 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소, 또는 이산화탄소 등을 첨가해도 좋다.
도전막(126)으로서 텅스텐 및 도전막(128)으로서 티타늄을 사용한 경우의 에칭 조건으로서, 예를 들어 ICP 450W, Bias 100W, 압력 1.9Pa, 에칭 가스는 BCl3 및 Cl2의 혼합 가스로 하고, 유량은 BCl3/Cl2=60sccm/20sccm으로 한다. 이러한 조건을 채용함으로써 도전막(128)은 제거되고, 도전막(126)이 제거되지 않도록 하는 것이 가능하다. 또한, 도전막(128)이 제거됨으로써, 도전막(128a, 128b)을 형성할 수 있다.
이어서, 도전막(128a, 128b) 및 도전막(126) 위에 마스크를 형성하고, 도전막(126)의, 게이트 전극(116a)과 겹치는 부분을 포함하는 일부를 에칭함으로써, 도전막(126a, 126b)을 형성한다(도 7c 참조). 이에 의해, 소스 전극 및 드레인 전극을 형성할 수 있다. 도전막(126a, 126b)을 사이드월 절연막(124a, 124b)에 접해서 설치함으로써, 마스크 어긋남이 발생했다고 하더라도 산화물 반도체막(106a)의 표면을 도전막(126a, 126b)으로 확실하게 덮을 수 있다. 또한, 마스크 어긋남에 수반하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 소스 전극 및 드레인 전극을 형성할 때에 산화물 반도체막(106a)이 에칭 가스에 노출되지 않기 때문에 바람직하다. 또한, 게이트 전극(116a) 위에 절연막(118a)이 형성되어 있기 때문에, 도전막(126a, 126b)과 게이트 전극(116a)이 쇼트하는 것을 방지할 수 있다.
도전막(126)으로서 텅스텐을 사용한 경우의 에칭 조건으로서, 예를 들어 ICP 500W, Bias 10W, 압력 1.5Pa, 에칭 가스는 CF4, Cl2 및 O2의 혼합 가스로 하고, 유량은 CF4/Cl2/O2=25sccm/25sccm/10sccm으로 한다. 이러한 조건을 채용함으로써, 도전막(126)의 일부는 제거되고, 절연막(118a), 사이드월 절연막(124a, 124b)이 제거되지 않도록 하는 것이 가능하다. 또한, 도전막(126)의 일부가 제거됨으로써, 도전막(126a, 126b)을 형성할 수 있다.
이어서, 도전막(126a, 126b), 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다(도 7d 참조). 절연막(130) 및 절연막(132)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용해서 형성하는 것도 가능하다. 여기에서는, 절연막(130) 및 절연막(132)의 2층 구조로 하고 있지만, 트랜지스터를 덮는 절연막의 구성은 이것에 한정되지 않는다. 절연막(132)의 형성 후에는 그의 표면을 CMP나 에칭 처리 등에 의해 평탄화해도 좋다.
이상의 공정에 의해, 본 발명의 일 형태에 따른 트랜지스터(210)를 제작할 수 있다(도 7d 참조).
본 발명의 일 형태에 따른 제작 방법에 의하면, 산화물 반도체막에 포함되는 수소를 포함하는 불순물을 저감할 수 있다. 따라서, 상기 산화물 반도체막의 채널 형성 영역을 i형(진성) 또는 i형에 한없이 가까운 반도체로 할 수 있다. 이에 의해, 트랜지스터의 오프 전류를 매우 작게 할 수 있다.
또한, 본 발명의 일 형태에 따른 제작 방법에 의하면, 가열 처리에 의해 산소가 탈리하는 절연막 위에 산화물 반도체막을 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막에서의 산소 결함과, 절연막과 산화물 반도체막의 계면에서의 계면 준위를 저감할 수 있다. 또한, 산화물 반도체막을 선택적으로 에칭한 후, 에칭된 산화물 반도체막의 측면과 접하도록 가열 처리에 의해 산소가 탈리하는 절연막을 형성한다. 이에 의해, 에칭된 산화물 반도체막의 측면이 감압 분위기 및 에천트에 노출되지 않기 때문에, 산화물 반도체막의 측면에서의 산소 결함의 생성을 저감할 수 있다. 또한, 게이트 절연막을 형성한 후의 가열 공정에 의해, 가열 처리에 의해 산소가 탈리하는 절연막으로부터 산화물 반도체막으로 산소가 확산되기 때문에, 산화물 반도체막의 측면에 산소 결함이 발생했다고 하더라도, 당해 산소 결함을 보상할 수 있다. 그 결과, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
소스 전극 및 드레인 전극으로서 기능하는 도전막(126a, 126b)을 사이드월 절연막(124a, 124b)에 접해서 설치함으로써, 트랜지스터의 제작 공정에 있어서 마스크 어긋남이 발생했다고 하더라도 확실하게 산화물 반도체막(106a)의 표면을 도전막(126a, 126b)으로 덮을 수 있다. 또한, 마스크 어긋남에 수반하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 소스 전극 및 드레인 전극을 형성할 때에 산화물 반도체막(106a)이 에칭 가스에 노출되지 않기 때문에 바람직하다. 또한, 게이트 전극(116a) 위에 절연막(118a)이 형성되어 있음으로써, 도전막(126a, 126b)과 게이트 전극(116a)이 쇼트하는 것을 방지할 수 있다.
(실시 형태 3)
본 실시 형태에서는 도 1a 내지 도 1c 및 도 2a 내지 도 2c에 나타내는 트랜지스터와 비교해서 온 전류가 높은 트랜지스터의 제작 방법의 일례에 대해서 도 3a 도 11b를 사용해서 설명한다.
우선, 도 1a 내지 도 1c에 나타내는 트랜지스터와 비교해서 온 전류가 높은 트랜지스터의 제작 방법의 일례에 대해서 도 3a 내지 도 5c 및 도 8a 및 8b를 사용해서 설명한다. 도 8b에 나타내는 트랜지스터(220)는 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 비교하여, 산화물 반도체막(106a)에 형성되는 도펀트를 포함하는 영역의 구조가 상이하다.
우선, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 마찬가지로, 도 3a 내지 도 5c의 공정을 거쳐서, 기판(100) 위에 설치된 절연막(102a)과, 산화물 반도체막(106a)과, 산화물 반도체막(106a)의 측면에 접하는 절연막(110a)과, 절연막(110a) 위에 설치된 절연막(112a)과, 절연막(114)과, 절연막(114) 위에 설치된 게이트 전극(116a)과, 게이트 전극(116a) 위에 설치된 절연막(118a)과, 산화물 반도체막(106a)에, 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두도록 도펀트를 포함하는 영역(120a, 120b)을 형성한다. 또한, 사이드월 절연막(124a, 124b) 및 게이트 절연막(114a)을 형성한다.
이어서, 산화물 반도체막(106a)에 추가로 도펀트 첨가하는 처리를 행하여, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)을 형성한다(도 8a 참조). 여기에서는 게이트 전극(116a) 및 절연막(118a) 및 사이드월 절연막(124a, 124b)을 마스크로 해서 도펀트를 산화물 반도체막(106a)에 첨가함으로써, 셀프 얼라인으로 도펀트가 첨가된 도펀트를 포함하는 영역(140a, 140b, 142a, 142b) 및 도펀트가 첨가되지 않는 영역(채널 형성 영역(122))을 형성할 수 있다.
예를 들어, 도펀트를 포함하는 영역(140a, 140b)의 도펀트의 농도는 도 5a에 나타내는 도펀트를 포함하는 영역(120a, 120b)의 도펀트의 농도와 동일 정도로 하는 것이 바람직하다. 또한, 도펀트를 포함하는 영역(142a, 142b)의 도펀트의 농도는 도펀트를 포함하는 영역(140a, 140b)보다도 고농도로 하는 것이 바람직하다.
구체적으로는, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1020atoms/cm3 미만으로 한다.
또한, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)을 형성한 후, 가열 처리를 행하여, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)의 시트 저항을 더욱 저감해도 좋다.
그 결과, 나중에 형성하는 도전막(128a, 128b)과, 도펀트를 포함하는 영역(142a, 142b)과의 접촉 저항을 저감함과 함께, 채널 형성 영역(122)의 단부에 가해지는 전계를 완화시킬 수 있다. 그 결과, 나중에 형성되는 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다.
그 후, 도전막(128a, 128b)을 형성한다. 이어서, 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다.
이상의 공정에 의해, 본 발명의 일 형태에 따른 트랜지스터(220)를 제작할 수 있다(도 8b 참조). 본 실시 형태에 나타내는 트랜지스터는, 산화물 반도체막에 있어서, 채널 영역이 되는 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두는 도펀트를 포함하는 영역(140a, 140b)과, 도펀트를 포함하는 영역(140a, 140b)을 사이에 둠과 함께, 소스 전극 및 드레인 전극으로서 기능하는 도전막(128a, 128b)과 접하는 도펀트를 포함하는 영역(142a, 142b)을 갖는다. 이로 인해, 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다. 또한, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
이어서, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 비교해서 온 전류가 높은 트랜지스터의 제작 방법의 다른 일례에 대해서 도 3a 내지 도 5c 및 도 9a 및 도 9b를 사용해서 설명한다. 도 9b에 나타내는 트랜지스터(230)는, 도 1a 내지 도 1c 및 도 8b에 나타내는 트랜지스터와 비교하여, 산화물 반도체막(106a)에 형성되는 도펀트를 포함하는 영역의 구조가 상이하다.
우선, 도 1a 내지 도 1c에 나타내는 트랜지스터(200)와 마찬가지로, 도 3a 내지 도 5c의 공정을 거쳐서, 기판(100) 위에 설치된 절연막(102a)과, 산화물 반도체막(106a)과, 산화물 반도체막(106a)의 측면에 접하는 절연막(110a)과, 절연막(110a) 위에 설치된 절연막(112a)과, 게이트 절연막(114a)과, 게이트 절연막(114a) 위에 설치된 게이트 전극(116a)과, 게이트 전극(116a) 위에 설치된 절연막(118a)과, 산화물 반도체막(106a)에, 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두는 도펀트를 포함하는 영역(120a, 120b)과, 사이드월 절연막(124a, 124b)을 형성한다.
이어서, 도전막을 형성한 후, 도전막을 선택적으로 에칭하여 도전막(128a, 128b)을 형성한다(도 9a 참조).
이어서, 산화물 반도체막(106a)에 추가로 도펀트 첨가하는 처리를 행하여, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)을 형성한다(도 9a 참조). 여기에서는, 게이트 전극(116a) 및 절연막(118a), 사이드월 절연막(124a, 124b), 및 도전막(128a, 128b)을 마스크로 해서 도펀트를 첨가함으로써, 셀프 얼라인으로 도펀트가 첨가된 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b) 및 도펀트가 첨가되지 않는 영역(채널 형성 영역(122))을 형성할 수 있다.
예를 들어, 도펀트를 포함하는 영역(150a, 150b)의 농도는, 도 5a에 나타내는 도펀트를 포함하는 영역(120a, 120b)의 농도와 동일 정도로 하는 것이 바람직하다. 또한, 도펀트를 포함하는 영역(152a, 152b)의 농도는 도펀트를 포함하는 영역(150a, 150b)보다도 고농도로 하는 것이 바람직하다.
도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1020atoms/cm3 미만으로 한다. 또한, 도펀트가, 노출된 산화물 반도체막(106a)에 첨가됨으로써, 도펀트를 포함하는 영역(152a, 152b)이 형성된다. 한편, 사이드월 절연막(124a, 124b) 및 도전막(128a, 128b)과 중첩하는 산화물 반도체막(106a)에 있어서는, 사이드월 절연막(124a, 124b) 및 도전막(128a, 128b)이 마스크가 되어, 도펀트가 첨가되지 않기 때문에, 도펀트를 포함하는 영역(150a, 150b) 및 도펀트를 포함하는 영역(154a, 154b)에서의 도펀트의 농도는 대략 동일하다. 이상으로부터, 도펀트를 포함하는 영역(150a, 150b, 154a, 154b)과 비교하여 도펀트를 포함하는 영역(152a, 152b)에서의 도펀트의 농도가 높다.
또한, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)을 형성한 후, 가열 처리를 행하여, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)의 시트 저항을 더욱 저감해도 좋다.
그 결과, 도전막(128a, 128b)과, 도펀트를 포함하는 영역(154a, 154b)과의 접촉 저항을 저감함과 함께, 채널 형성 영역(122)의 단부에 가해지는 전계를 완화시킬 수 있다. 그 결과, 나중에 형성되는 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다.
그 후, 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다.
이상의 공정에 의해, 본 발명의 일 형태에 따른 트랜지스터(230)를 제작할 수 있다(도 9b 참조). 본 실시 형태에 나타내는 트랜지스터는, 산화물 반도체막에 있어서, 채널 영역이 되는 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두는 도펀트를 포함하는 영역(150a, 150b)과, 도펀트를 포함하는 영역(150a, 150b)을 사이에 둠과 함께, 소스 전극 및 드레인 전극으로서 기능하는 도전막(128a, 128b)과 접하는 도펀트를 포함하는 영역(154a, 154b)을 갖는다. 이로 인해, 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다. 또한, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
이어서, 도 2a 내지 도 2c에 나타내는 트랜지스터(210)와 비교해서 온 전류가 높은 트랜지스터의 제작 방법의 일례에 대해서 도 3a 내지 도 5c, 및 도 10a 및 도 10b를 사용해서 설명한다. 도 10b에 나타내는 트랜지스터(240)는 도 2a 내지 도 2c에 나타내는 트랜지스터(210)와 비교하여, 산화물 반도체막(106a)에 형성되는 도펀트를 포함하는 영역의 구조가 상이하다.
우선, 도 2a 내지 도 2c에 나타내는 트랜지스터(210)와 마찬가지로, 도 3a 내지 도 5c의 공정을 거쳐서, 기판(100) 위에 설치된 절연막(102a)과, 산화물 반도체막(106a)과, 산화물 반도체막(106a)의 측면에 접하는 절연막(110a)과, 절연막(110a) 위에 설치된 절연막(112a)과, 게이트 절연막(114a)과, 게이트 절연막(114a) 위에 설치된 게이트 전극(116a)과, 게이트 전극(116a) 위에 설치된 절연막(118a)과, 산화물 반도체막(106a)에, 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두도록 도펀트를 포함하는 영역(120a, 120b)과, 사이드월 절연막(124a, 124b)을 형성한다.
이어서, 산화물 반도체막(106a)에 추가로 도펀트 첨가하는 처리를 행하여, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)을 형성한다(도 10a 참조). 여기에서는 게이트 전극(116a) 및 절연막(118a) 및 사이드월 절연막(124a, 124b)을 마스크로 해서 도펀트를 산화물 반도체막(106a)에 첨가함으로써, 셀프 얼라인으로 도펀트가 첨가된 도펀트를 포함하는 영역(140a, 140b, 142a, 142b) 및 도펀트가 첨가되지 않는 영역(채널 형성 영역(122))을 형성할 수 있다.
예를 들어, 도펀트를 포함하는 영역(140a, 140b)의 도펀트의 농도는, 도 5a에 나타내는 도펀트를 포함하는 영역(120a, 120b)의 도펀트의 농도와 동일 정도로 하는 것이 바람직하다. 또한, 도펀트를 포함하는 영역(142a, 142b)의 도펀트의 농도는 도펀트를 포함하는 영역(140a, 140b)보다도 고농도로 하는 것이 바람직하다.
구체적으로는, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1020atoms/cm3 미만으로 한다.
또한, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)을 형성한 후, 가열 처리를 행하여, 도펀트를 포함하는 영역(140a, 140b, 142a, 142b)의 시트 저항을 더욱 저감해도 좋다.
그 결과, 나중에 형성하는 도전막(126a, 126b)과, 도펀트를 포함하는 영역(142a, 142b)과의 접촉 저항을 저감함과 함께, 채널 형성 영역(122)의 단부에 가해지는 전계를 완화시킬 수 있다. 그 결과, 나중에 형성되는 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다.
그 후, 도전막(126a, 126b), 도전막(128a, 128b)을 형성한다. 도전막(126a, 126b)을 사이드월 절연막(124a, 124b)에 접해서 설치함으로써, 마스크 어긋남이 발생했다고 하더라도 확실하게 산화물 반도체막(106a)의 표면을 도전막으로 덮을 수 있다. 또한, 마스크 어긋남에 수반하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 소스 전극 및 드레인 전극을 형성할 때에, 산화물 반도체막(106a)이 에칭 가스에 노출되지 않기 때문에 바람직하다.
이어서, 도전막(126a, 126b), 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다.
이상의 공정에 의해, 본 발명의 일 형태에 따른 트랜지스터(240)를 제작할 수 있다(도 10b 참조). 본 실시 형태에 나타내는 트랜지스터는, 산화물 반도체막에 있어서, 채널 영역이 되는 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두는 도펀트를 포함하는 영역(140a, 140b)과, 도펀트를 포함하는 영역(140a, 140b)을 사이에 둠과 함께, 소스 전극 및 드레인 전극으로서 기능하는 도전막(126a, 126b)과 접하는 도펀트를 포함하는 영역(142a, 142b)을 갖는다. 이로 인해, 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다. 또한, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
이어서, 도 2a 내지 도 2c에 나타내는 트랜지스터와 비교해서 온 전류가 높은 트랜지스터의 제작 방법의 다른 일례에 대해서 도 3a 내지 도 5c, 도 7a 내지 도 7c, 및 도 11a 및 도 11b를 사용해서 설명한다. 도 11b에 나타내는 트랜지스터(250)는 도 2a 내지 도 2c 및 도 10b에 나타내는 트랜지스터와 비교하여, 산화물 반도체막(106a)에 형성되는 도펀트를 포함하는 영역의 구조가 상이하다.
도 2a 내지 도 2c에 나타내는 트랜지스터와 마찬가지로, 도 3a 내지 도 5c의 공정을 거쳐서, 기판(100) 위에 설치된 절연막(102a)과, 산화물 반도체막(106a)과, 산화물 반도체막(106a)의 측면에 접하는 절연막(110a), 절연막(110a) 위에 설치된 절연막(112a)과, 게이트 절연막(114a)과, 게이트 절연막(114a) 위에 설치된 게이트 전극(116a)과, 게이트 전극(116a) 위에 설치된 절연막(118a)과, 사이드월 절연막(124a, 124b)을 형성한다.
이어서, 2층의 도전막을 형성한 후, 각각의 도전막을 선택적으로 에칭하여 도전막(126a, 126b, 128a, 128b)을 형성한다(도 11a 참조).
이어서, 산화물 반도체막(106a)에 도펀트 첨가하는 처리를 행하여, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)을 형성한다(도 11a 참조). 여기에서는 게이트 전극(116a) 및 절연막(118a), 사이드월 절연막(124a, 124b), 및 도전막(128a, 128b)을 마스크로 해서 도펀트를 첨가함으로써, 셀프 얼라인으로 도펀트가 첨가된 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b) 및 도펀트가 첨가되지 않는 영역(채널 형성 영역(122))을 형성할 수 있다.
예를 들어, 도펀트를 포함하는 영역(150a, 150b)의 도펀트의 농도는, 도 5a에 나타내는 도펀트를 포함하는 영역(120a, 120b)의 도펀트의 농도와 동일 정도로 하는 것이 바람직하다. 또한, 도펀트를 포함하는 영역(152a, 152b)의 도펀트의 농도는 도펀트를 포함하는 영역(150a, 150b)보다도 고농도로 하는 것이 바람직하다.
도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1020atoms/cm3 미만으로 한다. 또한, 도전막(126a, 126b)을 투과한 도펀트가 산화물 반도체막(106a)에 첨가되어, 도펀트를 포함하는 영역(152a, 152b)이 형성된다. 한편, 사이드월 절연막(124a, 124b) 및 도전막(128a, 128b)과 중첩하는 산화물 반도체막(106a)에 있어서는, 사이드월 절연막(124a, 124b) 및 도전막(128a, 128b)이 마스크가 되어, 도펀트가 첨가되지 않기 때문에, 도펀트를 포함하는 영역(150a, 150b) 및 도펀트를 포함하는 영역(154a, 154b)에서의 도펀트의 농도는 대략 동일하다. 이상으로부터, 도펀트를 포함하는 영역(150a, 150b, 154a, 154b)과 비교하여, 도펀트를 포함하는 영역(152a, 152b)에서의 도펀트의 농도가 높다.
또한, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)을 형성한 후, 가열 처리를 행하여, 도펀트를 포함하는 영역(150a, 150b, 152a, 152b, 154a, 154b)의 시트 저항을 더욱 저감해도 좋다.
그 결과, 도전막(126a, 126b)과, 도펀트를 포함하는 영역(152a, 152b)과의 접촉 저항을 저감함과 함께, 채널 형성 영역(122)의 단부에 가해지는 전계를 완화시킬 수 있다. 그 결과, 나중에 형성되는 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다.
그 후, 도전막(126a, 126b), 도전막(128a, 128b) 및 절연막(118a) 위에 절연막(130)을 형성하고, 상기 절연막(130) 위에 절연막(132)을 형성한다.
이상의 공정에 의해, 본 발명의 일 형태에 따른 트랜지스터(250)를 제작할 수 있다(도 11b 참조). 본 실시 형태에 나타내는 트랜지스터는, 산화물 반도체막에 있어서, 채널 영역이 되는 채널 형성 영역(122)과, 채널 형성 영역(122)을 사이에 두는 도펀트를 포함하는 영역(150a, 150b)과, 도펀트를 포함하는 영역(150a, 150b)을 사이에 둠과 함께, 소스 전극 및 드레인 전극으로서 기능하는 도전막(126a, 126b)과 접하는 도펀트를 포함하는 영역(152a, 152b)을 갖는다. 이로 인해, 트랜지스터의 온 전류를 높임과 함께, 단채널 효과를 억제할 수 있다. 또한, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 도전막(126a, 126b)을 개재해서 산화물 반도체막에 도펀트를 첨가함으로써, 산화물 반도체막이 도펀트의 첨가에 의해 손상을 받는 것을 억제할 수 있기 때문에 바람직하다.
(실시 형태 4)
본 실시 형태에서는 도 1a 내지 도 1c 및 도 2a 내지 도 2c에 나타내는 반도체 장치와 일부 다른 구조를 갖는 반도체 장치에 대해서 도 12a 내지 도 12c를 참조하여 설명한다.
도 12a는 도 1a 내지 도 1c와 일부 다른 구조를 갖는 트랜지스터(260)이다. 도 1a 내지 도 1c에 나타내는 트랜지스터(200)는, 도 3e에 나타내는 바와 같이, 절연막(112)에 평탄화 처리를 행한 후에, 절연막(110)을 산화물 반도체막(106a)이 노출될 때까지 제거하고 있기 때문에, 절연막(110a) 및 절연막(112a)에 있어서 단차가 발생하고 있다. 이에 반해, 도 12a에 나타내는 반도체 장치는 절연막(112) 및 절연막(110)에 평탄화 처리를 행하고 있기 때문에, 절연막(110a) 및 절연막(112a)에 있어서 단차가 발생하지 않는다. 이에 의해, 도전막(128a) 및 도전막(128b)의 피복성을 양호하게 할 수 있다.
또한, 도 3a에서 설명한 바와 같이, 기판(100) 위에 설치하는 절연막을 적층 구조로 할 수도 있다. 도 12a의 경우는, 절연막(102b)과 절연막(102a)의 2층 구조로 하고, 절연막(102b)으로서 산화알루미늄막을 사용하고, 절연막(102a)으로서 산화실리콘막을 사용하는 경우에 대해서 나타낸다.
도 12b는 도 2a 내지 도 2c 및 도 12a와 일부 다른 구조를 갖는 트랜지스터(270)이다. 도 2a 내지 도 2c에 나타내는 트랜지스터(210)는, 도 3e에 나타내는 바와 같이, 절연막(112)에 평탄화 처리를 행한 후에 절연막(110)을 산화물 반도체막(106a)이 노출될 때까지 제거하고 있기 때문에, 절연막(110a) 및 절연막(112a)에 있어서 단차가 발생하고 있다. 이에 반해, 도 12b에 나타내는 반도체 장치는 절연막(112) 및 절연막(110)에 평탄화 처리를 행하고 있기 때문에, 절연막(110a) 및 절연막(112a)에 있어서 단차가 발생하지 않는다. 이에 의해, 도전막(126a, 126b), 도전막(128a, 128b)의 피복성을 양호하게 할 수 있다.
또한, 도 3a에서 설명한 바와 같이, 기판(100) 위에 설치하는 절연막을 적층 구조로 해도 좋다. 도 12b의 경우는, 절연막(102b)과 절연막(102a)의 2층 구조로 하고, 절연막(102b)으로서 산화알루미늄막을 사용하고, 절연막(102a)으로서 산화실리콘막을 사용하는 경우에 대해서 나타낸다.
도 12c는 도 2a 내지 도 2c, 도 12a 및 도 12b와 일부 다른 구조를 갖는 트랜지스터(280)이다. 도 2a 내지 도 2c에 나타내는 트랜지스터(210)는 도전막(126a) 위에 도전막(126a)보다도 막 두께가 두꺼운 도전막(128a)이 형성되고, 도전막(126b) 위에 도전막(126b)보다도 막 두께가 두꺼운 도전막(128b)이 형성되어 있다. 이에 반해, 도 12c에 나타내는 트랜지스터(280)는 막 두께가 두꺼운 도전막(128a, 128b) 위에 도전막(126a, 126b)이 형성되고, 도전막(126a, 126b)이 사이드월 절연막(124a, 126b)과 접해 있다.
도 12a 내지 도 12c에 나타내는 반도체 장치는 도 1a 내지 도 1c, 도 2a 내지 도 2c 및 도 8a 내지 도 11b에 나타내는 반도체 장치와 자유롭게 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는 상술한 실시 형태에 나타내는 트랜지스터를 사용한 반도체 장치의 회로 구성 및 동작의 예에 대해서 도 13a 내지 도 15b를 참조하여 설명한다. 또한, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터임을 나타내기 위해 OS의 부호를 아울러 붙이는 경우가 있다.
<반도체 장치의 단면 구성>
처음에, 반도체 장치의 단면 구성의 일례에 대해서 도 13a를 참조해서 설명한다. 도 13a에 나타내는 반도체 장치는 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 용량 소자(164)와, 제2 반도체 재료를 사용한 트랜지스터(300)를 갖는 것이다. 또한, 트랜지스터(160)와 트랜지스터(300)와 용량 소자(164)로 하나의 메모리 셀을 구성한다.
도 13a에서의 트랜지스터(160)는, 기판(100) 위에, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 채널 형성 영역(117a)과, 채널 형성 영역(117a)을 사이에 두도록 형성된 불순물 영역(119a) 및 불순물 영역(119b)과, 채널 형성 영역(117a) 위에 설치된 게이트 절연층(108)과, 게이트 절연층(108) 위에 설치된 게이트 전극(109)을 갖는다. 또한, 도 13a에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우에 대해서 나타내지만, 편의상, 이러한 상태를 포함해서 트랜지스터라 칭한다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해 소스 영역이나 드레인 영역을 포함해서 소스 전극이나 드레인 전극이라 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이란 기재에는 소스 영역이 포함될 수 있다.
불순물 영역(119a)은 트랜지스터(160)의 소스 전극 및 드레인 전극의 한쪽으로서 기능한다. 불순물 영역(119b)은 트랜지스터(160)의 소스 전극 및 드레인 전극의 다른 쪽으로서 기능한다. 또한, 도 13a에 있어서, 불순물 영역(119b)은 불순물 영역(121), 배선(107) 및 산화물 반도체층의 도펀트를 포함하는 영역(120b)을 개재해서 도전막(128b)에 접속되어 있다. 즉, 트랜지스터(160)의 소스 전극 또는 드레인 전극의 다른 쪽과 트랜지스터(300)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되어 있다.
단, 본 발명의 일 형태는 이것에 한정되는 것은 아니다. 메모리 셀, 트랜지스터 및 용량 소자의 전기적 접속은 적절히 변경할 수 있다. 예를 들어, 불순물 영역(119b)은 불순물 영역(121) 및 불순물 영역(119c)을 개재하여, 다른 메모리 셀의 불순물 영역(119a)과 전기적으로 접속해 있어도 좋다. 그 경우, 게이트 절연층(108)에는 개구가 형성되지 않아도 좋다. 또한, 배선(107)이 형성되지 않아도 좋다. 즉, 트랜지스터(160)의 소스 전극 또는 드레인 전극의 다른 쪽과 다른 메모리 셀의 트랜지스터(160)의 소스 전극 또는 드레인 전극의 한쪽이 전기적으로 접속되는 경우는, 트랜지스터(160)의 소스 전극 또는 드레인 전극의 다른 쪽과 트랜지스터(300)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되어 있지 않아도 좋다.
배선(107)은 게이트 전극(109)과 동일한 재료 및 공정에 의해 형성할 수 있다. 배선(107)을 설치함으로써, CMP 처리 시에 발생하는 디싱을 방지할 수 있고, 절연막(102a), 게이트 전극(109) 및 배선(107)의 상면을 보다 평탄화할 수 있다.
또한, 도 13a에 있어서 게이트 전극(109) 및 배선(107)은 1층으로 되어 있지만, 이것에 한정되는 것은 아니다. 게이트 전극(109) 및 배선(107)을 2층 이상의 구조로 해도 좋다. 예를 들어, 질화탄탈층 위에 텅스텐층을 적층한 구조로 해도 좋다. 질화탄탈은 일함수가 크기 때문에, 텅스텐만을 사용하는 경우와 비교하여 트랜지스터(160)의 임계값 전압의 절대값을 크게 할 수 있고, 또한 응력을 완화할 수 있다. 또한, 질화탄탈만을 사용하는 경우와 비교하여 게이트 전극(109)의 저항을 저감할 수 있다.
또한, 고집적화를 실현하기 위해서는, 도 13a에 나타내는 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편으로, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(109)의 측면에 사이드 월 절연층을 설치하고, 그 사이드 월 절연층과 중첩하는 영역에 형성된 불순물 농도가 상이한 영역을 포함해서 불순물 영역(119a), 불순물 영역(119b)을 설치해도 좋다.
도 13a에서의 트랜지스터(300)에는 본 발명의 일 형태에 따른 트랜지스터가 적용된다. 트랜지스터(300)는, 채널 형성 영역(122a)과, 게이트 전극(116a)과, 도펀트를 포함하는 영역(120a, 120b)과, 사이드월 절연막(124a, 124b)과, 게이트 절연막(114a)과, 절연막(118a)과, 도전막(128b)을 갖는다.
도 13a에서의 용량 소자(164)는 절연층(114b), 전극(116b), 산화물 반도체층에 있어서 도펀트가 첨가되어 있지 않은 영역(122b), 게이트 전극(109)으로 구성된다. 즉, 전극(116b)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 게이트 전극(109)은 용량 소자(164)의 다른 쪽 전극으로서 기능하게 된다.
트랜지스터(300) 및 용량 소자(164)를 덮도록 절연막(130)이 설치되어 있고, 절연막(130) 위에는 절연막(132)이 설치되어 있다. 그리고, 절연막(130) 및 절연막(132)에 형성된 개구를 통해 도전막(128b)과 배선(134)은 접속되어 있다. 또한, 도 13a에서는 도전막(128b)을 사용해서 도펀트를 포함하는 영역(120b)과 배선(134)을 접속하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들어, 배선(134)을 직접, 도펀트를 포함하는 영역(120b)에 접촉시켜도 좋다.
또한, 상기 트랜지스터는 모두 ｎ채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터를 사용할 수 있음은 말할 필요도 없다. 또한, 개시하는 발명의 기술적인 본질은 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(300)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것으로 한정할 필요는 없다.
<기본 회로>
이어서, 도 13a에서 나타낸 반도체 장치의 기본적인 회로 구성 및 그의 동작에 대해서 도 13b를 참조하여 설명한다. 도 13b에 나타내는 반도체 장치에 있어서, 제1 배선(1st Line)과 트랜지스터(160)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극 또는 소스 전극은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(300)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 제4 배선(4th Line)과 트랜지스터(300)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(300)의 드레인 전극 또는 소스 전극은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속되어 있다. 또한, 제1 배선(1st Line)과 제3 배선(3rd Line)은 전기적으로 접속되어 있어도 좋다.
여기서, 트랜지스터(300)에는 본 발명의 일 형태에 따른 트랜지스터가 적용된다. 본 발명의 일 형태에 따른 트랜지스터는 오프 전류가 매우 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(300)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하의 유지가 용이해지고, 또한 유지된 정보의 판독이 용이해진다.
또한, 트랜지스터(160)에 대해서는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시킨다는 관점에서는, 예를 들어 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다.
도 13b에 나타내는 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
처음에, 정보의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선의 전위를 트랜지스터(300)가 온 상태로 되는 전위로 해서 트랜지스터(300)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 부여된다(기입). 여기에서는, 상이한 두 전위에 대응하는 전하(이하, 저전위 VL에 의해 부여되는 전하를 전하 QL, 고전위 VH에 의해 부여되는 전하를 전하 QH라고 함) 중 어느 하나가 부여되는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 부여하는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제4 배선의 전위를 트랜지스터(300)이 오프 상태로 되는 전위로 해서 트랜지스터(300)를 오프 상태로함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(300)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
이어서, 정보의 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정전위)를 부여한 상태에서 제5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(160)를 ｎ 채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 부여되어 있는 경우의 겉보기 임계값 전압 Vth_H는 트랜지스터(160)의 게이트 전극에 QL이 부여되어 있는 경우의 겉보기 임계값 전압 Vth_L보다 낮아지기 때문이다. 여기서, 겉보기 임계값 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위해 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L의 중간의 전위 V0(예를 들어 V0=접지 전위 GND)으로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서 QH가 부여된 경우에는, 제5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 「온 상태」가 된다. QL이 부여된 경우에는, 제5 배선의 전위가 V0(<Vth_L)이 되더라도 트랜지스터(160)는 「오프 상태」인 채이다. 이로 인해, 제2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치해서 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이, 소정의 메모리 셀의 정보를 판독하고, 그 이외의 메모리 셀의 정보를 판독하지 않는 경우에는, 판독의 대상이 아닌 메모리 셀의 제5 배선에 대하여, 게이트 전극의 상태에 관계 없이 트랜지스터(160)가 「오프 상태」가 되는 것과 같은 전위, 즉 Vth_H보다 낮은 전위(예를 들어 V1)를 부여하면 된다.
이어서, 정보의 재기입에 대해서 설명한다. 정보의 재기입은 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선의 전위를 트랜지스터(300)가 온 상태가 되는 전위로 해서 트랜지스터(300)를 온 상태로 한다. 이에 의해, 제3 배선의 전위(새로운 정보에 관한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 그 후, 제4 배선의 전위를 트랜지스터(300)가 오프 상태가 되는 전위로 해서 트랜지스터(300)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 관한 전하가 부여된 상태가 된다.
이와 같이, 본 실시 형태에 따른 반도체 장치는 재차의 정보의 기입에 의해 직접적으로 정보를 재기입하는 것이 가능하다. 이로 인해 플래시 메모리 등에 있어서 필요하게 되는 고전압을 사용한 플로팅 게이트로부터의 전하의 인발이 불필요해서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(300)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 이하에 있어서, 트랜지스터(300)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 노드 FG라 칭하는 경우가 있다. 트랜지스터(300)가 오프인 경우, 당해 노드 FG는 절연체 중에 매설된 것으로 볼 수 있어, 노드 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(300)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터(300)의 누설에 의한, 노드 FG에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 사용한 트랜지스터(300)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들어, 트랜지스터(300)는 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페어)는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 106초 이상의 데이터 유지가 가능하다. 또한, 당해 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 말할 필요도 없다.
또한, 본 실시 형태에 따른 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래에 문제가 되었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제를 해소할 수 있다. 이것은 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요하였던 고전압도 불필요하다.
본 실시 형태에 따른 반도체 장치에 있어서는, 노드 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시 형태의 노드 FG는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖고 있다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가, 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록 셀과 셀과의 간격을 어느 정도 유지할 필요가 발생한다. 이것은 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 당해 요인은 고전계를 가해서 터널 전류를 발생시킨다는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시 형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터의 스위칭에 의해 동작하며, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같은 전하를 주입하기 위한 고전계가 불필요하다. 이에 의해, 인접 셀에 대한, 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형의 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리에 대한 이점이다. 예를 들어, 본 실시 형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차이)의 최대값은 2단계(1비트)의 정보를 기입하는 경우, 하나의 메모리 셀에 있어서 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는, 고집적화 이외에 다치화의 방법을 채용할 수도 있다. 예를 들어, 메모리 셀 하나에 3단계 이상의 정보를 기입하는 구성으로 함으로써, 2단계(1비트)의 정보를 기입하는 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들어, 상술한 바와 같은 저전위를 부여하는 전하 QL, 고전위를 부여하는 전하 QH 외에, 다른 전위를 부여하는 전하 Q를 제1 트랜지스터의 게이트 전극에 부여함으로써 다치화를 실현할 수 있다. 이 경우, 비교적 규모가 큰 회로 구성(예를 들어, 15F2 내지 50F2 등: F는 최소 가공 치수)을 채용해도 충분한 기억 용량을 확보할 수 있다.
이어서, 도 13a 및 도 13b에 나타내는 반도체 장치와 일부 다른 구조의 반도체 장치에 대해서 도 14를 참조하여 설명한다. 도 13a 및 도 13b에 나타내는 반도체 장치와 도 14에 나타내는 반도체 장치의 상이한 점은, 사이드월 절연막(124a, 124c) 및 산화물 반도체막(106a)에 접하도록 설치된 도전막(126a)과, 사이드월 절연막(124b) 및 산화물 반도체막(106a)에 접하도록 설치된 도전막(126b)을 갖는 점에 있다. 또한, 트랜지스터(160)와 트랜지스터(310)와 용량 소자(164)로 하나의 메모리 셀을 구성한다. 또한, 도 14에 나타내는 반도체 장치의 기본적인 회로 구성 및 그의 동작은 도 13b와 마찬가지이기 때문에, 상세한 설명은 생략한다.
소스 전극 및 드레인 전극으로서 기능하는 도전막(126a, 126b)을 사이드월 절연막(124a, 124b)에 접해서 설치함으로써, 마스크 어긋남이 발생했다고 하더라도 확실하게 산화물 반도체막(106a)의 표면을 도전막으로 덮을 수 있다. 또한, 마스크 어긋남에 수반하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 소스 전극 및 드레인 전극을 형성할 때에 산화물 반도체막(106a)이 에칭 가스에 노출되지 않기 때문에, 바람직하다.
도 15a 및 도 15b는 (m×n)개의 메모리 셀(190)을 갖는 반도체 장치의 회로도의 일례이다. 도 15a 및 도 15b 중의 메모리 셀(190)의 구성은 도 13a 및 도 13b와 마찬가지이다. 즉, 도 13a 및 도 13b에서의 제1 배선 및 제3 배선은 전기적으로 접속되어 도 15a 및 도 15b에서의 비트선 BL에 상당하고, 도 13a 및 도 13b에서의 제2 배선이 도 15a 및 도 15b에서의 소스선 SL에 상당하고, 도 13a 및 도 13b에서의 제4 배선이 도 15a 및 도 15b에서의 기입 워드선 WWL에 상당하고, 도 13a 및 도 13b에서의 제5 배선이 도 15a 및 도 15b에서의 판독 워드선 RWL에 상당한다(도 15a 및 도 15b 참조).
도 15a에 나타내는 반도체 장치는 m개(m은 2 이상의 정수)의 기입 워드선 WWL과, m개의 판독 워드선 RWL과, n개(n은 2 이상의 정수)의 비트선 BL과, 메모리 셀(190)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, n개의 비트선 BL에 접속하는 제1 구동 회로(191)와, m개의 기입 워드선 WWL 및 m개의 판독 워드선 RWL에 접속하는 제2 구동 회로(192)를 갖는다. 또한, 도 15a에 나타내는 메모리 셀 어레이는 메모리 셀이 병렬로 접속된 NOR형의 메모리 셀 어레이이다.
또한, 도 15b에 나타내는 반도체 장치는 m개(m은 2 이상의 정수)의 기입 워드선 WWL과, m개의 판독 워드선 RWL과, n개(n은 2 이상의 정수)의 비트선 BL과, n개의 신호선 S와, 메모리 셀(190)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, n개의 비트선 BL 및 n개의 신호선 S에 접속하는 제1 구동 회로(191)와, m개의 기입 워드선 WWL 및 m개의 판독 워드선 RWL에 접속하는 제2 구동 회로(192)를 갖는다. 또한, 도 15b에 나타내는 메모리 셀 어레이는 메모리 셀이 직렬로 접속된 NAND형의 메모리 셀 어레이이다.
또한, 도 15a 및 도 15b에 있어서, OS라 붙여진 트랜지스터로서 트랜지스터(300) 및 트랜지스터(310) 이외에, 상술한 실시 형태에서 나타낸 트랜지스터(200, 210, 220, 230, 240, 250)를 적용할 수 있다. 도 15a 및 도 15b에서는 트랜지스터(300)를 사용하는 경우에 대해서 나타낸다.
그 밖에, 도 15a 및 도 15b에 있어서, 제2 구동 회로(192)에는 어드레스 선택 신호선 A가 접속되어 있다. 어드레스 선택 신호선 A는 메모리 셀의 행 방향의 어드레스를 선택하는 신호를 전달하는 배선이다.
이어서, 도 15a에 나타내는 반도체 장치의 데이터의 기입, 유지 및 판독에 대해서 설명한다.
도 15a에 나타내는 반도체 장치에 있어서, 데이터의 기입, 유지 및 판독은 기본적으로 도 13a 및 도 13b의 경우와 마찬가지이다. 즉, 구체적인 기입 동작은 이하와 같이 된다. 또한, 여기에서는 일례로서, 노드 FG에 전위 VH(여기서, VH는 전원 전위 VDD보다 낮다. 즉 VH <VDD) 또는 전위 VL 중 어느 하나를 부여하는 경우에 대해서 설명하지만, 노드 FG에 부여하는 전위의 관계는 이것에 한정되지 않는다. 또한, 노드 FG에 전위 VH를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 전위 VL을 부여한 경우에 유지되는 데이터를 데이터 "0"으로 한다.
우선, 메모리 셀(190)에 접속되는 판독 워드선 RWL의 전위를 V0으로 하고, 기입 워드선 WWL의 전위를 VDD로 하여 기입하는 메모리 셀(190)을 선택한다.
메모리 셀(190)에 데이터 "0"을 기입하는 경우에는, 비트선 BL에는 VL을 부여한다. 메모리 셀(190)에 데이터 "1"을 기입하는 경우에는, 트랜지스터(300)에 있어서 발생하는 임계값 전압분의 전위의 저하를 고려하여, 비트선 BL에는 VH 또는 VH보다 트랜지스터(300)의 임계값 전압분 높은 전위를 부여한다.
데이터의 유지는 판독 워드선 RWL 및 기입 워드선 WWL의 전위를 V1로 함으로써 행해진다(여기에서 V1은 V0보다 낮다. 즉 V1<V0, 예를 들어 V1은 V0보다 VDD분 낮다).
판독 워드선 RWL의 전위를 V0으로부터 V1로 저하시키면, 노드 FG의 전위는 용량 소자(164)와의 용량 결합에 의해 V0-V1 저하된다. 이로 인해, 데이터 "1"과 데이터 "0" 중 어느 하나가 기입된 경우에도 트랜지스터(160)는 오프 상태가 된다.
기입 워드선 WWL에는 V1이 부여되어 있기 때문에, 트랜지스터(300)는 오프 상태가 된다. 트랜지스터(300)의 오프 전류는 매우 작기 때문에, 노드 FG의 전하는 장시간에 걸쳐 유지된다.
데이터의 판독은 판독 워드선 RWL의 전위를 V0으로 하고, 기입 워드선 WWL의 전위를 V1로 함으로써 행해진다.
판독 워드선 RWL의 전위를 V1로부터 V0으로 상승시키면, 노드 FG의 전위는 용량 소자(164)와의 용량 결합에 의해 V0-V1 상승한다. 이로 인해, 노드 FG에 데이터 "1"이 부여되어 있는 경우, 노드 FG의 전위는 VH가 되고, 노드 FG에 데이터 "0"이 부여되어 있으면, 노드 FG의 전위는 VL이 된다.
상술한 판독 동작에 의해, 메모리 셀(190)에 데이터 "1"이 기입되어 있는 경우에는, 트랜지스터(160)가 온 상태가 되고, 비트선 BL의 전위가 저하된다. 또한, 데이터 "0"이 기입되어 있는 경우에는, 트랜지스터(160)이 오프 상태가 되고, 판독 개시시의 비트선 BL의 전위가 유지되거나 또는 상승한다.
트랜지스터(300)에는 본 발명의 일 형태인 반도체 장치가 적용된다. 본 발명의 일 형태인 반도체 장치는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이기 때문에, 오프 전류가 작다는 특징을 갖는다. 이로 인해, 도 15a 및 도 15b에 나타내는 반도체 장치에 당해 트랜지스터를 적용하는 경우, 전력의 공급이 없는 경우이더라도 장기에 걸쳐 기억 내용을 유지하는 것이 가능하고, 또한 재기입 가능 횟수에 제한이 없는 기억 장치를 얻는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는 상술한 실시 형태에 나타내는 트랜지스터를 사용한 반도체 장치의 회로 구성 및 동작의 예에 대해서 도 16a 내지 도 16c 및 도 17을 참조하여 설명한다. 또한, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터임을 나타내기 위해 OS의 부호를 아울러 붙이는 경우가 있다.
<반도체 장치의 단면 구성>
본 실시 형태에서는, 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례에 대해서 도 16a를 참조하여 설명한다. 도 16a에 나타내는 반도체 장치는 트랜지스터(320)와 용량 소자(168)를 갖는다.
도 16a에서의 트랜지스터(320)는 본 발명의 일 형태인 트랜지스터가 적용된다. 트랜지스터(320)는, 채널 형성 영역(122a)과, 게이트 전극(116a)과, 도펀트를 포함하는 영역(120a, 120b)과, 도전막(128a, 128b)과, 사이드월 절연막(124a, 124b)과, 게이트 절연막(114a)과, 절연막(118a)을 갖는다.
도 16a에서의 용량 소자(168)는 도펀트를 포함하는 영역(120a), 절연막(130) 및 도전막(128a)으로 구성된다. 즉, 도전막(128a)은 용량 소자(168)의 한쪽 전극으로서 기능하고, 도펀트를 포함하는 영역(120a)은 용량 소자(168)의 다른 쪽 전극으로서 기능하게 된다.
트랜지스터(320) 및 용량 소자(168)를 덮도록 절연막(132)이 설치되어 있다. 그리고, 절연막(130) 및 절연막(132)에 형성된 개구를 통해 도전막(128b)과 배선(134)은 접속되어 있다. 또한, 도 16a에서는 도전막(128b)을 사용해서 도펀트를 포함하는 영역(120b)과 배선(134)을 접속하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들어, 도전막(128b)을 설치하지 않고, 배선(134)을 도펀트를 포함하는 영역(120b)에 접촉시켜도 좋다.
이어서, 도 16a에 나타내는 반도체 장치와 일부 다른 구조의 반도체 장치에 대해서 도 16b를 참조하여 설명한다. 도 16a에 나타내는 반도체 장치와 도 16b에 나타내는 반도체 장치의 상이한 점은, 사이드월 절연막(124a) 및 산화물 반도체막(106a)에 접하도록 설치된 도전막(126a)과, 사이드월 절연막(124b) 및 산화물 반도체막(106a)에 접하도록 설치된 도전막(126b)을 갖는 점에 있다. 또한, 도전막(126a) 위에, 절연막(130)을 개재해서 도전막(128a)이 설치되어 있다. 또한, 절연막(130)에 형성된 개구를 통해 도전막(126b)과 도전막(128b)이 접속되어 있다.
도 16b에서의 용량 소자(169)는 도전막(126a), 절연막(130) 및 도전막(128)으로 구성된다. 즉, 도전막(128a)은 용량 소자(169)의 한쪽 전극으로서 기능하고, 도전막(126a)은 용량 소자(169)의 다른 쪽 전극으로서 기능한다.
또한, 트랜지스터(320) 및 용량 소자(169)를 덮도록 절연막(132)이 설치되어 있다. 그리고, 절연막(130) 및 절연막(132)에 형성된 개구를 통해 도전막(128b)과 배선(134)은 접속되어 있다. 또한, 도 16b에서는 도전막(128b)을 사용해서 도전막(126b)과 배선(134)을 접속하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들어, 도전막(128b)을 설치하지 않고, 배선(134)을 도전막(126b)에 접촉시켜도 좋다.
<기본 회로>
이어서, 도 16a에서 나타낸 반도체 장치의 기본적인 회로 구성 및 그의 동작에 대해서 도 16c를 참조하여 설명한다. 도 16c에 나타내는 반도체 장치에 있어서, 제1 배선(1st Line)과 트랜지스터(320)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(320)의 게이트 전극은 전기적으로 접속되고, 용량 소자(168)의 전극의 한쪽과 트랜지스터(320)의 드레인 전극 또는 소스 전극은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 용량 소자(168)의 다른 쪽은 전기적으로 접속되어 있다. 또한, 도 16b에 나타내는 반도체 장치의 기본적인 회로 구성 및 그의 동작에 대해서도 도 16c의 기재를 참작할 수 있다.
여기서, 트랜지스터(320)에는, 예를 들어 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(320)를 오프 상태로 함으로써, 용량 소자(168)에 부여된 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
도 16c에 나타내는 반도체 장치에서는 용량 소자(168)에 부여된 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
처음에, 정보의 기입 및 유지에 대해서 설명한다. 여기에서는 간단화를 위해 제3 배선의 전위는 고정되어 있는 것으로 한다. 우선, 제2 배선의 전위를, 트랜지스터(320)가 온 상태가 되는 전위로 해서 트랜지스터(320)를 온 상태로 한다. 이에 의해, 제1 배선의 전위가 용량 소자(168)의 전극의 한쪽에 부여된다. 즉, 용량 소자(168)에는 소정의 전하가 부여된다(기입). 그 후, 제2 배선의 전위를 트랜지스터(320)가 오프 상태가 되는 전위로 해서 트랜지스터(320)를 오프 상태로 함으로써, 용량 소자(168)에 부여된 전하가 유지된다(유지). 트랜지스터(320)는 상술한 바와 같이 매우 오프 전류가 작으므로, 장시간에 걸쳐 전하를 유지할 수 있다.
이어서, 정보의 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정전위)를 부여한 상태에서 제2 배선의 전위를 트랜지스터(320)가 온 상태가 되는 전위로 하면, 용량 소자(168)에 유지되어 있는 전하량에 따라서 제1 배선은 상이한 전위를 취한다. 이로 인해, 제1 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
이어서, 정보의 재기입에 대해서 설명한다. 정보의 재기입은 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제2 배선의 전위를 트랜지스터(320)가 온 상태가 되는 전위로 해서 트랜지스터(320)를 온 상태로 한다. 이에 의해, 제1 배선의 전위(새로운 정보에 관한 전위)가 용량 소자(168)의 전극의 한쪽에 부여된다. 그 후, 제2 배선의 전위를, 트랜지스터(320)가 오프 상태가 되는 전위로 해서 트랜지스터(320)를 오프 상태로 함으로써, 용량 소자(168)는 새로운 정보에 관한 전하가 부여된 상태가 된다.
이와 같이, 개시하는 발명에 따른 반도체 장치는 재차의 정보의 기입에 의해 직접 정보를 재기입하는 것이 가능하다. 이로 인해, 반도체 장치의 고속 동작이 실현된다.
또한, 상기 설명은 전자를 캐리어로 하는 n형 트랜지스터(n 채널형 트랜지스터)를 사용하는 경우에 대한 것이지만, n형 트랜지스터 대신에, 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수 있는 것은 말할 필요도 없다.
도 17에, (m×n)개의 메모리 셀(195)을 갖는 반도체 장치의 회로도의 일례를 나타낸다. 도 17 중의 메모리 셀(195)의 구성은 도 16c와 마찬가지이다. 즉, 도 16c에서의 제1 배선이 도 17에서의 비트선 BL에 상당하고, 도 16c에서의 제2 배선이 도 17에서의 워드선 WL에 상당하고, 도 16c에서의 제3 배선이 도 17에서의 소스선 SL에 상당한다(도 17 참조).
도 17에 나타내는 반도체 장치는 n개의 비트선 BL과, m개의 워드선 WL과, 메모리 셀(195)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, n개의 비트선 BL에 접속하는 제1 구동 회로(196)와, m개의 워드선 WL에 접속하는 제2 구동 회로(197)를 갖는다.
메모리 셀(195)은 트랜지스터(320)와 용량 소자(168)로 구성되어 있다. 트랜지스터(320)의 게이트 전극은 워드선 WL과 접속되어 있다. 또한, 트랜지스터(320)의 소스 전극 또는 드레인 전극의 한쪽은 비트선 BL과 접속되어 있고, 트랜지스터(320)의 소스 전극 또는 드레인 전극의 다른 쪽은 용량 소자의 전극의 한쪽과 접속되어 있다. 또한, 용량 소자의 전극의 다른 쪽은 소스선 SL과 접속되고, 일정한 전위가 부여되어 있다. 트랜지스터(320)에는 상술한 실시 형태에 나타내는 트랜지스터가 적용된다.
본 발명의 일 형태인 반도체 장치는 산화물 반도체를 채널 형성 영역에 사용하는 트랜지스터이기 때문에, 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터에 비하여 오프 전류가 작다는 특징을 갖는다. 이로 인해, 소위 DRAM으로서 인식되고 있는 도 15a 및 도 15b, 및 도 16a 내지 도 16c에 나타내는 반도체 장치에 당해 트랜지스터를 적용하는 경우, 리프레시 기간의 간격이 매우 긴 메모리를 얻는 것이 가능하다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 발명의 일 형태에 따른 반도체 장치를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 18a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 나타낸다. 도 18a는 포토 센서의 등가 회로이며, 도 18b 및 도 18c는 포토 센서의 일부를 나타내는 단면도이다.
도 18a에 있어서, 포토 센서(601)는 포토다이오드(602)와 증폭 회로(603)를 갖고 있다. 포토다이오드(602)는 반도체의 접합부에 광이 닿으면 전류가 발생하는 성질을 갖는 광전 변환 소자이다. 증폭 회로(603)는 포토다이오드(602)가 수광함으로써 얻어지는 전류를 증폭하거나, 혹은 상기 전류에 의해 축적된 전하를 유지하는 회로이다. 포토 센서(601)는 포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백라이트 등의 광원을 사용할 수 있다.
증폭 회로(603)의 구성은 포토다이오드(602)에서 발생하는 전류를 증폭할 수 있으면 좋고, 모든 형태를 채용할 수 있지만, 적어도 증폭 회로(603)는 포토다이오드(602)에서 발생하는 전류를 증폭하는 트랜지스터(605)를 갖는다.
이하, 소스 전극과 드레인 전극 중 어느 한쪽을 제1 단자, 다른 쪽을 제2 단자로 하고, 도 18a에 나타낸 포토 센서(601)의 구체적인 구성에 대해서 설명한다.
도 18a에 나타내는 포토 센서(601)는, 증폭 회로(603)가 증폭 회로(603) 내로의 상기 전류의 공급을 제어하는 스위칭 소자로서 기능하는 트랜지스터(604)와, 트랜지스터(604)의 제2 단자에 부여되는 전위에 따라서 그 제1 단자와 제2 단자간의 전류값 또는 저항값이 정해지는 트랜지스터(605)와, 상기 전류값 또는 저항값에 의해 정해지는 출력 신호의 전위를 배선 OUT에 공급하기 위한 스위칭 소자로서 기능하는 트랜지스터(606)를 갖는다.
본 실시 형태에서는 트랜지스터(604)로서 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다. 트랜지스터(604)는 산화물 반도체에 포함되는 산소 결함이 저감되어 있기 때문에, 임계값 전압의 마이너스 시프트가 저감되고, 트랜지스터의 소스 및 드레인에서의 누설 전류가 저감되어 있다. 따라서, 본 발명의 일 형태에 따른 반도체 장치를 적용함으로써, 전기 특성이 향상된 반도체 장치를 제공할 수 있다.
구체적으로, 도 18a에서는 포토다이오드(602)의 양극이 배선 PR에 접속되어 있다. 또한, 포토다이오드(602)의 음극이 트랜지스터(604)의 제1 단자에 접속되어 있다. 트랜지스터(604)의 제2 단자는 증폭 회로(603) 내의 다른 반도체 소자에 접속되어 있기 때문에, 증폭 회로(603) 내의 구성에 따라 트랜지스터(604)의 제2 단자의 접속처는 상이하다. 도 18a에서는 트랜지스터(604)의 제2 단자가 트랜지스터(605)의 게이트 전극에 접속되어 있다. 또한, 트랜지스터(604)의 게이트 전극은 배선 TX에 접속되어 있다. 배선 TX에는 트랜지스터(604)의 스위칭을 제어하기 위한 신호의 전위가 부여된다. 트랜지스터(605)의 제1 단자는 하이 레벨의 전원 전위 VDD가 부여되는 배선 VR에 접속되어 있다. 트랜지스터(605)의 제2 단자는 트랜지스터(606)의 제1 단자에 접속되어 있다. 트랜지스터(606)의 제2 단자는 배선 OUT에 접속되어 있다. 트랜지스터(606)의 게이트 전극은 배선 SE에 접속되어 있고, 배선 SE에는 트랜지스터(606)의 스위칭을 제어하는 신호의 전위가 부여된다. 그리고, 배선 OUT에는 증폭 회로(603)로부터 출력되는 출력 신호의 전위가 부여된다.
도 18a에서는, 트랜지스터(604)의 제2 단자와 트랜지스터(605)의 게이트 전극이 접속되어 있는 노드를 노드 FD로서 나타내고 있다. 노드 FD에 축적되는 전하의 양에 따라 출력 신호의 전위가 정해진다. 노드 FD에 있어서 전하를 보다 확실하게 유지하기 위해 노드 FD에 유지 용량을 접속하도록 해도 좋다.
또한, 회로도 상으로는 독립되어 있는 구성 요소끼리가 접속되어 있는 경우이더라도, 실제로는, 예를 들어 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에서 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그의 범주에 포함한다.
또한, 도 18a에서는 배선 PR과 배선 TX와 배선 OUT이 포토 센서(601)에 접속되어 있는 경우를 예시하고 있지만, 본 발명의 일 형태에서는 포토 센서(601)가 갖는 배선의 수는 이것에 한정되지 않는다. 상기 배선 외에, 전원 전위가 부여되는 배선, 증폭 회로(603)에 유지되어 있는 전하의 양을 리셋하기 위한 신호의 전위가 부여되는 배선 등이 포토 센서(601)에 접속되어 있어도 좋다.
또한, 도 18a에서는 증폭 회로(603)가 스위칭 소자로서 기능하는 트랜지스터(604)를 하나만 갖는 포토 센서(601)의 구성을 나타내고 있지만, 본 발명의 일 형태는 이 구성으로 한정되지 않는다. 본 실시 형태에서는 하나의 트랜지스터가 하나의 스위칭 소자로서 기능하는 구성을 나타내고 있지만, 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하고 있어도 좋다. 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋으며, 직렬과 병렬이 조합되어서 접속되어 있어도 좋다.
본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 예를 들어 제1 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽만이 제2 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제1 트랜지스터의 제1 단자가 제2 트랜지스터의 제1 단자에 접속되고, 제1 트랜지스터의 제2 단자가 제2 트랜지스터의 제2 단자에 접속되어 있는 상태를 의미한다.
또한, 도 18a에 있어서, 증폭 회로(603)를 구성하고 있는 트랜지스터(604)로서 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 트랜지스터(604)는 산화물 반도체에 포함되는 산소 결함이 저감되어 있기 때문에, 임계값 전압의 마이너스 시프트가 저감되고, 트랜지스터의 소스 및 드레인에서의 누설 전류가 저감되어 있다. 또한, 트랜지스터(604)의 활성층에, 산화물 반도체막을 사용함으로써 트랜지스터(604)의 오프 전류를 현저하게 작게 할 수 있다. 트랜지스터(604)는 포토 센서(601)에 있어서 축적된 전하를 유지하기 위한 스위칭 소자로서 기능하기 때문에, 전하 유지 기간에서의 전하의 누설을 작게 억제할 수 있다.
도 18b에, 포토 센서(601)가 갖는 포토다이오드(602), 트랜지스터(604)를 포함하는 단면을 나타낸다.
포토 센서(601)가 갖는 포토다이오드(602)는 기판(651) 위에 순서대로 적층된 p형의 반도체막(615)과 i형의 반도체막(616)과 n형의 반도체막(617)을 갖고 있다. 도전막(610)은 포토다이오드(602)의 양극으로서 기능하는 p형의 반도체막(615)에 접속되어 있다.
포토 센서(601)가 갖는 도전막(618)은 트랜지스터(604)의 게이트 전극으로서 기능하고 있다. 도전막(619a)은 트랜지스터(604)의 제1 단자로서 기능한다. 도전막(620a)은 트랜지스터(604)의 제2 단자로서 기능한다. 도전막(621)은 n형의 반도체막(617)과 도전막(619a)에 접속되어 있다.
도 18b에 있어서, 포토 센서(601)는 배선 PR로서 기능하는 도전막(610)을 갖고 있다. 도전막(610), 도전막(619a), 도전막(620a)은 절연막(628) 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다.
또한, 도 18b에 나타내는 포토 센서(601)의 단면도는 도전막(621)까지 형성된 상태를 나타내고 있다. 표시 장치의 경우는, 포토 센서(601) 외에 표시 소자가 설치되어 있기 때문에, 실제로는 도전막(621)을 형성한 후에 표시 소자의 형성을 행한다.
도 18c에, 포토 센서(601)가 갖는 포토다이오드(602), 트랜지스터(614)를 포함하는 단면도를 나타낸다. 트랜지스터(614)는 도 18a, 도 18b에 나타내는 트랜지스터(604)에 상당한다. 또한, 트랜지스터(614)는 도 18a, 도 18b에 나타내는 트랜지스터(604)와 일부 다른 구성을 갖는다.
포토 센서(601)가 갖는 도전막(618)은 트랜지스터(614)의 게이트 전극으로서 기능하고 있다. 도전막(619a) 및 도전막(619b)은 트랜지스터(614)의 제1 단자로서 기능한다. 도전막(620a) 및 도전막(619b)은 트랜지스터(614)의 제2 단자로서 기능한다. 도전막(621)은 n형의 반도체막(617)과 도전막(619a)에 접속되어 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여 도 19 내지 도 21을 참조하여 설명한다.
도 19는 휴대 기기의 블록도이다. 도 19에 나타내는 휴대 기기는 RF 회로(501), 아날로그 기저 대역 회로(502), 디지털 기저 대역 회로(503), 배터리(504), 전원 회로(505), 어플리케이션 프로세서(506), 플래시 메모리(510), 디스플레이 컨트롤러(511), 메모리 회로(512), 디스플레이(513), 터치 센서(519), 음성 회로(517), 키보드(518) 등으로 구성되어 있다. 디스플레이(513)는 표시부(514), 소스 드라이버(515), 게이트 드라이버(516)에 의해 구성되어 있다. 어플리케이션 프로세서(506)는 CPU 507, DSP 508, 인터페이스(509)(IF 509)를 갖고 있다. 일반적으로 메모리 회로는 SRAM 또는 DRAM으로 구성되어 있지만, 메모리 회로(512)에 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력을 충분히 저감할 수 있다.
이어서, 도 20은 디스플레이의 메모리 회로(400)에 상술한 실시 형태에서 설명한 반도체 장치를 사용한 예이다. 도 20에 나타내는 메모리 회로(400)는 메모리(402), 메모리(403), 스위치(404), 스위치(405) 및 메모리 컨트롤러(401)에 의해 구성되어 있다. 메모리(402), 메모리(403)에는 상술한 실시 형태에서 설명한 반도체 장치가 적용된다.
우선, 어떤 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해 형성된다. 이 형성된 화상 데이터(입력 화상 데이터 1)는 스위치(404)를 통해 메모리(402)에 기억된다. 그리고, 메모리(402)에 기억된 화상 데이터(기억 화상 데이터 1)는 스위치(405) 및 디스플레이 컨트롤러(406)를 통해 디스플레이(407)에 보내지고 표시된다.
입력 화상 데이터 1에 변경이 없는 경우, 기억 화상 데이터 1은 통상 30 내지 60Hz 정도의 주기로 메모리(402)로부터 스위치(405)를 통해 디스플레이 컨트롤러(406)로부터 판독된다.
이어서, 예를 들어 유저가 화면을 재기입하는 조작을 했을 때(즉, 입력 화상 데이터에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 2)를 형성한다. 입력 화상 데이터 2는 스위치(404)를 통해 메모리(403)에 기억된다. 이 동안에도 정기적으로 메모리(402)로부터 스위치(405)를 통해 기억 화상 데이터(1)는 판독되고 있다. 메모리(403)에 새로운 화상 데이터(기억 화상 데이터 2)가 기억 종료되면, 디스플레이(407)의 다음 프레임으로부터 기억 화상 데이터 2는 판독되고, 스위치(405) 및 디스플레이 컨트롤러(406)를 통해 디스플레이(407)에 기억 화상 데이터 2가 보내지고, 표시가 행해진다. 이 판독은 추가로 다음에 새로운 화상 데이터가 메모리(402)에 기억될 때까지 계속된다.
이렇게 메모리(402) 및 메모리(403)는 교대로 데이터의 기입과 데이터의 판독을 행함으로써, 디스플레이(407)의 표시를 행한다. 또한, 메모리(402) 및 메모리(403)는 각각 별도의 메모리에 한정되는 것은 아니며, 1개의 메모리를 분할해서 사용해도 좋다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리(402) 및 메모리(403)에 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력을 충분히 저감할 수 있다.
이어서, 도 21은 전자 서적의 블록도이다. 도 21에 나타내는 전자 서적은 배터리(701), 전원 회로(702), 마이크로프로세서(703), 플래시 메모리(704), 음성 회로(705), 키보드(706), 메모리 회로(707), 터치 패널(708), 디스플레이(709), 디스플레이 컨트롤러(710)에 의해 구성된다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리 회로(707)에 사용할 수 있다. 메모리 회로(707)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 전자 서적의 내용을 일시적으로 유지하는 기능을 사용하는 예로서는, 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때에 특정 개소에 마킹을 하고 싶은 경우가 있다. 이러한 경우, 본 실시 형태의 전자 서적은 하이라이트 기능에 의해 표시의 색을 바꾸거나, 언더라인을 그리거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해 주위와의 차이를 나타낼 수 있다. 즉 하이라이트 기능이란, 유저가 지정한 개소의 정보를 기억하고 유지하는 기능이다. 이 정보를 장기간 보존하는 경우에는 정보를 플래시 메모리(704)에 카피해도 좋다. 이러한 경우에 있어서도, 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력을 충분히 저감할 수 있다.
(실시 형태 9)
본 실시 형태에서는 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 22를 사용해서 설명한다. 본 실시 형태에서는 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 22a는 노트북형의 퍼스널 컴퓨터이며, 하우징(801), 하우징(802), 표시부(803), 키보드(804) 등에 의해 구성되어 있다. 하우징(801)과 하우징(802) 중 적어도 하나의 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 22b는 태블릿형 단말기(810)이다. 태블릿형 단말기(810)는, 표시부(812)를 갖는 하우징(811)과, 표시부(814)를 갖는 하우징(813)과, 조작 버튼(815)과, 외부 인터페이스(816)를 갖는다. 또한, 태블릿형 단말기(810)를 조작하는 스타일러스(817) 등을 구비하고 있다. 하우징(811)과 하우징(813)의 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 태블릿형 단말기가 실현된다.
도 22c는 전자 페이퍼를 실장한 전자 서적(820)이며, 하우징(821)과 하우징(823)의 2개의 하우징으로 구성되어 있다. 하우징(821) 및 하우징(823)에는 각각 표시부(825) 및 표시부(827)가 설치되어 있다. 하우징(821)과 하우징(823)은 축부(837)에 의해 접속되어 있고, 상기 축부(837)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(821)은 전원(831), 조작 키(833), 스피커(835) 등을 구비하고 있다. 하우징(821), 하우징(823) 중 적어도 하나의 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 22d는 휴대 전화기이며, 하우징(840)과 하우징(841)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(840)과 하우징(841)은 슬라이드하여, 도 22d과 같이 전개해 있는 상태로부터 중첩된 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(841)은 표시 패널(842), 스피커(843), 마이크로폰(844), 조작 키(845), 포인팅 디바이스(846), 카메라용 렌즈(847), 외부 접속 단자(848) 등을 구비하고 있다. 또한, 하우징(840)은 휴대 전화기의 충전을 행하는 태양 전지 셀(849), 외부 메모리 슬롯(850) 등을 구비하고 있다. 또한, 안테나는 하우징(841)에 내장되어 있다. 하우징(840)과 하우징(841) 중 적어도 하나의 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 22e는 디지털 카메라이며, 본체(861), 표시부(867), 접안부(863), 조작 스위치(864), 표시부(865), 배터리(866) 등에 의해 구성되어 있다. 본체(861) 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 22f는 텔레비전 장치(870)이며, 하우징(871), 표시부(873), 스탠드(875) 등으로 구성되어 있다. 텔레비전 장치(870)의 조작은 하우징(871)이 구비하는 스위치나 리모콘 조작기(880)에 의해 행할 수 있다. 하우징(871) 및 리모콘 조작기(880)의 내부에는 반도체 회로(예를 들어, 메모리 회로)가 설치되어 있고, 반도체 회로에는 상술한 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하면서 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는 상술한 실시 형태에 따른 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 실현된다.
100: 기판
102: 절연막
102a: 절연막
102b: 절연막
104: 산화물 반도체막
106: 산화물 반도체막
106a: 산화물 반도체막
107: 배선
108: 게이트 절연층
109: 게이트 전극
110: 절연막
110a: 절연막
110b: 절연막
112: 절연막
112a: 절연막
112b: 절연막
114: 절연막
114a: 절연막
116: 도전막
116a: 게이트 전극
116b: 전극
117a: 채널 형성 영역
118: 절연막
118a: 절연막
119a: 불순물 영역
119b: 불순물 영역
119c: 불순물 영역
120a: 도펀트를 포함하는 영역
120b: 도펀트를 포함하는 영역
121: 불순물 영역
122: 채널 형성 영역
122a: 도펀트를 포함하는 영역
122b: 도펀트를 포함하는 영역
124: 절연막
124a: 사이드월 절연막
124b: 사이드월 절연막
126: 도전막
126a: 도전막
126b: 도전막
128: 도전막
128a: 도전막
128b: 도전막
130: 절연막
132: 절연막
134: 배선
140a: 도펀트를 포함하는 영역
140b: 도펀트를 포함하는 영역
142a: 도펀트를 포함하는 영역
142b: 도펀트를 포함하는 영역
144b: 절연층
150a: 도펀트를 포함하는 영역
150b: 도펀트를 포함하는 영역
152a: 도펀트를 포함하는 영역
152b: 도펀트를 포함하는 영역
154a: 도펀트를 포함하는 영역
154b: 도펀트를 포함하는 영역
160: 트랜지스터
164: 용량 소자
168: 용량 소자
169: 용량 소자
190: 메모리 셀
191: 구동 회로
192: 구동 회로
195: 메모리 셀
196: 구동 회로
197: 구동 회로
200: 트랜지스터
201: 트랜지스터
202: 트랜지스터
210: 트랜지스터
211: 트랜지스터
220: 트랜지스터
230: 트랜지스터
240: 트랜지스터
250: 트랜지스터
260: 트랜지스터
270: 트랜지스터
280: 트랜지스터
300: 트랜지스터
310: 트랜지스터
320: 트랜지스터
400: 메모리 회로
401: 메모리 컨트롤러
402: 메모리
403: 메모리
404: 스위치
405: 스위치
406: 디스플레이 컨트롤러
407: 디스플레이
501: RF 회로
502: 아날로그 기저 대역 회로
503: 디지털 기저 대역 회로
504: 배터리
505: 전원 회로
506: 어플리케이션 프로세서
507: CPU
508: DSP
509: 인터페이스
510: 플래시 메모리
511: 디스플레이 컨트롤러
512: 메모리 회로
513: 디스플레이
514: 표시부
515: 소스 드라이버
516: 게이트 드라이버
517: 음성 회로
518: 키보드
519: 터치 센서
601: 포토 센서
602: 포토다이오드
603: 증폭 회로
604: 트랜지스터
605: 트랜지스터
606: 트랜지스터
610: 도전막
615: 반도체막
616: 반도체막
617: 반도체막
618: 도전막
619a: 도전막
619b: 도전막
620a: 도전막
620b: 도전막
621: 도전막
628: 절연막
651: 기판
701: 배터리
702: 전원 회로
703: 마이크로프로세서
704: 플래시 메모리
705: 음성 회로
706: 키보드
707: 메모리 회로
708: 터치 패널
709: 디스플레이
710: 디스플레이 컨트롤러
801: 하우징
802: 하우징
803: 표시부
804: 키보드
810: 태블릿형 단말기
811: 하우징
812: 표시부
813: 하우징
814: 표시부
815: 조작 버튼
816: 외부 인터페이스
817: 스타일러스
820: 전자 서적
821: 하우징
823: 하우징
825: 표시부
827: 표시부
831: 전원
833: 조작 키
835: 스피커
837: 축부
840: 하우징
841: 하우징
842: 표시 패널
843: 스피커
844: 마이크로폰
845: 조작 키
846: 포인팅 디바이스
847: 카메라용 렌즈
848: 외부 접속 단자
849: 태양 전지 셀
850: 외부 메모리 슬롯
861: 본체
863: 접안부
864: 조작 스위치
865: 표시부
866: 배터리
867: 표시부
870: 텔레비전 장치
871: 하우징
873: 표시부
875: 스탠드
880: 리모콘 조작기

Claims (4)

  1. 반도체 장치로서,
    산화물 반도체막;
    상기 산화물 반도체막 위의 제1 절연막;
    상기 제1 절연막 위에 형성되고, 상기 산화물 반도체막과 중첩하는 영역을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성되고, 상기 산화물 반도체막의 상면과 접하는 영역을 포함하는 제2 절연막을 포함하고,
    상기 산화물 반도체막의 채널 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 게이트 전극의 단부로부터 돌출되고 또한 상기 산화물 반도체막 위에 위치하고,
    상기 산화물 반도체막은 제1 영역, 상기 제1 영역보다 낮은 저항의 제2 영역, 및 상기 제1 영역보다 낮은 저항의 제3 영역을 포함하고,
    상기 제1 영역은 채널 형성 영역으로서의 기능을 갖고,
    상기 제1 절연막은 상기 제1 영역과 접하는 영역 및 상기 제2 영역과 접하는 영역을 포함하고,
    상기 제2 절연막은 상기 제3 영역과 접하는 영역을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    산화물 반도체막;
    상기 산화물 반도체막 위의 제1 절연막;
    상기 제1 절연막 위에 형성되고, 상기 산화물 반도체막과 중첩하는 영역을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성되고, 상기 산화물 반도체막의 상면과 접하는 영역을 포함하는 제2 절연막을 포함하고,
    상기 산화물 반도체막의 채널 길이 방향에 있어서, 상기 제1 절연막의 단부는 상기 게이트 전극의 단부로부터 돌출되고 또한 상기 산화물 반도체막 위에 위치하고,
    상기 산화물 반도체막은 제1 영역, 상기 제1 영역보다 낮은 저항의 제2 영역, 및 상기 제2 영역보다 낮은 저항의 제3 영역을 포함하고,
    상기 제1 영역은 채널 형성 영역으로서의 기능을 갖고,
    상기 제1 절연막은 상기 제1 영역과 접하는 영역 및 상기 제2 영역과 접하는 영역을 포함하고,
    상기 제2 절연막은 상기 제3 영역과 접하는 영역을 포함하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 절연막은 질화실리콘을 포함하는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하고, 상기 산화물 반도체막은 결정부를 포함하는, 반도체 장치.
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