CN102037556B - 半导体器件 - Google Patents

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Abstract

一个目的是在实现厚度和尺寸减小时提供具有对外部应力和静电放电的耐受性的高可靠半导体器件。另一目的是防止在制造过程中由于外部应力或静电放电导致的缺陷形状或特性劣化以高成品率地制造半导体器件。设置彼此面对的第一绝缘体和第二绝缘体、设置于彼此面对的第一绝缘体和第二绝缘体之间的半导体集成电路和天线、设置于第一绝缘体的一个表面上的导电屏蔽体和设置于第二绝缘体的一个表面上的导电屏蔽体。设置于第一绝缘体的一个表面上的导电屏蔽体和设置于第二绝缘体的一个表面上的导电屏蔽体电连接。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是无接触地向/从外部发送/接收信号的半导体器件。
背景技术
通过天线利用无线通信发送/接收信号的半导体器件(诸如非接触信号处理器件或半导体集成电路芯片)具有由静电放电(ESD)导致的半导体器件的损坏(静电损坏)问题。这个问题是严重的问题，其导致贯穿从半导体器件的制造步骤到在检验步骤之后使用半导体器件作为产品的过程的可靠性和生成品率的降低，并且其对策是重要的。
例如，作为针对静电损坏的对策，提出了使用导电聚合物层作为半导体器件中的衬底或者粘合剂(例如，参考文献1)。
参考文献
参考文献1：日本公开专利申请No.2007-241999
发明内容
随着半导体器件的市场的扩展，形状和所需特性的要求已经改变。在考虑由于市场扩展在多种情形中使用的情况下，需要具有对静电损坏的较高耐受性和所需特性的半导体器件。
此外，在需要减小尺寸和厚度的半导体器件中，重要的是增加抵抗来自外部的应力(以下称为外部应力)的强度以及减小尺寸和厚度。
本发明的实施例的一个目的是改进对静电损坏的耐受性。本发明的实施例的另一目的是即使在减小半导体器件的厚度和尺寸的情况下也改进对外部应力的耐受性以及对静电损坏的耐受性。本发明的实施例的又一目的是抑制在制造过程中由于外部应力或静电放电导致的损坏以提高成品率。
本发明的一个实施例提供一种半导体器件，该半导体器件包括第一绝缘体、第二绝缘体、半导体集成电路、天线、设置于第一绝缘体的一个表面上的导电屏蔽体、和设置于第二绝缘体的一个表面上的导电屏蔽体。第一绝缘体和第二绝缘体被设置成彼此面对。半导体集成电路和天线被设置在彼此面对的第一绝缘体和第二绝缘体之间。设置于第一绝缘体的一个表面上的导电屏蔽体和设置于第二绝缘体的一个表面上的导电屏蔽体电连接。
上述半导体器件可以是非接触信号处理器件，其具有利用无线通信向/从外部装置发送/接收信号的功能。导电屏蔽体表示具有降低静电的影响(诸如由于静电导致的半导体集成电路的损坏)和发送由天线发送/接收的电磁波的功能的导电层。
导电屏蔽体扩散并释放由静电放电施加的静电或防止电荷的局部存在(局部化)(即，防止产生半导体器件上的电位的局部差异)，由此可以防止半导体集成电路的静电损坏。导电屏蔽体被形成为与半导体集成电路的两个表面重叠，其中第一绝缘体和第二绝缘体置于导电屏蔽体与半导体集成电路之间。
本发明的另一实施例提供一种半导体器件，该半导体器件包括第一绝缘体、第二绝缘体、半导体集成电路、片上天线、设置于第一绝缘体的一个表面上的导电屏蔽体、设置于第二绝缘体的一个表面上的导电屏蔽体、和与片上天线电磁耦合的增益天线。第一绝缘体和第二绝缘体被设置成彼此面对。半导体集成电路和片上天线被设置在彼此面对的第一绝缘体和第二绝缘体之间。设置于第一绝缘体的一个表面上的导电屏蔽体和设置于第二绝缘体的一个表面上的导电屏蔽体电连接。
导电屏蔽体具有导电性，可以使用由导电材料(诸如金属膜、金属氧化物膜、金属氮化物膜、半导体膜或它们的叠置膜)形成的导电层。
第一绝缘体和第二绝缘体中的至少一个可以具有其中纤维体由有机树脂浸渗的结构。此外，优选地，第一绝缘体和第二绝缘体中的至少一个具有从5μm到50μm的厚度。
在本说明书中，术语“转移”(也称为换位)表示将形成于衬底上的半导体集成电路从该衬底分离并将该半导体集成电路移动到另一衬底。换言之，术语“转移”表示移动到半导体集成电路被提供给另一衬底的位置。
绝缘体可以通过粘合层被接合到半导体集成电路，在这种情况下，粘合层被设置于半导体集成电路和绝缘体之间。另选地，绝缘体和半导体集成电路可以通过同时进行加热和加压接合的处理(以下称为热压处理)来彼此直接接合。
注意，在本说明书中，术语“半导体器件”表示可以使用半导体特性工作的通用器件。具有包括半导体元件(例如晶体管、存储器元件或二极管)的电路的器件，以及诸如具有处理器电路的芯片的半导体器件可以利用本发明来制造。
根据本发明的另一实施例，利用覆盖半导体集成电路的导电屏蔽体，可以抑制由静电放电导致的静电损坏(电路故障或半导体元件的损坏)。根据本发明的另一实施例，利用将半导体集成电路夹在中间的一对绝缘体，可以提供在获得厚度和尺寸减小时具有对外部应力的高耐受性的高可靠半导体器件。根据本发明的另一实施例，即使在制造过程中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
附图说明
图1A至图1C例示半导体器件。
图2A至图2C例示半导体器件。
图3A至图3D例示制造半导体器件的方法。
图4A至图4C例示制造半导体器件的方法。
图5A和图5B例示制造半导体器件的方法。
图6A至图6E例示制造半导体器件的方法。
图7A至图7C例示制造半导体器件的方法。
图8A和图8B例示制造半导体器件的方法。
图9A至图9G均例示半导体器件的应用实例。
图10例示半导体器件。
图11A至图11C例示半导体器件。
图12是例示使用半导体器件可以获得的微处理器的结构的框图。
图13是例示使用半导体器件可以获得的RFCPU的结构的框图。
图14A和图14B例示半导体器件。
图15A和图15B例示半导体器件。
图16A至图16D例示制造半导体器件的方法。
图17A至图17D例示制造半导体器件的方法。
图18A至图18D例示半导体器件。
图19例示半导体器件。
图20A和图20B例示半导体器件。
图21A至图21C例示半导体器件。
具体实施方式
以下将参照附图描述根据本发明的实施例。但是，本发明不限于以下说明，对本领域技术人员而言其实施方式和细节的各种改变和修改是明了的，除非这种改变和修改脱离了本发明的精神和范围。因此，本发明不应该被解释为受限于以下描述的具体实施方式中描述的内容。贯穿附图用相同的附图标记来标示具有相似功能的一个或更多个相同部分，从而避免重复解释。
实施例1
在本实施例中，将参照附图1A至图1C、图2A至图2C、以及图3A至图3D详细描述高可靠半导体器件以及高成品率地制造半导体器件的方法。
本实施例的半导体器件包括第一绝缘体112、第二绝缘体102、半导体集成电路100、天线101、导电屏蔽体140a和导电屏蔽体140b。第一绝缘体112和第二绝缘体102被设置成彼此面对，半导体集成电路100和天线101被设置于第一绝缘体112和第二绝缘体102之间，导电屏蔽体140a和140b分别被设置于第一绝缘体112和第二绝缘体102的表面(与设置有半导体集成电路100的表面相反的表面)上。此外，设置于第一绝缘体112的一个表面上的导电屏蔽体140a和设置于第二绝缘体102的一个表面上的导电屏蔽体140b电连接(参见图1A)。
导电屏蔽体140a和导电屏蔽体140b可以被设置成与半导体集成电路100重叠。例如，如图1A至1C所示，可以采用一种结构，其中导电屏蔽体140a设置于第一绝缘体112的整个表面上，并且导电屏蔽体140b设置于第二绝缘体102的整个表面上。
半导体集成电路100和天线101彼此电连接，并且半导体集成电路100和天线101与导电屏蔽体140a和140b中的每一个电隔离。
图1A至1C均例示天线101设置于半导体集成电路100上以与半导体集成电路100重叠的情况，但不限于此。例如，天线101可以设置于半导体集成电路100下或可以设置于半导体集成电路100外部(从而不与半导体集成电路100重叠)。
通过形成导电屏蔽体140a和140b，可以扩散并释放由静电放电施加的静电或可以防止电荷的局部存在(局部化)(产生半导体器件上的电位的局部差异)，由此可以抑制半导体集成电路100的静电损坏。此外，通过在第一绝缘体112和第二绝缘体102的每个表面上形成导电屏蔽体以覆盖半导体集成电路100，可以获得更高的防止静电损坏的效果。
此外，设置于第一绝缘体112的表面上的导电屏蔽体140a和设置于第二绝缘体102的表面上的导电屏蔽体140b电连接，由此与导电屏蔽体140a和导电屏蔽体140b被设置成不电连接的情况或仅为第一绝缘体112和第二绝缘体102中的一个设置导电屏蔽体的情况相比可以有效地进行静电的扩散以及防止电荷局部化。结果，可以有效地防止半导体集成电路100的静电损坏。
如图1A所示，导体141a被设置于第一绝缘体112和第二绝缘体102的侧表面上，由此导电屏蔽体140a和导电屏蔽体140b可以电连接。在这种情况下，导体141a可以使用与导电屏蔽体140a和140b的材料相同的材料形成。
注意，优选地，导体141a被设置成至少可以电连接导电屏蔽体140a和导电屏蔽体140b，导体141a可以被部分地设置于第一绝缘体112和第二绝缘体102的侧表面上。此外，可以适当地确定设置导体141a的位置。在第一绝缘体112和第二绝缘体102的侧表面上，导体141a可以被设置在多个位置(例如，以栅格形状)，由此可以电连接导电屏蔽体140a和导电屏蔽体140b。
另选地，使用穿过第一绝缘体112和第二绝缘体102的导体141b，由此可以电连接设置于第一绝缘体112的表面上的导电屏蔽体140a和设置于第二绝缘体102的表面上的导电屏蔽体140b(参见图1B)。
本实施例中描述的半导体器件(具有无线传输功能)利用由来自外部的电磁波产生的感应电动势来工作。因此，导电屏蔽体140a和140b需要防止由静电导致的半导体集成电路的损坏，并且需要使用透过电磁波的导电材料形成。
普遍已知的是电磁波在物质中衰减。电磁波的衰减尤其在导电材料中变得显著。因此，在本实施例中，导电屏蔽体140a和140b被形成为足够薄以能够透过电磁波。
导电屏蔽体140a和140b的厚度可以根据要用于通信的电磁波的频率以及要用作导电屏蔽体140a和140b的导电材料的电阻或磁导率来确定。
例如，在电磁波的频率为13.56MHz且使用钛(电阻率(ρ)：5.5×10-7(Ω·m))作为导电屏蔽体140a和140b的情况下，每个导电屏蔽体的厚度为至少500nm或更小。因而，可以抑制由静电放电导致的半导体器件的损坏，并可以有利地与外部进行通信。
另选地，在含氧化硅的氧化铟锡(也称为“ITSO”)用作导电屏蔽体140a和140b的情况下，每个导电屏蔽体优选地形成为至少约700nm或更小的厚度。
另一方面，优选地根据电阻率确定导电屏蔽体140a和140b的厚度下限。在用作导电屏蔽体140a和140b的导电材料的电阻率高的情况下，优选形成厚的导电屏蔽体140a和140b以能够有效地扩散静电。
为了有效地防止由静电导致的半导体器件的损坏，优选地设置导电屏蔽体140a和140b的厚度以使导电屏蔽体140a和140b的薄层电阻均为1.0×107Ω/方块或更低，优选为1.0×104Ω/方块或更低，更优选为1.0×102Ω/方块或更低。
也就是说，就抑制静电损坏而言，优选地导电屏蔽体140a和140b的电阻率减小，而就透过电磁波而言，优选地导电屏蔽体140a和140b的厚度减小。因此，只要导电屏蔽体140a和140b的薄层电阻在上述范围内，优选地其厚度均设置为尽可能小。
当使用电阻率低的钛等作为导电材料时，即使在设置极薄的导电屏蔽体的情况下也可以充分地降低薄层电阻，并且可以容易地透过电磁波。但是，当考虑到制造工艺等时，导电屏蔽体140a和140b优选地被形成为厚度为至少约1nm或更大(优选为3nm或更大)。另选地，当使用电阻率相对高的含氧化硅的氧化铟锡等时，每个导电屏蔽体优选地被形成为厚度为至少约5nm或更大。
根据上述，在考虑静电损坏的抑制和电磁波的透过的情况下控制用于导电屏蔽体140a和140b的材料及其厚度。因而，可以有效地抑制由静电放电导致的半导体器件的损坏，并且可以获得能够与外部有利地通信的半导体器件。
接着，详细描述可以被应用于图1A至1C例示的结构的材料等。
导电屏蔽体140a和140b可以使用导电层形成。该导电层由不同于上述诸如钛或含氧化硅的氧化铟锡的金属、金属氮化物、金属氧化物或类似物的膜形成；或者由这些膜中的任意膜的叠层形成。
导电屏蔽体140a和140b可以使用例如选自钛、钼、钨、铝、铜、银、金、镍、铂、钯、铱、铑、钽、镉、锌、铁、硅、锗、锆或钡的元素形成，或者由包含上述元素作为其主要成分的合金材料、化合物材料、氮化物材料或氧化物材料形成。
作为氮化物材料，可以使用氮化钽、氮化钛等。
作为氧化物材料，除了含氧化硅的氧化铟锡之外，可以使用氧化铟锡(ITO)、有机铟、有机锡、氧化锌等。另选地，可以使用含氧化锌(ZnO)的氧化铟锌(IZO)、氧化锌(ZnO)、含镓(Ga)的氧化锌、氧化锡(SnO2)、含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡等。
另选地，可以使用半导体膜等作为导电屏蔽体140a和140b，该半导体膜由掺杂有杂质元素的半导体等形成以具有导电性。例如，可以使用掺杂有诸如磷的杂质元素的多晶硅膜等。
进一步另选地，导电聚合物可以用作导电屏蔽体140a和140b。作为导电聚合物，可以使用所谓的π电子共轭导电聚合物。例如，可以给出聚苯胺和/或其衍生物、聚吡咯和/或其衍生物、聚噻吩和/或其衍生物、两种或更多种上述材料的共聚物等。
以下给出共轭导电聚合物的具体实例：聚吡咯，聚(3-甲基吡咯)，聚(3-丁基吡咯)，聚(3-辛基吡咯)，聚(3-癸基吡咯)，聚(3，4-二甲基吡咯)，聚(3，4-二丁基吡咯)，聚(3-羟基吡咯)，聚(3-甲基-4-羟基吡咯)，聚(3-甲氧基吡咯)，聚(3-乙氧基吡咯)，聚(3-辛氧基吡咯)，聚(3-羧基吡咯)，聚(3-甲基-4-羧基吡咯)，聚(N-甲基吡咯)，聚噻吩，聚(3-甲基噻吩)，聚(3-丁基噻吩)，聚(3-辛基噻吩)，聚(3-癸基噻吩)，聚(3-十二烷)基噻吩)，聚(3-甲氧基噻吩)，聚(3-乙氧基噻吩)，聚(3-辛氧基噻吩)，聚(3-羧基噻吩)，聚(3-甲基-4-羧基噻吩)，聚(3，4-乙烯二氧噻吩)，聚苯胺，聚(2-甲基苯胺)，聚(2-辛基苯胺)，聚(2-异丁基苯胺)，聚(3-异丁基苯胺)，聚(2-苯胺磺酸)，或聚(3-苯胺磺酸)。
含导电聚合物的的导电屏蔽体140a和140b可以具有有机树脂或掺杂剂(卤素、路易斯酸、无机酸、有机酸、过渡金属的卤化物、有机氰基化合物、和非离子型表面活性剂等)。
上述导电屏蔽体140a和140b可以通过干法工艺或湿法工艺形成，其中干法工艺诸如溅射法、等离子体CVD法或蒸镀法，湿法工艺诸如涂覆法、印刷法或液滴排放法(喷墨法)。
此外，导电屏蔽体140a和140b由具有挡光性的膜(诸如钛膜、钼膜或钨膜)形成，由此半导体集成电路100可以是黑盒。
此外，可以在半导体集成电路100和天线101上形成保护层。例如，在图1A的结构中，可以形成无机绝缘层105作为半导体集成电路100上的保护层。图1C例示其中天线101形成于半导体集成电路100上且无机绝缘层105形成于天线101上的实例。天线101由无机绝缘层105覆盖，由此可以防止用作天线的导电层的氧化。
无机绝缘层105可以通过溅射法、等离子体CVD法、涂覆法、印刷法等以单层或叠层的形式使用无机化合物形成。作为无机化合物的典型实例，给出硅氧化物或硅氮化物。作为硅氧化物和硅氮化物的典型实例，给出氧化硅、氧氮化硅、氮化硅、氮氧化硅等。注意，在本说明书中，氧氮化硅膜指的是氧含量大于氮含量的膜，它包含浓度范围分别为50at.％(原子百分比)-70at.％、0.5at.％-15at.％、25at.％-35at.％和0.1at.％-10at.％的氧、氮、硅和氢。此外，氮氧化硅膜指的是氮含量大于氧含量的膜，在使用RBS和HFS进行测量的情况下，它包含浓度范围分别为5at.％-30at.％、20at.％-55at.％、25at.％-35at.％和10at.％-30at.％的氧、氮、硅和氢。注意，氮、氧、硅和氢的百分比落入以上给出的范围内，其中将氧氮化硅膜或氮氧化硅膜中包含的原子的总数目定义为100at.％。
无机绝缘层105可以具有层叠结构。例如，可以使用无机化合物形成层叠结构。典型地，无机绝缘层105可以通过叠置氧化硅、氮氧化硅和氧氮化硅形成。
此外，在导电屏蔽体140a和140b中的每个上可以叠置保护层。该保护层可以通过CVD法、溅射法等形成。另选地，该保护层可以通过对导电屏蔽体140a和140b进行诸如等离子体处理的表面处理形成。例如，形成钛膜(均具有10nm-50nm的厚度)作为导电屏蔽体140a和140b，并在所述钛膜上形成氧化钛膜作为保护层。可以通过对钛进行等离子体处理等形成氧化钛。
形成于导电屏蔽体140a和140b中的每个上的保护层是最外表面，由此可以防止导电屏蔽体140a和140b的劣化。保护层可以具有10nm-200nm的厚度。
作为第一绝缘体112和第二绝缘体102，可以使用其中纤维体由有机树脂浸渗的结构体。图2A至2C例示其中纤维体由有机树脂浸渗的结构体用作第一绝缘体112和第二绝缘体102的实例。注意，图2A对应于图1A，图2B对应于图1C。
图2A和2B均例示其中纤维体160由有机树脂161浸渗的结构体用作第一绝缘体112且其中纤维体150由有机树脂151浸渗的结构体用作第二绝缘体102的情况。
作为纤维体150和纤维体160，可以使用纺织物或无纺织物，其可以使用有机化合物或无机化合物的高强纤维。高强纤维具体地是具有高拉伸弹性模量的纤维或具有高杨氏模量的纤维。作为高强纤维的典型实例，可以给出聚乙烯醇纤维、聚酯纤维、聚酰胺纤维、聚乙烯纤维、芳香聚酰胺纤维、聚对苯撑并双嗯唑纤维、玻璃纤维、碳纤维等。作为玻璃纤维，可以给出使用E玻璃、S玻璃、D玻璃、Q玻璃等的玻璃纤维。注意，纤维体150和纤维体160可以由上述高强纤维中的一种或者上述高强纤维中的多种形成。
纤维体150和纤维体160可以是纺织物或无纺织物，该纺织物是使用经纱和纬纱的纤维束(单纱)(以下将纤维束称为纱束)的纺织品，该无纺织物通过以随机方式或在一个方向叠置多种纤维的纱束而获得。在纺织物的情况下，可以适当地使用平纹织物、斜纹织物、缎纹织物等。
纱束可以具有圆形或椭圆形截面。作为纤维的纱束，可以使用已经受利用高压水流、使用液体作为介质的高频振动、连续超声振动、用辊子加压或类似处理的纤维打开的纤维的纱束。已经受纤维打开的纤维的纱束具有大的宽度，在厚度方向具有较小数目的单纱，并具有椭圆形或扁平形的截面。此外，通过使用松纽纱作为纤维的纱束，纱束容易扁平化且具有椭圆形或扁平形的截面。以这种方式，使用在这种方式中具有椭圆形或扁平形的截面的纱束可以使得纤维体150和纤维体160中的每一个的厚度小。
图2C是纺织物的平面图，该纺织物是使用经纱和纬纱的纱束的纺织品。在图2C中，纤维体160是使用以规则间隔隔开的经纱和以规则间隔隔开的纬纱的纺织品。这种作为使用经纱和纬纱的纺织品的纤维体具有没有经纱和纬纱的区域。所述区域由有机树脂161浸渗。
如图2C所示，纤维体由交叉的纤维织成织物状，并由有机树脂将所织的纤维体浸渗，由此通过织物状的纤维体防止织物在表面方向上的膨胀和收缩，并可以获得具有在垂直方向上的柔性的结构体。
在本实施例的附图中，纤维体150和160被例示为纺织物，该纺织物是使用截面为椭圆形的纱束的平纹织物。
注意，其中纤维体由有机树脂浸渗的结构体也称为预浸料坯。预浸料坯具体地以如下方式形成：在由其中用有机溶剂稀释基质树脂的清漆浸渗纤维体之后，进行干燥以使有机溶剂挥发且基质树脂半固化。
在使用其中纤维体由有机树脂浸渗的结构体作为第一绝缘体112和第二绝缘体102的情况下，该结构体的厚度优选为10μm-100μm，进一步优选为10μm-30μm。当使用具有上述厚度的结构体时，可以制造能够被弯曲的薄半导体器件。例如，作为第一绝缘体112和第二绝缘体102，可以给出弹性模量为13GPa-15GPa且断裂模量为140MPa-300MPa的结构体。
注意，多个其中纤维体由有机树脂浸渗的结构体可以叠置。在这种情况下，结构体可以通过叠置多个结构体形成，在所述多个结构体中的每个中单层形式的纤维体由有机树脂浸渗，或者叠置的多个纤维体由有机树脂浸渗。在叠置多个结构体(在每个结构体中单层形式的纤维体由有机树脂浸渗)的情况下，可以在结构体之间插入另一层。
诸如环氧树脂、非饱和聚酯树脂、聚酰亚胺树脂、双马来酰亚胺-三嗪系树脂或氰酸酯树脂的热固树脂可以用作有机树脂151和有机树脂161。另选地，诸如聚苯氧基树脂、聚醚酰亚胺树脂或氟树脂的热塑树脂可以用作有机树脂151和有机树脂161。利用这种有机树脂，在每个结构体中纤维体由有机树脂浸渗的多个结构体可以通过热处理被接合到半导体集成电路。有机树脂151和161的玻璃转化温度越高，有机树脂151和161被局部压力破坏的越少，这是优选的。
高导热的填充剂可以分散在有机树脂151和161或者纤维的纱束中。作为高导热的填充剂，可以给出氮化铝、氮化硼、氮化硅、氧化铝等。作为高导热的填充剂，还可以给出诸如银或铜的金属粒子。当高导热的填充剂被包括在有机树脂或纤维的纱束中时，在半导体集成电路中产生的热可以容易地释放到外部。因而，可以抑制半导体器件中的储热，并且可以减少半导体器件的损坏。
此外，为了增强有机树脂到纤维的纱束内的渗透性，纤维可以经受表面处理。例如，作为表面处理，可以给出用于活化纤维的表面的电晕放电、等离子体放电等。此外，可以给出使用硅烷耦合剂或钛酸酯耦合剂的表面处理。
在使用其中纤维体由有机树脂浸渗的结构体作为第一绝缘体112和第二绝缘体102的情况下，优选地使用固化的有机树脂。但是，本实施例不限于此，而可以使用半固化的有机树脂作为第一绝缘体112和第二绝缘体102。
另选地，作为第一绝缘体112和第二绝缘体102，可以使用具有低弹性模量和高断裂强度的材料。例如，可以使用弹性模量为5GPa-12GPa且断裂模量为300MPa或更高的具有橡胶弹性的膜作为第一绝缘体112和第二绝缘体102。
在这种情况下，优选地，使用高强度材料作为第一绝缘体112和第二绝缘体102。作为高强度材料的典型实例，可以给出以下材料：聚乙烯醇树脂、聚酯树脂、聚酰胺树脂、聚乙烯树脂、芳香聚酰胺树脂、聚对苯撑并双嗯唑树脂、玻璃树脂等。当使用具有弹性的高强度材料形成并设置第一绝缘体112和第二绝缘体102时，诸如从外部施加的局部压力的负载被扩散通过整个层并被吸收，由此可以防止半导体器件的损坏。
更具体地，作为第一绝缘体112和第二绝缘体102，可以使用以下材料：芳香聚酰胺树脂、聚萘二甲酸乙二醇酯(PEN)树脂、聚醚砜(PES)树脂、聚苯硫醚(PPS)树脂、聚酰亚胺(PI)树脂等。
粘合层可以用于将第一绝缘体112和第二绝缘体102接合至半导体集成电路100。优选地，该粘合层使得绝缘体和半导体集成电路彼此接合，并且为此可以使用热固树脂、紫外线固化树脂、丙烯酸树脂、聚氨酯树脂、环氧树脂、硅酮树脂等。该粘合层可以形成为3μm-15μm的厚度。在第一绝缘体112和第二绝缘体102被通过热压处理接合到半导体集成电路100的情况下，不必要使用粘合层。
接着，参照图3A至图3D描述制造本实施例所示的半导体器件的方法。
首先，在具有绝缘表面的衬底110上形成半导体集成电路100和天线101，其中分离层111置于衬底110与半导体集成电路100和天线101之间(参见图3A)。
作为衬底110，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、具有形成于其表面上的绝缘层的金属衬底等。另选地，可以使用能够耐受本实施例的加工温度的塑料衬底。在半导体器件的制造工艺中，可以根据要执行的步骤适当地选择衬底。
通过溅射法、等离子体CVD法、涂覆法、印刷法等，使用选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)或硅(Si)的元素，或者包含这些元素中的任一种作为其主要组分的合金材料或化合物材料，以单层或叠层的形式形成分离层111。包含硅的层的晶体结构可以是非晶结构、微晶结构或多晶结构中的任一种。注意，此处的涂覆法的种类包括旋涂法、液滴排放法和分配法。
在分离层111具有单层结构的情况下，优选地形成钨层、钼层或包含钨和钼的混合物的层。另选地，可以形成包含钨的氧化物或氧氮化物的层、包含钼的氧化物或氧氮化物的层、或者包含钨和钼的混合物的氧化物或氧氮化物的层。注意，钨和钼的混合物对应于例如钨和钼的合金。
在分离层111具有叠层结构的情况下，优选地形成钨层、钼层或包含钨和钼的混合物的层作为第一层。优选地形成钨、钼或钨和钼的混合物的氧化物，钨、钼或钨和钼的混合物的氮化物，钨、钼或钨和钼的混合物的氧氮化物，或者钨、钼或钨和钼的混合物的氮氧化物，作为第二层。
在分离层111具有包含钨的层和包含氧化钨的层的层叠结构的情况下，可以首先形成包含钨的层，并且可以在包含钨的层上形成由氧化物形成的绝缘层，由此可以在钨层与绝缘层之间的界面处形成包含氧化钨的层。此外，钨层的表面可以经受热氧化处理、氧等离子体处理或使用诸如臭氧水的强氧化性溶液的处理，以形成包含钨的氧化物的层。等离子体处理或热处理可以在氧、氮、一氧化二氮或一氧化二氮的单质，或者一种气体与另一气体的混合气体的气氛中进行。这同样适用于形成包含钨的氮化物、氧氮化物和氮氧化物的层的情形。在形成包含钨的层之后，可以在其上形成氮化硅层、氧氮化硅层和氮氧化硅层。
注意，尽管根据上述步骤分离层111被形成为与衬底110接触，但是本实施例不限于上述步骤。用作基底的绝缘层可以被形成为与衬底110接触，并且分离层111可以被设置为与该绝缘层接触。
接着，将第一绝缘体112接合到设置于半导体集成电路100上的天线101，并利用分离层111将半导体集成电路100从衬底110分离。作为结果，将半导体集成电路100设置于第一绝缘体112侧上(参见图3B)。
在本实施例中，其中纤维体160由有机树脂161浸渗的结构体被用作第一绝缘体112。结构体被加热并经受压力接合，由此该结构体的有机树脂被塑化或固化。在有机树脂是有机塑料树脂的情况下，被塑化的有机树脂随后通过被冷却至室温而被固化。通过进行热压接合，有机树脂161被均匀地扩展以与天线101紧密接触并被固化。该结构体经受压力接合的步骤在大气压力或减小的压力下进行。
注意，对于转移到另一衬底的步骤，可以适当地使用以下方法：其中在衬底和半导体集成电路之间形成分离层、在分离层与半导体集成电路之间设置金属氧化物膜、并使金属氧化物膜结晶化而脆化，由此分离半导体元件层的方法；其中在具有高耐热性的衬底与半导体集成电路之间形成含氢的非晶硅膜、并通过激光照射或蚀刻去除非晶硅膜，由此分离半导体集成电路的方法；其中在衬底和半导体集成电路之间形成分离层、在分离层与半导体集成电路之间设置金属氧化物膜、使金属氧化物膜结晶化而脆化、使用溶液或氟化物卤素气体(诸如NF3、BrF3或ClF3)通过蚀刻去除分离层的一部分、然后在脆化的金属氧化物膜处分离半导体集成电路的方法；其中机械地去除或者使用溶液或氟化物卤素气体(诸如NF3、BrF3或ClF3)通过蚀刻去除其上形成有半导体集成电路的衬底的方法等。另选地，可以使用如下方法：使用含氮、氧、氢等的膜(例如含氢的非晶硅膜、含氢的合金膜或含氧的合金膜)作为分离层，用激光照射该分离层，使得该分离层中包含的氮、氧或氢被作为气体排放，由此促进半导体集成电路从衬底的分离。
上述分离方法被组合，由此可以更容易地进行转移步骤。即，在进行激光照射之后还可以利用物理力(通过机器等)进行分离；利用气体、溶液等对分离层进行蚀刻；或者利用快刀、解剖刀等机械去除；从而造成分离层和元件形成层可以彼此容易地分离的条件。
另选地，使得液体穿透分离层111与半导体集成电路100之间的界面，然后可以从衬底110分离半导体集成电路100。
接着，在半导体集成电路100的暴露的分离表面上形成第二绝缘体102，由此天线101和半导体集成电路100被设置于第一绝缘体112和第二绝缘体102之间(参见图3C)。
如同在第一绝缘体112的情况下，可以使用其中纤维体150由有机树脂151浸渗的结构体。在这种情况下，第二绝缘体102的结构体可以被加热并经受压力接合，然后接合到半导体集成电路100的暴露的分离表面。
接着，在第一绝缘体112的表面上形成导电屏蔽体140a，在第二绝缘体102的表面上形成导电屏蔽体140b，并且导电屏蔽体140a和导电屏蔽体140b彼此电连接(参见图3D)。在本实施例中，作为导电屏蔽体140a和140b，钛膜通过溅射法被形成为10nm的厚度。导电屏蔽体140a和导电屏蔽体140b之间的电连接可以通过在第一绝缘体112的侧表面上和第二绝缘体102的侧表面上利用溅射法形成钛膜作为导体141a来获得。
注意，在导电屏蔽体140a形成于第一绝缘体112的表面上且导电屏蔽体140b形成于第二绝缘体102的表面上之后，使得导体穿透第一绝缘体112和第二绝缘体102，由此导电屏蔽体140a和导电屏蔽体140b可以被电连接。例如，通过使得具有类针形的导体穿透第一绝缘体112和第二绝缘体102形成导体141a，从而使得导电屏蔽体140a和导电屏蔽体140b可以电连接。另选地，通过用激光照射在第一绝缘体112和第二绝缘体102中形成开口，并在该开口中设置导体141a，从而使得导电屏蔽体140a和导电屏蔽体140b电连接。
在实际的制造工艺中，多个彼此分离的半导体集成电路和多个彼此分离的天线被夹在第一绝缘体112和第二绝缘体102之间。在上述多个半导体集成电路被切断成单独的半导体集成电路之后，形成导电屏蔽体140a和140b，由此可以获得半导体集成电路芯片。对切断手段没有特别限制，只要可以将多个半导体集成电路物理上切断即可。在本实施例中，通过激光照射切断多个半导体集成电路。多个半导体集成电路之间的切断获得其中天线101和半导体集成电路100由第一绝缘体112和第二绝缘体102密封的结构。
如在本实施例中所描述的，通过形成导电屏蔽体以覆盖半导体集成电路，可以防止由静电放电导致的半导体集成电路的静电损坏(诸如电路的故障和半导体元件的损坏)。此外，利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
实施例2
在本实施例中，将参照图14A和14B、图15A和15B以及图16A至16D描述不同于上述实施例的半导体器件的另一实例。注意，在以下描述的本实施例的结构中，贯穿不同的附图具有与实施例1的部分相似的功能的相同部分由相同附图标记表示，并省略其重复描述。
在本实施例中，描述具有层叠结构的绝缘体的实例。图14A例示的半导体器件包括：被夹在第一绝缘体112和第二绝缘体102之间的半导体集成电路100和天线101；设置于半导体集成电路100与第二绝缘体102之间的第三绝缘体103；设置于第一绝缘体112的外表面上的导电屏蔽体140a；以及设置于第二绝缘体102的外表面上的导电屏蔽体140b。
导电屏蔽体140a和导电屏蔽体140b电连接。导电屏蔽体140a和导电屏蔽体140b之间的电连接可以通过在第一绝缘体112和第二绝缘体102的侧表面上形成导体141a来获得。另选地，利用穿透第一绝缘体112和第二绝缘体102的导体，可以电连接导电屏蔽体140a和导电屏蔽体140b。
图14B中例示的半导体器件具有其中半导体集成电路100与第三绝缘体103利用粘合层104被接合的结构。粘合层104可以使用丙烯酸树脂。
设置于半导体集成电路100与第二绝缘体102之间的第三绝缘体103可以用作冲击扩散层，用于对抗外部应力保护半导体集成电路100。因此，优选地，第三绝缘体103具有比第一绝缘体112和第二绝缘体102更低的弹性模量和更高的断裂强度。例如，可以使用弹性模量为5GPa-12GPa且断裂模量为300MPa或更高的具有橡胶弹性的膜作为第三绝缘体103。
此外，当第三绝缘体103设置于半导体集成电路100的附近(优选地，与半导体集成电路100接触)时，从外部向半导体集成电路施加的力被有效地扩散，由此可以减小半导体集成电路100的损坏。
第三绝缘体103优选地由高强度材料形成。作为高强度材料的典型实例，可以给出以下材料：聚乙烯醇树脂、聚酯树脂、聚酰胺树脂、聚乙烯树脂、芳香聚酰胺树脂、聚对苯撑并双嗯唑树脂、玻璃树脂等。当第三绝缘体103由具有弹性的高强度材料形成并设置时，诸如局部压力的负载被扩散通过整个层并被吸收，由此可以防止半导体器件的损坏。
更具体地，作为第三绝缘体103，可以使用以下材料：芳香聚酰胺树脂、聚萘二甲酸乙二醇酯(PEN)树脂、聚醚砜(PES)树脂、聚苯硫醚(PPS)树脂、聚酰亚胺(PI)树脂等。在本实施例中，使用芳香聚酰胺树脂膜(具有10GPa的弹性模量和480MPa的断裂强度)作为第三绝缘体103。
作为图14A和14B中的第一绝缘体112和第二绝缘体102中的每一个，可以使用其中纤维体由有机树脂浸渗的结构体。图14A和14B中的第一绝缘体112和第二绝缘体102中的每一个优选具有13GPa或更高的弹性模量和低于300MPa的断裂模量。
此外，如图15A和15B所示，可以在第一绝缘体112的外表面(在与天线101接触的表面一侧相反的一侧的表面)上可以设置类似于第三绝缘体103的第四绝缘体113。
图15A例示其中第四绝缘体113利用粘合层114接合到第一绝缘体112的外表面的实例。对于第四绝缘体113，可以使用类似于上述第三绝缘体103的材料。
在本实施例中，使用芳香聚酰胺树脂膜作为第四绝缘体113，并且可以使用丙烯酸树脂作为粘合层114。在第一绝缘体112和第四绝缘体113被通过热压处理彼此接合的情况下，不必要使用粘合层114。在这种情况下，天线101、第一绝缘体112和第四绝缘体113可以直接接合，如图15B所示。天线101与第一绝缘体112的接合步骤以及第一绝缘体112与第四绝缘体113的接合步骤可以同时进行或者单独地进行。
接着，参照图16A至16D描述本实施例的半导体器件的制造方法。
首先，在具有绝缘表面的衬底110上形成半导体集成电路100和天线101，其中分离层111置于衬底110与半导体集成电路100和天线101之间(参见图16A)。
将第一绝缘体112与设置于半导体集成电路100上的天线101接合，并利用分离层111将半导体集成电路100从衬底110分离。作为结果，将半导体集成电路100设置于第一绝缘体112侧上(参见图16B)。
作为第一绝缘体112，使用其中纤维体160由有机树脂161浸渗的结构体。结构体被加热并经受压力接合，由此该结构体的有机树脂被塑化或固化。在有机树脂是有机塑料树脂的情况下，被塑化的有机树脂随后通过被冷却至室温而被固化。
接着，利用置于其中间的粘合层104将第三绝缘体103接合到半导体集成电路100的暴露的分离表面上，然后，将第二绝缘体102接合到第三绝缘体103(参见图16C)。
其上预先形成粘合层104的第三绝缘体103可以接合至半导体集成电路100。另选地，在粘合层104形成于半导体集成电路100上之后，第三绝缘体103可以接合至粘合层104。
作为第二绝缘体102，可以使用其中纤维体150由有机树脂151浸渗的结构体。
接着，在第一绝缘体112的表面上形成导电屏蔽体140a，在第二绝缘体102的表面上形成导电屏蔽体140b，并且导电屏蔽体140a和导电屏蔽体140b电连接(参见图16D)。
在本实施例中，作为导电屏蔽体140a和140b中的每一个，钛膜通过溅射法被形成为10nm(优选地，从3nm到30nm)的厚度。导电屏蔽体140a和导电屏蔽体140b通过导体141a电连接，这可以通过在第一绝缘体112的侧表面上和第二绝缘体102的侧表面上利用溅射法形成钛膜来进行。
利用第三绝缘体103和第四绝缘体113，可以增加半导体器件对抗外部应力的强度。此外，通过在半导体集成电路100与第二绝缘体102之间形成第三绝缘体103，即使在制造工艺中接合第二绝缘体202时进行加压处理，第三绝缘体103也使得力扩散，由此可以抑制半导体集成电路100的损坏。作为结果，可以高成品率地制造半导体器件。
导电屏蔽体140a和140b具有如下功能：传输要由半导体器件中包含的天线101发送/接收的电磁波，以及将半导体器件中的半导体集成电路100从由外部施加的静电屏蔽。
特别地，设置于第一绝缘体112的表面上的导电屏蔽体140a和设置于第二绝缘体102的表面上的导电屏蔽体140b电连接，由此与导电屏蔽体140a和导电屏蔽体140b被设置成不电连接的情况或仅在第一绝缘体112和第二绝缘体102中的一个上设置导电屏蔽体的情况相比可以有效地进行静电的扩散以及防止电荷局部化。
此外，通过形成均具有对从外部向半导体器件施加的力的耐受性的第一绝缘体112和第二绝缘体102以及形成均扩散力的第四绝缘体113和第三绝缘体103，可以防止半导体器件的损坏和特性劣化。
在图15A的上述结构中，绝缘体由四层形成，即，用作冲击抵抗层的第一绝缘体112和第二绝缘体102以及弹性模量低且断裂强度高的用作冲击扩散层的第三绝缘体103和第四绝缘体113。只要设置将天线101和半导体集成电路100夹在中间的至少两个绝缘体，该结构就是可接受的。因此，上述四层中的三层或两层可以用作绝缘体。在绝缘体具有层叠结构的情况下，导电屏蔽体140a和140b可以设置于绝缘体的外表面(与设置有半导体集成电路100的表面一侧相反的一侧上的表面)上或者设置于叠置的绝缘体之间。
通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
实施例3
在本实施例中，将参照图17A至17D描述不同于上述实施例的半导体器件的另一实例。注意，在以下描述的本实施例的结构中，贯穿不同的附图具有与实施例1的部分相似的功能的相同部分由相同附图标记表示，并省略其重复描述。
具体地，描述一种情况，其中在预先为绝缘体设置导电屏蔽体之后，将设置有导电屏蔽体的绝缘体接合到半导体集成电路。
首先，在衬底110上形成天线101和半导体集成电路100，其中分离层111置于衬底110与半导体集成电路100和天线101之间(参见图17A)。注意图17A对应于上述图3A。
接着，在制备其一个表面上预先设置有导电屏蔽体140a的第四绝缘体113之后，使得导电屏蔽体140a的表面与第一绝缘体112的一个表面彼此面对，并使得第一绝缘体112的另一个表面与天线101彼此面对。在上述条件下，进行热压处理，由此使第一绝缘体112与导电屏蔽体140a、第一绝缘体112与天线101接合。作为结果，导电屏蔽体140a被设置于第四绝缘体113与第一绝缘体112之间。之后，利用分离层111将天线101和半导体集成电路100从衬底110分离(参见图17B)。
接着，在制备其一个表面上预先设置有导电屏蔽体140b的第三绝缘体103之后，使得导电屏蔽体140b的表面与第二绝缘体102的一个表面彼此面对。在上述条件下，进行热压处理，由此使第二绝缘体102与导电屏蔽体140b接合。作为结果，导电屏蔽体140b被设置于第三绝缘体103与第二绝缘体102之间。之后，利用置于其间的粘合层104将第三绝缘体103的另一表面和半导体集成电路100的暴露表面接合(参见图17C)。
在这种情况下，导电屏蔽体140a被设置于第四绝缘体113和第一绝缘体112之间，导电屏蔽体140b被设置于第三绝缘体103和第二绝缘体102之间。
之后，电连接导电屏蔽体140a和导电屏蔽体140b(参见图17D)。这里，设置穿透绝缘体的导体141b，由此导电屏蔽体140a和导电屏蔽体140b可以被电连接。
导电屏蔽体设置于以上述方式叠置的绝缘体之间的结构具有防止导电屏蔽体的劣化(诸如氧化、磨损或断裂)的作用，因为导电屏蔽体的表面不被暴露。
此外，通过形成均具有对从外部向半导体器件施加的力的耐受性的第一绝缘体112和第二绝缘体102以及形成均扩散力的第四绝缘体113和第三绝缘体103，可以有效地减少力的局部施加，由此可以防止半导体器件的损坏和特性劣化。
通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
实施例4
在本实施例中，将参照附图描述不同于上述实施例的半导体器件的制造方法。
首先，在具有绝缘表面的衬底200上形成晶体管210和211，其中分离层201和绝缘膜202置于衬底200与晶体管210和211之间，并且形成绝缘膜212、绝缘膜213和绝缘层214以覆盖晶体管210和211(参见图4A)。
晶体管210是薄膜晶体管，且包括：源极区和漏极区224a和224b；杂质浓度低于源极区和漏极区224a和224b的杂质浓度的杂质区223a和223b；沟道形成区226；栅极绝缘层227；栅电极层228；以及具有侧壁结构的绝缘层229a和229b。源极区和漏极区224a和224b分别与用作待电连接的源电极层和漏电极层的布线层230a和230b接触。在本实施例中，晶体管210是p沟道薄膜晶体管，其中在源极区和漏极区224a和224b以及作为LDD(轻掺杂漏极)区的杂质区223a和223b中包含赋予p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))。
晶体管211是薄膜晶体管，且包括：源极区和漏极区204a和204b；杂质浓度低于源极区和漏极区204a和204b的杂质浓度的杂质区203a和203b；沟道形成区206；栅极绝缘层207；栅电极层208；以及具有侧壁结构的绝缘层209a和209b。源极区和漏极区204a和204b分别与用作待电连接的源电极层和漏电极层的布线层210a和210b接触。在本实施例中，晶体管211是n沟道薄膜晶体管，其中在源极区和漏极区204a和204b以及作为LDD(轻掺杂漏极)区的杂质区203a和203b中包含赋予n型导电性的杂质元素(例如，磷(P)或砷(As))。
接着，在绝缘层214上形成用作天线的导电层263，并在导电层263上形成作为保护层的无机绝缘层254。然后，在无机绝缘层254上形成第一绝缘体262(参见4B)。注意，导电层263被形成为与半导体集成电路250电连接。
在本实施例中，可以使用氮化硅膜作为无机绝缘层254。
作为第一绝缘体262，可以使用其中纤维体280由有机树脂281浸渗的结构体。
接着，利用分离层201将半导体集成电路250从衬底200分离(参见图4C)。作为结果，半导体集成电路250被设置于第一绝缘体262侧上。
接着，形成第二绝缘体252以与通过分离而暴露的表面接触(参见图5A)。具体地，第二绝缘体252的结构体被加热并经受压力接合，然后被接合到半导体集成电路250的暴露的分离表面，由此无机绝缘层254、导电层263和半导体集成电路250被第一绝缘体262和第二绝缘体252夹在中间。
作为第二绝缘体252，可以使用其中纤维体270由有机树脂271浸渗的结构体，如同第一绝缘体262的情况。
接着，在第一绝缘体262的表面上形成导电屏蔽体260a，在第二绝缘体252的表面上形成导电屏蔽体260b，并且导电屏蔽体260a和导电屏蔽体260b电连接(参见图5B)。在本实施例中，导电屏蔽体260a和260b可以是通过溅射法被形成约为10nm的厚度的钛膜。此外，导电屏蔽体260a和导电屏蔽体260b之间的电连接可以通过在第一绝缘体262的侧表面上和第二绝缘体252的侧表面上利用溅射法形成钛膜来获得。
注意，在导电屏蔽体260a和导电屏蔽体260b形成于第一绝缘体262的表面和第二绝缘体252的表面上之后，使得导体穿透第一绝缘体262和第二绝缘体252，由此导电屏蔽体260a和导电屏蔽体260b可以被电连接。
在实际的制造工艺中，多个彼此分离的半导体集成电路和多个彼此分离的天线被夹在第一绝缘体262和第二绝缘体252之间。在上述多个半导体集成电路被切断成单独的半导体集成电路之后，形成导电屏蔽体260a和260b，由此可以获得半导体集成电路芯片。对切断手段没有特别限制，只要可以将多个半导体集成电路物理上切断即可。例如，可以通过激光照射切断多个半导体集成电路。多个半导体集成电路之间的切断获得其中半导体集成电路250和导电层263由第一绝缘体262和第二绝缘体252密封的结构。
因此，导电层263和半导体集成电路250由第一绝缘体262和第二绝缘体252密封，并通过设置于分别对应于半导体器件的顶表面和底表面的第一绝缘体262外侧和第二绝缘体252外侧上的导电屏蔽体260a和260b对抗静电放电进行保护。
此外，由于绝缘体和导电屏蔽体被设置为将半导体集成电路夹在中间，因此可以防止诸如由外部应力或静电放电导致的半导体集成电路的损坏和特性劣化的不利影响。因此可以高成品率地制造半导体器件。
注意，本实施例中描述的半导体器件可以是利用柔性绝缘体的柔性半导体器件。
接着，详细描述在上述制造工艺中使用的材料等。
作为用于形成晶体管210和211中包括的半导体层的材料，可以使用：通过汽相生长法或溅射法使用典型地为硅烷或锗烷的半导体材料气体形成的非晶半导体(以下也称为AS)；通过利用光能或热能使得非晶半导体结晶化形成的多晶半导体；微结晶(也称为半非晶或微晶)半导体(以下也称为SAS)等。半导体层可以通过溅射法、LPCVD法、等离子体CVD法等形成。
在考虑吉布斯自由能时，微晶半导体属于介于非晶和单晶之间的中间亚稳态。即，微晶半导体是具有第三态的半导体，其在自由能方面是稳定的，且具有短程有序结构和晶格畸变。柱状或针状晶体在相对于衬底表面的法向生长。作为微晶半导体的典型实例的微晶硅的拉曼谱(Ramanspectrum)处于低于代表单晶硅的拉曼谱的峰的520cm-1的波数。即，微晶硅的拉曼谱的峰存在于代表单晶硅的520cm-1和代表非晶硅的480cm-1之间。半导体包括至少1at.％(原子百分比)的氢或卤素以终止悬键(danglingbond)。此外，可以包括诸如氦、氩、氪或氖的稀有气体元素以进一步促进晶格畸变，由此增强稳定性并可以获得理想的微晶半导体层。
微晶半导体层可以通过频率为几十到几百兆赫的高频等离子体CVD法或者频率为1GHz或更高的微波等离子体CVD设备来形成。微晶半导体层可以典型地使用诸如SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4的硅氢化物与氢的稀释物来形成。利用除了硅氢化物和氢之外具有氦、氩、氪和氖的稀有气体元素中的一种或多种的稀释物，可以形成微晶半导体层。在这种情况下，将氢与硅氢化物的流量比设置为5∶1至200∶1，优选地为50∶1至150∶1，更优选地为100∶1。
氢化非晶硅可以被典型地引用作为非晶半导体，而多晶硅等可以被典型地引用作为结晶半导体。多晶硅的例子包括：所谓的高温多晶硅，包含多晶硅作为主要成分且在800℃或更高的工艺温度下形成；所谓的低温多晶硅，包含多晶硅作为主要成分且在600℃或更低的工艺温度下形成；通过利用促进结晶化的元素等使非晶硅结晶化而获得多晶硅等。当然，如上所述，可以使用微晶半导体或在半导体层的一部分中包含晶相的半导体。
作为半导体的材料，可以使用硅(Si)、锗(Ge)或类似物的元素，以及诸如GaAs、InP、SiC、ZnSe、GaN或SiGe的化合物半导体。另选地，可以使用：诸如氧化锌(ZnO)、氧化锡(SnO2)、氧化镁锌、氧化镓或氧化铟的氧化物半导体；使用上述氧化物半导体中的多种元素形成的氧化物半导体；或类似物。例如，可以使用由氧化锌、氧化铟和氧化镓形成的氧化物半导体或类似物。注意，在将氧化锌用作半导体层的情况下，优选地使用Y2O3、Al2O3或TiO2的单层或叠层作为栅极绝缘层，优选地使用ITO、Au、Ti等作为栅极电极层、源电极层或漏电极层。此外，可以将In、Ga等添加至ZnO。
在使用结晶半导体层作为半导体层的情况下，该结晶半导体层可以通过各种方法(诸如激光结晶化法、热结晶化法或使用诸如镍的促进结晶化的元素的热结晶化法)形成。此外，作为SAS的微晶半导体可以通过用激光束进行照射以增加其结晶度来被结晶化。在不引入促进结晶化的元素的情况下，在用激光束照射非晶硅层之前通过在氮气氛下以500℃的温度加热非晶硅层1小时来释放氢，直至非晶硅层中包含的氢的浓度变为1×1020原子/立方厘米(atoms/cm3)或更小。这是因为在用激光束照射包含大量氢的非晶硅层时非晶硅层被损坏。
对用于将金属元素引入非晶半导体层中的技术没有特别限制，只要其是能够在非晶半导体层的表面上或内部提供金属元素的技术即可。例如，可以使用溅射法、CVD法、等离子体加工法(包括等离子体CVD法)、吸附法或用于利用金属盐溶液涂覆的方法。在上述工艺中，使用溶液的方法是便利的，且具有容易调整金属元素的浓度的优势。此外，为了改进非晶半导体层表面的润湿性以将水性溶液扩展到非晶半导体层的整个表面上，优选地通过在氧气氛中的UV光照射、热氧化、使用含羟自由基的臭氧水或过氧化氢溶液的处理等形成氧化物膜。
可以通过向非晶半导体层添加促进结晶化的元素(也称为催化剂元素或金属元素)以及在非晶半导体层被结晶化以形成结晶半导体层的结晶化步骤中进行热处理(在550℃至750℃下进行3分钟至24小时)，来进行结晶化。促进结晶化的元素可以是铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)和金(Au)中的一种或更多种。
为了从结晶半导体层中去除或减少促进结晶化的元素，形成含杂质元素的半导体层使其与结晶半导体层接触以用作吸除接收器(getteringsink)。该杂质元素可以是赋予n型导电性的杂质元素、赋予p型导电性的杂质元素或稀有气体元素。例如，可以使用从磷(P)、氮(N)、砷(As)、锑(Sb)、铋(Bi)、硼(B)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)和氙(Xe)中选择的一种或多种元素。在包含促进结晶化的元素的结晶半导体层上形成包含稀有气体元素的半导体层，并进行热处理(在550℃至750℃下进行3分钟至24小时)。结晶半导体层中促进结晶化的元素移动到包含稀有气体元素的半导体层中，并且结晶半导体层中促进结晶化的元素被去除或减少。然后，去除用作吸除接收器的包含稀有气体元素的半导体层。
可以使用热处理和激光照射处理的组合来使非晶半导体层结晶化。热处理或激光照射处理可以被单独地执行数次。
此外，可以利用等离子体法直接在衬底上形成结晶半导体层。另选地，可以利用等离子体法在衬底上选择性地形成结晶半导体层。
栅极绝缘层207和227可以使用氧化硅形成，或者可以由氧化硅和氮化硅的叠层结构形成。栅极绝缘层207和227可以利用等离子体CVD法或低压CVD法通过沉积绝缘膜来形成，或者可以利用等离子体处理通过固相氧化或固相氮化来形成。这是因为利用等离子体处理通过单晶半导体层的氧化或氮化形成的栅极绝缘层是致密的，具有高耐受电压，且可靠性优异。例如，用Ar将一氧化二氮(N2O)稀释1-3倍(流量比)并在10Pa-30Pa的压力下施加功率为3kW-5kW的微波(2.45GHz)，以使半导体层的表面氧化或氮化。通过上述处理，形成厚度为1nm-10nm(优选为2nm-6nm)的绝缘膜。此外，引入一氧化二氮(N2O)和硅烷(SiH4)，通过在10Pa-30Pa的压力下施加功率为3kW-5kW的微波(2.45GHz)利用汽相沉积法来形成氧氮化硅膜；因而，形成栅极绝缘层。固相反应和利用汽相沉积法的反应的组合可以形成具有低界面态密度和极佳耐受电压的栅极绝缘层。
作为栅极绝缘层207和227，可以使用诸如二氧化锆、氧化铪、二氧化钛或五氧化钽的高介电常数材料。当使用高介电常数材料作为栅极绝缘层207和227时，可以减少栅极泄漏电流。
栅电极层208和228可以通过CVD法、溅射法、液滴排放法等形成。栅电极层可以使用从Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr或Ba中选择的元素形成；或者使用包含这些元素中的任意元素作为其主要成分的合金材料或化合物材料形成。另选地，可以使用掺杂有诸如磷的杂质元素的半导体膜(典型地为多晶硅膜)或AgPdCu合金。此外，既可以采用单层结构也可以采用多层结构；例如，可以采用氮化钨膜和钼膜的两层结构，或者采用三层结构，在该三层结构中依次叠置厚度为50nm的钨膜、厚度为500nm的铝硅合金(Al-Si)膜和厚度为30nm的氮化钛膜。在三层结构的情况下，可以使用氮化钨膜代替钨膜作为第一导电膜，可以使用铝钛合金(Al-Ti)膜代替铝硅合金(Al-Si)膜作为第二导电膜，可以使用钛膜代替氮化钛膜作为第三导电膜。
具有对可见光的透过性的透光材料也可以用作栅电极层208和228。作为透光导电材料，可以使用氧化铟锡(ITO)、含氧化硅的氧化铟锡(ITSO)、有机铟、有机锡、氧化锌等。另选地，含氧化锌(ZnO)的氧化铟锌(IZO)、氧化锌(ZnO)、掺杂有镓(Ga)的ZnO、氧化锡(SnO2)、含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡等。
如果需要蚀刻加工来形成栅电极层208和228，可以形成掩模并可以进行干法蚀刻或湿法蚀刻。利用ICP(感应耦合等离子体)蚀刻法并适当地控制蚀刻条件(例如，施加至线圈电极的电功率的量、施加至衬底侧上的电极的电功率的量或衬底侧上的电极温度)，可以将电极层蚀刻成锥形。注意，作为蚀刻气体，可以适当地使用诸如Cl2、BCl3、SiCl4和CCl4的氯化气体，诸如CF4、SF6和NF3的氟化气体，或O2。
可以通过形成覆盖栅电极层和半导体层的绝缘层、并利用RIE(反应离子蚀刻)法的各向异性蚀刻来加工该绝缘层，以自对准的方式形成具有侧壁结构的绝缘层209a、209b、229a和229b。这里，对该绝缘层没有特别限制，但是该绝缘层优选地使用氧化硅来形成，该氧化硅通过使TEOS(原硅酸四乙酯)、硅烷等与氧、一氧化二氮等反应来形成，并具有理想的阶梯覆盖(stepcoverage)。该绝缘层可以通过热CVD法、等离子体CVD法、常压CVD法、偏压ECRCVD法、溅射法等来形成。
尽管在本实施方式中描述了单栅极结构，但是也可以采用诸如双栅极结构的多栅极结构。在这种情况下，栅电极层可以被设置于半导体层的上方及下方，或者多个栅电极层被仅设置于半导体层的一侧(上方或下方)上。
另选地，可以采用其中为晶体管的源极区和漏极区设置硅化物的结构。通过在半导体层的源极区和漏极区上形成导电膜，并利用热处理、GRTA法、LRTA法等使得半导体层的被部分暴露的源极区和漏极区中的硅与该导电膜反应，来形成硅化物。另选地，可以利用激光束或灯通过光照射来形成硅化物。作为用于形成硅化物的导电膜所使用的材料，可以使用以下材料：钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等。
可以通过利用PVD法、CVD法、蒸镀法等沉积导电膜，然后将该导电膜蚀刻成期望形状，来形成用作源电极层和漏电极层的布线层210a、210b、230a和230b。另选地，可以通过印刷法、电镀法等在预定位置选择性形成上述布线层。此外，还可以使用重熔法和镶嵌法。作为布线层210a、210b、230a和230b的材料，可以使用：诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr或Ba的金属；或诸如Si或Ge的半导体；或其合金；或者其氮化物。此外，也可以使用透光材料。
当使用透光导电材料形成上述布线层时，可以使用氧化铟锡(ITO)、含氧化硅的氧化铟锡(ITSO)、含氧化锌(ZnO)的氧化铟锌(IZO)、氧化锌(ZnO)、掺杂有镓(Ga)的ZnO、氧化锡(SnO2)、含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡等。
可以使用氧化硅、氮化硅、氧氮化硅、氧化铝、氮化铝、氧氮化铝或另一无机绝缘材料作为绝缘膜212、213和214。
通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏(电路的故障和半导体元件的损坏)。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
在本实施例的半导体器件中，不用说场效应晶体管，使用半导体层等的存储器元件可以被用作半导体元件；因而，可以制造并提供能够满足各种应用所需的功能的半导体器件。
实施例5
在本实施例中，将参照图6A至6E、图7A至7C以及图8A和8B描述包括存储器的半导体器件及其制造方法的例子。
本实施例的半导体器件包括存储器单元阵列和驱动该存储器单元阵列的驱动器电路部分。
首先，在具有绝缘表面的衬底300上形成分离层301，以及在分离层301上的用作基底的绝缘膜302。
接着，在绝缘膜302上形成半导体膜。该半导体膜可以通过溅射法、LPCVD法、等离子体CVD法等形成为25-200nm厚(优选地，30-150nm厚)。
在本实施例中，在绝缘膜302上形成非晶半导体膜，并通过激光束照射使该非晶半导体膜结晶化；因而，形成作为结晶半导体膜的半导体膜。
如上所述获得的半导体膜可以被选择性地掺杂以微量的杂质元素(硼或磷)，用于控制薄膜晶体管的阈值电压。可以在结晶化之前对非晶半导体膜进行上述杂质元素的掺杂。当非晶半导体膜掺杂有杂质元素时，杂质可以通过随后用于结晶化的热处理被激活。此外，还可以改进在掺杂中产生的缺陷等。
接着，使用掩模将半导体膜处理成期望形状。在本实施例中，在去除形成于半导体膜上的氧化物膜之后，形成另一氧化物膜。然后形成光掩模，并进行使用光刻的加工处理，由此形成半导体层303、304、305和306。对于上述半导体层的端部，可以设置倾角(锥角)。
蚀刻可以通过等离子体蚀刻(干法蚀刻)或湿法蚀刻来进行。对于处理大尺寸衬底，等离子体蚀刻是适当的。作为蚀刻气体，使用含氟或氯的气体(诸如CF4、NF3、Cl2或BCl3)，并且可以适当地向其添加诸如He或Ar的惰性气体。另选地，当采用通过大气压放电的蚀刻时，局部放电是可能的，因此可以不在整个衬底上形成掩模地进行蚀刻。
接着，在半导体层305上形成绝缘膜310。绝缘膜310可以利用氧化硅或氧化硅和氮化硅的叠层结构来形成。绝缘膜310可以通过利用等离子体CVD法或低压CVD法沉积绝缘层来形成。优选地，利用等离子体处理使绝缘层经受固相氧化或固相氮化以形成绝缘膜310。这是因为利用等离子体处理通过半导体层(典型地为硅层)的氧化或氮化形成的绝缘层具有致密的膜质量、高耐受电压和高可靠性。绝缘膜310被用作隧道绝缘层，该隧道绝缘层用于将电荷注入到电荷累积层311中；因此，强绝缘层是优选的。该绝缘膜310优选地被形成为具有1nm至20nm的厚度，并优选为3nm至6nm。
绝缘膜310优选地利用等离子体处理以如下方式来形成：例如，在氧气氛下利用等离子体处理在半导体层上形成厚度为3nm至6nm的氧化硅层；以及通过在氮气氛下利用氮等离子体对该氧化硅层的表面进行处理，形成氮等离子体处理后的层。具体地，首先，在氧气氛下利用等离子体处理在半导体层上形成厚度为3nm至6nm的氧化硅层。然后，相继地，通过在氮气氛下进行等离子体处理在该氧化硅层的表面上或该氧化硅层的表面附近形成具有高浓度的氮的氮等离子体处理后的层。注意，上述表面附近指的是距离氧化硅层的表面约0.5nm至1.5nm的深度。例如，通过在氮气氛下进行等离子体处理，获得在从表面到约1nm的深度的区域中包含20at.％至50at.％的氮的氧化硅层的结构。
作为半导体层的典型例子的硅层的表面利用等离子体处理被氧化，由此可以形成在界面中没有畸变的致密氧化物层。此外，通过利用等离子体处理氮化氧化物层，表面的一部分上的氧由氮置换并形成氮层，由此可以使得该层更致密。结果，可以形成耐受电压高的绝缘层。
在任何情况下，通过利用等离子体处理的上述固相氧化或固相氮化，即使使用具有700℃或更低的耐热温度的玻璃衬底，也可以获得等同于在950℃至1050℃的温度下形成的热氧化膜的绝缘层。因此，可以形成具有高可靠性的隧道绝缘层作为非易失性存储器元件的隧道绝缘层。
在绝缘膜310上形成电荷累积层311。该电荷累积层311可以被设置成具有单层或叠层结构。
电荷累积层311可以由要成为浮置栅极的半导体材料或导电材料的层或颗粒形成。作为半导体材料，可以使用硅、硅锗等。当使用硅时，可以使用非晶硅或多晶硅。此外，也可以使用掺杂有磷的多晶硅。作为导电材料，可以使用：从钽(Ta)、钛(Ti)、钼(Mo)或钨(W)中选择的元素；包含上述元素作为其主要成分的合金；其中组合上述元素的合金膜(典型地，Mo-W合金膜或Mo-Ta合金膜)；或者被赋予导电性的硅膜。在使用上述材料形成的导电层下，可以形成氮化物(诸如氮化钽、氮化钨、氮化钛或氮化钼)或硅化物(诸如硅化钨、硅化钛或硅化钼)。此外，可以采用上述多种半导体材料、多种导电材料、或者半导体材料和导电材料的叠层结构。例如，可以使用硅层和锗层的叠层结构。
另选地，电荷累积层311可以被形成为具有保持电荷的陷阱的绝缘层。作为这种材料的典型实例，给出硅化合物和锗化合物。作为硅化合物的例子，可以给出氮化硅、氧氮化硅、添加氢的氧氮化硅等。作为锗化合物，可以给出氮化锗、添加氧的氮化锗、添加氮的氧化锗、添加氧和氢的氮化锗、添加氮和氢的氧化锗等。
接着，形成覆盖半导体层303、304和306的抗蚀剂掩模。使用该抗蚀剂掩模和电荷累积层311作为掩模来添加赋予n型导电性的杂质元素，以形成n型杂质区362a和n型杂质区362b。在本实施例中，使用作为赋予n型导电性的杂质元素的磷(P)作为该杂质元素。这里，添加赋予n型导电性的杂质元素以使得n型杂质区362a和n型杂质区362b包含浓度约为1×1017atoms/cm3至5×1018atoms/cm3的杂质元素。之后，去除覆盖半导体层303、304和306的抗蚀剂掩模。
去除半导体层306上的氧化物膜，并形成覆盖半导体层305、半导体层306、绝缘膜310和电荷累积层311的栅极绝缘层309。当栅极绝缘层309在存储器单元阵列中具有大的厚度时，薄膜晶体管和存储器元件可以具有对高电压的高耐受性；因而，可以提高可靠性。
注意，尽管形成于半导体层305上的栅极绝缘层309用作随后完成的存储器元件中的控制绝缘层，但是它用作半导体层306上的栅极绝缘层。因此，在本说明书中将该层称为栅极绝缘层309。
接着，去除半导体层303和304上的栅极绝缘层309，并形成覆盖半导体层303和半导体层304的栅极绝缘层308(参见图6A)。栅极绝缘层308可以利用等离子体CVD法、溅射法等形成。设置于驱动电路部分中的薄膜晶体管的栅极绝缘层308的厚度为1nm-10nm，优选为约5nm。当栅极绝缘层308被减薄时，可以使得驱动电路部分中的晶体管以低电压高速运行。
栅极绝缘层308可以使用氧化硅形成，或者由氧化硅和氮化硅的叠层结构形成。栅极绝缘层308可以通过利用等离子体CVD法或低压CVD法沉积绝缘膜来形成，或者可以利用等离子体处理通过固相氧化或固相氮化来形成。这是因为利用等离子体处理通过氧化或氮化半导体层形成的栅极绝缘层是致密的，具有介电强度，且可靠性优异。
作为栅极绝缘层308，可以使用高介电常数材料。当使用高介电常数材料作为栅极绝缘层308时，可以减少栅极泄漏电流。作为高介电常数材料，可以使用二氧化锆、氧化铪、二氧化钛或五氧化钽等。此外，可以利用等离子体处理通过固相氧化来形成氧化硅层。
此外，也可以通过利用GRTA法、LRTA法等氧化半导体区的表面，形成薄氧化硅膜，由此形成热氧化物膜。注意，诸如氩的稀有气体元素优选地包括在反应气体中并优选地混入要形成的绝缘膜中，以在低成膜温度下形成具有极少栅极泄漏电流的致密绝缘膜。
接着，在栅极绝缘层308和309上叠置厚度为20nm-100nm的第一导电膜和厚度为100nm-400nm的第二导电膜，第一导电膜和第二导电膜中的每一个用作栅电极层。第一和第二导电膜可以利用溅射法、蒸镀法、CVD法等形成。第一和第二导电膜可以使用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)或钕(Nd)中选择的元素形成；或者使用包含上述材料作为其主要成分的合金或化合物材料形成。另选地，第一导电膜和第二导电膜可以由掺杂有诸如磷的杂质元素的半导体膜(典型地为多晶硅膜)或AgPdCu合金膜形成。导电膜不限于两层结构，而例如可以具有三层结构，在该三层结构中依次叠置厚度为50nm的钨膜、厚度为500nm的铝硅合金(Al-Si)膜和厚度为30nm的氮化钛膜。在三层结构的情况下，可以使用氮化钨膜代替钨膜作为第一导电膜，可以使用铝钛合金(Al-Ti)膜代替铝硅合金(Al-Si)膜作为第二导电膜，可以使用钛膜代替氮化钛膜作为第三导电膜。另选地，也可以采用单层结构。在本实施例中，形成厚度为30nm的氮化钽作为第一导电膜，形成厚度为370nm的钨(W)作为第二导电膜。
第一导电膜和第二导电膜被蚀刻以形成：第一栅电极层312、313和314；第二栅电极层316、317和318；第一控制栅电极层315；和第二控制栅电极层319(参见图6B)。
在本实施例中，示出了第一栅电极层和第二栅电极层(第一控制栅电极层和第二控制栅电极层)被形成为具有垂直侧表面的例子；但是，本实施例不限于此。第一栅电极层和第二栅电极层(第一控制栅电极层和第二控制栅电极层)都可以具有锥形，或者利用各向异性蚀刻，第一栅电极层或第二栅电极层(第一控制栅电极层或第二控制栅电极层)可以具有锥形，而另一栅电极层可以具有垂直侧表面。在叠置的栅电极层中，锥角可以不同或相同。利用锥形，改进了叠置其上的膜的覆盖并减少了缺陷，这提高了可靠性。
在形成栅电极层(和控制栅电极层)时利用蚀刻步骤可以将栅极绝缘层308和309蚀刻到一定程度并减薄(所谓的膜缩减(filmreduction))。
接着，形成覆盖半导体层304的掩模321以及覆盖半导体层305和306的掩模363。使用掩模321和363、第一栅电极层312和第二栅电极层316作为掩模来添加赋予p型导电性的杂质元素320，以形成p型杂质区322a和p型杂质区322b。在本实施例中，使用硼(B)作为该杂质元素。这里，进行掺杂使得p型杂质区322a和p型杂质区322b包含浓度约为1×1020atoms/cm3至5×1021atoms/cm3的赋予p型导电性的杂质元素。此外，在半导体层303中形成沟道形成区323(参见图6C)。
p型杂质区322a和p型杂质区322b是用作源极区和漏极区的高浓度p型杂质区。
接着，形成覆盖半导体层303的掩模325。使用掩模325、第一栅电极层313、第二栅电极层317、第一栅电极层314、第二栅电极层318、第一控制栅电极层315和第二控制栅电极层319作为掩模来添加赋予n型导电性的杂质元素324，以形成n型杂质区326a、326b、364a、364b、327a、327b、328a和328b。在本实施例中，使用磷(P)作为该杂质元素。这里，添加赋予n型导电性的杂质元素以使得n型杂质区326a、326b、327a、327b、328a和328b包含浓度约为5×1019atoms/cm3至5×1020atoms/cm3的n型杂质元素。此外，在半导体层304、半导体层305和半导体层306中分别形成沟道形成区329、沟道形成区330和沟道形成区331(参见图6D)。
n型杂质区326a、326b、327a、327b、328a和328b是用作源极区和漏极区的高浓度n型杂质区。另一方面，n型杂质区364a和n型杂质区364b是成为LDD区的低浓度杂质区。
通过O2灰化或使用抗蚀剂剥离器去除掩模325。之后，可以形成绝缘膜(即，侧壁)以覆盖栅电极层的侧面。该侧壁可以利用等离子体CVD法或低压CVD(LPCVD)法由含硅的绝缘膜形成。
为了激活杂质元素，可以进行热处理、强光照射或激光照射。在激活的同时，可以减少对栅极绝缘层和对栅极绝缘层与半导体层之间的界面的等离子体损坏。
接着，形成覆盖栅极绝缘层和栅电极层的层间绝缘层。在本实施例中，采用绝缘膜367和绝缘膜368的叠层结构。绝缘膜367和绝缘膜368中的每一个可以是利用溅射法或等离子体CVD法形成的氮化硅膜、氮氧化硅膜、氧氮化硅膜或氧化硅膜。此外，还可以采用另一包含硅的绝缘膜以具有单层结构或包括三层或更多层的叠层结构。
此外，在氮气氛中在300℃-550℃下进行1-12小时的热处理，由此使得半导体层被氢化。优选地，该步骤在400℃-500℃下进行。通过该步骤，半导体层中的悬键可以由包含于作为层间绝缘层的绝缘膜367中的氢终止。在本实施例中，在410℃下进行1小时的热处理。
绝缘膜367和绝缘膜368可以使用从无机绝缘材料中选择的材料来形成，该无机绝缘材料诸如为氮化铝(AlN)、氧含量大于氮含量的氧氮化铝(AlON)、氮含量大于氧含量的氮氧化铝(AlNO)、氧化铝、类金刚石碳(DLC)或含氮的碳(CN)。此外，也可以使用硅烷树脂。硅烷树脂对应于包括Si-O-Si键的树脂。
接着，使用抗蚀剂掩模，在绝缘膜367和368以及栅极绝缘层308和309中形成到达半导体层的接触孔(开口)。可以根据要使用的材料的选择比进行一次或多次蚀刻。通过蚀刻部分地去除绝缘膜367和368以及栅极绝缘层308和309，以形成作为源极区和漏极区的到达p型杂质区322a和322b以及n型杂质区326a、326b、327a、327b、328a和328b的开口。对于蚀刻，可以采用湿法蚀刻、干法蚀刻或二者。可以使用诸如氟化氢铵和氟化铵的混合溶液的氢氟酸基溶液作为湿法蚀刻的蚀刻剂。作为蚀刻气体，可以适当地使用典型地为Cl2、BCl3、SiCl4、CCl4等的氯基气体，典型地为CF4、SF6、NF3等的氟基气体，或O2。此外，可以向蚀刻气体添加惰性气体。作为要添加的惰性元素，可以使用从He、Ne、Ar、Kr和Xe中选择的一种或多种元素。
形成导电膜以覆盖上述开口，并蚀刻该导电膜以形成作为电连接至源极区和漏极区的一部分的源电极层和漏电极层的布线层369a、369b、370a、370b、371a、371b、372a和372b。可以通过利用PVD法、CVD法、蒸镀法等形成该导电膜，然后将该导电膜蚀刻成期望形状，来形成上述布线层。此外，可以通过液滴排放法、印刷法、电镀法等在预定位置选择性形成导电层。此外，还可以使用重熔法和镶嵌法。作为源电极层和漏电极层的材料，可以使用：诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr或Ba的金属；或诸如Si或Ge；或其合金；或者其氮化物。此外，可以使用这些材料的叠层结构。在本实施例中，形成60nm厚的钛(Ti)，形成40nm厚的氮化钛，形成700nm厚的铝，并形成200nm厚的钛(Ti)，然后将该叠置膜加工成期望形状。
通过上述步骤，可以形成半导体集成电路350，其在驱动器电路部分中包括具有p型杂质区的作为p沟道薄膜晶体管的薄膜晶体管373和具有n型杂质区的作为n沟道薄膜晶体管的薄膜晶体管374；并且在存储器单元阵列中包括具有n型杂质区的存储器元件375和具有n型杂质区的作为n沟道薄膜晶体管的薄膜晶体管376(参见图6E)。
接下来，在半导体集成电路350上形成绝缘层390(参见图7A)。
然后，在绝缘层390上形成用作天线的导电层380，并在导电层380上形成作为保护层的无机绝缘层381(参见图7B)。
接着，在无机绝缘层381上形成第一绝缘体382，并在第一绝缘体382上形成第四绝缘体391。然后，利用分离层301将半导体集成电路350从衬底300分离(参见图7C)。
这里，第一绝缘体382是其中纤维体383由有机树脂384浸渗的结构体。在第一绝缘体382和第四绝缘体391设置于无机绝缘层381上之后，它们被加热并经受压力接合，由此使得半导体集成电路350、第一绝缘体382和第四绝缘体391接合。之后利用分离层301将半导体集成电路350从衬底300分离。
接着，在半导体集成电路350的暴露的分离表面上设置第三绝缘体388，并设置第二绝缘体385使其与第三绝缘体388接触。这里，利用粘合层389将第三绝缘体388设置于半导体集成电路350的暴露表面上(图8A)。
第二绝缘体385是其中纤维体386由有机树脂387浸渗的结构体。在第三绝缘体388被设置成与第二绝缘体385接触之后，它被加热并经受压力接合，由此使得第三绝缘体388和第二绝缘体385能够接合。注意，第二绝缘体385可以在第三绝缘体388设置于半导体集成电路350的暴露的分离表面上之后被接合，或者第二绝缘体385可以在第三绝缘体388设置于半导体集成电路350的暴露的分离表面上之前被接合。
接着，在第一绝缘体382的表面上形成导电屏蔽体395a，在第二绝缘体385的表面上形成导电屏蔽体395b，并且导电屏蔽体395a和导电屏蔽体395b电连接(参见图8B)。在本实施例中，导电屏蔽体395a和395b都是通过溅射法被形成为10nm的厚度的钛膜。导电屏蔽体395a和导电屏蔽体395b之间的电连接可以通过利用溅射法在第一绝缘体382的侧表面上和第二绝缘体385的侧表面上形成钛膜来获得。
注意，在导电屏蔽体395a和导电屏蔽体395b分别形成于第一绝缘体382的表面和第二绝缘体385的表面上之后，使得导体穿透第一绝缘体382和第二绝缘体385，由此导电屏蔽体395a和导电屏蔽体395b被电连接。
在实际的制造工艺中，多个彼此分离的半导体集成电路和多个彼此分离的天线被夹在第一绝缘体382和第二绝缘体385之间。在上述多个半导体集成电路被切断成单独的半导体集成电路之后，形成导电屏蔽体395a和395b，由此可以获得半导体集成电路芯片。对切断手段没有特别限制，只要可以将多个半导体集成电路物理上切断即可。多个半导体集成电路之间的切断获得其中用作天线的导电层380和半导体集成电路350由第一绝缘体382和第二绝缘体385密封的结构。
本实施例中描述的半导体器件可以是利用柔性绝缘体的柔性半导体器件。
通过形成导电屏蔽体395a和395b，可以防止半导体集成电路350的静电损坏。
此外，由于绝缘体和导电屏蔽体被设置为将半导体集成电路夹在中间，因此可以防止诸如由外部应力或静电放电导致的半导体集成电路的损坏和特性劣化的不利影响。因此可以高成品率地制造半导体器件。
通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
实施例6
在本实施例中，作为半导体器件的例子，将描述微处理器和具有算术功能并可以无接触地发送和接收数据的半导体器件。
图12例示了作为半导体器件的例子的微处理器500的例子。该微处理器500使用按照上述实施例形成的半导体器件形成。该微处理器500具有算术逻辑单元(ALU)501、ALU控制器502、指令译码器503、中断控制器504、定时控制器505、寄存器506、寄存器控制器507、总线接口(总线I/F)508、只读存储器(ROM)509和存储器接口(ROMI/F)510。
通过总线接口508输入到微处理器500的指令被输入到指令译码器503并被译码。然后，将该指令输入到ALU控制器502、中断控制器504、寄存器控制器507和定时控制器505。ALU控制器502、中断控制器504、寄存器控制器507和定时控制器505基于所译码的指令进行各种控制。特别地，ALU控制器502产生用于控制算术逻辑单元501的操作的信号。中断控制器504基于其优先权或屏蔽状态判断来自外部输入/输出装置或外围电路的中断请求，并在程序在微处理器500中被执行时处理该请求。寄存器控制器507产生寄存器506的地址，并按照微处理器500的状态从/向寄存器506读取/写入数据。定时控制器505产生用于控制算术逻辑单元501、ALU控制器502、指令译码器503、中断控制器504、和寄存器控制器507的驱动的定时的信号。例如，定时控制器505设置有内部时钟产生器，用于基于基准时钟信号CLK1产生内部时钟信号CLK2，并将时钟信号CLK2供应到上述电路中的每一个。注意，图12中例示的微处理器500仅是简化结构的例子，实际的微处理器取决于用途而具有各种结构。
接着，参照图13描述具有算术功能并可以无接触地发送和接收数据的半导体器件的例子。图13例示了利用无线通信向/从外部装置发送/接收信号的计算机(以下也称为RFCPU)的例子。RFCPU511具有模拟电路部分512和数字电路部分513。模拟电路部分512包括具有谐振电容器的谐振电路514、整流器电路515、恒压电路516、复位电路517、振荡器电路518、解调电路519和调制电路520。数字电路部分513包括RF接口521、控制寄存器522、时钟控制器523、CPU接口524、中央处理单元525、随机存取存储器526和只读存储器527。
以下简要描述具有上述结构的RFCPU511的操作。谐振电路514基于在天线528处接收的信号产生感应电动势。将该感应电动势经由整流器电路515存储在电容器部分529中。电容器部分529优选地使用诸如陶瓷电容器或电偶层电容器的电容器来形成。电容器部分529不必须形成于与RFCPU511相同的衬底上，而可以作为另一部件附接到部分地构成RFCPU511的具有绝缘表面的衬底上。
复位电路517产生将数字电路部分513复位成初始化的信号。例如，产生以相对于电源电压的上升延迟地上升的信号作为复位信号。振荡器电路518按照由恒压电路516产生的控制信号来改变时钟信号的频率和占空比。具有例如低通滤波器的解调电路519对振幅偏移键控(ASK)系统的接收信号的振幅的改变进行二值化。调制电路520改变要发送的振幅偏移键控(ASK)系统的发送信号的振幅。调制电路520改变谐振电路514的谐振点，由此改变通信信号的振幅。时钟控制器523产生用于按照电源电压或中央处理单元525的电流消耗来改变时钟信号的频率和占空比的控制信号。电源电压由电源控制电路530监测。
从天线528输入到RFCPU511的信号由解调电路519解调，然后由RF接口521分割成控制命令、数据等。将控制命令存储在控制寄存器522中。该控制命令包括存储于只读存储器527中的数据的读取、到随机存取存储器526的数据的写入、到中央处理单元525的算术指令等。中央处理单元525经由接口524访问只读存储器527、随机存取存储器526和控制寄存器522。接口524具有基于由中央处理单元525请求的地址产生对于只读存储器527、随机存取存储器526和控制寄存器522中的任一个的访问信号的功能。
作为中央处理单元525的算术方法，可以采用只读存储器527存储OS(操作系统)以及在启动操作时读取程序然后执行的方法。另选地，可以采用形成专用的算法电路以及使用硬件进行算法处理的方法。在使用硬件和软件二者的方法中，可以采用在专用的算法电路中进行算法处理的一部分并由中央处理单元525使用程序进行算法处理的其它部分的方法。
在本实施例的微处理器中，通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏(诸如电路的故障和半导体元件的损坏)。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
实施例7
在本实施例中，将描述在上述实施例中描述的半导体器件的使用方式的例子。特别地，参照附图描述能够无接触地向/从其输入/输出数据的半导体器件的应用实例。能够无接触地输入和输出数据的半导体器件也称为RFID标签、ID标签、IC标签、RF标签、无线标签、电子标签或无线芯片。
参照图21A描述本实施例中所示的半导体器件的顶表面结构的实例。图21A中例示的半导体器件包括设置有天线(也称为片上天线)的半导体集成电路芯片400和设置有天线405(也称为增益天线)的支撑衬底406。半导体集成电路芯片400设置于绝缘层410上，绝缘层410形成于支撑衬底406和天线405上。
对于设置于半导体集成电路芯片400中的半导体集成电路，设置用于构成存储器部分或逻辑部分的多个诸如晶体管的元件。在本实施例的半导体器件中，不用说场效应晶体管，使用半导体层等的存储器元件可以被用作半导体元件，因此可以制造并提供能够满足各种应用所需的功能的半导体器件。
图20A是图21A中例示的半导体集成电路芯片400中包含的天线和半导体集成电路的放大视图。在图20A中，天线101是绕组数为1的矩形环状天线，但是本实施例不限于此结构。环状天线的形状不限于矩形，而可以形成具有曲线的形状，例如圆形。此外，绕组数不限于1。可以采用多个绕组；但是，在天线101的绕组数为1的情况下，在半导体集成电路100和天线101之间产生的寄生电容可以被减小。
在图21A和图20A中，天线101被布置成围绕半导体集成电路100的周边，并且天线101被布置在除了与如虚线所示的馈电点408对应的部分之外的与半导体集成电路100的区域不同的区域中。但是，本实施例不限于此结构。如图20B所示，天线101可以被布置成除了与如虚线所示的馈电点408对应的部分之外与半导体集成电路100部分地重叠。注意，在天线101被布置在与半导体集成电路100的区域不同的区域中的情况下(如图20A所示)，在半导体集成电路100和天线101之间产生的寄生电容可以被减小。
在图21A中，天线405可以通过主要在由虚线407围绕的环状部分中的电磁感应来向/从天线101发送和接收信号或供电。此外，天线405可以通过主要在除了由虚线407围绕的部分之外的区域中的无线电波来向/从询问器发送和接收信号或供电。注意，优选地，用作询问器与半导体器件之间的载波的无线电波的频率约为30MHz至5GHz。例如，可以采用950MHz、2.45GHz等的频带。
尽管天线405在由虚线407围绕的区域中是绕组数为1的矩形环状天线，但是本实施例不限于此结构。环状部分不必须具有矩形形状，而可以形成具有曲线的形状，例如圆形。此外，绕组数不限于1，而可以采用多个绕组。
可以对本实施例的半导体器件应用电磁感应法、电磁耦合法或微波法。在微波法的情况下，天线101和天线405中的每一个的形状可以根据要使用的电磁波的波长来适当地确定。
例如，在采用微波法(例如，UHF频带(860MHz频带到960MHz频带)、2.45GHz频带等)作为半导体器件中的信号传输方法的情况下，可以在考虑用于信号传输的电磁波的波长的情况下适当地确定天线的长度、形状等。例如，天线可以被形成为线性形状(例如偶极天线)或平面形状(例如平板天线或具有带状的天线)。此外，天线不限于具有线性形状，而在考虑电磁波的波长的情况下天线可以具有弯曲形状、蛇形弯曲形状或它们的组合的形状。
图10例示了设置有线圈式天线101和线圈式天线405的半导体器件的实例，对其应用电磁感应法或电磁法。
在图10中，设置有线圈式天线101的半导体集成电路芯片400形成于设置有作为增益天线的线圈式天线405的支撑衬底406上。注意，形成被置于作为增益天线的线圈式天线405与支撑衬底405之间的电容器。
接着，描述半导体集成电路芯片400和增益天线的结构及其布置。图21B是其中叠置半导体集成电路芯片400和为图21A例示的支撑衬底406设置的天线405的半导体器件的透视图。此外，图21C是沿图21B的虚线X-Y的截面图。
作为图21C例示的半导体集成电路芯片400，可以使用在实施例1至实施例6中描述的半导体器件，这里，通过单独地切断半导体器件而获得的芯片形式是半导体集成电路芯片。注意，图21C例示的半导体集成电路芯片是使用实施例1的例子，但是本实施例不限于此结构，而可以适用于其它实施例。
图21C例示的半导体集成电路100被夹在第一绝缘体112和第二绝缘体102之间，并且半导体集成电路100的侧表面被密封。在本实施例中，在第一绝缘体和第二绝缘体被接合成将多个半导体集成电路夹在中间之后，将它们切断成单独的半导体集成电路，由此制造半导体集成电路芯片400。对切断手段没有特别限制，只要可以将多个半导体集成电路物理上切断即可，例如，可以通过激光照射切断多个半导体集成电路。
本实施例的半导体器件包括彼此电连接的导电屏蔽体140a和140b，导电屏蔽体140a和140b设置于一对绝缘体中的每一个的外侧(与设置有半导体集成电路的一侧相反的一侧)上，这对绝缘体将天线和电连接至天线的半导体集成电路夹在中间。导电屏蔽体140a和140b发送要由半导体器件中包括的天线发送/接收的电磁波，并将半导体器件中的半导体集成电路从来自外部的静电的施加屏蔽开来。
在图21C中，半导体集成电路100布置在比天线101更接近天线405的位置处，但是本实施例不限于此结构。天线101可以被布置成比半导体集成电路100更接近天线405。半导体集成电路100和天线101可以直接接合到第一绝缘体112和第二绝缘体102或者可以利用用作粘合剂的粘合层接合到第一绝缘体112和第二绝缘体102。在导电屏蔽体140a和140b的导电率足够低的情况下，导电屏蔽体140a或导电屏蔽体140b可以被设置成与天线405直接接触。
接着，描述本实施例的半导体器件的操作。图19是例示本实施例的半导体器件的结构的框图的例子。图19例示的半导体器件420包括作为增益天线的天线422、半导体集成电路423和作为片上天线的天线424。当从询问器421发送电磁波并且天线422接收电磁波时，在天线422中产生交流电流，并且在天线422的周边中产生磁场。然后，环状的天线422与环状的天线424电磁耦合，由此在天线424中产生感应电动势。半导体集成电路423利用上述感应电动势从询问器421接收信号或电力。相反地，按照在半导体集成电路423中产生的信号使得电流流经天线424并在天线422中产生感应电动势，由此可以将信号发送到询问器421作为从询问器421发送的无线电波的反射波。
注意，天线422主要具有与天线424电磁耦合的环状部分和从询问器421接收无线电波的部分。天线422在主要从询问器421接收无线电波的该部分中的形状优选地具有能够接收无线电波的形状。例如，可以使用偶极天线、折叠偶极天线、缝隙天线、曲流线天线、微带天线等。
尽管图21A至21C中描述了仅具有一个天线的半导体集成电路的结构，但是本实施例不限于此结构。可以设置两个天线，即，一个用于接收电力的天线和一个用于接收信号的天线。在两个天线的情况下，可以单独地使用用于供电的无线电波的频率和用于发送信号的无线电波的频率。
在本实施例的半导体器件中，使用片上天线，并且增益天线与片上天线之间的信号或电力的发送和接收可以无接触地进行。因而，不像外部天线连接至半导体集成电路的情况，半导体集成电路与天线几乎不会被来自外部的力断开连接，并可以抑制由连接导致的初始缺陷的产生。此外，由于在本实施例中使用增益天线，与仅使用片上天线的情况不同，可以获得外部天线的如下优点：片上天线的尺寸或形状几乎不受半导体集成电路的面积的限制；能够接收的无线电波的频带不受限制；以及通信距离可以被增加。
在本实施例的半导体器件中，通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏(诸如电路的故障和半导体元件的损坏)。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。因此，本发明在小半导体器件的情况下有效，可以如本实施例所述无接触地向/从半导体器件输入/输出数据。由于本实施例的半导体器件相对于来自外部的力具有高可靠性，因此半导体器件可以工作的环境条件可以进一步改变，由此可以进一步实现半导体器件的通用性。
实施例8
在本实施例中，将描述按照上述实施例形成的能够无接触地输入/输出数据的上述半导体器件的应用例子。
具有无接触地交换数据的功能的半导体器件800包括高频电路810、电源电路820、复位电路830、时钟产生器电路840、数据解调电路850、数据调制电路860、用于控制其它电路的控制电路870、存储器电路880和天线890(参见图11A)。高频电路810从天线890接收信号并利用天线890输出从数据调制电路860接收的信号。电源电路820从接收的信号产生电源电位。复位电路830产生复位信号。时钟产生电路840基于从天线890输入的所接收信号而产生各种时钟信号。数据解调电路850对所接收信号进行解调并将解调后的信号输出到控制电路870。数据调制电路860对从控制电路870接收的信号进行调制。作为控制电路870，例如，设置代码提取电路910、代码判断电路920、CRC判断电路930和输出单元电路940。注意，代码提取电路910提取被发送到控制电路870的指令中包括的多个代码中的每一个。代码判断电路920通过将所提取的代码与对应于基准的代码进行比较来判断该指令的内容。CRC判断电路930基于上述判断后的代码检测是否存在发送错误。
接着，将描述上述半导体器件的操作实例。首先，由天线890接收无线电信号。该无线电信号经由高频电路810被发送到电源电路820，并且产生高电源电位(以下称为VDD)。将VDD施加到半导体器件800中的每个电路。通过高频电路810发送到数据解调电路850的信号被解调(以下将该信号称为解调后的信号)。并且，通过高频电路810被传送经过复位电路830和时钟产生电路840的信号和解调后的信号被发送到控制电路870。发送到控制电路870的信号由代码提取电路910、代码判断电路920、CRC判断电路930等分析。然后，基于分析后的信号，输出在存储器电路880中存储的半导体器件的信息。通过输出单元电路940对半导体器件的输出信息进行编码。此外，半导体器件800的编码后的信息传送经过数据调制电路860，然后由天线890作为无线信号发送。注意，低电源电位(以下称为VSS)在半导体器件800中包含的多个电路中是公共的，VSS可以是GND。
以这种方式，通过将信号从通信装置发送到半导体器件800，并通过由通信装置接收从半导体器件800发送的信号，可以读取半导体器件800中的数据。
此外，在半导体器件800中，可以不安装电源(电池)地由电磁波将电源电压供应到每个电路，或者可以安装电源(电池)使得由电磁波和电源(电池)二者将电源电压供应到每个电路。
接着，描述可以无接触地输入/输出数据的半导体器件的用途的例子。为移动终端的侧表面设置通信装置3200，该移动终端包括显示部分3210。为产品3220的侧表面设置半导体器件3230(参见图11B)。当通信装置3200被举起到产品3220中包括的半导体器件3230时，显示部分3210显示关于产品的信息，诸如其材料、产地、每个生产步骤的检验结果、分销过程的历史以及产品的说明。此外，当产品3260由传送带传送时，可以使用通信装置3240和为产品3260设置的半导体器件3250来检测产品3260(参见图11C)。以这种方式，可以容易地获得信息，并且通过为系统采用半导体器件实现高功能和高附加值。
如上所述，本实施例的半导体器件具有非常宽范围的应用，并且可以使用于所有种类的领域中的电子装置中。
实施例9
通过实施上述实施例，可以形成用作具有处理器电路的半导体器件(以下也称为RFID标签、ID标签、IC标签、RF标签、无线标签、电子标签或无线标签)。这种半导体器件的应用范围是如此宽泛，它可以应用于任何物体以无接触地揭露其历史，并使用在生产、管理等中。例如，半导体器件可以被结合到票据、钱币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、个人物品、交通工具、食品、衣服、保健品、生活用具、医药和电子设备。这些例子将参照图9A至9G进行描述。
票据和钱币是市场中流通的货币，并且包括可以在特定领域以与货币一样的方式使用的物品(收款收据)、纪念币等。有价证券包括支票、证券、本票等，并且可以设置有包括处理器电路的芯片190(参见图9A)。证书指的是驾驶员执照、居民证件等，并且可以设置有包括处理器电路的芯片191(参见图9B)。个人物品包括包、一副眼镜等，并且可以设置有包括处理器电路的芯片197(参见图9C)。无记名债券指的是邮票、米券、各种商品券等。包装容器指的是食品容器、塑料瓶等的包装纸，并且可以设置有包括处理器电路的芯片193(参见图9D)。书籍指的是精装书、简装书等，并且可以设置有包括处理器电路的芯片194(参见图9E)。记录介质指的是DVD软件、录像带等，并且可以设置有包括处理器电路的芯片195(参见图9F)。交通工具指的是诸如自行车的轮式车辆、船等，并且可以设置有包括处理器电路的芯片196(参见图9G)。杂货表示食品、饮料等。衣服表示服装、鞋等。健康产品表示医疗设备、健康用具等。日常物品表示家具、照明设备等。医药表示药物、农药等。电子装置表示液晶显示装置、EL显示装置、电视机(电视接收器和薄电视接收器)、蜂窝电话等。
半导体器件可以通过被附接到物品的表面或被嵌入到物品中来设置。例如，在书籍的情况下，半导体器件可以被嵌入到纸张中；而在由有机树脂制成的包装的情况下，半导体器件可以被嵌入到有机树脂中。
如上所述，通过为包装容器、记录介质、个人物品、食品、衣服、日用品、电子装置等设置半导体器件，可以改进检验系统、用于租赁商店中的系统等的效率。此外，通过为交通工具设置半导体器件，可以防止伪造或盗窃。此外，当将半导体器件植入诸如动物的生物中时，可以容易地识别每个生物。例如，通过将带有传感器的半导体器件植入生物(诸如家畜)中/附接到生物，可以容易地管理它的健康状况，诸如当前体温以及它的出生日、性别、品种等。
注意，本实施例可以与实施例1-8中的任一个适当地组合实施。
实施例10
在本实施例，将参照图18A至18D描述上述实施例中描述的半导体器件的安装实例。
本实施例的半导体器件可以被安装到实施例9所述的各种物品上。在本实施例中，描述半导体器件安装于柔性衬底上以形成柔性半导体器件的例子。
图18A至图18C都例示了半导体集成电路芯片被安装成嵌入柔性衬底中的实例。作为半导体集成电路芯片，可以使用在实施例1-6中描述的半导体器件，而在这里，通过将多个半导体器件单独切断获得的芯片形式是半导体集成电路芯片。此外，图18D例示了半导体集成电路芯片600的细节。尽管图18D中例示的半导体集成电路芯片是使用实施例1的例子，但是本实施例可以应用于其它实施例而不限于该结构。
图18A例示了夹在柔性衬底601与柔性衬底602之间的半导体集成电路芯片600。半导体集成电路芯片600被放置在为柔性衬底601设置的凹部中。
放置半导体集成电路芯片600的凹部可以为柔性衬底中的一个设置，或者为柔性衬底中的二者都设置。图18B例示了半导体集成电路芯片600被放置在为柔性衬底601和柔性衬底602二者设置的凹部中。
另选地，柔性衬底可以具有三层结构，并且可以在中间柔性衬底中设置可以放置半导体集成电路芯片600的开口。在图18C例示了的例子中，为柔性衬底603设置开口，将半导体集成电路芯片600放置在开口中，并且柔性衬底603和半导体集成电路芯片600被夹在柔性衬底601和柔性衬底602之间。
在图18A至图18C中，可以在柔性衬底601或柔性衬底602的外侧上叠置柔性衬底。
作为柔性衬底601、602和603，可以使用纺织物、无纺织物、纸张等，该纺织物是使用经纱和纬纱的纤维束(单纱)(以下将纤维束称为纱束)的纺织品，该无纺织物通过以随机方式或在一个方向叠置多种纤维的纱束而获得。具体地，可以使用：由PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚砜)、聚丙烯、聚丙烯硫化物、聚碳酸酯、聚醚酰亚胺、聚苯硫醚、聚苯醚、聚砜、聚邻苯二酰胺等形成的衬底的叠层膜；以及由聚丙烯、聚酯、乙烯基、聚氟乙烯、氯乙烯等形成的膜；由纤维材料形成的纸张；粘合性合成树脂膜(诸如丙烯酸合成树脂或环氧合成树脂)等。当衬底或膜被接合到要被处理的物体时，可以使用粘合层。根据衬底或膜的种类选择条件，可以通过热处理和/或压力处理进行接合。粘合层对应于具有粘合剂(诸如热固树脂、紫外线固化树脂、环氧树脂和树脂添加剂)的层。
在图18D中，天线101和半导体集成电路100被夹在第一绝缘体112和第二绝缘体102之间并且密封天线101和半导体集成电路100的侧表面。在本实施例中，第一绝缘体112和第二绝缘体102将多个半导体集成电路和多个天线夹在中间。在上述多个半导体集成电路和多个天线被切断成单独的天线101和半导体集成电路100之后，在外侧形成彼此电连接的导电屏蔽体140a和140b，由此形成半导体集成电路芯片。对切断手段没有特别限制，只要可以将多个半导体集成电路物理上切断即可。例如，可以通过激光照射切断多个半导体集成电路。在这种情况下，天线101和半导体集成电路100由第一绝缘体112和第二绝缘体102密封，并通过设置于分别对应于半导体器件的顶表面和底表面的第一绝缘体112的外侧和第二绝缘体102外侧上的导电屏蔽体140a和140b对抗静电放电进行保护。
通过覆盖半导体集成电路的导电屏蔽体，可以防止由静电放电导致的半导体集成电路的静电损坏。利用将半导体集成电路夹在中间的一对绝缘体，可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。此外，即使在制造工艺中也防止了由外部应力或静电放电导致的缺陷形状和特性劣化，由此可以高成品率地制造半导体器件。
如在本实施例中，为安装半导体器件的柔性衬底设置凹部或开口并将半导体集成电路芯片600放置成嵌入其中，由此不形成由半导体集成电路芯片600的提供导致的凸部。因此，柔性衬底的表面具有平面性，并且厚度可以均匀。因而，即使使用辊子等进行压力处理以将半导体集成电路芯片接合到要安装的柔性衬底，也可以防止半导体集成电路在芯片的局部压力施加(压力的集中)。因此，可以减少在安装步骤中的半导体集成电路芯片的损坏，由此可以提高半导体器件的成品率。在安装之后，可以获得具有对外部应力的高耐受性的高可靠性半导体器件。
此外，由于半导体器件可以具有平面和平滑表面，因此在储存半导体器件和放置在机器上时具有极佳的堆叠和运输性能。此外，由于半导体集成电路芯片从外部不可见(在表面上不产生由半导体集成电路芯片的形状所反映的凸部)，因此可以形成安全性高的半导体器件。
实例1
在本实例中，制造在上述实施例中描述的半导体器件，并示出可靠性评估结果。
作为实例，制造其中导电屏蔽体、第四绝缘体、第一绝缘体、天线、半导体集成电路、第三绝缘体、第二绝缘体和导电屏蔽体顺序叠置的矩形叠层结构(本实例)，和其中第四绝缘体、第一绝缘体、天线、半导体集成电路、第三绝缘体和第二绝缘体顺序叠置的矩形叠层结构(比较例)。
在本实例中，第一绝缘体和第二绝缘体中的每一个使用纤维体(玻璃纤维)由有机树脂(溴化环氧树脂)浸渗的结构体(厚度为20μm)，导电屏蔽体中的每一个使用利用溅射法形成的钛膜(厚度为10nm)，第三绝缘体和第四绝缘体中的每一个使用芳香聚酰胺膜(厚度为12μm)。注意，在天线上形成氮化硅膜作为保护层，在第三绝缘体和半导体集成电路之间形成丙烯酸树脂(厚度为10μm)作为粘合层。此外，形成于第四绝缘体表面上的导电屏蔽体和形成于第二绝缘体表面上的导电屏蔽体在矩形的一侧上电连接。
制造具有本实施例的结构的多个样品和具有比较例的结构的多个样品，并进行ESD测量(每五个样品)和弯曲测试(每五个样品)。
ESD测量如下进行：将样品放在玻璃衬底(厚度为0.5mm)、铝板和导电片的叠置体上；使用ESD测试仪(简单响应评估，由Takaya公司制造)，为每个样品施加电压，使得电压在每个样品的从形成有导电屏蔽体的那侧向集成电路的中心部分的方向上施加；在施加ESD之后(一分钟)去除电力；并进行操作检查。注意，操作检查在如下条件下进行：相对于半导体集成电路的天线侧上的表面是顶表面，而相对于半导体集成电路的与天线相反的一侧上的表面是底表面。
表1示出了本实例和比较例的ESD测量的结果。注意，ESD测量对本实例的五个样品以及比较例的五个样品进行。在ESD施加测试的结果中，分母表示测试样品的数目而分子表示工作样品的数目。
表1
作为其中未设置导电屏蔽体的比较例的结果，在ESD从天线侧施加的情况下，通过施加仅5kV的电压，五个样品中的四个样品变为不工作状态，而通过顺序施加10kV电压和15kV电压，没有一个样品工作。在从半导体集成电路侧施加ESD的情况下，在施加5kV的电压、10kV电压和15kV电压的所有情况下，没有一个比较例的样品工作。另一方面，作为其中设置导电屏蔽体的本实例的结果，在从天线侧施加ESD和从半导体集成电路侧施加ESD这两种情况下，本实例的五个样品即使在施加15kV电压时也工作。
接着，对本实例的五个样品和比较例的五个样品进行弯曲测试(每五个样品)。
弯曲测试如下进行：将具有本实例的结构的五个样品和具有比较例的结构的五个样品布置在聚萘二甲酸乙二醇酯的带上；使其中670g的砝码被放在一侧上的聚萘二甲酸乙二醇酯的带在金属杆(直径为20mm)上往复移动，围绕着该金属杆绕有纸张。
本实例和比较例的弯曲测试结果在表2中示出。注意，在弯曲测试中使用本实例的五个样品和比较例的五个样品。该评估代表在弯曲300次的测试之后是否确认正常工作，在评估结果中，分母表示测试样品的数目而分子表示工作样品的数目。
表2
作为其中未设置导电屏蔽体的比较例的结果，所有的五个样品在往复移动300次之后都没有显示响应。另一方面，作为其中设置导电屏蔽体的本实例的结果，所有的五个样品在往复移动300次之后都显示出响应。根据上述结果，发现可以通过用导电屏蔽体覆盖半导体集成电路防止由静电放电导致的静电损坏，并且利用覆盖半导体集成电路的绝缘体，可以改进对抗弯曲应力的可靠性。此外，上述结果证实了可以提供在实现厚度和尺寸减小时具有高耐受性的高可靠半导体器件。
本申请基于在2008年5月23向日本专利局提交的日本专利申请2008-136066，在此通过引用将该日本申请的全部内容并入。
附图标记说明
100：半导体集成电路，101：天线，102：绝缘体，103：绝缘体，104：粘合层，105：无机绝缘层，110：衬底，111：分离层，112：绝缘体，113：绝缘体，114：粘合层，140：导电屏蔽体，150：纤维体，151：有机树脂，160：纤维体，161：有机树脂，190：芯片，191：芯片，193：芯片，194：芯片，195：芯片，196：芯片，197：芯片，200：衬底，201：分离层，202：绝缘膜，206：沟道形成区，207：栅极绝缘层，208：栅电极层，210：晶体管，211：晶体管，212：绝缘膜，213：绝缘膜，214：绝缘层，226：沟道形成区，227：栅极绝缘层，228：栅电极层，250：半导体集成电路，252：绝缘体，254：无机绝缘层，262：绝缘体，263：导电层，270：纤维体，271：有机树脂，280：纤维体，281：有机树脂，300：衬底，310：分离层，302：绝缘膜，303：半导体层，304：半导体层，305：半导体层，306：半导体层，308：栅极绝缘层，309：栅极绝缘层，310：绝缘膜，311：电荷累积层，312：栅电极层，313：栅电极层，315：控制栅电极层，316：栅电极层，317：栅电极层，318：栅电极层，319：控制栅电极层，320：杂质元素，321：掩模，323：沟道形成区，324：杂质元素，325：掩模，329：沟道形成区，330：沟道形成区，331：沟道形成区，350：半导体集成电路，360：绝缘膜，368：绝缘膜，373：薄膜晶体管，374：薄膜晶体管，375：存储器元件，376：薄膜晶体管，380：导电层，381：无机绝缘层，382：绝缘体，383：纤维体，384：有机树脂，385：绝缘体，386：纤维体，387：有机树脂，388：绝缘体，389：粘合层，390：绝缘层，391：绝缘体，395：绝缘体，400：半导体集成电路芯片，405：天线，406：支撑衬底，407：虚线，408：馈电点，410：绝缘层，411：电容器，420：半导体器件，421：询问器，422：天线，423：半导体集成电路，424：天线，500：微处理器，501：算法逻辑单元，502：ALU控制器，503：指令译码器，504：中断控制器，505：定时控制器，506：寄存器，507：寄存器控制器，508：总线接口，509：只读存储器，510：存储器接口，511：RFCPU，512：模拟电路部分，513：数字电路部分，514：谐振电路，515：整流器电路，516：恒压电路，517：复位电路，518：振荡器电路，519：解调电路，520：调制电路，521：RF接口，522：控制寄存器，523：时钟控制器，524：接口，525：中央处理单元，526：随机存取存储器，527：只读存储器，528：天线，529：电容器部分，530：电源控制电路，600：半导体集成电路芯片，601：柔性衬底，602：柔性衬底，603：柔性衬底，800：半导体器件，810：高频电路，820：电源电路，830：复位电路，840：时钟产生器电路，850：数据解调电路，860：数据调制电路，870：控制电路，880：存储器电路，890：天线，910：代码提取电路，920：代码判断电路，930：CRC判断电路，940：输出单元电路，122a：p型杂质区，140a：导电屏蔽体，140b：导电屏蔽体，141a：导体，141b：导体，203a：杂质区，204a：漏极区，209a：绝缘层，210a：布线层，223a：杂质区，224a：漏极区，229a：绝缘层，230a：布线层，260a：导电屏蔽体，260b：导电屏蔽体，314a：栅电极层，3200：通信装置，3210：显示部分，3220：产品，322a：p型杂质区，322b：p型杂质区，3230：半导体器件，3240：通信装置，3250：半导体器件，3260：产品，326a：n型杂质区，362a：n型杂质区，362b：n型杂质区，364a：n型杂质区，364b：n型杂质区，369a：布线层，369b：布线层，370a：布线层，370b：布线层，371a：布线层，371b：布线层，372a：布线层，372b：布线层，385b：导电屏蔽体，395a：导电屏蔽体，395b：导电屏蔽体

Claims (27)

1.一种半导体器件，包括：
具有第一表面和与所述第一表面相反的第二表面的第一绝缘体；
具有第三表面和与所述第三表面相反的第四表面的第二绝缘体，使得所述第一表面与所述第三表面彼此面对；
半导体集成电路；
天线；以及
冲击扩散层，
其中所述半导体集成电路和所述天线被设置于所述第一绝缘体和所述第二绝缘体之间，
其中所述冲击扩散层被设置于所述半导体集成电路和所述第二绝缘体之间，
其中所述冲击扩散层具有比所述第一绝缘体和所述第二绝缘体更低的弹性模量和更高的断裂强度，
其中第一导电层被设置于所述第一绝缘体的第二表面上，
其中第二导电层被设置于所述第二绝缘体的第四表面上，且
其中所述第一绝缘体和所述第二绝缘体中的至少一个具有其中纤维体由有机树脂浸渗的结构体。
2.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层中的任一个具有叠层结构。
3.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个具有金属膜。
4.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个包括金属氧化物膜、金属氮化物膜或半导体膜。
5.根据权利要求1所述的半导体器件，其中所述第一绝缘体和所述第二绝缘体中的至少一个具有从5μm到50μm的厚度。
6.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层电连接。
7.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层之间的电连接利用穿透所述第一绝缘体和所述第二绝缘体的导体进行。
8.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层是导电屏蔽体。
9.一种半导体器件，包括：
第一绝缘体；
第二绝缘体；
半导体集成电路；
天线；以及
冲击扩散层，
其中所述半导体集成电路和所述天线被设置于彼此面对的所述第一绝缘体和所述第二绝缘体之间，
其中所述冲击扩散层被设置于所述半导体集成电路和所述第二绝缘体之间，
其中所述冲击扩散层具有比所述第一绝缘体和所述第二绝缘体更低的弹性模量和更高的断裂强度，
其中第一导电层被设置于所述第一绝缘体的一个表面上，
其中第二导电层被设置于所述第二绝缘体的一个表面上，且
其中所述第一绝缘体和所述第二绝缘体中的至少一个具有其中纤维体由有机树脂浸渗的结构体。
10.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层中的任一个具有叠层结构。
11.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个具有金属膜。
12.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个包括金属氧化物膜、金属氮化物膜或半导体膜。
13.根据权利要求9所述的半导体器件，其中所述第一绝缘体和所述第二绝缘体中的至少一个具有从5μm到50μm的厚度。
14.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层电连接。
15.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层之间的电连接利用穿透所述第一绝缘体和所述第二绝缘体的导体进行。
16.根据权利要求9所述的半导体器件，其中所述第一导电层和所述第二导电层是导电屏蔽体。
17.根据权利要求9所述的半导体器件，
其中所述第一绝缘体的侧表面的一部分被暴露，以及
其中所述第二绝缘体的侧表面的一部分被暴露。
18.一种半导体器件，包括：
第一绝缘体；
第二绝缘体；
半导体集成电路；
电连接至所述半导体集成电路的第一天线；以及
冲击扩散层，
其中所述半导体集成电路和所述第一天线被设置于所述第一绝缘体和所述第二绝缘体之间，
其中所述冲击扩散层被设置于所述半导体集成电路和所述第二绝缘体之间，
其中所述冲击扩散层具有比所述第一绝缘体和所述第二绝缘体更低的弹性模量和更高的断裂强度，
其中第一导电层被设置于所述第一绝缘体的一个表面上，
其中第二导电层被设置于所述第二绝缘体的一个表面上，
其中第二增益天线与所述第一天线电磁耦合，且
其中所述第一绝缘体和所述第二绝缘体中的至少一个具有其中纤维体由有机树脂浸渗的结构体。
19.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层中的任一个具有叠层结构。
20.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个具有金属膜。
21.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层中的每一个包括金属氧化物膜、金属氮化物膜或半导体膜。
22.根据权利要求18所述的半导体器件，其中所述第一绝缘体和所述第二绝缘体中的至少一个具有从5μm到50μm的厚度。
23.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层电连接。
24.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层之间的电连接利用穿透所述第一绝缘体和所述第二绝缘体的导体进行。
25.根据权利要求18所述的半导体器件，其中所述第一导电层和所述第二导电层是导电屏蔽体。
26.根据权利要求18所述的半导体器件，其中所述半导体集成电路通过所述第二增益天线与外部通信。
27.根据权利要求18所述的半导体器件，
其中所述第二增益天线被设置于衬底上，以及
其中所述第一绝缘体、所述第二绝缘体、所述半导体集成电路和所述第一天线的叠层被设置于所述第二增益天线上。
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