CN101136063A - 时钟生成电路及具备该时钟生成电路的半导体器件 - Google Patents
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Abstract
本发明的课题在于提供即使在接收电路和发送电路等的多个电路之间使用不同的时钟信号，也能够进行稳定的通信的时钟生成电路及具备该时钟生成电路的半导体器件。本发明的时钟生成电路包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述基准时钟计数电路是如下电路：在将信号从外部输入到边缘检测电路中，从检测出该信号的边缘到检测出下一个边缘的期间内，将对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到所述分频电路中，并且所述分频电路是如下电路：进行根据计数值的基准时钟信号的分频。
Description
技术领域
本发明涉及时钟生成电路。特别涉及在时钟生成电路中，在一定的期间内生成任意波数的时钟信号的时钟生成电路及具备该时钟生成电路的半导体器件。
背景技术
近年来，在企业、市场等中正在研究并试验地开始引入RFID(射频识别)标签(也被称为ID标签、IC标签、IC芯片、RF标签、无线标签、无线芯片、电子标签)等的能够无线地发送/接收信号的半导体器件(例如参照专利文献1)。
该半导体器件根据从读写器接收的信号进行工作，具体来说，从设置在读写器中的发送电路输出的信号输入到设置在RFID标签等的半导体器件中的接收电路中。
一般来说，当在设置在外部的读写器等中的发送电路和设置在RFID标签等中的接收电路之间发送/接收信号的情况下，对每个电路使用不同的时钟信号来发送/接收信号。
[专利文献1]
特开2006-196001号公报
然而，在发送电路和接收电路之间或多个电路之间使用不同的时钟信号的情况下，在各个电路中输出的数据与各个电路的时钟信号同步。这时发生如下问题，即当在发送电路和接收电路之间发送/接收信号的情况下，从发送电路输入到接收电路中的数据信号(也被称为接收信号)与接收数据的接收电路的基准时钟信号的变化点不同。因此，发生如下问题，即在接收信号的下降与接收电路的基准时钟信号的上升同步的情况下，在到下一个接收信号降低的期间内，接收电路工作用的基准时钟信号的占空比变得多，从而信号的设定时间、保持时间不一定。
此外，在本说明书中，将信号从低电位变成高电位的情况称为升高。另外，将信号从高电位变成低电位的情况称为降低。
对于上述课题，下面将参照附图来说明。图5是在相对于接收电路工作用的基准时钟信号从发送电路输入到接收电路中的数据信号偏离时的时序图。在图5中示出在接收电路工作用基准时钟信号的占空比变得多，而数据的设定时间或保持时间不一定时的时序图。
图5所示的时序图，示出从发送电路输入到接收电路中的数据信号501、接收电路基准时钟信号502、基准时钟计数信号503、接收电路工作用基准时钟信号504、基准时钟信号的期间505、基准时钟信号的期间506。
对于图5所示的时序图进行说明。基准时钟计数信号根据从发送电路输入到接收电路中的数据信号501的降低时序来对接收电路基准时钟信号502的波数进行计数。对接收电路基准时钟信号502的波数进行计数的值成为基准时钟计数信号503的计数值。输出根据基准时钟计数信号503的计数值来分频的信号作为接收电路工作用基准时钟信号504。这时，由于从发送电路输入到接收电路中的数据信号501与接收电路基准时钟信号502没有同步，因此基准时钟计数信号503不会在固定的值上被复位。从而，在接收电路工作用基准时钟信号504的周期中产生了通常的期间506和周期短的期间505。
此外，在图5的时序图中示出，当基准时钟计数信号的值从奇数转换为偶数时，使信号反相来生成接收时钟工作用基准时钟信号的情况。
已存在有如下课题：当发生在图5所示的时序图中的短的期间505的状态时，由接收电路工作用基准时钟信号504同步工作的电路，因通常的期间506和短的期间505的产生而使设定时间及保持时间不一定，从而成为引起电路的错误工作的原因。
发明内容
鉴于上述问题，本发明提供一种时钟生成电路及具备该时钟生成电路的半导体器件，其中，即使在接收电路和发送电路等的多个电路之间使用不同的时钟信号，也通过信号的设定时间、保持时间具有从容地设计电路，能够进行稳定的通信，而不使接收电路工作用的基准时钟信号的占空比变得多。
为了实现上述目的，在本发明中采用如下结构，即检测出从发送电路输入到接收电路中的数据信号的边缘，并在边缘之间产生规定的个数的时钟。
本发明的时钟生成电路之一采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述基准时钟计数电路在将信号从外部输入到边缘检测电路中，从检测出该信号的边缘到检测出下一个边缘的期间内，将对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，本发明的时钟生成电路的另一采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述边缘检测电路检测出从外部输入的信号的边缘，所述基准时钟计数电路在从边缘检测电路检测出边缘到检测出下一个边缘的期间内，将对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，本发明的时钟生成电路的另一采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述边缘检测电路包括第一锁存电路、从第一锁存电路输出的信号输入的第二锁存电路、从第一锁存电路输出的信号输入的反相器电路、从第二锁存电路输出的信号及从反相器电路输出的信号输入的AND电路，所述AND电路在从第二锁存电路输出的信号和从反相器电路输出的信号不同的情况下，输出复位信号，所述基准时钟计数电路使用复位信号来复位对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值，且将计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，在本发明的时钟生成电路中也可以采用基准时钟生成电路是环形振荡器或水晶振荡器的结构。
此外，本发明的半导体器件之一是具备天线，且通过无线通信与读写器进行信号的发送/接收的半导体器件，采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述基准时钟计数电路从读写器通过天线将信号输入到边缘检测电路中，且在从检测出该信号的边缘到检测出下一个边缘的期间内，将对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，本发明的半导体器件的另一是具备天线，通过无线通信与读写器进行信号的发送/接收的半导体器件，采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，所述边缘检测电路检测出通过天线从读写器输入的信号的边缘，所述基准时钟计数电路在从边缘检测电路检测出边缘到检测出下一个边缘的期间内，将对从基准时钟生成电路输出的基准时钟信号的波数而获得的计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，本发明的半导体器件的另一是具备天线，通过无线通信与读写器进行信号的发送/接收的半导体器件，采用如下结构：包括边缘检测电路、基准时钟生成电路、基准时钟计数电路、以及分频电路，其中，边缘检测电路包括第一锁存电路、从第一锁存电路输出的信号输入的第二锁存电路、从第一锁存电路输出的信号输入的反相器电路、以及从第二锁存电路输出的信号及从反相器电路输出的信号输入的AND电路，所述AND电路在从第二锁存电路输出的信号和从反相器电路输出的信号不同的情况下，输出复位信号，所述基准时钟计数电路使用复位信号来复位对从基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值，且将计数值输出到分频电路中，并且所述分频电路进行根据计数值的基准时钟信号的分频。
此外，在本发明的半导体器件中也可以采用基准时钟生成电路是环形振荡器或水晶振荡器的结构。
根据本发明，当在发送电路和接收电路之间或多个电路之间使用不同的时钟且在发送电路和接收电路之间发送/接收信号时，即使输出从发送电路输入到接收电路中的数据信号的发送电路和接收数据信号的接收电路的时钟不同，也不使接收电路工作用基准时钟信号的占空比变得多，从而可以信号的设定时间、保持时间具有从容地设计电路。而且，可以减少如下不良，即因信号的设定时间、保持时间变得多而引起电路的错误工作。就是说，可以提供当在接收电路和发送电路等的多个电路之间使用不同的时钟信号时也能够进行稳定的通信的时钟生成电路。
附图说明
图1是表示本发明的时钟生成电路的一个例子的图；
图2是关于在本发明的时钟生成电路中的工作的流程图；
图3是关于本发明的时钟生成电路的时序图；
图4是表示本发明的时钟生成电路的一个例子的图；
图5是关于现有的课题进行说明的图；
图6A至6F是表示本发明的半导体器件的使用方式的一个例子的图；
图7是表示本发明的半导体器件的一个例子的图；
图8是表示本发明的半导体器件的一个例子的图；
图9A至9D是表示本发明的半导体器件的制造方法的一个例子的图；
图10A至10C是表示本发明的半导体器件的制造方法的一个例子的图；
图11A和11B是表示本发明的半导体器件的制造方法的一个例子的图；
图12A至12C是表示本发明的半导体器件的制造方法的一个例子的图；
图13A至13C是表示本发明的半导体器件的制造方法的一个例子的图；
图14是表示本发明的半导体器件的制造方法的一个例子的图；
图15A至15C是表示本发明的半导体器件的制造方法的一个例子的图；
图16A至16C是表示本发明的半导体器件的制造方法的一个例子的图；
图17A至17C是表示本发明的半导体器件的制造方法的一个例子的图；
图18A和18B是表示本发明的半导体器件的制造方法的一个例子的图。
具体实施方式
下面，将参照附图说明本发明的实施方式。但是，本发明不局限于下面的说明，所属领域的普通人员很容易地了解一个事实就是其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在下面示出的实施方式所记载的内容中。此外，在下面将说明的本发明的结构中，在不同的附图中有时使用共通的附图标记来表示相同的部分。
实施方式1
在本实施方式中，对于本发明的时钟生成电路的一个结构例子，将参照附图来说明。
本发明的具备时钟生成电路的半导体器件，包括：检测出从发送电路输入到接收电路中的数据信号的边缘的电路、产生接收电路用基准时钟的电路、对接收电路用基准时钟的波数进行计数的电路、以及根据接收电路用基准时钟的波数的计数值来对接收电路用基准时钟进行分频的电路。
本发明具有如下效果：当在发送电路及接收电路之间使用互不相同的时钟信号时，即使当在发送电路及接收电路之间发送/接收信号时的时钟信号不同，也不使时钟信号的占空比变得多，从而可以信号的设定时间、保持时间具有从容地设计电路。可以通过如下情况来实现该效果：在接收电路一侧的边缘检测装置中，检测出从发送电路一侧输入到接收电路中的数据信号的边缘，在从该数据信号的边缘到下一次从发送电路一侧输入到接收电路中的数据信号的边缘的期间内，使用计数接收电路用基准时钟信号的波数的电路进行计数，并且根据该计数的计数值，以在分频电路中对接收电路用基准时钟信号进行分频的信号为接收电路工作用的基准时钟信号。下面，将说明具体结构等。
在图1中示出关于接收从发送电路110发送的数据信号的接收电路120、以及对接收电路120中发送数据信号的发送电路110的方块图。图1所示的接收电路120，包括边缘检测电路121、用于接收电路的基准时钟生成电路122、用于接收电路的基准时钟计数电路123、用于接收电路的分频电路124、以及接收电路工作用基准时钟生成电路125。此外，在图1中的发送电路110包括发送电路用基准时钟生成电路111、以及发送电路用数据信号产生电路112。
在此，在图1中，边缘检测电路121是检测出接收的信号102的变化点(边缘)的电路。组合计数电路、锁存电路、NOT电路、AND电路、OR电路、NAND电路、NOR电路、EXOR电路、EX-NOR电路等的判定电路，来构成边缘检测电路。图4示出边缘检测电路121的具体结构。
在图4中，作为在图1所示的方块图中的边缘检测电路121的具体结构，示出如下例子：由第一存储单元421、第二存储单元422、产生第一存储单元421的反相信号的单元423、以及对从第二存储单元422输出的信号与第一存储单元421的反相信号进行比较的单元424构成。
在图4中示出如下例子：使用锁存电路作为第一存储单元421、第二存储单元422，使用NOT电路作为产生第一存储单元421的反相信号的单元423，使用AND电路作为对从第二存储单元422输出的信号与第一存储单元421的反相信号进行比较的单元424。
基准时钟生成电路122是在接收电路120中产生成为基准的时钟信号的电路。
此外，基准时钟计数电路123包括对从基准时钟生成电路122产生的时钟信号的波数进行计数的单元。另外，基准时钟计数电路123包括复位使用从边缘检测电路121输出的信号103来对从基准时钟生成电路122输出的时钟信号104的波数进行计数而获得的计数值的单元。此外，分频电路124是根据从基准时钟计数电路123产生的信号105进行分频的电路。接收电路工作用基准时钟生成电路125是输出由分频电路进行分频的信号106作为产生接收电路120的工作用基准时钟信号的电路。
通过在接收电路用的时钟生成电路之内设置基准时钟生成电路，可以独立地使用基准时钟作为接收电路工作用的时钟信号。因此，由该基准时钟能够使接收电路的整体工作，从而可以容易进行接收电路的设计阶段中的迟延时间的计算，且容易进行电路的设计。
此外，在图1中示出包括基准时钟生成电路111、以及数据信号発生电路112的发送电路110。发送电路110用作产生输入到作为本发明的时钟生成电路的一个例子示出于图1的接收电路120中的信号102的电路。基准时钟生成电路111是在发送电路110中产生时钟信号的电路，而数据信号発生电路112是产生输入到接收电路120中的信号102的电路。就是说，接收电路120及发送电路110分别安装有产生时钟信号的电路(在此，在接收电路120中的基准时钟生成电路122、在发送电路110中的基准时钟生成电路111)。因此，接收电路120及发送电路110通常产生不同的时钟信号，没有同步工作。
此外，从在发送电路110中的基准时钟生成电路111输出的信号101是用作使数据信号产生电路112工作的时钟信号，从数据信号产生电路112输出的信号102输入到接收电路120的电路中。另外，从发送电路110到接收电路120的信号102的发送既可以采用无线通信来进行，又可以采用有线通信来进行。可以通过无线通信进行从发送电路110到接收电路120的信号102的发送，省略由布线的连接。
此外，在本发明中，边缘是指信号的升高或降低的时序。另外，在本说明书中，信号从低电位变成高电位的情况称为升高，而信号从高电位变成低电位的情况称为降低。就是说，信号的边缘之间是指从一个信号的降低到下一个降低、或者从一个信号的升高到下一个升高。
在接收电路120中，从边缘检测电路121输出的信号103输入到基准时钟计数电路123中。此外，从在接收电路120中的基准时钟生成电路122输出的信号107输入到边缘检测电路121中作为使该边缘检测电路121工作的时钟信号。
此外，在接收电路120中使用分频电路124，但是当基准时钟计数电路123的频率满足于在接收电路120中的接收电路工作用基准时钟生成电路125的频率时，有时输出来自基准时钟生成电路的基准时钟信号，而不在分频电路中进行分频。
接着，将参照图2的流程图来说明在本实施方式所示的时钟生成电路中的电路的工作的一个例子。图2的流程图说明如下情况：在从发送电路110输入到接收电路120中的数据信号的降低边缘之间产生N个(N为自然数)时钟信号，并且使用在数据信号的降低边缘之间的该N个时钟信号作为接收电路工作用基准时钟信号。
首先，在接收电路120的基准时钟生成电路122中产生基准时钟信号(步骤201)。在此，作为基准时钟生成电路122，使用环形振荡器来产生基准时钟信号，由基准时钟计数电路123对基准时钟信号的波数进行计数(步骤202)。此外，作为基准时钟生成电路122，除了环形振荡器之外，还可以使用水晶振荡器或来自外部的输入信号的单元。尤其，通过使用环形振荡器，因能够由薄膜晶体管形成基准时钟生成电路122而可以使基准时钟生成电路122小型化。
接着，判定由基准时钟计数电路123对从基准时钟生成电路122输出的基准时钟信号的波数进行计数的计数值是否等于某个值(N值)(步骤203)，在等于某个值(N值)的情况(是)下，判定是否由边缘检测电路121检测出从发送电路输入到接收电路中的数据信号的降低边缘(步骤204)。另一方面，不等于某个值(N值)的情况(否)下，使基准时钟计数电路的计数值上升(步骤208)。而且，在边缘检测电路121中，在检测出从发送电路110输入到接收电路120中的数据信号的降低边缘的情况(是)下，在基准时钟计数电路123中，复位基准时钟计数电路的计数值(步骤205)。此外，在没有检测出从发送电路110输入到接收电路120中的数据信号的降低边缘的情况(否)下，在基准时钟计数电路123中，保持基准时钟计数电路的计数值(步骤209)。
接着，由分频电路124对接收电路用基准时钟信号进行分频，根据基准时钟计数电路的计数值来产生具有所希望的周期的时钟信号(步骤206)。
接着，根据在分频电路中进行分频的基准时钟信号，接收电路工作用基准时钟生成电路产生接收电路工作用基准时钟(步骤207)。
接着，将参照图3来说明上述时钟生成电路的时序图。
图3所示的时序图表示：从发送电路110输入到接收电路120中的数据信号301、检测出从发送电路输入到接收电路中的数据信号的边缘并复位接收电路的基准时钟计数电路的计数值的复位信号302、接收电路基准时钟信号303、对接收电路基准时钟进行计数的计数值304、接收电路工作用基准时钟信号305的工作。
此外，在图3中，在接收电路工作用基准时钟信号305中的通常一个波长的期间为期間306、而比接收电路工作用基准时钟信号305的通常一个波长的期间长的期间为期间307。
在本实施方式所说明的接收电路120的时钟生成电路中，由边缘检测电路检测出从发送电路110输入到接收电路120中的数据信号301的降低边缘，并且产生复位对在接收电路中的基准时钟的波数进行计数的基准时钟计数电路的复位信号302。由该基准时钟计数复位信号复位基准时钟计数电路的计数值。
例如，在图3中，当在基准时钟计数电路中的计数值不等于“11”时，使在基准时钟计数电路中的计数值上升，而当在基准时钟计数电路中的计数值等于“11”时，保持在基准时钟计数电路中的计数值。
此外，在图3中，接收电路工作用基准时钟信号305是根据基准时钟计数电路的计数值被分频的用来使接收电路工作的基准时钟信号。在当基准时钟计数电路中的计数值从奇数转换为偶数时时钟反相的情况下，接收电路工作用基准时钟信号305进行接收电路基准时钟信号的四分频。
此外，在图3的时序图中示出当基准时钟计数电路中的计数值从奇数转换为偶数时，使信号反相来生成接收电路工作用基准时钟信号的情况，但是既可以基准时钟计数电路中的计数值从偶数转换为奇数时，使信号反相来生成接收电路工作用基准时钟信号，又可以当计数值为某个自然数N时反相信号来生成接收电路工作用时钟信号。
这样，在本发明中，通过设置边缘检测电路，即使分别设置在发送电路110和接收电路120中的基准时钟生成电路使用互不相同的时钟信号，接收电路120用的基准时钟信号也可以使接收电路的整体正常工作，从而可以提供稳定的通信。就是说，根据本发明，当在发送电路和接收电路之间使用不同的时钟且在发送电路和接收电路之间发送/接收信号时，即使输出输入到接收电路中的数据的发送电路与接收数据的接收电路的时钟不同，也不使时钟的占空比变得多，从而可以信号的设定时间、保持时间具有从容地设计电路。
此外，本实施方式可以与本说明书的其他实施方式的技术因素组合来实施。
实施方式2
在本实施方式中，将参照附图来说明一种半导体器件，包括上述实施方式所示的时钟生成电路且能够无线地发送/接收信息。
近年来，组合超小型IC芯片和无线通信用天线的RFID标签等的半导体器件引人注目。RFID标签可以通过使用无线通信装置(也称为读写器)进行通信信号(工作磁场)的授受来进行数据的写入和读出。
作为RFID标签等能够无线地发送/接收信息的半导体器件的应用领域，例如可以举出在流通业界上的产品管理。目前，使用条码等的产品管理是主流，然而，由于条码是通过光学方式读取的，因此在存在屏蔽时无法读取数据。另一方面，对于RFID标签而言，由于无线地读取数据，因此即使存在屏蔽时也能够读取数据。因此，可以谋求有更高效率、更低成本等的产品管理。除了上述以外，还可以实现在票券、航空客票、自动结帐等上的广泛应用。
随着RFID标签的应用领域的扩大，对具有更高级功能的RFID标签的要求越来越高。例如，通过加密发送/接收的数据来可以防止数据泄漏给第三方。作为加密的方法可以考虑到如下方式：利用硬件来进行译码/加密处理；利用软件来进行译码/加密处理；以及利用硬件和软件来进行译码/加密处理。在利用硬件的处理方式中，由进行译码/加密的专用电路构成运算电路。在利用软件的处理方式中，由CPU(中央处理器)和大规模存储器构成运算电路，其中CPU进行译码/加密程序。在利用硬件和软件的处理方式中，由专用电路、CPU及存储器构成运算电路，其中所述专用电路进行译码/加密的运算处理的一部分，而CPU进行其他的运算处理的程序。
在本实施方式中，将参照图7、图8说明具备CPU、存储器的RFID标签作为本发明的半导体器件的一个例子。图7是RFID标签的方块图，而图8是RFID标签的布局图。
首先，将参照图7来说明本实施方式所示的半导体器件的方块结构。在图7中，RFID标签等的半导体器件(下面写为“RFID标签1001”)包括天线1009、RF电路1008、时钟生成部1002、控制器1010、CPU1014、ROM1015、以及RAM1016。RF1008由电源电路1003、解调电路1006、以及调制电路1007构成。时钟生成部1002由时钟生成电路1004、以及调节器1005构成。控制器1010由CPU接口1011、RF接口1013、以及存储控制器1012构成。此外，虽然在图7中为说明的简单化而省略，但是在RFID标签1001中，作为通信信号，在读写器之间同时对接收信号和发送信号进行发送/接收。由天线1009对接收信号进行接收之后，由解调电路1006对接收信号进行解调。另外，由调制电路1007对发送信号进行调制之后，由天线1009对发送信号进行发送。此外，可以采用上述实施方式所示的结构来设置时钟生成电路1004。
在图7中，当在由通信信号形成的磁场中设置RFID标签1001时，因天线1009产生感应电动势。感应电动势通过RF电路1008中的电源电路1003输入到调节器1005及RF接口1013中。通过输入到调节器1005中的电压稳定化，并且输入到时钟生成电路1004中，时钟生成电路输出稳定了的时钟信号。时钟信号输入到控制器中。此外，在图7中，优选采用排列地设置时钟生成电路1004和调节器1005的结构。特别，由于在本发明中需要生成比使用环形振荡器等的基准时钟生成电路稳定的时钟，因此可以通过排列地设置调节器1005和时钟生成电路1004来生成更稳定了的时钟信号。
解调电路1006检测出ASK方式的接收信号的振幅的变动作为“0”/“1”的接收数据。解调电路1006例如为低通滤波器。再者，调制电路1007使ASK方式的发送信号的振幅变动来对发送数据进行发送。例如，在发送数据为“0”的情况下，改变谐振电路的谐振点来使通信信号的振幅变化。
说明在本实施方式中的RFID标签的工作。首先，使用RFID标签1001来接收从读写器发送的接收信号。接收信号在解调电路1006中被解调之后，输入到在控制器1010的RF接口1013中。输入到RF接口1013中的接收信号通过CPU接口1011被CPU1014进行计算处理。此外，使用输入到RF接口1013中的接收信号来通过存储控制器1012对ROM1015、RAM1016进行访问。
而且，当由CPU1014的计算处理、在ROM1015、RAM1016中的数据的输出入之后，生成发送数据，由调制电路1007调制，且将发送信号从天线1009发送到读写器中。
此外，在本实施方式中说明由CPU和大规模存储器构成计算电路且由CPU执行程序的方式，也可以按照目的选择最合适的计算方式且根据该方式来构成。例如，作为计算方式，还可以考虑到利用硬件来进行计算、以及利用硬件和软件来进行计算。在利用硬件来进行计算的方式中，由专用电路构成计算电路即可。在利用硬件和软件的方式中，由专用电路、CPU、及存储器构成计算电路，由专用电路进行计算処理的一部分，并且由CPU执行其他计算処理的程序即可。
接着，将参照图8来说明RFID标签1001的布局结构。此外，在图8中，相当于图7的部分由相同的附图标记表示，因此省略其说明。
在图8中，RF电路1008包括贴附天线(未图示)的电极焊盘。此外，当贴附天线时，有可能对电极焊盘施加过度压力。因此，在电极焊盘之下优选不配置构成电路的部件如晶体管等。另外，对天线的种类并没有限制，例如将V字偶极天线形成在外部，即可。
此外，本实施方式可以与本说明书的其他实施方式的技术因素组合来实施。就是说，不但具有如下优点，即可以从本实施方式中所说明的时钟生成电路稳定地输出时钟信号，而且还实现如下情况：即使当在发送电路和接收电路之间使用不同的时钟，并发送/接收信号时输出输入到接收电路中的数据的发送电路与接收数据的接收电路的时钟不同，也不使时钟的占空比变得多，从而可以信号的设定时间、保持时间具有从容地设计电路。
实施方式3
在本实施方式中，将说明构成上述实施方式所示的RFID标签等的半导体器件的元件的制造方法。可以使用薄膜晶体管作为构成根据本发明的半导体器件的各个电路的元件来制造。在本实施方式中示出一种方法，其中使用薄膜晶体管来形成构成半导体器件的电路，并且将电路从使用于薄膜晶体管的制造的衬底转置到柔性衬底上，以制造具有柔性的半导体器件。
在本实施方式中，典型地示出用作构成半导体器件的电路的、构成反相器等的p沟道型TFT(也记为“Pch-TFT”)和n沟道型TFT(也记为“Nch-TFT”)，以及天线。下面，将参照图9A至图11B所示的剖视图来说明半导体器件的制造方法。
首先，在衬底1301的一个表面上中间夹着绝缘膜1302形成剥离层1303，接着，层叠形成用作基底膜的绝缘膜1304和半导体膜(非晶半导体膜1305)(参照图9A)。此外，绝缘膜1302、剥离层1303、绝缘膜1304以及非晶半导体膜1305可以连续地形成。
衬底1301是选自玻璃衬底、石英衬底、金属衬底(例如不锈钢衬底等)、陶瓷衬底、Si衬底等的半导体衬底等的衬底。除了上述以外，还可以选择聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸等的衬底作为塑料衬底。此外，在本工序中，将剥离层1303中间夹着绝缘膜1302设置在衬底1301的整个表面上，但是，根据需要，可以在衬底1301的整个表面上设置剥离层之后，采用光刻法来选择性地设置剥离层1303。
通过CVD法或溅射法等，使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x>y>0)、氮氧化硅(SiNxOy)(x>y>0)等绝缘材料来形成绝缘膜1302、1304。例如，当绝缘膜1302、1304采用双层结构时，优选形成氮氧化硅膜作为第一层绝缘膜并且形成氧氮化硅膜作为第二层绝缘膜。此外，也可以形成氮化硅膜作为第一层绝缘膜并且形成氧化硅膜作为第二层绝缘膜。绝缘膜1302起到防止来自衬底1301的杂质元素混入到剥离层1303或在其上形成的元件中的阻挡层的作用，而绝缘膜1304起到防止来自衬底1301、剥离层1303的杂质元素混入到在其上形成的元件中的阻挡层的作用。这样，通过形成用作阻挡层的绝缘膜1302、1304，可以防止来自衬底1301的Na等的碱金属和碱土金属、以及来自剥离层1303的包含在剥离层中的杂质元素给在其上形成的元件造成不良影响。此外，使用石英作为衬底1301的情况下，可以省略绝缘膜1302、1304。
作为剥离层1303，可以使用金属膜、金属膜和金属氧化膜的叠层结构等。作为金属膜，可以使用由选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、铅(Pd)、锇(Os)、或者铱(Ir)中的元素或者以上述元素为主要成分的合金材料或者化合物材料构成的膜的单层或者叠层来形成。另外，可以通过使用上述材料且采用溅射法或各种CVD法诸如等离子体CVD法等形成金属膜及金属氧化膜。作为金属膜和金属氧化膜的叠层结构，在形成上述的金属膜之后，通过进行在氧气氛中或在N2O气氛中的等离子体处理、在氧气氛中或在N2O气氛中的加热处理，以在金属膜的表面上设置该金属膜的氧化物或者氧氮化物。例如，在通过溅射法或CVD法等设置钨膜作为金属膜的情况下，对钨膜进行等离子体处理来可以在钨膜的表面上形成由氧化钨而成的金属氧化膜。另外，在此情况下， 钨的氧化物被表示为WOx，其中X是2至3，存在有X是2的情况(WO2)、X是2.5的情况(W2O5)、X是2.75的情况(W4O11)以及X是3的情况(WO3)等。当形成钨的氧化物时，对于如上举出的X的值没有特别的限制，优选根据蚀刻速度等确定要形成哪一种氧化物。另外，还可以例如在形成金属膜(例如，钨)之后，在通过溅射法在该金属膜上形成绝缘膜诸如氧化硅(SiO2)等的同时，在金属膜上可以形成金属氧化物(例如，在钨上的氧化钨)。此外，除了金属氧化膜以外，还可以使用金属氮化物或金属氧氮化物。在此情况下，在氮气氛中或在氮和氧气氛中对金属膜进行等离子体处理或加热处理，即可。
通过溅射法、LPCVD法、等离子体CVD法等，形成25nm至200nm(优选为30nm至150nm)厚的非晶半导体膜1305。
接着，对非晶半导体膜1305照射激光束来进行晶化。此外，还可以通过将激光束的照射和利用RTA或退火炉的热结晶法组合的方法、以及将激光束的照射和利用促进晶化的金属元素的热结晶法组合的方法等进行非晶半导体膜1305的晶化。然后，将获得的结晶半导体膜蚀刻为所希望的形状来形成结晶半导体膜1305a至1305f，且覆盖该结晶半导体膜1305a至1305f地形成栅绝缘膜1306(参照图9B)。
通过采用CVD法、溅射法等，使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x>y>0)、氮氧化硅(SiNxOy)(x>y>0)等的绝缘材料来形成栅绝缘膜1306。例如，在栅绝缘膜1306为双层结构的情况下，优选形成氧氮化硅膜作为第一层的绝缘膜，而形成氮氧化硅膜作为第二层的绝缘膜。此外，也可以形成氧化硅膜作为第一层的绝缘膜、而形成氧化硅膜作为第二层的绝缘膜。
以下，简要地说明结晶半导体膜1305a至1305f的制造工序的一个例子。首先，通过等离子体CVD法形成50nm至60nm厚的非晶半导体膜。接着，在将包含作为促进晶化的金属元素的镍的溶液保持在非晶半导体膜上之后，对非晶半导体膜进行脱氢处理(在500℃下，一个小时)和热晶化处理(在550℃下，四个小时)，来形成结晶半导体膜。然后，照射激光束并通过使用光刻法形成结晶半导体膜1305a至1305f。此外，也可以只通过照射激光束来使非晶半导体膜晶化，而不进行使用促进晶化的金属元素的热晶化。
作为使用于晶化的激光振荡器，可以使用连续振荡激光束(CW激光束)或脉冲振荡激光束(脉冲激光束)。此处，作为激光束可以采用由如下的一种或多种激光器振荡的激光束：气体激光器诸如Ar激光器、Kr激光器、受激准分子激光器等；将在单晶的YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4、或者多晶(陶瓷)的YAG、Y2O3、YVO4、YAlO3、GdVO4中添加Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器；玻璃激光器；红宝石激光器；变石激光器；Ti：蓝宝石激光器；铜蒸气激光器；以及金蒸气激光器。通过照射这种激光束的基波以及这些基波的第二次谐波到第四次谐波的激光束，可以获得粒径大的结晶。例如，可以使用Nd：YVO4激光器(基波为1064nm)的第二次谐波(532nm)或第三次谐波(355nm)。这时，需要大约0.01MW/cm2至100MW/cm2(优选为0.1MW/cm2至10MW/cm2)的激光能量密度。而且，以大约10cm/sec至2000cm/sec的扫描速度来进行照射。此外，将在单晶的YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4、或者多晶(陶瓷)的YAG、Y2O3、YVO4、YAlO3、GdVO4中添加Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器、Ar离子激光器、或Ti：蓝宝石激光器可以使激光束进行连续振荡，并且，通过进行Q开关工作或模式同步等可以以10MHz以上的振荡频率来使激光束进行脉冲振荡。当使用10MHz以上的振荡频率来使激光束振荡时，在半导体膜被激光束熔化到凝固之间对半导体膜照射下一个脉冲。因此，与使用振荡频率低的脉冲激光的情况不同，由于固相和液相之间的界面可以在半导体膜中连续地移动，可以获得向扫描方向连续生长的晶粒。
另外，也可以通过对半导体膜1305a至1305f进行上述高密度等离子体处理来使其表面氧化或者氮化，以形成栅绝缘膜1306。例如，通过将稀有气体诸如He、Ar、Kr或Xe等与氧、氧化氮、氨、氮或者氢等的混合气体引入的等离子体处理来形成栅绝缘膜1306。当通过引入微波进行在此情况下的等离子体激发时，可以在低电子温度下生成高密度等离子体。可以通过使用由高密度等离子体产生的氧自由基(有时含有OH自由基)或氮自由基(有时含有NH自由基)，使半导体膜的表面氧化或氮化。
通过上述高密度等离子体的处理，厚度为1nm至20nm，典型地为5nm至10nm的绝缘膜形成在半导体膜上。在此情况下的反应为固相反应。因此，可以使该绝缘膜和半导体膜之间的界面态密度成为极低。因为这种高密度等离子处理直接使半导体膜(结晶硅、或者多晶硅)氧化(或者氮化)，所以可以将绝缘膜的厚度形成为在理想上不均匀性极小的状态。再者，由于在结晶硅的晶粒界面中也不会进行强烈的氧化，所以成为极理想的状态。换句话说，通过在此所示的高密度等离子体处理使半导体膜的表面固相氧化时，可以形成具有良好均匀性且低界面态密度的绝缘膜，而不会在晶粒界面中引起异常的氧化反应。
作为栅绝缘膜，可以仅仅使用通过高密度等离子体处理形成的绝缘膜，也可以通过利用等离子体或者热反应的CVD法将氧化硅、氧氮化硅或者氮化硅等的绝缘膜形成在其上而获得叠层。在任何情况下，使用高密度等离子体形成的绝缘膜包括在栅绝缘膜的一部分或全部而成的晶体管可以减少其特性上的不均匀性。
此外，在对半导体膜照射连续振荡激光束或以10MHz以上的频率振荡的激光束的同时向一个方向扫描来晶化的半导体膜1305a至1305f具有其结晶沿着该激光束的扫描方向生长的特征。通过将该扫描方向与沟道长度方向(当沟道形成区域形成时载流子流动的方向)一致地配置晶体管，并且组合上述栅绝缘膜时，可以获得特性差异小且电场效应迁移率高的薄膜晶体管(TFT)。
其次，在栅绝缘膜1306上层叠形成第一导电膜和第二导电膜。这里，第一导电膜通过CVD法或溅射法等以20nm至100nm的厚度来形成。第二导电膜以100nm至400nm的厚度来形成。采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素或者以上述元素为主要成分的合金材料或化合物材料来形成第一导电膜和第二导电膜。或者，采用以掺杂了磷等的杂质元素的多晶硅为代表的半导体材料来形成第一导电膜和第二导电膜。作为第一导电膜和第二导电膜的组合的例子，可以举出氮化钽膜和钨膜、氮化钨膜和钨膜、或者氮化钼膜和钼膜等。由于钨和氮化钽具有高耐热性，因此在形成第一导电膜和第二导电膜之后，可以进行用于热激活的加热处理。另外，在不是双层结构而是三层结构的情况下，优选采用由钼膜、铝膜和钼膜组成的叠层结构。
其次，利用光刻法形成由抗蚀剂构成的掩模，并且进行蚀刻处理以形成栅电极和栅线，从而在半导体膜1305a至1305f的上方形成栅电极1307。这里，示出采用第一导电膜1307a和第二导电膜1307b的叠层结构作为栅电极1307的例子。
接着，通过将栅电极1307用作掩模并采用离子掺杂法或离子注入法，将赋予n型的杂质元素以低浓度来添加到半导体膜1305a至1305f中。然后，通过光刻法来选择性地形成由抗蚀剂构成的掩模，并且以高浓度来添加赋予p型的杂质元素。作为显示n型的杂质元素，可以使用磷(P)、砷(As)等。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，使用磷(P)作为赋予n型的杂质元素并将磷选择性地引入到半导体膜1305a至1305f中来形成显示n型的杂质区域1308，并且使杂质区域1308包含1×1015/cm3至1×1019/cm3的浓度的磷。此外，使用硼(B)作为赋予p型的杂质元素并将硼选择性地引入到半导体膜1305c、1305e中来形成显示p型的杂质区域1309，并且使杂质区域1309包含1×1019/cm3至1×1020/cm3的浓度的硼(参照图9C)。
接着，覆盖栅绝缘膜1306和栅极1307地形成绝缘膜。通过等离子体CVD法或溅射法等采用含有无机材料诸如硅、硅的氧化物或硅的氮化物的膜、或者含有有机材料诸如有机树脂等的膜的单层或叠层来形成绝缘膜。其次，采用以垂直方向为主体的各向异性蚀刻对绝缘膜进行选择性的蚀刻来形成与栅极1307的侧面接触的绝缘膜1310(也称为侧壁)。绝缘膜1310被用作当形成低浓度杂质区域(LDD(轻掺杂漏)区域)时的掺杂用的掩模。
接着，使用通过光刻法形成的由抗蚀剂构成的掩模和用作掩模的栅极1307以及绝缘膜1310，将赋予n型的杂质元素以高浓度来添加到半导体膜1305a、1305b、1305d、1305f中，从而形成显示n型的杂质区域1311。这里，使用磷(P)作为赋予n型的杂质元素并选择性地引入到半导体膜1305a、1305b、1305d、1305f中来形成显示比杂质区域1308高的n型浓度的杂质区域1311，并且使杂质区域1311包含1×1019/cm3至1×1020/cm3的浓度的磷。
通过上述工序，形成了n沟道型薄膜晶体管1300a、1300b、1300d、1300f、p沟道型薄膜晶体管1300c、1300e(参照图9D)。
在n沟道型薄膜晶体管1300a中，在重叠于栅电极1307的半导体膜1305a的区域中形成有沟道形成区域，在不重叠于栅电极1307及绝缘膜1310的区域中形成有形成源区域或漏区域的杂质区域1311，并且在重叠于绝缘膜1310并位于沟道形成区域和杂质区域1311之间的区域中形成有低浓度杂质区域(LDD区域)。此外，在n沟道型薄膜晶体管1300b、1300d、1300f中同样地形成有沟道形成区域、低浓度杂质区域以及杂质区域1311。
在p沟道型薄膜晶体管1300c中，在重叠于栅电极1307的半导体膜1305c的区域中形成有沟道形成区域，而在不重叠于栅电极1307的区域中，形成有形成源区域或漏区域的杂质区域1309。此外，在p沟道型薄膜晶体管1300e中，也同样地形成有沟道形成区域以及杂质区域1309。此外，虽然这里在p沟道型薄膜晶体管1300c、1300e中不设置LDD区域，但是可以将LDD区域设置在p沟道型薄膜晶体管中，也可以不将LDD区域设置在n沟道型薄膜晶体管中。
接着，覆盖半导体膜1305a至1305f、栅电极1307等地形成单层或叠层的绝缘膜，并且在该绝缘膜上形成与构成薄膜晶体管1300a至1300f的源区域或漏区域的杂质区域1309、1311电连接的导电膜1313(参照图10A)。通过CVD法、溅射法、SOG法、液滴喷射法或丝网印刷法等，使用无机材料如硅的氧化物及硅的氮化物等、有机材料如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸、及环氧等、以及硅氧烷材料等，形成单层或叠层的绝缘膜。这里，以双层来设置该绝缘膜，使用氮氧化硅膜作为第一层的绝缘膜1312a，而使用氧氮化硅膜作为第二层的绝缘膜1312b。此外，导电膜1313能够形成薄膜晶体管1300a至1300f的源电极或漏电极。
此外，在形成绝缘膜1312a、1312b之前或者在形成绝缘膜1312a、1312b之中的一个或多个薄膜之后，优选进行以半导体膜的结晶性的恢复、添加到半导体膜中的杂质元素的激活、以及半导体膜的氢化为目的的加热处理。优选适用热退火法、激光退火法或RTA法等来进行加热处理。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)中的元素、以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形成导电膜1313。以铝作为主要成分的合金材料相当于，例如以铝作为主要成分且还含有镍的材料，或者以铝作为主要成分且还含有镍及碳和硅中的一方或双方的合金材料。作为导电膜1313，优选使用例如由阻挡膜、铝硅(Al-Si)膜和阻挡膜组成的叠层结构，或者由阻挡膜、铝硅(Al-Si)膜、氮化钛膜和阻挡膜组成的叠层结构。另外，阻挡膜相当于由钛、钛的氮化物、钼或者钼的氮化物组成的薄膜。因为铝和铝硅具有低电阻且其价格低，所以作为用于形成导电膜1313的材料最合适。此外，通过设置上层和下层的阻挡层，可以防止铝或铝硅的小丘的产生。此外，当形成由高还原性的元素的钛构成的阻挡膜时，即使在结晶半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原，并获得与结晶半导体膜的良好接触。
接着，覆盖导电膜1313地形成绝缘膜1314，并且在该绝缘膜1314上形成与构成薄膜晶体管1300a、1300f的源电极或漏电极的导电膜1313分别电连接的导电膜1315a和1315b。此外，形成与构成薄膜晶体管1300b的源电极或漏电极的导电膜1313电连接的导电膜1316。另外，可以使用相同的材料来同时形成导电膜1315a、1315b以及1316。可以使用在形成上述导电膜1313时所示的任何材料来形成导电膜1315a、1315b以及1316。
接着，与导电膜1316电连接地形成用作天线的导电膜1317(参照图10B)。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设置绝缘膜1314：具有氧或氮的绝缘膜如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy)(x>y>0)膜、氮氧化硅(SiNxOy)(x>y>0)膜等；DLC(类金刚石碳)等包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。此外，硅氧烷材料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧(O)的键而构成。作为取代基，使用至少包含氢的有机基(例如烷基、芳烃)。作为取代基，也可以使用氟基。另外，作为取代基，还可以使用至少包含氢的有机基和氟基。
通过CVD法、溅射法、印刷法诸如丝网印刷或凹版印刷等、液滴喷射法、分配器法、电镀法等并使用导电材料来形成导电膜1317。导电材料由选自铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)或钼(Mo)中的元素、以上述元素为主要成分的合金材料或者化合物材料的单层结构或叠层结构来形成。
例如，在通过丝网印刷法形成用作天线的导电膜1317的情况下，可以通过选择性地印刷导电膏来设置该导电膜，该导电膏将粒径为几nm至几十μm的导电物粒子溶解或分散于有机树脂中。作为导电物粒子，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)等中的一种或多种的金属粒子、卤化银的微粒或者具有分散性的纳米粒子。此外，作为包含在导电膏中的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分散剂、及涂敷剂的有机树脂的一种或多种。典型地，可以举出环氧树脂、硅酮树脂等的有机树脂。此外，当形成导电膜时，优选在挤出导电膏之后进行焙烧。例如，在使用以银为主要成分的微粒(例如粒径为1nm以上至100nm以下)作为导电膏材料的情况下，可以通过在150℃至300℃的温度下焙烧导电膏材料且使导电膏材料硬化而获得导电膜。另外，也可以使用以焊料或无铅焊料为主要成分的微粒，在此情况下，优选使用粒径为20μm以下的微粒。焊料或无铅焊料具有成本低的优点。
此外，导电膜1315a、1315b能够起到在后面的工序中与本发明的半导体器件所包括的电池电连接的布线的作用。另外，在形成用作天线的导电膜1317时，与导电膜1315a、1315b电连接地另外形成导电膜，并且利用该导电膜作为连接到电池的布线。
接着，在覆盖导电膜1317地形成绝缘膜1318之后，将包括薄膜晶体管1300a至1300f、导电膜1317等的层(下面，记为“元件形成层1319”)从衬底1301剥离。这里，可以通过在照射激光束(例如UV光)以在避开薄膜晶体管1300a至1300f的区域中形成开口部之后(图10C)，利用物理力量将元件形成层1319从衬底1301剥离。此外，也可以在将元件形成层1319从衬底1301剥离之前，将蚀刻剂引入到形成了的开口部中来选择性地除去剥离层1303。作为蚀刻剂，使用含氟化卤素或卤间化合物的气体或液体。例如，使用三氟化氯(ClF3)作为含氟化卤素的气体。于是，元件形成层1319处于从衬底1301被剥离的状态。另外，剥离层1303可以被部分地留下，而不被完全除去。通过留下剥离层1303的一部分，可以减少蚀刻剂的消耗且缩短为除去剥离层花费的处理时间。另外，在除去剥离层1303之后也可以在衬底1301上保持着元件形成层1319。此外，可以通过再次利用元件形成层1319被除去了的衬底1301，以缩减成本。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设置绝缘膜1318：具有氧或氮的绝缘膜如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy)(x>y)膜、氮氧化硅(SiNxOy)(x>y)膜等；DLC(类金刚石碳)等包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。
在本实施方式中，在通过激光束的照射来将开口部形成在元件形成层1319中之后，将第一薄板材料1320贴合到该元件形成层1319的一方表面(绝缘膜1318露出了的表面)上。然后，将元件形成层1319从衬底1301剥离(参照图11A)。
接着，在将第二薄板材料1321设置到元件形成层1319的另一方表面(因剥离而露出了的表面)上之后，通过进行加热处理、加压处理的一方或双方来贴合第二薄板材料1321(参照图11B)。可以使用热熔薄膜等作为第一薄板材料1320、第二薄板材料1321。
此外，作为第一薄板材料1320、第二薄板材料1321，也可以使用施加了用于防止产生静电等的抗静电处理的薄膜(以下记为抗静电薄膜)。作为抗静电薄膜，可以举出将抗静电材料分散在树脂中了的薄膜、以及贴有抗静电材料的薄膜等。设置有抗静电材料的薄膜既可以是一个面设置有抗静电材料的薄膜，又可以是两个面都设置有抗静电材料的薄膜。再者，作为在其一个面上设置有抗静电材料的薄膜，既可以使设置有抗静电材料的面成为薄膜的内侧地将该薄膜与层贴在一起，又可以使设置有抗静电材料的面成为薄膜的外侧地将该薄膜与层贴在一起。此外，抗静电材料设置在薄膜的整个面或部分面上，即可。作为这里的抗静电材料，可以使用金属、铟和锡的氧化物(ITO)、以及界面活性剂诸如两性界面活性剂、阳离子界面活性剂、非离子型界面活性剂等。另外，作为抗静电材料，还可以使用包含在其侧链上具有羧基和季铵碱的交联共聚物高分子的树脂材料等。可以通过将这些材料贴附到薄膜上、混合在薄膜中、以及涂敷在薄膜上而获得抗静电薄膜。通过使用抗静电薄膜来封止，当将半导体器件作为产品来使用时，可以抑制外部静电等给半导体元件带来的负面影响。
此外，本实施方式可以与本说明书中的其他实施方式的技术因素自由组合来进行。就是说，除了使用薄膜晶体管形成在本实施方式中所说明的晶体管而获得具有柔性的半导体器件的优点之外，还具有如下优点：当在发送电路和接收电路中使用互不相同的时钟来在发送电路和接收电路之间发送/接收信号时，即使输出输入到接收电路中的数据的发送电路和收到数据的接收电路的时钟不同，也不使时钟的占空比变得多，可以信号的设置时间、保持时间具有从容地设计电路。
实施方式4
在本实施方式中，将说明与上述实施方式不同的半导体器件的制造方法。本发明的晶体管可以由上述实施方式所说明的绝缘衬底上的薄膜晶体管而构成，还可以由使用单晶衬底的MOS晶体管而构成。
在本实施方式中，将示出构成反相器等的p沟道型TFT(也记为“Pch-TFT”)以及n沟道型TFT(也记为“Nch-TFT”)作为构成半导体器件的电路的典型。下面，将参照图12A至图14所示的剖视图来说明半导体器件的制造方法。
首先，在半导体衬底2300上形成分离元件的区域2304、2306(下面，也记为区域2304、2306)(参照图12A)。设置在半导体衬底2300的区域2304、2306分别被绝缘膜2302(也称为场氧化膜)分开。此外，这里示出一种例子，其中使用具有n型的导电型的单晶Si衬底作为半导体衬底2300，并且将p阱2307设置在半导体衬底2300的区域2306中。
此外，衬底2300只要是半导体衬底，就没有特别的限制。例如，可以使用如下衬底：具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs衬底、InP衬底、GaN衬底、SiC衬底、红宝石衬底、ZnSe衬底等)；通过采用贴合法或SIMOX(注入氧隔离)法来形成的SOI(绝缘膜上硅片)衬底等。
对元件分离区域2304、2306可以适当地采用选择氧化法(LOCOS(硅局部氧化)法)或深沟分离法等。
此外，可以通过将具有p型的导电型的杂质元素选择性地引入到半导体衬底2300中来将p阱形成在半导体衬底2300的区域2306中。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。
此外，由于在本实施方式中使用具有n型的导电型的半导体衬底作为半导体衬底2300，因此对区域2304中不进行杂质元素的引入。但是也可以通过引入显示n型的杂质元素来将n阱形成在区域2304中。可以使用磷(P)或砷(As)等作为显示n型杂质元素。另外，在使用具有p型的导电型的半导体衬底的情况下，可以采用如下结构，即将显示n型的杂质元素引入到区域2304中来形成n阱，并且对区域2306不进行杂质元素的引入。
接着，覆盖区域2304、2306地分别形成绝缘膜2332、2334(参照图12B)。
例如，通过进行热处理来使设置在半导体衬底2300上的区域2304、2306的表面氧化，可以使用氧化硅膜形成绝缘膜2332、2334。此外，在采用热氧化法形成氧化硅膜之后，也可以通过进行氮化处理来使氧化硅膜的表面氮化，采用氧化硅膜和包括氧和氮的膜(氧氮化硅膜)的叠层结构来形成绝缘膜2332、2334。
另外，如上所述那样，也可以采用等离子体处理来形成绝缘膜2332、2334。例如，可以通过对设置在半导体衬底2300上的区域2304、2306的表面进行采用等离子体处理的氧化处理或氮化处理，形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作为绝缘膜2332、2334。此外，也可以在通过高密度等离子体处理对区域2304、2306的表面进行氧化处理之后，通过再次的高密度等离子体处理进行氮化处理。在这种情况下，绝缘膜2332、2334是层叠有氧化硅膜、氧氮化硅膜的膜，其中接触区域2304、2306的表面地形成氧化硅膜，在该氧化硅膜上形成氧氮化硅膜。此外，可以在通过热氧化法将氧化硅膜形成在区域2304、2306的表面上之后，通过高密度等离子体处理进行氧化处理或氮化处理。
此外，形成在半导体衬底2300的区域2304、2306中的绝缘膜2332、2334在后面完成的晶体管中起到栅绝缘膜的作用。
接下来，覆盖形成在区域2304、2306的上方的绝缘膜2332、2334地形成导电膜(参照图12C)。这里，示出按顺序层叠形成导电膜2336和2338作为导电膜的例子。当然，导电膜可以采用单层或三层以上的叠层结构来形成。
采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素或者以上述元素为主要成分的合金材料或化合物材料来形成导电膜2336、2338。此外，可以使用使上述元素氮化的金属氮化膜来形成。另外，可以使用以掺杂了磷等的杂质元素的多晶硅为代表的半导体材料来形成。
这里，使用氮化钽形成导电膜2336且在其上使用钨形成导电膜2338来设置叠层结构的导电膜。另外，可以使用选自氮化钨、氮化钼或氮化钛的单层或叠层膜作为导电膜2336，而可以使用选自钽、钼、钛的单层或叠层膜作为导电膜2338。
接着，通过对层叠而设置了的导电膜2336、2338选择性地进行蚀刻来除去，将导电膜2336、2338留在区域2304、2306上方的一部分，并且分别形成栅电极2340、2342(参照图13A)。
接着，选择性地形成抗蚀剂掩模2348以覆盖区域2304，并且通过使用该抗蚀剂掩模2348、栅电极2342作为掩模来将杂质元素引入到区域2306中，形成杂质区域(参照图13B)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使用硼(B)、铝(Al)、镓(Ga)等作为显示p型的杂质元素。这里使用磷(P)作为杂质元素。
在图13B中，通过引入杂质元素，在区域2306中形成构成源区域或漏区域的杂质区域2352和沟道形成区域2350。
接着，选择性地形成抗蚀剂掩模2366以覆盖区域2306，并且通过使用该抗蚀剂掩模2366、栅电极2340作为掩模来将杂质元素引入到区域2304中，形成杂质区域(参照图13C)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使用硼(B)、铝(Al)、镓(Ga)等作为显示p型的杂质元素。这里，引入具有与在图13B中引入到区域2306中的杂质元素不同的导电型的杂质元素(例如，硼(B))。其结果，在区域2304中形成构成源区域或漏区域的杂质区域2370和沟道形成区域2368。
接着，覆盖绝缘膜2332、2334、栅电极2340、2342地形成第二绝缘膜2372，并且在该第二绝缘膜2372上形成与形成在区域2304、2306中的杂质区域2352、2370电连接的布线2374(参照图14)。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设置第二绝缘膜2372：具有氧或氮的绝缘膜如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy)(x>y)膜、氮氧化硅(SiNxOy)(x>y)膜等；DLC(类金刚石碳)等的包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。另外，硅氧烷材料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧(O)的键而构成。作为取代基，使用至少包含氢的有机基(例如烷基、芳烃)。作为取代基，也可以使用氟基。此外，作为取代基，也可以使用至少包含氢的有机基和氟基。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)的元素、或者以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形成布线2374。以铝作为主要成分的合金材料相当于，例如以铝作为主要成分且还含有镍的材料，或者以铝作为主要成分且还含有镍和碳及硅的一方或双方的合金材料。作为布线2374，例如优选使用由阻挡膜、铝硅(Al-Si)膜和阻挡膜组成的叠层结构，或者由阻挡膜、铝硅(Al-Si)膜、氮化钛膜和阻挡膜组成的叠层结构。此外，阻挡膜相当于由钛、钛的氮化物、钼或者钼的氮化物组成的薄膜。因为铝和铝硅具有低电阻且其价格低，所以作为用于形成布线2374的材料最合适。此外，通过设置上层和下层的阻挡层，可以防止铝或铝硅的小丘的产生。另外，当形成由高还原性的元素的钛构成的阻挡膜时，即使在结晶半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原，并获得与结晶半导体膜的良好接触。
此外，这里附记构成本发明的半导体器件的晶体管的结构不局限于附图所示的结构。例如，会采用反交错结构、鳍式FET结构等的晶体管结构。因为可以通过采用鳍式FET结构来抑制晶体管尺寸的微细化所引起的短沟道效应，所以很优选。
此外，本实施方式可以与本说明书中的其他实施方式的技术因素自由组合来进行。就是说，除了使用单晶衬底形成在本实施方式中所说明的晶体管而获得由不均匀性少的晶体管构成的半导体器件的优点之外，还具有如下优点：当在发送电路和接收电路中使用互不相同的时钟来在发送电路和接收电路之间发送/接收信号时，即使输出输入到接收电路中的数据的发送电路和收到数据的接收电路的时钟不同，也不使时钟的占空比变得多，从而可以信号的设定时间、保持时间具有从容地设计电路。
实施方式5
在本实施方式中，将说明与上述实施方式不同的半导体器件的制造方法。本发明的晶体管也可以由采用与上述实施方式所说明的使用单晶衬底的MOS晶体管不同的制造方法来提供的MOS晶体管而构成。
在本实施方式中，示出构成反相器等的p沟道型TFT(也记为“Pch-TFT”)以及n沟道型TFT(也记为“Nch-TFT”)作为构成半导体器件的电路的典型。下面，将参照图15A至图18B所图示的剖视图来说明半导体器件的制造方法。
首先，在衬底2600上形成绝缘膜。这里，使用具有n型的导电型的单晶Si作为衬底2600，并且在该衬底2600上形成绝缘膜2602和绝缘膜2604(参照图15A)。例如，通过对衬底2600进行热处理来形成氧化硅(SiOx)膜作为绝缘膜2602，并且在该绝缘膜2602上采用CVD法来形成氮化硅(SiNx)膜。
此外，衬底2600只要是半导体衬底，就没有特别的限制。例如，可以使用如下衬底：具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs衬底、InP衬底、GaN衬底、SiC衬底、红宝石衬底、ZnSe衬底等)；或者通过采用贴合法或SIMOX(注入氧隔离)法来形成的SOI(绝缘膜上硅片)衬底等。
此外，可以在形成绝缘膜2602之后采用高密度等离子体处理来使该绝缘膜2602氮化，以提供绝缘膜2604。另外，设置在衬底2600上的绝缘膜可以采用单层或三层以上的叠层结构。
接着，在绝缘膜2604上选择性地形成抗蚀剂掩模2606的图案，然后通过使用该抗蚀剂掩模2606作为掩模来选择性地进行蚀刻，在衬底2600中选择性地形成凹部2608(参照图15B)。可以通过利用等离子体的干蚀刻对衬底2600、绝缘膜2602、2604进行蚀刻。
接着，在除去抗蚀剂掩模2606的图案之后，填充在衬底2600中形成了的凹部2608地形成绝缘膜2610(参照图15C)。
采用CVD法或溅设法等并使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x>y>0)、氮氧化硅(SiNxOy)(x>y>0)等的绝缘材料来形成绝缘膜2610。这里，通过常压CVD法或减压CVD法，使用TEOS(正硅酸乙酯)气体来形成氧化硅膜作为绝缘膜2610。
接着，通过磨削处理、抛光处理或CMP(化学机械抛光)处理，使衬底2600的表面露出。这里，通过使衬底2600的表面露出，形成在衬底2600的凹部2608中的绝缘膜2611之间提供区域2612、2613。此外，绝缘膜2611是通过形成在衬底2600的表面上的绝缘膜2610采用磨削处理、抛光处理或CMP处理除去而获得的绝缘膜。接下来，通过选择性地引入具有p型的导电型的杂质元素，在衬底2600的区域2613中形成p阱2615(参照图16A)。
可以使用硼(B)、铝(A1)、镓(Ga)等作为显示p型的杂质元素。这里，作为杂质元素，将硼(B)引入到区域2613中。
此外，在本实施方式中，由于使用具有n型的导电型的半导体衬底作为衬底2600，所以对区域2612不进行杂质元素的引入。但是，可以通过引入显示n型的杂质元素来将n阱形成在区域2612中。作为显示n型的杂质元素，可以使用磷(P)、砷(As)等。
另一方面，在使用具有p型的导电型的半导体衬底的情况下，也可以采用如下结构：对区域2612引入显示n型的杂质元素来形成n阱，而不将杂质元素引入到区域2613中。
接着，在衬底2600的区域2612、2613的表面上分别形成绝缘膜2632、2334(参照图16B)。
例如通过进行热处理来使设置在衬底2600中的区域2612、2613的表面氧化，可以使用氧化硅膜形成绝缘膜2632、2634。此外，在采用热氧化法形成氧化硅膜之后，也可以通过采用氮化处理使氧化硅膜的表面氮化，以氧化硅膜和具有氧及氮的膜(氧氮化硅膜)的叠层来形成绝缘膜2632、2634。
另外，如上述那样，可以采用等离子体处理形成绝缘膜2632、2634。例如，可以通过采用高密度等离子体处理对使设置在衬底2600中的区域2612、2613的表面进行氧化处理或氮化处理，使用氧化硅(SiOx)膜或氮化硅(SiNx)膜来形成绝缘膜2632、2634。此外，在采用高密度等离子体处理对区域2612、2613的表面进行氧化处理之后，也可以通过再次的高密度等离子体处理来进行氮化处理。这里情况下，接触区域2612、2613的表面地形成氧化硅膜，并且该氧化硅膜上形成氧氮化硅膜，从而绝缘膜2632、2634成为层叠了氧化硅膜和氧氮化硅膜的膜。此外，在通过热氧化法在区域2612、2613的表面上形成氧化硅膜之后，也可以通过高密度等离子体处理进行氧化处理或氮化处理。
此外，形成在衬底2600的区域2612、2613中的绝缘膜2632、2634起到后面完成的晶体管中的栅绝缘膜的作用。
接着，覆盖形成在设置在衬底2600的区域2612、2613中的上方的绝缘膜2632、2634地形成导电膜(参照图16C)。这里，示出按顺序层叠形成导电膜2636和导电膜2638作为导电膜的例子。当然，也可以采用单层或三层以上的叠层结构来形成导电膜。
可以采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素、或者以上述元素为主要成分的合金材料或化合物材料来形成导电膜2636、2638。此外，也可以采用使上述元素氮化了的金属氮化膜来形成。另外，还可以采用以掺杂了磷等的杂质元素的多晶硅为典型的半导体材料来形成。
这里，使用氮化钽形成导电膜2636且其上使用钨形成导电膜2638来提供叠层结构的导电层。另外，可以使用选自氮化钽膜、氮化钨膜、氮化钼膜或氮化钛膜的单层或叠层膜作为导电膜2636，而可以使用选自钨膜、钽膜、钼膜、钛膜的单层或叠层膜作为导电膜2638。
接着，通过对层叠而提供了的导电膜2636、2638选择性地进行蚀刻来除去，将导电膜2636、2638留在衬底2600的区域2612、2613上方的一部分，并且形成分别起到栅电极的作用的导电膜2640、2642(参照图17A)。此外，这里使在衬底2600上的不重叠于导电膜2640、2642的区域2612、2613的表面露出。
具体而言，在衬底2600的区域2612中，选择性地除去形成在导电膜2640下方的绝缘膜2632的不重叠于该导电膜2640的部分，以形成为导电膜2640和绝缘膜2632的端部大致一致。此外，在衬底2600的区域2613中，选择性地除去形成在导电膜2642下方的绝缘膜2634的不重叠于该导电膜2642的部分，以形成为导电膜2642和绝缘膜2634的端部大致一致。
在此情况下，既可以在形成导电膜2640、2642的同时除去不重叠的部分的绝缘膜等，又可以在形成导电膜2640、2642之后将留下了的抗蚀剂掩模或该导电膜2640、2642用作掩模来除去不重叠的部分的绝缘膜等。
接着，将杂质元素选择性地引入到衬底2600的区域2612、2613中，并且形成杂质区域2648、2650(参照图17B)。这里，将导电膜2642用作掩模对区域2613中选择性地引入赋予n型的低浓度的杂质元素，而将导电膜2640用作掩模对区域2612中选择性地引入赋予p型的低浓度的杂质元素。作为赋予n型的杂质元素，可以使用磷(P)、砷(As)等。作为赋予p型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。
接着，形成与导电膜2640、2642的侧面接触的侧壁2654。具体而言，通过等离子体CVD法或溅射法等，使用包含无机材料如硅、硅的氧化物、或硅的氮化物，或者包含有机材料如有机树脂等的单层或叠层来形成侧壁2654。而且，通过以垂直方向为主体的各向异性蚀刻来对该绝缘膜选择性地进行蚀刻，从而可以与导电膜2640、2642的侧面接触地形成该绝缘膜。另外，使用侧壁2654作为在形成LDD(轻掺杂漏极)区域时的掺杂用掩模。此外，这里侧壁2654形成为与形成在导电膜2640、2642的下方的绝缘膜的侧面也接触。
接着，通过使用该侧壁2654、导电膜2640、2642作为掩模来将杂质元素引入到衬底2600的区域2612、2613中，形成用作源区域或漏区域的杂质区域(参照图17C)。这里，使用侧壁2654和导电膜2642作为掩模来将赋予高浓度的n型的杂质元素引入到衬底2600的区域2613中，而使用侧壁2654和导电膜2640作为掩模来将赋予高浓度的p型的杂质元素引入到区域2612中。
其结果，在衬底2600的区域2612中，形成构成源区域或漏区域的杂质区域2658、构成LDD区域的低浓度杂质区域2660、以及沟道形成区域2656。此外，在衬底2600的区域2613中，形成构成源区域或漏区域的杂质区域2664、构成LDD区域的低浓度杂质区域2666、以及沟道形成区域2662。
此外，在本实施方式中，在使不重叠于导电膜2640、2642的衬底2600的区域2612、2613露出了的状态下进行杂质元素的引入。因此，可以分别形成在衬底2600的区域2612、2613中的沟道形成区域2656、2662与导电膜2640、2642以自对准的方式形成。
接着，覆盖设置在衬底2600的区域2612、2613上的绝缘膜及导电膜等地形成第二绝缘膜2677，并且该第二绝缘膜2677中形成开口部2678(参照图18A)。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来提供第二绝缘膜2677：具有氧或氮的绝缘膜如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy)(x>y)膜、氮氧化硅(SiNxOy)(x>y)膜等；DLC(类金刚石碳)等的包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。另外，硅氧烷材料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧(O)的键而构成。作为取代基，使用至少包含氢的有机基(例如烷基、芳烃)。作为取代基，也可以使用氟基。此外，作为取代基，也可以使用至少包含氢的有机基和氟基。
接着，使用CVD法来在开口部2678中形成导电膜2680，并且在第二绝缘膜2677上选择性地形成与导电膜2680电连接的导电膜2682a至2682d(参照图18B)。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)中的元素、以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形成导电膜2680、2682a至2682d。以铝作为主要成分的合金材料相当于，例如以铝作为主要成分且还含有镍的材料，或者以铝作为主要成分且还含有镍及碳和硅的一方或双方的合金材料。作为导电膜2680、2682a至2682d，优选使用例如由阻挡膜、铝硅(Al-Si)膜和阻挡膜组成的叠层结构，或者由阻挡膜、铝硅(Al-Si)膜、氮化钛膜和阻挡膜组成的叠层结构。另外，阻挡膜相当于由钛、钛的氧化物、钼或者钼的氧化物组成的薄膜。因为铝和铝硅具有低电阻且其价格低，所以作为用于形成导电膜2680、2682a至2682d的材料最合适。此外，当设置上层和下层的阻挡层时，可以防止铝或铝硅的小丘的产生。此外，当形成由高还原性的元素的钛构成的阻挡膜时，即使在结晶半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原，并获得与结晶半导体膜的良好接触。这里，导电膜2680、2682a至2682d可以通过采用CVD法使钨(W)选择性地生长来形成。
可以通过上述工序而获得一种半导体器件，该半导体器件具备形成在衬底2600的区域2612中的p型晶体管和形成在区域2613中的n型晶体管。
此外，这里附记构成本发明的半导体器件的晶体管结构不局限于附图所示的结构。例如，会采用反交错结构、鳍式FET结构等的晶体管结构。因为可以通过采用鳍式FET结构来抑制晶体管尺寸的微细化所引起的短沟道效应，所以很优选。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。就是说，除了使用单晶衬底形成在本实施方式中所说明的晶体管而获得由不均匀性少的晶体管构成的半导体器件的优点之外，还具有如下优点：当在发送电路和接收电路中使用互不相同的时钟来在发送电路接收电路之间彼此发送/接收信号时，即使输出输入到接收电路中的数据的发送电路和收到数据的接收电路的时钟不同，也不使时钟的占空比变得多，从而可以信号的设置时间、保持时间具有从容地设计电路。
实施方式6
将参照图6A至6F说明上述实施方式所说明的用作RFID标签的半导体器件3000的使用方法。
半导体器件可以广泛应用，例如可以提供到物品如钞票、硬币、证券、无记名债券、证书(驾驶证、居民卡等，参照图6A)、包装物品的容器(包装纸、瓶子等，参照图6C)、记录媒体(DVD软件、录像带等，参照图6B)、车辆(自行车等，参照图6D)、个人物品(包、眼镜等)、食物、植物、动物、人体、衣服、生活器具、电子器具、以及包裹运输标签(参照图6E和6F)等中。所述电子器具是指液晶显示器、EL显示器、电视装置(也简单记为TV、TV机或者TV接收器)或便携式电话机等。
本发明的半导体器件3000具有本发明的存储元件，可以安装在印刷衬底上、附着到表面上、或者嵌入等的方式固定到物品上。例如，半导体器件嵌入在书本的纸张里，或者嵌入在包装的有机树脂里以在每个物体中固定。就根据本发明的半导体器件3000而言，因为实现了尺寸小、厚度薄以及重量轻，所以即使在固定到上述物品中以后也不会破坏所述物品本身的设计性。另外，通过在钞票、硬币、证券、无记名债券和证书等中提供本发明的半导体器件3000，可以提供认证功能，而且通过利用所述认证功能可以防止对其的伪造。另外，可以通过在包装物品的容器、记录媒体、个人物品、食物、衣服、生活器具和电子器具等中提供本发明的半导体器件3000，提高检测系统的系统运行效率。
此外，本实施方式可以与本说明书中的其他实施方式的技术因素自由组合来进行。就是说，通过将本发明使用于本实施方式中所说明的用作RFID标签的半导体器件中的时钟生成电路，当在发送电路和接收电路中使用互不相同的时钟来在发送电路和接收电路之间彼此发送/接收信号时，即使输出输入到接收电路中的数据的发送电路和收到数据的接收电路的时钟不同，也不使时钟的占空比变得多，从而可以信号的设置时间、保持时间具有从容地设计电路。
本说明书根据2006年8月31日在日本专利局受理的日本专利申请号2006-236846而制作，所述申请内容包括在本说明书中。
Claims (12)
1.一种时钟生成电路，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述基准时钟计数电路是如下电路：在所述边缘检测电路从检测出通过天线从读写器输入到所述边缘检测电路中的信号的边缘到检测出下一个边缘的期间内，将对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
2.一种时钟生成电路，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述边缘检测电路是如下电路：检测出从外部输入的信号的边缘，
其中所述基准时钟计数电路是如下电路：在所述边缘检测电路从检测出所述边缘到检测出下一个边缘的期间内，将对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
3.一种时钟生成电路，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述边缘检测电路包括第一锁存电路、向其输入从所述第一锁存电路输出的信号的第二锁存电路、向其输入从所述第一锁存电路输出的信号的反相器电路、以及向其输入从所述第二锁存电路输出的信号及从所述反相器电路输出的信号的AND电路，
其中所述AND电路是如下电路：在从所述第二锁存电路输出的信号和从所述反相器电路输出的信号不同的情况下，输出复位信号，
其中所述基准时钟计数电路是如下电路：使用所述复位信号来复位对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值，且将所述计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
4.根据权利要求1所述的时钟生成电路，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
5.根据权利要求2所述的时钟生成电路，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
6.根据权利要求3所述的时钟生成电路，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
7.一种通过无线通信与读写器进行信号的发送/接收且具备天线的半导体器件，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述基准时钟计数电路是如下电路：在所述边缘检测电路从检测出从所述读写器通过所述天线输入的信号的边缘到检测出下一个边缘的期间内，将对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
8.一种通过无线通信与读写器进行信号的发送/接收且具备天线的半导体器件，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述边缘检测电路是如下电路：检测出从所述读写器通过所述天线输入的信号的边缘，
其中所述基准时钟计数电路是如下电路：在所述边缘检测电路从检测出所述边缘到检测出下一个边缘的期间内，将对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
9.一种通过无线通信与读写器进行信号的发送/接收且具备天线的半导体器件，包括：
边缘检测电路；
基准时钟生成电路；
基准时钟计数电路；以及
分频电路，
其中所述边缘检测电路包括：第一锁存电路、向其输入从所述第一锁存电路输出的信号的第二锁存电路、向其输入从所述第一锁存电路输出的信号的反相器电路、以及向其输入从所述第二锁存电路输出的信号及从所述反相器电路输出的信号的AND电路，
其中所述AND电路是如下电路：在从所述第二锁存电路输出的信号和从所述反相器电路输出的信号不同的情况下，输出复位信号，
其中所述基准时钟计数电路是如下电路：使用所述复位信号来复位对从所述基准时钟生成电路输出的基准时钟信号的波数进行计数而获得的计数值，且将计数值输出到所述分频电路中，
并且其中所述分频电路是如下电路：根据所述计数值进行所述基准时钟信号的分频。
10.根据权利要求7所述的半导体器件，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
11.根据权利要求8所述的半导体器件，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
12.根据权利要求9所述的半导体器件，其特征在于，所述基准时钟生成电路是环形振荡器和水晶振荡器之一。
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