JP6229021B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置および該半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む表示
装置、半導体回路および電子機器は全て半導体装置に含まれる。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導
体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物を用いてトラン
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている（特許文献１および特許文献２参照）。
酸化物半導体において、酸化物半導体に含まれる水素がキャリアの供給源となることが指
摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じる
ことが求められる。また、酸化物半導体のみならず、酸化物半導体を用いたトランジスタ
において、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の
変動を低減している（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
さらに、酸化物半導体において、キャリアの供給源は、酸化物半導体に含まれる水素のほ
かに酸化物半導体中の酸素欠損が挙げられる。該酸素欠損の一部はドナーとなり、該酸化
物半導体中にキャリアである電子を生成する。従って、酸化物半導体を用いた半導体装置
において、チャネル形成領域を含む酸化物半導体中の酸素欠損は、該酸化物半導体中に電
子を生成させるため該半導体装置のしきい値電圧をマイナス方向に変動させる要因といえ
る。
また、酸化物半導体を用いた半導体装置を作製するに際し、酸化物半導体の側面を所望の
形状に加工すると、該酸化物半導体の側面が活性な状態で反応室内の減圧雰囲気または還
元性雰囲気に曝される。そのため、酸化物半導体の側面から反応室へと酸素が引き抜かれ
、酸素欠損を生じることになる。該酸素欠損の一部は、ドナーとして酸素欠損の存在する
領域を低抵抗化させ、ソース電極およびドレイン電極間にリーク電流を生じさせる要因と
いえる。
そこで、本発明の一態様は、電気特性の変動が生じにくく、且つ電気特性の良好な半導体
装置を提供することを課題とする。
上記課題を解決する手段は、チャネル形成領域を含む酸化物半導体の酸素欠損が低減する
作製工程で半導体装置を作製することである。
本発明の一態様は、基板上に第１の絶縁膜を形成し、該第１の絶縁膜上に第１の酸化物半
導体膜を形成し、該第１の酸化物半導体膜を形成した後、加熱処理を行って第２の酸化物
半導体膜を形成し、該第２の酸化物半導体膜を選択的にエッチングして、第３の酸化物半
導体膜を形成し、該第１の絶縁膜および該第３の酸化物半導体膜上に第２の絶縁膜を形成
し、該第３の酸化物半導体膜の表面が露出するように該第２の絶縁膜の表面を研磨して、
少なくとも該第３の酸化物半導体膜の側面に接する第３の絶縁膜を形成し、該第３の絶縁
膜および第３の酸化物半導体膜上に導電膜を形成し、該導電膜を選択的にエッチングして
、ソース電極およびドレイン電極を形成し、該第３の酸化物半導体膜、該ソース電極およ
び該ドレイン電極上に第４の絶縁膜を形成し、該第４の絶縁膜上に該第３の酸化物半導体
膜と重畳するゲート電極を形成することである。
上記において、第２の酸化物半導体膜を選択的にエッチングする際に、第１の絶縁膜の一
部も選択的にエッチングして、第１の絶縁膜の第３の酸化物半導体膜と接する領域に凸部
が形成されるように加工してもよい。
上記において、第２の絶縁膜は、異なる二以上の絶縁膜を積層して形成することができる
。この場合、該第２の絶縁膜の表面を研磨して形成される第３の絶縁膜も積層された絶縁
膜である。
上記において、第２の絶縁膜を異なる二以上の絶縁膜で形成した場合、第３の酸化物半導
体膜と接する絶縁膜の表面が露出するように前記第２の絶縁膜の一部を研磨した後、第３
の酸化物半導体膜の表面が露出するように前記研磨された第２の絶縁膜を異方的にエッチ
ングして、第３の絶縁膜を形成してもよい。
上記において、ゲート電極を形成した後、第３の酸化物半導体膜にドーパントを添加し、
加熱してもよい。このようすることで、ゲート電極と重畳する第１の酸化物半導体領域と
、第１の酸化物半導体領域を挟む一対の第２の酸化物半導体領域と、ソース電極およびド
レイン電極と重畳する領域に設けられる一対の第３の酸化物半導体領域と、をセルフアラ
インに形成することができる。
また、ゲート電極、ソース電極およびドレイン電極をマスクとして、第３の酸化物半導体
膜にドーパントを添加しているため、ドーパントが添加されている領域は、一対の第２の
酸化物半導体領域となる。なお、ドーパントとしては、窒素、リン、砒素、水素、ヘリウ
ム、ネオン、アルゴン、クリプトン、キセノンのいずれか一以上とすればよい。
また、ソース電極およびドレイン電極の側端に厚さの薄い領域を形成することで、ゲート
電極を形成した後、第３の酸化物半導体膜にドーパントを添加する際に、該厚さの薄い領
域と重畳する第３の酸化物半導体膜にドーパントを添加することができる。また、第３の
酸化物半導体膜にドーパント濃度が異なる２種類の領域を形成することができる。
つまり、本発明の別の一態様は、基板上に第１の絶縁膜を形成し、該第１の絶縁膜上に第
１の酸化物半導体膜を形成し、該第１の酸化物半導体膜に第１の酸化物半導体膜を形成し
た後、加熱処理を行って第２の酸化物半導体膜を形成し、該第２の酸化物半導体膜を選択
的にエッチングして、第３の酸化物半導体膜を形成し、該第１の絶縁膜および該第３の酸
化物半導体膜上に第２の絶縁膜を形成し、該第３の酸化物半導体膜の表面が露出するよう
に該第２の絶縁膜の表面を研磨して第３の絶縁膜を形成し、該第３の絶縁膜および第３の
酸化物半導体膜上に導電膜を形成し、該導電膜上にレジストマスクを形成し、該レジスト
マスクを用いて該導電膜の一部を選択的にエッチングして、一対の導電膜を形成し、該レ
ジストマスクを縮小させることで、少なくとも該一対の導電膜の該第３の酸化物半導体膜
と重畳する領域を露出させつつ、第２のレジストマスクを形成し、該第２のレジストマス
クを用いて該一対の導電膜の一部をエッチングして、第１の厚さである領域と、前記第１
の厚さより薄い第２の厚さである領域とを有するソース電極およびドレイン電極を形成し
、該第３の酸化物半導体膜、該ソース電極および該ドレイン電極上に第４の絶縁膜を形成
し、該第４の絶縁膜上に該第３の酸化物半導体膜と重畳するゲート電極を形成し、該第３
の酸化物半導体膜にドーパントを添加し、加熱して、該ゲート電極と重畳する第１の酸化
物半導体領域と、該第１の酸化物半導体領域を挟む一対の第２の酸化物半導体領域と、該
第１の厚さである領域と重畳する一対の第３の酸化物半導体領域と、該第２の厚さである
領域と重畳する一対の第４の酸化物半導体領域と、形成することである。
上記においても第２の酸化物半導体膜を選択的にエッチングする際に、第１の絶縁膜の一
部も選択的にエッチングして、第１の絶縁膜の第３の酸化物半導体膜と接する領域に凸部
を形成することができる。
上記においても第２の絶縁膜は、異なる二以上の絶縁膜を積層して形成することができる
。この場合、該第２の絶縁膜の表面を研磨して形成される第３の絶縁膜も積層された絶縁
膜である。
上記本発明の別の一態様においても第２の絶縁膜を異なる二以上の絶縁膜で形成した場合
、第３の酸化物半導体膜と接する絶縁膜の表面が露出するように前記第２の絶縁膜の一部
を研磨した後、第３の酸化物半導体膜の表面が露出するように前記研磨された第２の絶縁
膜を異方的にエッチングして、第３の絶縁膜を形成してもよい。
また、上記本発明の別の一態様において、ドーパントが添加されている領域は、一対の第
２の酸化物半導体領域およびソース電極およびドレイン電極の側端の第２の厚さである領
域と重畳する一対の第４の酸化物半導体領域となる。なお、ドーパントとしては、窒素、
リン、砒素、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンのいずれか一以
上とすればよい。
上記において、第１の絶縁膜乃至第４の絶縁膜の少なくとも一つは、加熱により酸素の一
部が脱離する酸化絶縁膜で形成してもよく、例えば、化学量論比より過剰な酸素を含む酸
化物絶縁膜を形成すればよい。
上記において、加熱処理は、第１の酸化物半導体膜から水素を脱離させると共に、第１の
絶縁膜に含まれる酸素を第１の酸化物半導体膜に拡散させて、第２の酸化物半導体膜を形
成する温度で加熱することである。例えば、上記加熱処理の温度としては、１５０℃以上
基板の歪み点未満である。
上記において、第１の酸化物半導体膜乃至第３の酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎお
よびＺｎから選ばれた一以上の元素を含む。
上記において、第１の酸化物半導体膜乃至第３の酸化物半導体膜は、非単結晶であり、且
つｃ軸配向の結晶領域を有している。
上記において、第３の酸化物半導体膜を形成した後、さらに加熱処理を行ってもよい。な
お、該加熱処理によって、第３の酸化物半導体膜から水素を脱離させると共に、第１の絶
縁膜および第３の絶縁膜に含まれる酸素を第３の酸化物半導体膜に拡散させて、第４の酸
化物半導体膜を形成される。
また、第４の絶縁膜およびゲート電極上に第５の絶縁膜を形成した後、さらに加熱処理を
行ってもよい。
本発明の一態様によって、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装
置を作製することができる。
また、本発明の一態様によって、酸化物半導体の側面に酸素を十分に存在させつつ半導体
装置を作製することができる。
また、本発明の一態様によって、酸化物半導体中の酸素欠損が十分に少なく、ソース電極
およびドレイン電極間のリーク電流が抑制された半導体装置を作製することができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置を説明する断面図および回路図。 本発明の一態様である半導体装置を説明する回路図。 本発明の一態様である半導体装置を説明する断面図および回路図。 本発明の一態様である半導体装置を説明する回路図。 本発明の一態様である半導体装置の具体例を示すブロック図およびその一部の回路図。 本発明の一態様である半導体装置を説明する断面図および回路図。 本発明の一態様である半導体装置を用いた電子機器の例を示す斜視図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の具体例を示すブロック図。 本発明の一態様である半導体装置の具体例を示すブロック図。 本発明の一態様である半導体装置の具体例を示すブロック図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）ま
たはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の全
面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に用
いる。
本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付し
たものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の
」または「第３の」などと適宜置き換えて説明することができる。
本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソースとドレ
インの間に流れる電流をいう。例えば、ｎ型トランジスタの場合には、ゲート電圧がトラ
ンジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流れる電流が、
オン電流である。また「オフ電流」とは、トランジスタが非導通状態のときに、ソースと
ドレインの間に流れる電流をいう。例えば、ｎ型トランジスタの場合には、ゲート電圧が
トランジスタのしきい値電圧よりも小さいときに、ソースとドレインとの間に流れる電流
が、オフ電流である。なお、「ゲート電圧」とは、ソースを基準としたゲートとソースの
電位差をいう。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置および該半導体装置の作製方法につ
いて説明する。具体的には、該半導体装置はトランジスタとして説明する。
図１（Ａ）は、本発明の一形態であるトランジスタ１００の構成を説明する上面図である
。図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図は図１（Ｂ）に相当し、図１（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図は図１（Ｃ）に相当し、図１（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図１
（Ｄ）に相当する。なお、図１（Ａ）において、下地絶縁膜１０３、ゲート絶縁膜１１１
および保護絶縁膜１１５は、明瞭化のため図示していない。
図１（Ａ）乃至図１（Ｄ）より、トランジスタ１００は、基板１０１と、基板１０１上に
設けられた下地絶縁膜１０３と、下地絶縁膜１０３上に設けられた酸化物半導体膜１０５
と、下地絶縁膜１０３上であって、且つ少なくとも酸化物半導体膜１０５の側面と接して
設けられたサイドウォール絶縁膜１０７と、酸化物半導体膜１０５およびサイドウォール
絶縁膜１０７上に設けられたソース電極１０９ａおよびドレイン電極１０９ｂと、酸化物
半導体膜１０５の一部、ソース電極１０９ａおよびドレイン電極１０９ｂを覆うゲート絶
縁膜１１１と、ゲート絶縁膜１１１上であって、且つ酸化物半導体膜１０５と重畳するゲ
ート電極１１３とを有する構造である。つまり、トランジスタ１００はトップゲート−ト
ップコンタクト構造である。
さらに、トランジスタ１００は、酸化物半導体膜１０５にドーパントが添加された領域と
ドーパントが添加されていない領域を有する。具体的に、酸化物半導体膜１０５は、ゲー
ト電極１１３と重畳する第１の酸化物半導体領域１２５と、一対の第２の酸化物半導体領
域１３５ａ、１３５ｂと、ソース電極１０９ａおよびドレイン電極１０９ｂと重畳する一
対の第３の酸化物半導体領域１４５ａ、１４５ｂとを有する。また、一対の第２の酸化物
半導体領域１３５ａ、１３５ｂは第１の酸化物半導体領域１２５を挟んで設けられている
。一対の第３の酸化物半導体領域１４５ａ、１４５ｂは、一対の第２の酸化物半導体領域
１３５ａ、１３５ｂの側面に接して設けられている。そして、一対の第２の酸化物半導体
領域１３５ａ、１３５ｂにはドーパントが添加されており、第１の酸化物半導体領域１２
５および一対の第３の酸化物半導体領域１４５ａ、１４５ｂにはドーパントが添加されて
いない。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂにはドーパントが添加されていること
から、本明細書では、一対の第２の酸化物半導体領域１３５ａ、１３５ｂをＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅ Ｄｒａｉｎ）領域とよぶことにする。なお、トランジスタ１００
において、チャネル形成される領域はゲート電極１１３と重畳する第１の酸化物半導体領
域１２５であり、一対の第３の酸化物半導体領域１４５ａ、１４５ｂは、ソース領域およ
びドレイン領域となる。
トランジスタ１００は、上記構造に対してさらに、ゲート絶縁膜１１１およびゲート電極
１１３を覆う保護絶縁膜１１５を有する構造であってもよい（図１（Ｂ）乃至図１（Ｄ）
参照）。
次に、トランジスタ１００の一変形例であるトランジスタ１１０について説明する。図２
（Ａ）は、トランジスタ１１０の構成を説明する上面図である。図２（Ａ）の一点鎖線Ａ
−Ｂ間の断面図は図２（Ｂ）に相当し、図２（Ａ）の一点鎖線Ｃ−Ｄ間の断面図は図２（
Ｃ）に相当し、図２（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図２（Ｄ）に相当する。なお、
図２（Ａ）においても、下地絶縁膜１０３、ゲート絶縁膜１１１および保護絶縁膜１１５
は、明瞭化のため図示していない。
図２（Ａ）乃至図２（Ｄ）より、トランジスタ１１０は、下地絶縁膜１０３の形状がトラ
ンジスタ１００と異なる。トランジスタ１１０の下地絶縁膜１０３は、下地絶縁膜１０３
の酸化物半導体膜１０５と接する領域に凸部を有する形状である。それゆえ、トランジス
タ１１０のサイドウォール絶縁膜１０７は、下地絶縁膜１０３上であって、且つ少なくと
も酸化物半導体膜１０５の側面および下地絶縁膜１０３の凸部の側面と接して設けられる
。また、トランジスタ１１０の他の構成は、トランジスタ１００と同様である。
次に、トランジスタ１００の一変形例であるトランジスタ１３０について説明する。図３
（Ａ）は、トランジスタ１３０の構成を説明する上面図である。図３（Ａ）の一点鎖線Ａ
−Ｂ間の断面図は図３（Ｂ）に相当し、図３（Ａ）の一点鎖線Ｃ−Ｄ間の断面図は図３（
Ｃ）に相当し、図３（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図３（Ｄ）に相当する。なお、
図３（Ａ）においても、下地絶縁膜１０３、ゲート絶縁膜１１１および保護絶縁膜１１５
は明瞭化のため図示していない。
図３（Ａ）乃至図３（Ｄ）より、トランジスタ１３０は、トランジスタ１１０と同様に下
地絶縁膜１０３の形状がトランジスタ１００と異なっており、トランジスタ１３０の下地
絶縁膜１０３は、下地絶縁膜１０３の酸化物半導体膜１０５と接する領域に凸部を有する
形状である。さらに、トランジスタ１３０は、異なる二以上の絶縁膜を積層されたサイド
ウォール絶縁膜１０７ａ、１０７ｂが設けられている。サイドウォール絶縁膜１０７ａは
、下地絶縁膜１０３上であって、且つ少なくとも酸化物半導体膜１０５の側面および下地
絶縁膜１０３の凸部の側面と接して設けられている。サイドウォール絶縁膜１０７ｂは、
サイドウォール絶縁膜１０７ａに接して設けられている。なお、トランジスタ１３０の他
の構成は、トランジスタ１００と同様である。
次に、トランジスタ１００の一変形例であるトランジスタ１４０について説明する。図２
５（Ａ）は、トランジスタ１４０の構成を説明する上面図である。図２５（Ａ）の一点鎖
線Ａ−Ｂ間の断面図は図２５（Ｂ）に相当し、図２５（Ａ）の一点鎖線Ｃ−Ｄ間の断面図
は図２５（Ｃ）に相当し、図２５（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図２５（Ｄ）に相
当する。なお、図２５（Ａ）においても、下地絶縁膜１０３、ゲート絶縁膜１６１および
保護絶縁膜１６６は、明瞭化のため図示していない。
図２５（Ａ）乃至図２５（Ｄ）より、トランジスタ１４０は、酸化物半導体膜１０５にお
けるドーパントが添加された領域の形状、ゲート絶縁膜１６１の形状、および保護絶縁膜
１６６の形状がトランジスタ１００と異なる。
トランジスタ１４０の酸化物半導体膜１０５は、ゲート電極１１３と重畳する第１の酸化
物半導体領域１２５と、ソース電極１０９ａおよびドレイン電極１０９ｂの一部と重畳す
る一対の第２の酸化物半導体領域１６５ａ、１６５ｂとを有する。また、一対の第２の酸
化物半導体領域１６５ａ、１６５ｂは第１の酸化物半導体領域１２５を挟んで設けられて
いる。そして、一対の第２の酸化物半導体領域１６５ａ、１６５ｂにはドーパントが添加
されている。
また、トランジスタ１４０のゲート絶縁膜１６１は、ゲート電極１１３と重畳する領域に
のみ設けられている。このため、保護絶縁膜１６６の一部は酸化物半導体膜１０５に接し
て設けられる。なお、トランジスタ１４０の他の構成は、トランジスタ１００と同様であ
る。
〈トランジスタ１００の作製方法〉
次いで、図１に示すトランジスタ１００の作製方法について、図４乃至図７を用いて説明
する。なお、図４乃至図７は、トランジスタ１００の作製方法を説明する断面図であり、
図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図に相当する。
基板１０１上に第１の絶縁膜として下地絶縁膜１０３を形成する。
基板１０１は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板１０１として用いてもよい。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、金属もしくはステンレスなどの導電体でなる導電性
基板、またはこれら半導体基板もしくは導電性基板の表面を絶縁材料で被覆した基板など
を用いることができる。また、これらの基板上に半導体素子が設けられたものを、基板１
０１として用いてもよい。
また、基板１０１として、可撓性を有するガラス基板または可撓性を有するプラスチック
基板を用いることができる。プラスチック基板としては、屈折率異方性の小さい基板を用
いることが好ましく、代表的には、ポリエーテルサルフォン（ＰＥＳ）フィルム、ポリイ
ミドフィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム、ＰＶＦ（ポリビニルフル
オライド）フィルム、ポリエステルフィルム、ポリカーボネート（ＰＣ）フィルム、アク
リル樹脂フィルム、または半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いるこ
とができる。
下地絶縁膜１０３は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属
など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程に
よって、基板１０１がエッチングされることを防ぐ。
また、下地絶縁膜１０３としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸
化ハフニウム、もしくは酸化イットリウムなどの酸化物絶縁膜材料を単層構造、またはこ
れらの積層構造として形成する。
また、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物で
あるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を
含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０３を積層
構造として、基板１０１と接する絶縁膜において、窒化シリコン、もしくは窒化アルミニ
ウムなどの窒化物絶縁膜材料を用いることが好ましい。
さらに、下地絶縁膜１０３は、少なくとも表面に酸素を含み、該酸素の一部が加熱処理に
より脱離する酸化物絶縁膜を用いて形成することが好ましい。酸素の一部が加熱処理によ
り脱離する酸化物絶縁膜としては、化学量論比よりも多くの酸素を含む酸化物絶縁膜であ
る。これは、加熱処理により、下地絶縁膜１０３に接する酸化物半導体膜に酸素を拡散さ
せることができるためである。
下地絶縁膜１０３の厚さは、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下、
さらに好ましくは５００ｎｍ以上８００ｎｍ以下とする。下地絶縁膜１０３を厚くするこ
とで、下地絶縁膜１０３の酸素脱離量を増加させることができると共に、下地絶縁膜１０
３および後に形成される酸化物半導体膜との界面における界面準位を低減することが可能
である。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
を示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原
子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の
範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素より
も窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が
２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
また、「酸素の一部が加熱処理により脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓ
ｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子
に換算した酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０
×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
Figure 0006229021
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関し
ては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は
、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料
として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定し
た数値である。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
酸素の一部が加熱処理により脱離する酸化物絶縁膜の一例として、化学量論比より過剰な
酸素を含む酸化物絶縁膜が挙げられ、具体的には酸素が過剰な酸化シリコン（ＳｉＯＸ（
Ｘ＞２））である。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原
子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリ
コン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜１０３として、酸素の一部が加熱処理により脱離する酸化物絶縁膜を用いるこ
とで、後に形成される酸化物半導体膜に酸素を拡散させ、下地絶縁膜１０３および該酸化
物半導体膜の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じ
うる電荷などが、下地絶縁膜１０３および該酸化物半導体膜の界面に捕獲されることを抑
制でき、トランジスタ１００を電気特性劣化の少ないトランジスタとすることができる。
下地絶縁膜１０３は、スパッタリング法、またはＣＶＤ法などで形成することができる。
ＣＶＤ法を用いる場合には、下地絶縁膜１０３を形成した後に加熱処理を行って下地絶縁
膜１０３に含まれる水素などを脱離させて除去することが好ましい。なお、下地絶縁膜１
０３が酸素の一部が加熱処理により脱離する酸化物絶縁膜により形成される場合には、ス
パッタリング法による形成の方が行いやすいため好ましい。
下地絶縁膜１０３をスパッタリング法で形成する場合、シリコンターゲット、石英ターゲ
ット、アルミニウムターゲットまたは酸化アルミニウムターゲットなどを用いて、酸素を
含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素の割合は、雰囲気ガス全体に対
して６体積％以上とする。好ましくは、５０体積％以上とする。雰囲気ガス中の酸素ガス
の割合を高めることで、酸素の一部が加熱処理により脱離する酸化物絶縁膜を形成するこ
とができる。
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、ＯＨ基が１００ｐ
ｐｍ以下、好ましくは１０ｐｐｍ以下、より好ましくは１ｐｐｍ以下の酸化物ターゲット
を用いることで、下地絶縁膜１０３の水素濃度を低減し、トランジスタ１００の電気特性
および信頼性を高めることができる。例えば、溶融石英は、ＯＨ基が１０ｐｐｍ以下とし
やすく、またコストが低いため好ましい。もちろんＯＨ基濃度の低い合成石英のターゲッ
トを用いてもよい。
次に、下地絶縁膜１０３上に第１の酸化物半導体膜１２０を形成する（図４（Ａ）参照）
。下地絶縁膜１０３上にスパッタリング法、分子線エピタキシー法、原子層堆積法または
パルスレーザー蒸着法により第１の酸化物半導体膜１２０が得られる。ここでは、スパッ
タリング法により第１の酸化物半導体膜１２０を形成する。第１の酸化物半導体膜１２０
は、厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
第１の酸化物半導体膜１２０は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一以上の元素
を含む金属酸化物を用いることできる。なお、該金属酸化物は、バンドギャップが２ｅＶ
以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものを用いる。このよう
に、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を
低減することができる。
例えば、第１の酸化物半導体膜１２０として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉ
ｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、
二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−
Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍ
ｇ系酸化物半導体や、Ｉｎ−Ｇａ系の材料、一元系金属酸化物である酸化インジウム、酸
化スズ、酸化亜鉛などを用いることができる。なお、ｎ元系金属酸化物はｎ種類の金属酸
化物で構成されるものとする。ここで、例えば、三元系金属酸化物であるＩｎ−Ｇａ−Ｚ
ｎ系酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸
化物という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素
を含んでいてもよい。
なお、上記金属酸化物では、これらの化学量論比に対し、酸素（Ｏ）を過剰に含ませるこ
とが好ましい。酸素（Ｏ）を過剰に含ませると、形成される第１の酸化物半導体膜１２０
の酸素欠損によるキャリアの生成を抑制することができる。
また、第１の酸化物半導体膜１２０として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で
表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ
およびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａお
よびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどがある。
また、第１の酸化物半導体膜１２０としてＩｎ−Ｚｎ系酸化物半導体を用いる場合、用い
るターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１
：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましく
はＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：
４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは
、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、第１の酸化物半導体膜１２０は非晶質な酸化物半導体膜でも、結晶領域を含む酸化
物半導体膜であってもよい。
ここで、第１の酸化物半導体膜１２０を形成するスパッタリング装置について、以下に詳
細を説明する。
第１の酸化物半導体膜１２０を形成する処理室は、リークレートを１×１０−１０Ｐａ・
ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜
中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには
、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、
チタン、ジルコニウム、ニッケルもしくはバナジウム、または、これらを鉄、クロムおよ
びニッケルなどの少なくとも一つを含む合金材料に被覆したものを用いてもよい。鉄、ク
ロムおよびニッケルなどの少なくとも一つを含む合金材料は、剛性があり、熱に強く、ま
た加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面
凹凸を研磨などによって低減しておくと、放出ガスを低減できる。または、該部材をフッ
化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ま
しい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下と
する。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を
長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、
処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関
はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し
、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベー
キングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすること
ができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガス
を導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度
をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
第１の酸化物半導体膜１２０をスパッタリング法で形成する際のターゲットとしては、Ｉ
ｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一以上の元素を含む金属酸化物ターゲットを用い
ることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−
Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａ
ｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であ
るＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物などのターゲットを用いることがで
きる。
ターゲットの一例として、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットは、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する。また、当該
金属酸化物ターゲットはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の
組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏ
ｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［
ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
また、第１の酸化物半導体膜１２０としてＩｎ−Ｚｎ系酸化物半導体を用いる場合、用い
るターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１
：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましく
はＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：
４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは
、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、雰囲気ガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび
酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基または水素化物
などの不純物が除去された高純度ガスを用いることが好ましい。
上記スパッタリング装置を用いることで、水素の混入が低減された第１の酸化物半導体膜
１２０を形成することができる。なお、上記スパッタリング装置を用いても、第１の酸化
物半導体膜１２０は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測
定される第１の酸化物半導体膜１２０の窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未
満となる。
また、下地絶縁膜１０３および第１の酸化物半導体膜１２０は、真空下で連続して形成し
てもよい。例えば、基板１０１表面の水素を含む不純物を、熱処理またはプラズマ処理で
除去した後、大気に暴露することなく下地絶縁膜１０３を形成し、続けて大気に暴露する
ことなく第１の酸化物半導体膜１２０を形成してもよい。このようにすることで、基板１
０１表面の水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０３の界面、下
地絶縁膜１０３と第１の酸化物半導体膜１２０との界面に、大気成分が付着することを抑
制できる。その結果、トランジスタ１００を電気特性が良好で、信頼性に優れたトランジ
スタとすることができる。
また、第１の酸化物半導体膜１２０を形成する際または形成後において、第１の酸化物半
導体膜１２０の酸素欠損に起因して電荷が生じる場合がある。第１の酸化物半導体膜１２
０の酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである電子が生じるため
、トランジスタ１００のしきい値電圧をマイナス方向に変動させてしまう。
そこで、第１の酸化物半導体膜１２０を形成後に、第１の加熱処理を行い、第２の酸化物
半導体膜１２２を形成する（図４（Ｂ）参照）。
第１の加熱処理は、第１の酸化物半導体膜１２０から水素（水、水酸基または水素化物を
含む）を放出させると共に、下地絶縁膜１０３に含まれる酸素の一部を脱離させ、第１の
酸化物半導体膜１２０中、および下地絶縁膜１０３と第１の酸化物半導体膜１２０との界
面近傍に該酸素を拡散させる。
第１の加熱処理の温度は、上記した酸素の拡散を可能にする温度であり、具体的には、１
５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましく
は３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸
化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する
雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その
他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２
４時間を超える熱処理は生産性の低下を招くため好ましくない。
第１の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体から
の熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、
電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲ
ＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハ
ロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、
高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射によ
り、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行
う装置である。
第１の加熱処理は、下地絶縁膜１０３に含まれる酸素の一部を脱離させ、第１の酸化物半
導体膜１２０中および下地絶縁膜１０３と第１の酸化物半導体膜１２０との界面近傍に該
酸素を拡散させることから、第１の酸化物半導体膜１２０の酸素欠損を補う。つまり、下
地絶縁膜１０３から第１の酸化物半導体膜１２０に酸素が十分に拡散されることにより、
しきい値電圧がマイナス方向へ変動させる第１の酸化物半導体膜１２０の酸素欠損を補う
ことができる。
さらに、第１の酸化物半導体膜１２０中の水素はドナーとなりキャリアである電子を生じ
る。第１の加熱処理によって、第１の酸化物半導体膜１２０は膜中の水素濃度が低減され
、高純度化された第２の酸化物半導体膜１２２となる。従って、第２の酸化物半導体膜１
２２の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。なお、第２の酸化物半導体膜１２２
中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を
供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された第２の酸化
物半導体膜１２２では、水素等のドナーに起因するキャリア密度が１×１０１３／ｃｍ３
以下となる。また、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）
あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ま
しくは１０ｚＡ以下となる。第２の酸化物半導体膜１２２を用いることで、極めて優れた
オフ電流特性のトランジスタ１００を得ることができる。また、ＬｉやＮａなどのアルカ
リ金属は、不純物であるため含有量を少なくすることが好ましく、また、第２の酸化物半
導体膜１２２中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の
濃度とする。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが
好ましい。
上記より、第１の加熱処理はトランジスタ１００の電気特性および信頼性を良好にするこ
とができる。
次いで、第２の酸化物半導体膜１２２に第１のフォトリソグラフィ工程を行い、第２の酸
化物半導体膜１２２上にレジストマスクを形成する。該レジストマスクを用いて、第１の
エッチング工程で第２の酸化物半導体膜１２２を加工し、第３の酸化物半導体膜１２４を
形成する（図４（Ｃ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他
にインクジェット法、印刷法等を適宜用いることができる。
第１のエッチング工程において、第３の酸化物半導体膜１２４の端部がテーパ形状となる
ようにエッチングすることが好ましい。第３の酸化物半導体膜１２４の端部をテーパ形状
とすることで、後にサイドウォール絶縁膜１０７となる第２の絶縁膜１１７の被覆性を向
上させることができる。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退
させつつエッチングすることでテーパ形状とすることができる。
第１のエッチング工程は、ドライエッチングまたはウェットエッチングでよく、これらを
組み合わせて行ってもよい。ウェットエッチング用のエッチング液としては、燐酸と酢酸
と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア
水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東
化学社製）を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など）を適宜調節する。
第３の酸化物半導体膜１２４を形成した後、上記レジストマスクを除去する。この際、薬
液（剥離液）を用いて除去してもよいが、酸素プラズマによるアッシングを行って上記レ
ジストマスクを除去してもよい。上記レジストマスクの除去を、酸素プラズマによるアッ
シングで行うことにより、該薬液よる第３の酸化物半導体膜１２４表面の汚染を抑制でき
、酸素プラズマによって第３の酸化物半導体膜１２４に酸素を供給することができる。
第３の酸化物半導体膜１２４のように、所望の形状に加工された酸化物半導体膜は、該酸
化物半導体膜の側面が活性である。なお、活性とは不対結合手を有し、不安定な結合状態
という意味である。該酸化物半導体膜の側面が活性であるのは、以下の現象によって生じ
るためである。
酸化物半導体膜を所望の形状に加工する際、例えば、上述した条件でドライエッチングを
する際、酸化物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝さ
れると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等
とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸
化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素
原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生
じやすい。
そして、所望の形状に加工された酸化物半導体膜の側面が活性であると、減圧雰囲気また
は還元雰囲気において、酸素を引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる
。減圧雰囲気または還元雰囲気は、膜の形成、加熱処理またはドライエッチングなど、ト
ランジスタの作製工程において、頻繁に用いられる処理雰囲気であり、特に加熱処理され
た雰囲気では、該酸化物半導体膜の側面で酸素欠損が生じやすい。さらに、その酸素欠損
の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面は
ｎ型化する。
トランジスタのソース電極およびドレイン電極が、ｎ型化した側面を含む酸化物半導体膜
の側面と接することにより、該酸化物半導体膜の側面を介して、ソース電極およびドレイ
ン電極間にリーク電流が発生する。該リーク電流は、トランジスタのオフ電流を増加させ
る。また、該酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体
膜の側面をチャネル領域とするトランジスタを形成することがある。
つまり、第３の酸化物半導体膜１２４の側面は活性であり、酸素欠損が生じているといえ
る。
次に、下地絶縁膜１０３および第３の酸化物半導体膜１２４を覆って第２の絶縁膜１１７
を形成する（図５（Ａ）参照）。
第２の絶縁膜１１７は、下地絶縁膜１０３の説明で記載した材料を用いて、下地絶縁膜１
０３と同様にして形成すればよい。特に、少なくとも表面に酸素を含み、該酸素の一部が
加熱処理により脱離する酸化物絶縁膜が好ましい。
次に、第３の酸化物半導体膜１２４の表面（上面）が露出するように第２の絶縁膜１１７
の表面を研磨し、第３の絶縁膜として、少なくとも第３の酸化物半導体膜１２４の側面に
接するサイドウォール絶縁膜１０７を形成する（図５（Ｂ）参照）。
第２の絶縁膜１１７の表面を研磨する方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理がある。
ここで、ＣＭＰ処理とは、被研磨物の表面を基準にし、それにならって表面を化学的・機
械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼
り付け、被研磨物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被
研磨物とを各々回転または揺動させて被研磨物の表面を、スラリーと被研磨物表面との間
での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被研磨物の表面を研磨
する方法である。
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を
行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行う
のが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、サイド
ウォール絶縁膜１０７表面の平坦性をさらに向上させることができる。
例えば、第２の絶縁膜１１７の表面にＣＭＰ処理を行う条件は、研磨布はポリウレタン地
の研磨布を用い、スラリー供給用の薬液としては、シリカ系スラリー（粒径６０ｎｍ）を
用いる。他のＣＭＰ条件については、スラリー流量１００ｍｌ／ｍｉｎ以上３００ｍｌ／
ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２０ｒ
ｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下であり、適宜調
整して行う。また、この条件に限定されず、ＣＭＰ処理を行う装置によっても処理条件が
異なることがあるため、適宜調整して行えばよい。
なお、トランジスタ１００の作製方法において、サイドウォール絶縁膜１０７は、上記と
異なる作製工程を適用することができる。第２の絶縁膜１１７をＣＭＰ処理していくと、
多少なりとも第３の酸化物半導体膜１２４を研磨してしまい、第３の酸化物半導体膜１２
４が削れてしまう可能性がある。第３の酸化物半導体膜１２４を物理的に研磨すると、第
３の酸化物半導体膜１２４の表面に欠陥が生じるなど、改質してしまう可能性がある。そ
こで、ＣＭＰ処理によって第２の絶縁膜１１７の大部分を削り取り、その後、ドライエッ
チングによって第３の酸化物半導体膜１２４の表面を露出させてもよい。
ＣＭＰ処理により、第３の酸化物半導体膜１２４と同等の厚さであるサイドウォール絶縁
膜１０７を形成することができる。また、第３の酸化物半導体膜１２４の上面とサイドウ
ォール絶縁膜１０７の上面とで形成される段差は小さく、第３の酸化物半導体膜１２４の
上面における凹凸とおよびサイドウォール絶縁膜１０７の上面における凹凸との差も小さ
く、平坦性が高い。
この結果、少なくとも酸化物半導体膜１０５のチャネル形成領域において、後に形成する
ゲート絶縁膜１１１の厚さを薄くすることができる。ゲート絶縁膜１１１の厚さを該チャ
ネル形成領域において薄くすることで、トランジスタ１００のチャネル長を極端に短くす
ることによって生じるしきい値電圧の変動を低減することができる。
上記したように第３の酸化物半導体膜１２４の側面は活性であり、酸素欠損が生じている
といえることから、サイドウォール絶縁膜１０７を形成した後に第２の加熱処理を行って
もよい。サイドウォール絶縁膜１０７に含まれる酸素の一部を脱離させ、該酸素を、第３
の酸化物半導体膜１２４中、および第３の酸化物半導体膜１２４の側面に拡散し、酸素欠
損を補う。第２の加熱処理により、第３の酸化物半導体膜１２４に酸素が十分に拡散され
ることにより、しきい値電圧がマイナス方向へ変動させる第３の酸化物半導体膜１２４の
酸素欠損を補うことができる。
また、第２の加熱処理は、下地絶縁膜１０３から第３の酸化物半導体膜１２４中、および
第３の酸化物半導体膜１２４との界面近傍に酸素を拡散させる。第２の加熱処理の加熱装
置は、第１の加熱処理の説明で記載した加熱装置の中から適宜決めればよい。加熱温度は
、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下の温度で熱処理を行
うとよい。また、第２の加熱処理は、前記温度まで徐々に温度を上昇させて行ってもよい
し、前記温度まで段階的に温度を上昇させてもよい。第２の加熱処理は、酸化性雰囲気ま
たは不活性雰囲気で行えばよいが、これらに限定されるものではなく、減圧下で行っても
よい。
第２の加熱処理により、酸素欠損が低減した第４の酸化物半導体膜を形成することができ
る。なお、該第４の酸化物半導体膜は図１に示した酸化物半導体膜１０５に相当する（図
５（Ｃ）参照）。そこで、図５（Ｃ）には、図１に示した酸化物半導体膜１０５と同様の
符号およびハッチングを記す。また、第２の加熱処理は、サイドウォール絶縁膜１０７を
形成する前（第２の絶縁膜１１７の表面を研磨する前）に行ってもよい。
次に、酸化物半導体膜１０５（第４の酸化物半導体膜）およびサイドウォール絶縁膜１０
７上に、ソース電極１０９ａおよびドレイン電極１０９ｂとなる導電膜１１９を形成する
。その後、導電膜１１９上に第２のフォトリソグラフィ工程を行い、導電膜１１９上にレ
ジストマスク１３９ａ、１３９ｂを形成する（図６（Ａ）参照）。レジストマスク１３９
ａ、１３９ｂを用いて、第２のエッチング工程で加工し、ソース電極１０９ａおよびドレ
イン電極１０９ｂを形成する（図６（Ｂ）参照）。
導電膜１１９の導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イット
リウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金
属、またはこれを主成分とする合金などがあり、これらを単層構造または積層構造として
導電膜１１９を形成する。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニ
ウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構
造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、
そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三
層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を
用いてもよい。なお、ソース電極１０９ａおよびドレイン電極１０９ｂはソース配線およ
びドレイン配線としても機能する。
導電膜１１９は、上記した導電材料を用いてスパッタリング法により導電膜を形成すれば
よい。ソース電極１０９ａおよびドレイン電極１０９ｂ厚さは、特に限定はなく、用いる
導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。
第２のフォトリソグラフィ工程は、第１のフォトリソグラフィ工程と同様にすればよい。
第２のエッチング工程は、ドライエッチングにより行えばよい。ドライエッチングに用い
るエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合
ガスを用いればよい。ただし、これに限定されず、ウェットエッチングを用いてもよいし
、導電膜１１９を加工することができる他の手段を用いてもよい。
ソース電極１０９ａおよびドレイン電極１０９ｂを形成した後、レジストマスク１３９ａ
、１３９ｂを除去する。この際、薬液（剥離液）を用いて除去してもよいが、酸素プラズ
マによるアッシングを行ってレジストマスク１３９ａ、１３９ｂを除去してもよい。レジ
ストマスク１３９ａ、１３９ｂの除去を、酸素プラズマによるアッシングで行うことによ
り、該薬液よる酸化物半導体膜１０５表面の汚染を抑制でき、酸素プラズマによって酸化
物半導体膜１０５に酸素を供給することができる。
また、ソース電極１０９ａおよびドレイン電極１０９ｂと、酸化物半導体膜１０５との間
に、ソース電極１０９ａおよびドレイン電極１０９ｂよりも抵抗率が大きく、酸化物半導
体膜１０５よりも抵抗率が小さい導電膜を設けてもよい（図示せず）。なお、本明細書で
は、該導電膜を、低抵抗膜とよぶことにする。低抵抗膜としては、酸化インジウム（Ｉｎ
２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ
２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ
）などの導電性の金属酸化物膜を適用できる。さらに、低抵抗膜として、窒素を含むイン
ジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウム
ガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含
むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いてもよい。また、低抵
抗膜を、１枚乃至１０枚のグラフェンシートよりなる材料を用いて形成してもよい。この
ようにソース電極１０９ａおよびドレイン電極１０９ｂと、酸化物半導体膜１０５の間に
、低抵抗膜を設けることで、ソース電極１０９ａおよびドレイン電極１０９ｂと、酸化物
半導体膜１０５の接触抵抗を低減することが可能となる。なお、該低抵抗膜は、ソース電
極１０９ａおよびドレイン電極１０９ｂを形成する第２のエッチング工程を行う際に、導
電膜１１９を加工した後、続けてレジストマスク１３９ａ、１３９ｂ（図６（Ａ）参照）
を用いて加工すればよい。
次に、酸化物半導体膜１０５、ソース電極１０９ａおよびドレイン電極１０９ｂ上に第４
の絶縁膜として、ゲート絶縁膜１１１を形成する（図６（Ｃ）参照）。ゲート絶縁膜１１
１は、下地絶縁膜１０３で説明した絶縁膜材料および方法を適用し、単層構造または積層
構造として形成することができる。ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ
以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。ゲート絶縁膜１１１の厚さ
を５ｎｍ以上とすると、トランジスタ１００のゲートリーク電流を特に低減することがで
きる。
また、ゲート絶縁膜１１１は、酸化物半導体膜１０５と接する部分において酸素を含むこ
とが好ましいため、少なくとも表面に酸素を含み、該酸素の一部が加熱処理により脱離す
る酸化物絶縁膜を用いて形成することが好ましい。ゲート絶縁膜１１１として、酸素の一
部が加熱処理により脱離する酸化物絶縁膜を用いることで、後述する第３の加熱処理によ
り、酸化物半導体膜１０５に生じる酸素欠損を補うことができ、トランジスタ１００の電
気特性および信頼性を良好にすることができる。
また、ゲート絶縁膜１１１に、酸化ハフニウム、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘ
Ｏｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−
ｋ材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同
じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる
。それゆえ、ゲートリーク電流を低減できる。
なお、ゲート絶縁膜１１１を形成する前に、酸化物半導体膜１０５の表面を酸化性ガスの
プラズマに曝して酸化物半導体膜１０５の表面の酸素欠損を少なくすることが好ましい。
ここで第３の加熱処理を行ってもよい。第３の加熱処理により、下地絶縁膜１０３、サイ
ドウォール絶縁膜１０７およびゲート絶縁膜１１１から酸化物半導体膜１０５に酸素を拡
散される。第３の加熱処理の加熱装置は、第１の加熱処理の説明で記載した加熱装置の中
から適宜決めればよい。加熱温度は、１５０℃以上４５０℃以下、好ましくは２５０℃以
上３２５℃以下の温度で熱処理を行うとよい。また、第３の加熱処理は、前記温度まで徐
々に温度を上昇させて行ってもよいし、前記温度まで段階的に温度を上昇させてもよい。
第３の加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定され
るものではなく、減圧下で行ってもよい。
なお、本実施の形態では、サイドウォール絶縁膜１０７を形成した後に第２の加熱処理を
行うこととして記載しているが、これは限定的な記載ではなく、サイドウォール絶縁膜１
０７を形成した後に第２の加熱処理を行わず、該第２の加熱処理を兼ねて上記第３の加熱
処理を行うようにしてもよい。
次に、ゲート絶縁膜１１１上に、ゲート電極１１３となる導電膜１２３を形成する。導電
膜１２３は、ソース電極１０９ａおよびドレイン電極１０９ｂとなる導電膜１１９の説明
で記載した導電材料を用いて、スパッタリング法により形成すればよい。
その後、導電膜１２３上に第３のフォトリソグラフィ工程を行い、導電膜１２３上にレジ
ストマスク１３３を形成する（図７（Ａ）参照）。レジストマスク１３３を用いて、第３
のエッチング工程で加工し、ゲート電極１１３を形成する。また、ゲート電極１１３はゲ
ート配線としても機能する。
第３のフォトリソグラフィ工程は、第１のフォトリソグラフィ工程と同様にすればよい。
例えば、第３のエッチング工程は、ドライエッチングにより行えばよい。ドライエッチン
グに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガ
スの混合ガスを用いればよい。ただし、第３のエッチング工程は、これに限定されず、ウ
ェットエッチングを用いてもよいし、導電膜１２３を加工することができる他の手段を用
いてもよい。
なお、ゲート電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ系
金属酸化物や、窒素を含むＩｎ−Ｓｎ系金属酸化物や、窒素を含むＩｎ−Ｇａ系金属酸化
物や、窒素を含むＩｎ−Ｚｎ系金属酸化物や、窒素を含む酸化スズや、窒素を含む酸化イ
ンジウムや、金属窒化物（ＩｎＮ、ＺｎＮなど）で形成した膜を設けることが好ましい。
該膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気
特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノー
マリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ系
金属酸化物を用いる場合、少なくとも酸化物半導体膜１０５より高い窒素濃度、具体的に
は窒素が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。なお、該膜は、ゲート電極１
１３を形成する第３のエッチング工程を行う際に、導電膜１２３を加工した後、続けてレ
ジストマスク１３３（図７（Ａ）参照）を用いて加工すればよい。
次に、酸化物半導体膜１０５に、第１の酸化物半導体領域１２５と、一対の第２の酸化物
半導体領域１３５ａ、１３５ｂ（ＬＤＤ領域）と、一対の第３の酸化物半導体領域１４５
ａ、１４５ｂとを形成する。これらの領域は、ゲート電極１１３、ソース電極１０９ａお
よびドレイン電極１０９ｂをマスクとしてドーパント１５０を添加することでセルフアラ
インに形成される（図７（Ｂ）参照）。
添加するドーパント１５０としては、窒素、リン、もしくは砒素などの１５族元素、また
はヘリウム、ネオン、アルゴン、クリプトン、もしくはキセノンなどの希ガス元素、また
は水素から少なくとも一つを選択すればよい。また、ドーパント１５０を添加する方法と
しては、イオンドーピング法またはイオンインプランテーション法を用いることができる
。イオンドーピング法またはイオンインプランテーション法を用いることで、ドーパント
１５０の添加深さ（添加領域）が制御し易くなり、ドーパント１５０を精度良く添加する
ことができる。また、イオンドーピング法またはイオンインプランテーション法によりド
ーパント１５０を添加する際に、基板１０１を加熱しながら行ってもよい。
さらに、ドーパント１５０の添加はイオンドーピング法またはイオンインプランテーショ
ン法以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラ
ズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添
加することができる。プラズマ処理を行う装置としては、ドライエッチング装置やプラズ
マＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。このとき、酸化物
半導体膜１０５のＬＤＤ領域となる部分に結晶領域が含まれている場合、ＬＤＤ領域を形
成する際のドーパント１５０の添加によるダメージによって、結晶性が低減し、非晶質領
域となることがある。
ＬＤＤ領域は、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／
ｃｍ以上１０００Ｓ／ｃｍ以下とする。なお、導電率が低すぎると、トランジスタ１００
のオン電流が低下してしまう。
ＬＤＤ領域のドーパント濃度を増加させると、キャリア密度を増加させることができるが
、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することにな
り、ＬＤＤ領域の導電性を低下させることになる。
従って、ＬＤＤ領域のドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０
２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。ドーパント１５０は、ゲート絶縁膜
１１１を通過して添加される。従って、該ドーパント濃度は、ゲート絶縁膜１１１の厚さ
に対応することから、ＬＤＤ領域のドーパント濃度が上記した値となるように、ゲート絶
縁膜１１１の厚さを決める。
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、第１
の加熱処理乃至第３の加熱処理と同様にして行えばよいが、ＬＤＤ領域が結晶化しない温
度が好ましい。
また、ドーパント１５０を添加する処理は、複数回行ってもよい。ドーパント１５０を添
加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じであっても
よいし、１回の処理毎に変えてもよい。
以上を踏まえ、ドーパント１５０を添加する条件の一例を記す。（１）例えば、ドーパン
ト１５０を窒素とし、加速電圧を２０ｋＶとして行う。また、（２）ドーパント１５０を
リンとし、加速電圧を４０ｋＶとして行う。そして、ドーパント１５０である窒素または
リンのドーズ量が１×１０１４ｃｍ２以下である場合は、４５０℃未満で加熱処理を行う
ことが好ましい。これにより、ＬＤＤ領域のシート抵抗を１×１０７Ω／ｓｑ．以下とす
ることができる。
また、ドーパント１５０である窒素またはリンのドーズ量が５×１０１４ｃｍ２以上５×
１０１５ｃｍ２未満である場合は、４５０℃以上６００℃以下で熱処理を行うことが好ま
しい。これにより、ＬＤＤ領域のシート抵抗を１×１０５Ω／ｓｑ．以下とすることがで
きる。
さらに、ドーパント１５０である窒素またはリンのドーズ量が５×１０１５ｃｍ２以上の
場合は、６００℃以上で熱処理を行うことがこのましい。これにより、ＬＤＤ領域のシー
ト抵抗を１×１０５Ω／ｓｑ．以下とすることができる。
次に、ゲート絶縁膜１１１およびゲート電極１１３上に第５の絶縁膜として、保護絶縁膜
１１５を形成する（図７（Ｃ）参照）。
保護絶縁膜１１５は、下地絶縁膜１０３で説明した絶縁膜材料および方法を適用し、単層
構造または積層構造として形成する。好ましくは、少なくとも表面に酸素を含み、該酸素
の一部が加熱処理により脱離する酸化物絶縁膜を用いて形成する。さらに好ましくは、該
酸化物絶縁膜上に、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、窒化
酸化シリコンまたは窒化シリコンなどの絶縁膜材料を用いて、積層構造として形成する。
この後、ここまでの工程で得られた構成に第４の加熱処理を行ってもよい。保護絶縁膜１
１５を該積層構造とすることで、第４の加熱処理を行う際に、該酸化物絶縁膜から脱離す
る酸素がトランジスタ１００の系の外に放出されることを抑制（ブロック）し、該酸化物
絶縁膜から脱離する酸素を酸化物半導体膜１０５（第４の酸化物半導体膜）へと効率よく
拡散させることができる。
第４の加熱処理の加熱装置は、第１の加熱処理で説明した加熱装置の中から適宜決めれば
よい。加熱温度は、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下の
温度で熱処理を行うとよい。また、第４の加熱処理は、前記温度まで徐々に温度を上昇さ
せて行ってもよいし、前記温度まで段階的に温度を上昇させてもよい。第４の加熱処理は
、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではなく、
減圧下で行ってもよい。
必要に応じて、ゲート電極１１３、ソース電極１０９ａおよびドレイン電極１０９ｂの一
部を開口し、ゲート配線、ソース配線およびドレイン配線の一部を露出させる。
以上の工程により、トランジスタ１００を作製することができる。
トランジスタ１００は、ドーパントが添加されたＬＤＤ領域を、チャネル形成領域の第１
の酸化物半導体領域１２５の両端に設けることで、チャネル形成領域である第１の酸化物
半導体領域１２５に加わる電界を緩和させることができる。トランジスタ１００のチャネ
ル長が極端に短くすることで生じるしきい値電圧の変動を低減することができる。
〈トランジスタ１１０の作製方法〉
ここで、トランジスタ１１０（図２（Ａ）乃至（Ｄ）参照）の作製方法について、トラン
ジスタ１００の作製方法と異なる点を説明する。
基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に第１の酸化物半導体膜
１２０を形成し、第１の酸化物半導体膜１２０を形成した後、第１の加熱処理を行って、
酸素欠損が低減された第２の酸化物半導体膜１２２を形成する（図４（Ｂ）参照）。なお
、ここまでの工程は、トランジスタ１００と同様にして行えばよい。
次に、第２の酸化物半導体膜１２２に第１のフォトリソグラフィ工程を行い、第２の酸化
物半導体膜１２２上にレジストマスクを形成する。該レジストマスクを用いて、第１のエ
ッチング工程で加工し、第３の酸化物半導体膜１２４を形成する。なお、該レジストマス
クは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることがで
きる。
トランジスタ１１０を作製するには、第１のエッチング工程において、第２の酸化物半導
体膜１２２を選択的にエッチングすると同時に、下地絶縁膜１０３の一部も選択的にエッ
チングして、下地絶縁膜１０３の第３の酸化物半導体膜１２４と接する領域に凸部が形成
されるように加工する（図８（Ａ）参照）。このとき、第３の酸化物半導体膜１２４と接
していない領域の下地絶縁膜１０３が消失しないように、エッチングガスおよびエッチン
グ時間を考慮する必要がある。好ましくは、下地絶縁膜１０３を４５０ｎｍ以上形成し、
第１のエッチング工程により下地絶縁膜１０３を１００ｎｍ程度エッチングすることが好
ましい。
例えば、ＩＣＰ装置を用いて、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、エッチ
ングガスとして三塩化ホウ素を流量６０ｓｃｃｍで導入し、塩素を流量２０ｓｃｃｍで導
入して、処理室内の圧力を１．９Ｐａとして第１のエッチング工程を行えばよい。
次に、下地絶縁膜１０３および第３の酸化物半導体膜１２４上に第２の絶縁膜１１７を形
成する（図８（Ｂ）参照）。第２の絶縁膜１１７は、トランジスタ１００と同様にして形
成すればよい。
次に、第３の酸化物半導体膜１２４の表面が露出するように第２の絶縁膜１１７の表面を
ＣＭＰ処理し、第３の絶縁膜として、少なくとも第３の酸化物半導体膜１２４の側面に接
するサイドウォール絶縁膜１０７を形成する（図８（Ｃ）参照）。なお、第２の絶縁膜１
１７の表面をＣＭＰ処理する条件などは、トランジスタ１００と同様とすればよい。
下地絶縁膜１０３の第３の酸化物半導体膜１２４と接する領域に凸部を形成することで、
第３の酸化物半導体膜１２４の周辺がサイドウォール絶縁膜１０７によって埋め込まれる
。これにより、サイドウォール絶縁膜１０７の形成後に行う第３の加熱処理によって、サ
イドウォール絶縁膜１０７に含まれる酸素の一部を第３の酸化物半導体膜１２４の側面に
拡散させ、酸素欠損を充分に補うことができる。
以降の作製工程は、トランジスタ１００と同様にして行うことでトランジスタ１１０を作
製することができる（図２（Ｂ）参照）。
〈トランジスタ１３０の作製方法〉
ここで、トランジスタ１３０（図３（Ａ）乃至（Ｄ）参照）の作製方法について、トラン
ジスタ１００およびトランジスタ１１０の作製方法と異なる点を説明する。
トランジスタ１３０の作製において、下地絶縁膜１０３の第３の酸化物半導体膜１２４と
接する領域に凸部が形成されるように第１のエッチング工程を行うところまでトランジス
タ１１０と同様である（図８（Ａ）参照）。
次に、下地絶縁膜１０３および第３の酸化物半導体膜１２４上に形成する第２の絶縁膜１
１７を、絶縁膜１１７ａ、１１７ｂの積層構造として形成する（図９（Ａ）参照）。
第３の酸化物半導体膜１２４と接する絶縁膜１１７ａは、下地絶縁膜１０３として適用で
きる酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ハフニウム、または酸化イッ
トリウムなどの酸化物絶縁膜材料で形成し、好ましくは、上述の少なくとも表面に酸素を
含み、該酸素の一部が加熱処理により脱離する酸化物絶縁膜を用いて形成する。なお、絶
縁膜１１７ａは単層構造でも積層構造でもよい。
絶縁膜１１７ａに接する絶縁膜１１７ｂは、酸化アルミニウム、酸化窒化アルミニウム、
窒化アルミニウム、窒化酸化シリコンまたは窒化シリコンなどの絶縁膜材料から選ばれる
１つを用いて形成する。好ましくは、酸化アルミニウム、酸化窒化アルミニウム、窒化ア
ルミニウムから選ばれる１つを用いて形成する。
次に、第３の酸化物半導体膜１２４の表面が露出するように絶縁膜１１７ａ、１１７ｂの
表面をＣＭＰ処理し、第３の絶縁膜として、少なくとも第３の酸化物半導体膜１２４の側
面に接するサイドウォール絶縁膜１０７ａ、１０７ｂを形成する。なお、絶縁膜１１７ａ
、１１７ｂの表面をＣＭＰ処理する条件などは、トランジスタ１００の作製方法で説明し
た条件を適宜用いればよい。
トランジスタ１１０と同様に、下地絶縁膜１０３の第３の酸化物半導体膜１２４と接する
領域に凸部を形成することで、第３の酸化物半導体膜１２４の周辺がサイドウォール絶縁
膜１０７ａ、１０７ｂによって埋め込まれる。さらに、第２の加熱処理を行ってもよく、
サイドウォール絶縁膜１０７ａ、１０７ｂというように積層構造とすることで第２の加熱
処理の際、サイドウォール絶縁膜１０７ａから脱離する酸素が、被処理物の系の外に放出
されることを抑制（ブロック）できる。従って、サイドウォール絶縁膜１０７ａに含まれ
る酸素の一部を第３の酸化物半導体膜１２４の側面に効率よく拡散させ、酸素欠損を充分
に補うことができ、酸化物半導体膜１０５（第４の酸化物半導体膜）を形成することがで
きる（図９（Ｂ）参照）。
以降の作製工程は、トランジスタ１００と同様にして行うことでトランジスタ１３０を作
製することができる（図３（Ｂ）参照）。
また、トランジスタ１３０におけるサイドウォール絶縁膜１０７ａ、１０７ｂの形成方法
は、絶縁膜１１７ａの表面が露出するように絶縁膜１１７ｂをＣＭＰ処理し、その後、絶
縁膜１１７ａをドライエッチングによりエッチングし、第３の酸化物半導体膜１２４の表
面を露出させて、サイドウォール絶縁膜１０７ａ、１０７ｂを形成することが好ましい。
また、絶縁膜１１７ｂにおいて、特に酸化アルミニウム、酸化窒化アルミニウム、窒化ア
ルミニウムのドライエッチングによるエッチングレートは、絶縁膜１１７ａに用いる酸化
物絶縁膜材料のエッチングレートより極端に遅いため、サイドウォール絶縁膜１０７ｂを
絶縁膜１１７ａのエッチングマスクとして用いることができる。このように形成すること
で、第３の酸化物半導体膜１２４を物理的に研磨し、第３の酸化物半導体膜１２４の表面
に欠陥の生成や、配向性または結晶性の低下など、酸化物半導体膜が改質してしまうこと
を抑制することができる。
上記した形成方法は、図１０（Ａ）のように絶縁膜１１７ｂを絶縁膜１１７ａより厚く形
成する。具体的には、絶縁膜１１７ｂにおける第３の酸化物半導体膜１２４と重畳してい
ない領域の上面が、絶縁膜１１７ａにおける第３の酸化物半導体膜１２４と重畳する領域
の上面より高く位置するように絶縁膜１１７ｂを形成する。例えば、絶縁膜１１７ａを２
０ｎｍ程度形成した場合は、５０ｎｍ程度の絶縁膜１１７ｂを形成すればよい。
絶縁膜１１７ａの表面が露出するように絶縁膜１１７ｂをＣＭＰ処理する（図１０（Ｂ）
参照）。その後、絶縁膜１１７ａをドライエッチングし、第３の酸化物半導体膜１２４の
表面を露出させて、サイドウォール絶縁膜１０７ａ、１０７ｂを形成する（図１０（Ｃ）
参照）。絶縁膜１１７ｂはほとんどエッチングされずに絶縁膜１１７ａがエッチングされ
、第３の酸化物半導体膜１２４周辺部に、サイドウォール絶縁膜１０７ａとサイドウォー
ル絶縁膜１０７ｂとからなる段差が形成される。
ただし、絶縁膜１１７ａをドライエッチングする際に第３の酸化物半導体膜１２４もエッ
チングしてしまう可能性がある。従って、第３の酸化物半導体膜１２４に対して絶縁膜１
１７ａのエッチング選択比が高いエッチング条件を採用することが必要である。ここでの
ドライエッチングの条件として、例えば、ＩＣＰ／Ｂｉａｓ＝５００／５０Ｗ、圧力１．
５Ｐａ，エッチングガスはＣＦ４およびＯ２の混合ガスとし、流量比はＣＦ４／Ｏ２＝７
０／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１１７ａを選択
的に除去してサイドウォール絶縁膜１０７ａ、１０７ｂを形成することができる。また、
このように形成することで、第３の酸化物半導体膜１２４がエッチングされてしまうこと
を抑制することができ、酸化物半導体膜が改質してしまうことを抑制することができる。
なお、該ドライエッチングの際に、水素を含む不純物が含まれないように行うことが望ま
しい。
ここで、サイドウォール絶縁膜１０７ａ、１０７ｂを形成する際に、ＣＭＰ処理およびド
ライエッチングを順に行った場合のトランジスタ１３０の断面図を図１１に示す。
〈トランジスタ１４０の作製方法〉
ここで、トランジスタ１４０（図２５（Ａ）乃至（Ｄ）参照）の作製方法について、トラ
ンジスタ１００およびトランジスタ１１０の作製方法と異なる点を説明する。
トランジスタ１４０の作製において、酸化物半導体膜１０５およびサイドウォール絶縁膜
１０７を形成するところまではトランジスタ１１０と同様である（図５（Ｃ）参照）。
次に、酸化物半導体膜１０５およびサイドウォール絶縁膜１０７上に、ゲート絶縁膜１６
１となる絶縁膜１６０およびゲート電極１１３となる導電膜１１２を形成する（図２６（
Ａ）参照）。絶縁膜１６０および導電膜１１２はそれぞれ、ゲート絶縁膜１１１で説明し
た絶縁材料およびゲート電極１１３となる導電材料を適宜用いて形成すればよい。この後
、加熱処理を行ってもよい。
次に、フォトリソグラフィ工程を行い、導電膜１１２上にレジストマスクを形成した後、
レジストマスクを用いて、導電膜１１２をエッチングしてゲート電極１１３を形成すると
共に、絶縁膜１６０をエッチングしてゲート絶縁膜１６１を形成する（図２６（Ｂ）参照
）。当該エッチング工程においては、絶縁膜１６０の一部がエッチングされるため、酸化
物半導体膜１０５の一部が露出される。
次に、酸化物半導体膜１０５に、ドーパント１５０を添加する（図２６（Ｃ）参照）。こ
の結果、第１の酸化物半導体領域１２５と、一対の第２の酸化物半導体領域１６５ａ、１
６５ｂとが形成される（図２６（Ｄ）参照）。これらの領域は、ゲート電極１１３および
ゲート絶縁膜１６１をマスクとしてドーパントを添加することでセルフアラインに形成さ
れる。この後、加熱処理を行ってもよい。またドーパントの添加方法はトランジスタ１０
０と同様にすればよい。
次に、酸化物半導体膜１０５、サイドウォール絶縁膜１０７、ゲート絶縁膜１６１および
ゲート電極１１３上に、ソース電極およびドレイン電極となる導電膜を形成する。次に、
フォトリソグラフィ工程を行い、導電膜上にレジストマスクを形成した後、レジストマス
クを用いて、導電膜をエッチングして、ソース電極１０９ａおよびドレイン電極１０９ｂ
を形成する（図２７（Ａ）参照）。
なお、ソース電極１０９ａおよびドレイン電極１０９ｂはそれぞれ、一対の第２の酸化物
半導体領域１６５ａ、１６５ｂの一部と接するように形成する。この結果、一対の第２の
酸化物半導体領域１６５ａ、１６５ｂにおいて、ソース電極１０９ａおよびドレイン電極
１０９ｂに接する領域はソース領域およびドレイン領域として機能し、ソース電極１０９
ａおよびドレイン電極１０９ｂと接していない領域はＬＤＤ領域として機能する。一対の
第２の酸化物半導体領域１６５ａ、１６５ｂにおいて、ソース電極１０９ａおよびドレイ
ン電極１０９ｂに接する領域はドーパントが添加されているため、一対の第２の酸化物半
導体領域１６５ａ、１６５ｂと、ソース電極１０９ａおよびドレイン電極１０９ｂとの接
触抵抗を低減することができる。このため、完成したトランジスタ１４０のオン電流を高
めることができる。
次に、酸化物半導体膜１０５、ソース電極１０９ａおよびドレイン電極１０９ｂ、ゲート
絶縁膜１６１、ならびにゲート電極１１３上に、保護絶縁膜１６６を形成する（図２７（
Ｂ）参照）。また、ソース電極１０９ａおよびドレイン電極１０９ｂならびに保護絶縁膜
１６６はトランジスタ１００と同様にして形成すればよい。
以上の工程により、トランジスタ１４０を作製することができる。
以上より、電気特性の変動が生じにくく、且つ電気特性の良好なトランジスタ１００、ト
ランジスタ１１０、トランジスタ１３０およびトランジスタ１４０を作製することができ
る。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは構成が一部異なるトランジ
スタおよび該トランジスタの作製方法について説明する。
図１２（Ａ）は、本発明の一形態であるトランジスタ２００の構成を説明する上面図であ
る。図１２（Ａ）の一点鎖線Ａ−Ｂ間の断面図は図１２（Ｂ）に相当し、図１２（Ａ）の
一点鎖線Ｃ−Ｄ間の断面図は図１２（Ｃ）に相当し、図１２（Ａ）の一点鎖線Ｅ−Ｆ間の
断面図は図１２（Ｄ）に相当する。なお、図１２（Ａ）において、下地絶縁膜１０３、ゲ
ート絶縁膜１１１および保護絶縁膜１１５は、明瞭化のため図示していない。
図１２（Ａ）乃至図１２（Ｄ）より、トランジスタ２００は、基板１０１と、基板１０１
上に設けられた下地絶縁膜１０３と、下地絶縁膜１０３上に設けられた酸化物半導体膜１
０５と、下地絶縁膜１０３上であって、且つ少なくとも酸化物半導体膜１０５の側面と接
して設けられたサイドウォール絶縁膜１０７ａ、１０７ｂと、酸化物半導体膜１０５およ
びサイドウォール絶縁膜１０７ａ、１０７ｂ上に設けられたソース電極１０８ａ、１０９
ａおよびドレイン電極１０８ｂ、１０９ｂと、酸化物半導体膜１０５の一部、ソース電極
１０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂを覆うゲート絶縁膜１１１と
、ゲート絶縁膜１１１上であって、且つ酸化物半導体膜１０５と重畳するゲート電極１１
３とを有する構造である。
なお、トランジスタ２００は、上記構造に対してさらに、ゲート絶縁膜１１１およびゲー
ト電極１１３を覆う保護絶縁膜１１５を有する構造であってもよい。
ソース電極１０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂにおいて、酸化物
半導体膜１０５と接するソース電極１０８ａおよびドレイン電極１０８ｂと、ソース電極
１０８ａおよびドレイン電極１０８ｂに接するソース電極１０９ａおよびドレイン電極１
０９ｂとは、互いに異なる導電材料で形成されている。また、ソース電極１０８ａおよび
ドレイン電極１０８ｂの端部は、ソース電極１０９ａおよびドレイン電極１０９ｂの端部
より外側に位置する。
従って、ソース電極１０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂには、ソ
ース電極１０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂからなる第１の厚さ
である領域と、ソース電極１０８ａおよびドレイン電極１０８ｂからなり、該第１の厚さ
より薄い第２の厚さである領域とを有する。例えば、該第２の厚さである領域は、図１２
（Ｂ）において、ソース電極１０８ａおよびドレイン電極１０８ｂのソース電極１０９ａ
およびドレイン電極１０９ｂより突出している領域Ｌである。
トランジスタ２００の酸化物半導体膜１０５は、ドーパントが添加された領域とドーパン
トが添加されていない領域を有する。具体的に、トランジスタ２００における酸化物半導
体膜１０５は、ゲート電極１１３と重畳する第１の酸化物半導体領域１２５と、一対の第
２の酸化物半導体領域１３５ａ、１３５ｂと、少なくとも上記第１の厚さである領域と重
畳する一対の第３の酸化物半導体領域１４５ａ、１４５ｂと、上記第２の厚さである領域
（領域Ｌ）のみと重畳する第４の酸化物半導体領域１５５ａ、１５５ｂを有する。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂは第１の酸化物半導体領域１２５を挟
んで設けられている。また、一対の第３の酸化物半導体領域１４５ａ、１４５ｂは、一対
の第２の酸化物半導体領域１３５ａ、１３５ｂの外側に設けられている。一対の第４の酸
化物半導体領域１５５ａ、１５５ｂは、一対の第２の酸化物半導体領域１３５ａ、１３５
ｂの外側に設けられている（図１２（Ｂ）参照）。
また、一対の第２の酸化物半導体領域１３５ａ、１３５ｂおよび一対の第４の酸化物半導
体領域１５５ａ、１５５ｂには、ドーパントが添加されており、第１の酸化物半導体領域
１２５および一対の第３の酸化物半導体領域１４５ａ、１４５ｂにはドーパントが添加さ
れていない。
ドーパントが添加されている領域のうち、一対の第２の酸化物半導体領域１３５ａ、１３
５ｂと一対の第４の酸化物半導体領域１５５ａ、１５５ｂのドーパント濃度には、差があ
ることから、本実施の形態では、一対の第２の酸化物半導体領域１３５ａ、１３５ｂを第
１のＬＤＤ領域とよび、一対の第４の酸化物半導体領域１５５ａ、１５５ｂを第２のＬＤ
Ｄ領域とよぶことにする。
トランジスタ２００において、チャネル形成領域はゲート電極１１３と重畳している第１
の酸化物半導体領域１２５である。
〈トランジスタ２００の作製方法〉
トランジスタ２００の作製方法について、実施の形態１で説明したトランジスタの作製方
法と異なる点を説明する。
まず、トランジスタ１３０の作製方法と同様にして、酸化物半導体膜１０５を形成する工
程まで行う（図９（Ａ）及び（Ｂ）参照）。
次いで、酸化物半導体膜１０５、およびサイドウォール絶縁膜１０７ａ、１０７ｂ上にソ
ース電極１０８ａおよびドレイン電極１０８ｂとなる導電膜１２８を形成する。導電膜１
２８上にソース電極１０９ａおよびドレイン電極１０９ｂとなる導電膜１２９を形成する
。導電膜１２９上にソース電極１０８ａおよびドレイン電極１０８ｂを形成するためのレ
ジストマスク１４３ａ、１４３ｂを形成する（図１３（Ａ）参照）。なお、レジストマス
ク１４３ａ、１４３ｂはフォトリソグラフィ工程により形成すればよい。
導電膜１２８の導電材料としては、アルミニウム、チタン、クロム、ニッケル、イットリ
ウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属
、またはこれを主成分とする合金とし、単層構造として導電膜１２８を形成することが好
ましい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を単層構造と
して形成してもよい。
導電膜１２９は、導電膜１２８に用いた導電材料とは異なる種類の単体金属、該単体金属
を主成分とする合金、上記透明導電材料を単層構造として形成することができる。また、
導電膜１２９は、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上に
チタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層す
る二層構造、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜
を積層する三層構造を形成してもよい。
導電膜１２８は、導電膜１２９より薄く形成することが好ましい。導電膜１２８の厚さが
、ソース電極１０８ａおよびドレイン電極１０８ｂの厚さとなり、さらにはソース電極１
０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂにおける第２の厚さとなる。ま
た、後述する第２のＬＤＤ領域のドーパント濃度は、ソース電極１０８ａおよびドレイン
電極１０８ｂの厚さに対応することから、一対の第４の酸化物半導体領域１５５ａ、１５
５ｂのドーパント濃度が下記の値となるように、導電膜１２８の厚さを決定する。
例えば、導電膜１２８の厚さとしては、１０ｎｍ以上５０ｎｍ以下することが好ましい。
導電膜１２８を薄く形成することで、ドライエッチングを用いて、導電膜１２９を加工し
、ソース電極１０９ａおよびドレイン電極１０９ｂを形成する場合に、エッチングガスが
既に形成されたソース電極１０８ａおよびドレイン電極１０８ｂの側面に周り込んでエッ
チングすることを抑制できる。従って、ソース電極１０８ａおよびドレイン電極１０８ｂ
を、レジストマスク１４３ａ、１４３ｂに対して精度良く加工されたものにすることがで
きる。従って、チャネル長が短い微細なトランジスタを作製する際にも、第１のＬＤＤ領
域および第２のＬＤＤ領域を形成することができる。
また、導電膜１２８の厚さによって、形成される第２のＬＤＤ領域の厚さも制御すること
ができる。つまり、酸化物半導体膜１０５に添加されるドーパントの添加深さ（添加領域
）を制御することができる。例えば、トランジスタ２００では、酸化物半導体膜１０５の
上面から一部に第２のＬＤＤ領域が形成されているが、導電膜１２８の厚さできる限り薄
くすると、酸化物半導体膜１０５の下面から上面まで全ての厚さ方向に第２のＬＤＤ領域
を形成することができる（図示せず）。
まず、レジストマスク１４３ａ、１４３ｂを用いて、導電膜１２８および導電膜１２９を
選択的にエッチングして、ソース電極１０８ａおよびドレイン電極１０８ｂと、一対の導
電膜１２９ａ、１２９ｂとを形成する。
例えば、ＩＣＰ装置を用いて、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、エッチ
ングガスとして三塩化ホウ素を流量６０ｓｃｃｍ、塩素を流量２０ｓｃｃｍ、処理室内の
圧力を１．９Ｐａとしたエッチング条件で、導電膜１２９をエッチングし、一対の導電膜
１２９ａ、１２９ｂとを形成する。その後、ＩＣＰ装置を用いて、ＩＣＰパワー５００Ｗ
、バイアスパワー１５０Ｗ、エッチングガスとして四フッ化炭素２５ｓｃｃｍ、塩素を流
量２５ｓｃｃｍ、酸素を流量１０ｓｃｃｍ、処理室内の圧力を１．９Ｐａとしたエッチン
グ条件で導電膜１２８をエッチングし、ソース電極１０８ａおよびドレイン電極１０８ｂ
を形成する。
次いで、レジストマスク１４３ａ、１４３ｂを縮小（後退）させて、一対の導電膜１２９
ａ、１２９ｂを加工するためのレジストマスク１５３ａ、１５３ｂを形成する（図１３（
Ｂ）参照）。レジストマスク１４３ａ、１４３ｂの縮小（後退）は、少なくとも第２のＬ
ＤＤ領域の幅となる分のソース電極１０８ａおよびドレイン電極１０８ｂを露出させる必
要がある。レジストマスク１４３ａ、１４３ｂの縮小（後退）には、酸素プラズマによる
アッシング行えばよい。
レジストマスク１５３ａ、１５３ｂを用いて、一対の導電膜１２９ａ、１２９ｂを選択的
にエッチングして、その後、レジストマスク１５３ａ、１５３ｂを除去して、ソース電極
１０９ａおよびドレイン電極１０９ｂを形成する（図１３（Ｃ）参照）。
なお、一対の導電膜１２９ａ、１２９ｂを選択的にエッチングする際に、ドライエッチン
グを行うと、酸化物半導体膜１０５も同時にエッチングされる可能性があることから、酸
化物半導体膜１０５に対して一対の導電膜１２９ａ、１２９ｂ（導電膜１２９）のエッチ
ング選択比が高いエッチング条件を用いてソース電極１０９ａおよびドレイン電極１０９
ｂを形成することが好ましい。なお、本工程により、酸化物半導体膜１０５の一部がエッ
チングされて酸化物半導体膜１０５に凹部が形成されてもよい。
なお、一対の導電膜１２９ａ、１２９ｂをエッチングする条件としては、例えば、ＩＣＰ
装置を用いて、ＩＣＰパワー３５０Ｗ、バイアスパワー２０Ｗ、エッチングガスとして三
塩化ホウ素を流量６０ｓｃｃｍ、塩素を流量２０ｓｃｃｍ、処理室内の圧力を２．０Ｐａ
とした条件である。
このように形成することで、ソース電極１０８ａ、１０９ａおよびドレイン電極１０８ｂ
、１０９ｂは、第１の厚さである領域と、該第１の厚さより薄い第２の厚さである領域と
を有する。
なお、レジストマスク１５３ａ、１５３ｂは、実施の形態１で説明したように、酸素プラ
ズマによるアッシングによって除去してもよい。
また、レジストマスク１４３ａ、１４３ｂとは異なる第１のレジストマスク（図示せず）
を用いて導電膜１２９をエッチングしてソース電極１０９ａおよびドレイン電極１０９ｂ
を形成し、その後第１のレジストマスクを除去し、その後フォトリソグラフィ工程によっ
て第２のレジストマスク（図示せず）を形成し、第２のレジストマスクを用いて導電膜１
２８をエッチングしてソース電極１０８ａおよびドレイン電極１０８ｂを形成してもよい
。このように形成することで、酸化物半導体膜１０５の表面を処理室内の減圧雰囲気また
は還元性雰囲気に曝す回数を少なくすることができ、酸化物半導体膜１０５に生じる酸素
欠損を低減することができるため、トランジスタ２００の電気特性を良好なものにするこ
とができる。
次に、酸化物半導体膜１０５、ソース電極１０８ａ、１０９ａおよびドレイン電極１０８
ｂ、１０９ｂ上にゲート絶縁膜１１１を形成し、さらにゲート電極１１３を形成する（図
１４（Ａ）参照）。ゲート絶縁膜１１１およびゲート電極１１３は、トランジスタ１３０
と同様にして形成すればよい。
次に、酸化物半導体膜１０５に、第１の酸化物半導体領域１２５と、第１のＬＤＤ領域と
、一対の第３の酸化物半導体領域１４５ａ、１４５ｂと、第２のＬＤＤ領域とを形成する
。これらの領域は、ゲート電極１１３、ソース電極１０８ａ、１０９ａおよびドレイン電
極１０８ｂ、１０９ｂをマスクとしてドーパント１５０を添加することでセルフアライン
に形成される（図１４（Ｂ）参照）。
ドーパント１５０を添加する工程はトランジスタ１００と同様にして行えばよい。なお、
第１のＬＤＤ領域のドーパント濃度は、ゲート絶縁膜１１１の厚さに対応することから、
第１のＬＤＤ領域のドーパント濃度が下記の値となるように、ゲート絶縁膜１１１の厚さ
を決める。このとき、酸化物半導体膜１０５の第１のＬＤＤ領域および第２のＬＤＤ領域
となる部分に結晶領域が含まれている場合、第１のＬＤＤ領域および第２のＬＤＤ領域を
形成する際のドーパント１５０の添加によるダメージによって、結晶性が低減し、非晶質
領域となることがある。
第１のＬＤＤ領域は、ゲート絶縁膜１１１を通過してドーパントが添加され、第２のＬＤ
Ｄ領域は、ソース電極１０８ａおよびドレイン電極１０８ｂを通過してドーパントが添加
される。ドーパントはソース電極１０８ａおよびドレイン電極１０８ｂより、ゲート絶縁
膜１１１のほうが通過しやすい。従って、第１のＬＤＤ領域のドーパント濃度は、第２の
ＬＤＤ領域のドーパント濃度よりも高い。
第１のＬＤＤ領域および第２のＬＤＤ領域は、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃ
ｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。なお、導電率が低
すぎると、トランジスタ２００のオン電流が低下してしまう。
第１のＬＤＤ領域および第２のＬＤＤ領域のドーパント濃度を増加させると、キャリア密
度を増加させることができるが、ドーパント濃度を増加させすぎると、ドーパントがキャ
リアの移動を阻害することになり、第１のＬＤＤ領域および第２のＬＤＤ領域の導電性を
低下させることになる。
従って、第１のＬＤＤ領域および第２のＬＤＤ領域のドーパント濃度は、５×１０１８ａ
ｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また
、ドーパント１５０を添加した後、加熱処理を行ってもよい。
さらに、ドーパント１５０を添加する処理は、複数回行っても良い。ドーパント１５０を
添加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じであって
もよいし、１回の処理毎に変えてもよい。
ドーパント１５０を添加する条件は実施の形態１で説明した条件とすることができる。
以降の作製工程は、トランジスタ１３０と同様にして行うことでトランジスタ２００を作
製することができる（図１４（Ｃ）参照）。なお、サイドウォール絶縁膜１０７ａ、１０
７ｂを形成する際に、ＣＭＰ処理およびドライエッチングの順に行った場合のトランジス
タ２００の断面図を図１５に示す。
トランジスタ２００は、ドーパントが添加された第１のＬＤＤ領域および第２のＬＤＤ領
域を、チャネル形成領域の第１の酸化物半導体領域１２５の両端に設けることで、チャネ
ル形成領域である第１の酸化物半導体領域１２５に加わる電界を緩和させることができる
。従って、トランジスタ２００のチャネル長が極端に短くすることで生じるしきい値電圧
の変動を低減することができる。
また、実施の形態１で説明した低抵抗膜のように、酸化物半導体膜１０５とソース電極１
０８ａおよびドレイン電極１０８ｂとの間に、ソース電極１０８ａ、１０９ａおよびドレ
イン電極１０８ｂ、１０９ｂよりも抵抗率が大きく、酸化物半導体膜１０５よりも抵抗率
が小さい導電膜を設けてもよい。
さらに、実施の形態１で説明したように、ゲート電極１１３とゲート絶縁膜１１１との間
に、窒素を含むＩｎ−Ｇａ−Ｚｎ系金属酸化物や、窒素を含むＩｎ−Ｓｎ系金属酸化物や
、窒素を含むＩｎ−Ｇａ系金属酸化物や、窒素を含むＩｎ−Ｚｎ系金属酸化物や、窒素を
含む酸化スズや、窒素を含む酸化インジウムや、金属窒化物（ＩｎＮ、ＺｎＮなど）で形
成した膜を設けてもよい。
また、ソース電極１０８ａ、１０９ａおよびドレイン電極１０８ｂ、１０９ｂにおいて、
本実施の形態では導電膜１２８および導電膜１２９の積層構造として形成したが、積層構
造とせずに、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウ
ム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主
成分とする合金を用いた単層構造の導電膜を形成し、該単層構造の導電膜に第１の厚さの
領域と、該第１の厚さより薄い第２の厚さの領域とを有するように加工し、ソース電極お
よびドレイン電極としてもよい。なお、該単層構造の導電膜としては、シリコンを含むア
ルミニウムや、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよ
い。
なお、トランジスタ２００は、トランジスタ１３０における基板１０１、下地絶縁膜１０
３、酸化物半導体膜１０５、およびサイドウォール絶縁膜１０７ａ、１０７ｂの積層構造
をもとにして形成しているが、トランジスタ１００およびトランジスタ１１０における基
板１０１、下地絶縁膜１０３、酸化物半導体膜１０５、およびサイドウォール絶縁膜１０
７の積層構造をもとにして、本実施の形態で説明した作製方法を適用してもよい。
以上より、電気特性の変動が生じにくく、且つ電気特性の良好なトランジスタ２００を作
製することができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明したトランジスタと異なる構
造のトランジスタについて説明する。
図１６は、本発明の一形態であるトランジスタ３００の構成を説明する断面図である。
図１６に示すトランジスタ３００は、基板１０１上にソース電極１０９ａおよびドレイン
電極１０９ｂが設けられ、ソース電極１０９ａおよびドレイン電極１０９ｂの間には絶縁
膜３０１が設けられ、ソース電極１０９ａおよびドレイン電極１０９ｂならびに絶縁膜３
０１上に酸化物半導体膜１０５が設けられ、酸化物半導体膜１０５の側面にはサイドウォ
ール絶縁膜１０７が設けられ、酸化物半導体膜１０５およびサイドウォール絶縁膜１０７
上にゲート絶縁膜１１１が設けられ、ゲート絶縁膜１１１上にゲート電極１１３が設けら
れ、ゲート絶縁膜１１１およびゲート電極１１３を覆って保護絶縁膜１１５が設けられて
いる構造である。つまり、トランジスタ３００はトップゲート−ボトムコンタクト構造で
ある。
さらに、トランジスタ３００は、酸化物半導体膜１０５において、ゲート電極１１３と重
畳し、且つチャネル形成領域として機能する第１の酸化物半導体領域１２５と、第１の酸
化物半導体領域１２５を挟み、且つソース領域およびドレイン領域として機能する一対の
第２の酸化物半導体領域１３５ａ、１３５ｂが形成されている構造である。なお、第１の
酸化物半導体領域１２５にはドーパントが含まれておらず、一対の第２の酸化物半導体領
域１３５ａ、１３５ｂにはドーパントが含まれている。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂは、導電率が１０Ｓ／ｃｍ以上１００
０Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。なお、導
電率が低すぎると、トランジスタ３００のオン電流が低下してしまう。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂのドーパント濃度を増加させると、キ
ャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、ドーパン
トがキャリアの移動を阻害することになり、一対の第２の酸化物半導体領域１３５ａ、１
３５ｂの導電性を低下させることになる。
従って、一対の第２の酸化物半導体領域１３５ａ、１３５ｂのドーパント濃度は、５×１
０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好まし
い。
さらに、ドーパントを添加する処理は、複数回行っても良い。ドーパントを添加する処理
を複数回行う場合、ドーパントは複数回すべてにおいて同じであってもよいし、１回の処
理毎に変えてもよい。
ドーパントを添加する条件は実施の形態１で説明した条件とすることができる。
次に、トランジスタ３００の作製方法について、以下に説明する。ここでは、実施の形態
１に示したトランジスタの作製方法を適用できるものとして説明するが、実施の形態２で
説明した方法についても適宜適用することができる。
トランジスタ３００の作製方法は、基板１０１上に下地絶縁膜１０３およびソース電極１
０９ａおよびドレイン電極１０９ｂを形成する。この後、ソース電極１０９ａおよびドレ
イン電極１０９ｂ上に、先の実施の形態で説明した方法を適宜用いて、絶縁膜３０１を形
成する。ソース電極１０９ａおよびドレイン電極１０９ｂならびに絶縁膜３０１上に第１
の酸化物半導体膜１２０を形成し、第１の加熱処理を行って第２の酸化物半導体膜１２２
を形成し、第２の酸化物半導体膜１２２を選択的にエッチングして、第３の酸化物半導体
膜１２４を形成する。この後、先の実施の形態で説明した方法を適宜用いて、少なくとも
第３の酸化物半導体膜１２４の側面に接するサイドウォール絶縁膜１０７を形成する。サ
イドウォール絶縁膜１０７を形成した後、第２の加熱処理を行い、第４の酸化物半導体膜
を形成する。この後、サイドウォール絶縁膜１０７および第４の酸化物半導体膜上にゲー
ト絶縁膜１１１を形成し、ゲート絶縁膜１１１上にゲート電極１１３を形成する。
ゲート電極１１３を形成した後、ゲート電極１１３をマスクとしてドーパントを第４の酸
化物半導体膜に添加することで、ドーパントを含まずチャネル形成領域として機能する第
１の酸化物半導体領域１２５と、ドーパントを含み、且つソース領域およびドレイン領域
として機能する一対の第２の酸化物半導体領域１３５ａ、１３５ｂとを有する酸化物半導
体膜１０５をセルフアラインに形成することができる。
次に、ゲート絶縁膜１１１およびゲート電極１１３上に保護絶縁膜１１５を形成する。な
お、ゲート絶縁膜１１１および保護絶縁膜１１５を形成した後はそれぞれ、第２の加熱処
理と同様の加熱処理を行うことが好ましい。
以上により、トランジスタ３００を作製することができる。
トランジスタ３００は、ソース電極１０９ａおよびドレイン電極１０９ｂの間には絶縁膜
３０１が設けられ、酸化物半導体膜１０５の側面にはサイドウォール絶縁膜１０７が設け
られていることから、ゲート絶縁膜１１１が酸化物半導体膜１０５の上面のみと接して設
けられる。このような構造とすることで、ゲート絶縁膜１１１より下層に設けられた部材
によって生じる段差を抑制することができるため、ゲート絶縁膜１１１の厚さを薄くする
ことができる。ゲート絶縁膜１１１の厚さを薄くすること、および、ドーパントを含む一
対の第２の酸化物半導体領域１３５ａ、１３５ｂによって、トランジスタ３００のチャネ
ル長を極端に短くすることによって生じるしきい値電圧の変動を低減することができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で説明したトランジスタと異なる構造
のトランジスタについて説明する。
図１７は、本発明の一形態であるトランジスタ４００の構成を説明する断面図である。
図１７に示すトランジスタ４００は、基板１０１上に設けられる下地絶縁膜１０３と、下
地絶縁膜１０３上に設けられるソース電極１０９ａと、ソース電極１０９ａの側面と接す
る絶縁膜４０１と、ソース電極１０９ａおよび絶縁膜４０１と接する酸化物半導体膜１０
５と、酸化物半導体膜１０５の側面と接するサイドウォール絶縁膜１０７と、サイドウォ
ール絶縁膜１０７上に形成され且つ酸化物半導体膜１０５の上面に接するドレイン電極１
０９ｂと、サイドウォール絶縁膜１０７、酸化物半導体膜１０５、およびドレイン電極１
０９ｂを覆うゲート絶縁膜１１１と、ゲート絶縁膜１１１上に酸化物半導体膜１０５と重
畳するゲート電極１１３と、ゲート絶縁膜１１１およびゲート電極１１３を覆う保護絶縁
膜１１５を有する構造である。
さらに、トランジスタ４００の酸化物半導体膜１０５において、ゲート電極１１３と重畳
し、且つチャネル形成領域として機能する第１の酸化物半導体領域１２５と、第１の酸化
物半導体領域１２５を挟み、且つソース領域およびドレイン領域として機能する一対の第
２の酸化物半導体領域１３５ａ、１３５ｂと、ドレイン電極１０９ｂの一部と接する第３
の酸化物半導体領域１４５が形成されている構造である。なお、第１の酸化物半導体領域
１２５および第３の酸化物半導体領域１４５にはドーパントが含まれておらず、一対の第
２の酸化物半導体領域１３５ａ、１３５ｂにはドーパントが含まれている。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂは、導電率が１０Ｓ／ｃｍ以上１００
０Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。なお、導
電率が低すぎると、トランジスタ４００のオン電流が低下してしまう。
一対の第２の酸化物半導体領域１３５ａ、１３５ｂのドーパント濃度を増加させると、キ
ャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、ドーパン
トがキャリアの移動を阻害することになり、一対の第２の酸化物半導体領域１３５ａ、１
３５ｂの導電性を低下させることになる。
従って、トランジスタ４００において、一対の第２の酸化物半導体領域１３５ａ、１３５
ｂのドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／
ｃｍ３以下であることが好ましい。
さらに、ドーパントを添加する処理は、複数回行っても良い。ドーパントを添加する処理
を複数回行う場合、ドーパントは複数回すべてにおいて同じであってもよいし、１回の処
理毎に変えてもよい。
ドーパントを添加する条件は実施の形態１で説明した条件とすることができる。
次に、トランジスタ４００の作製方法について、以下に説明する。ここでは、実施の形態
１に示したトランジスタの作製方法を適用できるものとして説明するが、実施の形態２お
よび実施の形態３で説明した方法も適宜適用することができる。
トランジスタ４００は、下地絶縁膜１０３上に酸化物半導体膜を形成する前に、ソース電
極１０９ａを形成する。次に、先の実施の形態で説明した方法を適宜用いて絶縁膜４０１
を形成し、第１の酸化物半導体膜を形成し、第１の加熱処理を行って第２の酸化物半導体
膜を形成し、第２の酸化物半導体膜を選択的にエッチングして、第３の酸化物半導体膜を
形成する。第３の酸化物半導体膜を形成した後、先の実施の形態で説明した方法を適宜用
いてサイドウォール絶縁膜１０７を形成し、第２の加熱処理をして第４の酸化物半導体膜
を形成する。この後、ドレイン電極１０９ｂを形成する。この後、サイドウォール絶縁膜
１０７の一部、酸化物半導体膜１０５の一部およびドレイン電極１０９ｂ上にゲート絶縁
膜１１１を形成し、ゲート絶縁膜１１１上にゲート電極１１３を形成する。
ゲート電極１１３を形成した後、ゲート電極１１３およびドレイン電極１０９ｂをマスク
としてドーパントを第４の酸化物半導体膜に添加することで、ドーパントを含まずチャネ
ル形成領域として機能する第１の酸化物半導体領域１２５と、ドーパントを含む一対の第
２の酸化物半導体領域１３５ａ、１３５ｂと、ドーパントを含まない第３の酸化物半導体
領域１４５を有する酸化物半導体膜１０５をセルフアラインに形成することができる。
次に、ゲート絶縁膜１１１およびゲート電極１１３上に保護絶縁膜１１５を形成する。な
お、ゲート絶縁膜１１１および保護絶縁膜１１５を形成した後はそれぞれ、第２の加熱処
理と同様の加熱処理を行うことが好ましい。
トランジスタ４００はゲート電極１１３およびドレイン電極１０９ｂ間に、ドーパントを
含む領域を有することで、チャネル形成領域として機能する第１の酸化物半導体領域１２
５に与える電界を緩和することができる。そのため、トランジスタ４００のチャネル長が
極端に短くすることによって生じるしきい値電圧の変動を低減することができる。
以上の工程により、トランジスタ４００を作製することができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示した酸化物半導体膜１０５に、結
晶領域を有する酸化物半導体を適用する方法について説明する。
本実施の形態で説明する結晶領域を有する酸化物半導体は非単結晶であり、詳細には、該
非単結晶のａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正
六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、
金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分
をｃ軸配向結晶とよぶことにし、該ｃ軸配向結晶を有する酸化物半導体をＣＡＡＣ酸化物
半導体（ＣＡＡＣ−ＯＳ：ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｉｎｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。
チャネル形成領域を含む酸化物半導体膜１０５をＣＡＡＣ酸化物半導体膜とすることで、
可視光や紫外光の照射前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において
、しきい値電圧の変動を抑制することができ、トランジスタの信頼性を向上させることが
できる。
ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているもので
もない。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結
晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ酸化物半導体を
構成する酸素の一部あるいは全部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導
体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持
する基板面やＣＡＡＣ酸化物半導体の表面や膜面、界面等に垂直な方向）に揃っていても
よい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定
の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
ＣＡＡＣ酸化物半導体は、その組成等に応じて、導体であったり、半導体であったり、絶
縁体であったりする。また、その組成等に応じて、可視光に対して透明または不透明とな
る。このようなＣＡＡＣ酸化物半導体の例として、膜状に形成され、膜表面、或いは、基
板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認
められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子（あるい
は窒素原子）の層状配列が認められる材料を挙げることもできる。
ＣＡＡＣ酸化物半導体を有する酸化物半導体膜１０５の作製方法として、第１の方法およ
び第２の方法がある。まず、第１の方法について説明する。
実施の形態１で説明した第１の酸化物半導体膜１２０を形成する方法において、基板温度
を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とし、スパッタリン
グ法で第１の酸化物半導体膜１２０を形成することである。この方法により、第１の酸化
物半導体膜１２０中への水分（水素を含む）などの混入を防ぎつつ、ＣＡＡＣ酸化物半導
体を第１の酸化物半導体膜１２０に形成することができる。
上記形成方法により、第１の酸化物半導体膜１２０を形成した後、実施の形態１で説明し
た第１の加熱処理により、第１の酸化物半導体膜１２０からさらに水素を放出させると共
に、下地絶縁膜１０３に含まれる酸素の一部を、第１の酸化物半導体膜１２０と、下地絶
縁膜１０３および第１の酸化物半導体膜１２０の界面近傍とに拡散させることができる。
また、第１の加熱処理は、第１の酸化物半導体膜１２０のＣＡＡＣ酸化物半導体の結晶性
を向上させることができる。つまり、第１の加熱処理によって、第１の酸化物半導体膜１
２０より結晶性が高い第２の酸化物半導体膜１２２を形成することができる。
以降、実施の形態１乃至実施の形態４に記載した作製工程を適宜行うことで、ＣＡＡＣ酸
化物半導体を有する酸化物半導体膜１０５を形成することができる。
次に、第２の方法について、以下に説明する。第２の方法は、酸化物半導体膜の形成を２
回に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行うことでＣＡＡＣ酸化
物半導体膜を形成する方法である。
下地絶縁膜１０３上に１層目の酸化物半導体膜を形成する。１層目の酸化物半導体膜は、
一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
１層目の酸化物半導体膜の形成時、基板温度を１５０℃以上４５０℃以下、好ましくは２
００℃以上３５０℃以下とすることが好ましい。これにより、形成した第１の酸化物半導
体膜中に含まれる水分（水素を含む）などの不純物の混入を低減させることができる。さ
らに、１層目の酸化物半導体膜の表面を含む領域に結晶領域が形成される。１層目の酸化
物半導体膜の結晶性を向上させることで、最終的に、結晶性の高いＣＡＡＣ酸化物半導体
膜を形成することができる。
なお、１層目の酸化物半導体膜の形成後、加熱処理を行ってもよい。該加熱処理により、
１層目の酸化物半導体膜から、さらに水分（水素含む）を脱離させることができ、結晶性
も向上させることができる。該加熱処理を行うことで、１層目の酸化物半導体膜中の非晶
質領域に対する結晶領域の割合を多くすることができ、最終的には、結晶性の高いＣＡＡ
Ｃ酸化物半導体膜を形成することができる。また、該加熱処理は、２００℃以上基板の歪
み点未満、好ましくは２５０℃以上４５０℃以下とする。
また、該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用い
ることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処
理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導
体膜を形成するための時間を短縮することができる。
該加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、ア
ルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。ま
た、酸素雰囲気および減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処
理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成す
ることができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、１層目の酸化物半導体膜上に２層目の酸化物半導体膜を、１層目の酸化物半導体膜
よりも厚く形成する。２層目の酸化物半導体膜は、１層目の酸化物半導体膜と同様の方法
で形成することができる。
２層目の酸化物半導体膜を形成する際、基板を加熱しながら形成することで、１層目の酸
化物半導体膜を種結晶に、２層目の酸化物半導体膜を結晶化させることができる。このと
き、１層目の酸化物半導体膜と２層目の酸化物半導体膜が同一の元素から構成されるホモ
成長としても構わない。また、１層目の酸化物半導体膜と２層目の酸化物半導体膜とが、
少なくとも一種以上異なる元素から構成されるヘテロ成長としても構わない。
なお、２層目の酸化物半導体膜を形成した後、さらなる加熱処理を行ってもよい。２層目
の酸化物半導体膜を形成した後に行う加熱処理は、１層目の酸化物半導体膜を形成した後
に行う加熱処理と同様の方法で行えばよい。２層目の酸化物半導体膜を形成した後に加熱
処理を行うことによって、非晶質領域に対して結晶領域の割合の多いＣＡＡＣ酸化物半導
体膜を形成することができる。ここでの加熱処理でも、２層目の酸化物半導体膜をホモ成
長またはヘテロ成長させることができる。
以上の方法で、ＣＡＡＣ酸化物半導体を有する第１の酸化物半導体膜１２０を形成するこ
とができる。
以降は、実施の形態１乃至実施の形態４に記載した作製工程を適宜行うことで、ＣＡＡＣ
酸化物半導体を有する酸化物半導体膜１０５を形成することができる。
なお、第２の方法において、ＣＡＡＣ酸化物半導体を有する第１の酸化物半導体膜１２０
を形成する際に行う加熱処理によって、下地絶縁膜１０３から酸化物半導体膜への酸素が
拡散する場合がある。この場合は、実施の形態１乃至実施の形態４に記載した第１の加熱
処理を行わなくとも、ＣＡＡＣ酸化物半導体を有する第１の酸化物半導体膜１２０に含ま
れる酸素欠損が低減されていることから、第２の方法で形成したＣＡＡＣ酸化物半導体を
有する第１の酸化物半導体膜１２０を、実施の形態１乃至実施の形態４に記載した第２の
酸化物半導体膜１２２に適用することが可能である。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の回路構成お
よび動作の例について、図１８乃至図２１を参照して説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
〈半導体装置の断面構成〉
はじめに、半導体装置の断面構成の一例について、図１８（Ａ）を参照して説明する。図
１８（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ６６０を
有し、上部に容量素子６６４と、第２の半導体材料を用いたトランジスタ６０１を有する
ものである。
図１８（Ａ）におけるトランジスタ６６０は、基板６００上に、半導体材料（例えば、シ
リコンなど）を含むチャネル形成領域６１６ａ１と、チャネル形成領域６１６ａ１を挟む
ように設けられた不純物領域６１６ｂ１および不純物領域６１６ｂ２と、チャネル形成領
域６１６ａ１上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に設けられた
ゲート電極６０９と、を有する。なお、図において、明示的にはソース電極やドレイン電
極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合が
ある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイ
ン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書にお
いて、ソース電極との記載には、ソース領域が含まれうる。
不純物領域６１６ｂ１は、トランジスタ６６０のソース電極またはドレイン電極の一方と
して機能する。不純物領域６１６ｂ２は、トランジスタ６６０のソース電極またはドレイ
ン電極の他方として機能する。また、図１８（Ａ）において、不純物領域６１６ｂ２は、
不純物領域６１６ｂ３、ゲート絶縁膜６０８に形成された開口、配線６０７およびドーパ
ントが添加されている領域６２０ｂの一部を介して導電膜６２６ｂに接続されている。す
なわち、トランジスタ６６０のソース電極またはドレイン電極の他方とトランジスタ６０
１のソース電極またはドレイン電極の一方は電気的に接続されている。
ただし、本発明の一態様はこれに限られるものではない。メモリセル、トランジスタおよ
び容量素子の電気的接続は適宜変更することができる。例えば、不純物領域６１６ｂ２は
、不純物領域６１６ｂ３および不純物領域６１６ｂ４を介して、他のメモリセルの不純物
領域に接続していてもよい。その場合、ゲート絶縁膜６０８には開口が形成されなくても
よい。また配線６０７が形成されなくてもよい。すなわち、トランジスタ６６０のソース
電極またはドレイン電極の他方と他のメモリセルが電気的に接続される場合は、トランジ
スタ６６０のソース電極またはドレイン電極の他方とトランジスタ６０１のソース電極ま
たはドレイン電極の一方は、電気的に接続されていなくてもよい。
配線６０７はゲート電極６０９と同様の材料および工程により形成することができる。配
線６０７により、ＣＭＰのディッシングを防ぐことができ、絶縁膜６０２ａ、ゲート電極
６０９および配線６０７の上面をより平坦化することができる。
なお、図１８（Ａ）においてゲート電極６０９および配線６０７は単層構造となっている
が、これに限定するものではない。ゲート電極６０９および配線６０７を２層以上の積層
構造としてもよい。例えば、窒化タンタル膜の上にタングステン膜を積層した構造として
もよい。窒化タンタル膜は、タングステン膜（Ｗ）がチャネル形成領域６１６ａ１に拡散
することを抑制するため、良好な電気特性を示すトランジスタ６６０を作製できる。また
、トランジスタ６６０のゲート電極６０９をドライエッチングで形成する際に、塩素ガス
をエッチングガスとして用いることで、窒化タンタル膜を選択的にエッチングすることが
できる。つまり、ゲート絶縁膜６０８の厚さが薄い場合でも、ゲート電極６０９と、トラ
ンジスタ６６０のソース電極およびドレイン電極である不純物領域６１６ｂ１、６１６ｂ
２とが短絡することを抑制できる。
なお、高集積化を実現するためには、図１８（Ａ）に示すようにトランジスタ６６０がサ
イドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ６６０
の特性を重視する場合には、ゲート電極６０９の側面にサイドウォール絶縁層を設け、そ
のサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不
純物領域６１６ｂ１、不純物領域６１６ｂ２を設けてもよい。
図１８におけるトランジスタ６０１には、先の実施の形態で説明したトランジスタを適用
できる。トランジスタ６０１は、チャネル形成領域６２２ａと、ドーパントを含む領域６
２０ａ、６２０ｂと、導電膜６２６ａ、６２６ｂと、ゲート絶縁膜６１４ａと、導電膜６
１６ａと、を有する。
例えば、トランジスタ６０１は、実施の形態１で説明したトランジスタ１４０に相当する
（図２５参照）。チャネル形成領域６２２ａは第１の酸化物半導体領域１２５に相当し、
ドーパントを含む領域６２０ａ、６２０ｂは一対の第２の酸化物半導体領域１６５ａ、１
６５ｂに相当し、導電膜６２６ａ、６２６ｂはソース電極１０９ａおよびドレイン電極１
０９ｂに相当し、ゲート絶縁膜６１４ａはゲート絶縁膜１６１に相当し、導電膜６１６ａ
はゲート電極１１３に相当する。
また、絶縁膜６１０ａ、６１０ｂおよび絶縁膜６１２ａ、６１２ｂは、実施の形態１で説
明したトランジスタ１３０のサイドウォール絶縁膜１０７ａ、１０７ｂに相当する（図１
１参照）。そのため、絶縁膜６１０ａ、６１０ｂおよび絶縁膜６１２ａ、６１２ｂは、ト
ランジスタ１３０の作製方法を適用することで形成できる。
容量素子６６４は、トランジスタ６０１のゲート絶縁膜６１４ａと同じ工程で形成される
絶縁膜６１４ｂ、電極６１６ｂ、ドーパントを含む領域６２０ａの一部、ゲート電極６０
９、で構成される。すなわち、電極６１６ｂは、容量素子６６４の一方の電極として機能
し、ゲート電極６０９は、容量素子６６４の他方の電極として機能することになる。
トランジスタ６０１および容量素子６６４を覆うように絶縁膜６３０が設けられており、
絶縁膜６３０の上には絶縁膜６３２が設けられている。そして、配線６３４は、絶縁膜６
３０および絶縁膜６３２に形成された開口を介して、導電膜６２８ｂおよび導電膜６２６
ｂと接続されている。なお、図１８（Ａ）では導電膜６２８ｂを用いて導電膜６２６ｂと
配線６３４を接続しているが、開示する発明はこれに限定されない。例えば、配線６３４
を直接、導電膜６２６ｂに接触させてもよい。なお、絶縁膜６３０は実施の形態１で説明
したトランジスタ１３０の保護絶縁膜１１５に相当する。
なお、トランジスタ６０１およびトランジスタ６６０は、いずれもｎチャネル型トランジ
スタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのは
いうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半
導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ６０１に
用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置
の具体的な構成をここで示すものに限定されるものではない。
〈基本回路〉
次に、図１８（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図
１８（Ｂ）を参照して説明する。図１８（Ｂ）に示す半導体装置において、第１の配線（
１ｓｔ Ｌｉｎｅ）とトランジスタ６６０のソース電極またはドレイン電極とは、電気的
に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ６６０のドレイン電極また
はソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ６０１のソース電極またはドレイン電極とは、電気的に接続され、第４の配
線（４ｔｈ Ｌｉｎｅ）と、トランジスタ６０１のゲート電極とは、電気的に接続されて
いる。そして、トランジスタ６６０のゲート電極と、トランジスタ６０１のドレイン電極
またはソース電極は、容量素子６６４の電極の一方と電気的に接続され、第５の配線（５
ｔｈ Ｌｉｎｅ）と、容量素子６６４の電極の他方は電気的に接続されている。なお、第
１の配線（１ｓｔ Ｌｉｎｅ）と第３の配線（３ｒｄ Ｌｉｎｅ）は電気的に接続されて
いてもよい。
ここで、トランジスタ６０１には、例えば、先の実施の形態で説明した酸化物半導体を用
いたトランジスタを適用できる。酸化物半導体を用いたトランジスタは、オフ電流が極め
て小さいという特徴を有している。このため、トランジスタ６０１をオフ状態とすること
で、トランジスタ６６０のゲート電極の電位を極めて長時間にわたって保持することが可
能である。そして、容量素子６６４を有することにより、トランジスタ６６０のゲート電
極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる
。
なお、トランジスタ６６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
図１８（Ｂ）に示す半導体装置では、トランジスタ６６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ６０１がオン状態となる電位にして、トランジスタ６０１をオン状態とする。
これにより、第３の配線の電位が、トランジスタ６６０のゲート電極、および容量素子６
６４に与えられる。すなわち、トランジスタ６６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位ＶＬによ
って与えられる電荷を電荷ＱＬ、高電位ＶＨによって与えられる電荷を電荷ＱＨという）
のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電
荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジス
タ６０１がオフ状態となる電位にして、トランジスタ６０１をオフ状態とすることにより
、トランジスタ６６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ６０１のオフ電流は極めて小さいから、トランジスタ６６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ６６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ６６０をｎチャネル型とすると、トランジスタ６６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ６６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ６６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中
間の電位Ｖ０（たとえばＶ０＝接地電位ＧＮＤ）とすることにより、トランジスタ６６０
のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられ
た場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ６６０は
「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿
Ｌ）となっても、トランジスタ６６０は「オフ状態」のままである。このため、第２の配
線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ６６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより低い電位（たとえばＶ１）を与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ６０１がオン状態と
なる電位にして、トランジスタ６０１をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ６６０のゲート電極および容量素子６６４に
与えられる。その後、第４の配線の電位を、トランジスタ６０１がオフ状態となる電位に
して、トランジスタ６０１をオフ状態とすることにより、トランジスタ６６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ６０１のドレイン電極（またはソース電極）は、トランジスタ６６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ６０１のドレイン電極（またはソース電極）とトランジスタ６６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
６０１がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ６０１のオフ電流は、シ
リコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジス
タ６０１のリーク電流による、ノードＦＧに蓄積された電荷の消失を無視することが可能
である。つまり、酸化物半導体を用いたトランジスタ６０１により、電力の供給が無くて
も情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ６０１の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子６６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を
実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５
０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
図１９（Ａ）および図１９（Ｂ）は、（ｍ×ｎ）個のメモリセル６９０を有する半導体装
置の回路図の一例である。図１９（Ａ）および図１９（Ｂ）中のメモリセル６９０の構成
は、図１８と同様である。すなわち、図１８（Ｂ）における第１の配線および第３の配線
は電気的に接続され図１９（Ａ）および図１９（Ｂ）におけるビット線ＢＬに相当し、図
１８（Ｂ）における第２の配線が図１９（Ａ）および図１９（Ｂ）におけるソース線ＳＬ
に相当し、図１８（Ｂ）における第４の配線が図１９（Ａ）および図１９（Ｂ）における
書き込みワード線ＷＷＬに相当し、図１８（Ｂ）における第５の配線が図１９（Ａ）およ
び図１９（Ｂ）における読み出しワード線ＲＷＬに相当する（図１９（Ａ）および図１９
（Ｂ）参照）。
図１９（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬ
と、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、メ
モリセル６９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルア
レイと、ｎ本のビット線ＢＬに接続する第１の駆動回路６９１と、ｍ本の書き込みワード
線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路６９２と、を有
する。なお、図１９（Ａ）に示すメモリセルアレイは、メモリセルが並列に接続されたＮ
ＯＲ型のメモリセルアレイである。
また、図１９（Ｂ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線
ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬ
と、ｎ本の信号線Ｓと、メモリセル６９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状
に配置されたメモリセルアレイと、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する
第１の駆動回路６９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線
ＲＷＬに接続する第２の駆動回路６９２と、を有する。なお、図１９（Ｂ）に示すメモリ
セルアレイは、メモリセルが直列に接続されたＮＡＮＤ型のメモリセルアレイである。
その他、図１９（Ａ）および図１９（Ｂ）において、第２の駆動回路６９２には、アドレ
ス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行方向のアド
レスを選択する信号を伝達する配線である。
次に、図１９（Ａ）に示す半導体装置のデータの書き込み、保持、および読み出しについ
て説明する。図１９（Ａ）に示す半導体装置において、データの書き込み、保持、および
読み出しは、基本的に図１８の場合と同様である。つまり、具体的な書き込みの動作は以
下のようになる。なお、ここでは一例として、ノードＦＧに電位ＶＨ（ここで、ＶＨは電
源電位ＶＤＤより低い。すなわちＶＨ＜ＶＤＤ）またはＶＬのいずれかを与える場合につ
いて説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧ
に電位ＶＨを与えた場合に保持されるデータをデータ”１”、ノードＦＧにＶＬを与えた
場合に保持されるデータをデータ”０”とする。
まず、メモリセル６９０に接続される読み出しワード線ＲＷＬの電位をＶ０とし、書き込
みワード線ＷＷＬの電位をＶＤＤとして、書き込むメモリセル６９０を選択する。
メモリセル６９０にデータ”０”を書き込む場合には、ビット線ＢＬにはＶＬを与える。
メモリセル６９０にデータ”１”を書き込む場合には、トランジスタ６０１において生じ
るしきい値分の電位の低下を考慮し、ビット線ＢＬにはＶＨよりトランジスタ６０１のし
きい値分高い電位を与える。
データの保持は、読み出しワード線ＲＷＬの電位をＶ１とし、書き込みワード線ＷＷＬの
電位をＶ０またはＶ１とすることにより行われる（ここでＶ１はＶ０より低い。すなわち
Ｖ１＜Ｖ０、例えばＶ１はＶ０よりＶＤＤ分低い）。
読み出しワード線ＲＷＬの電位をＶ０からＶ１に低下させると、ノードＦＧの電位は容量
素子６６４との容量結合によってＶ０−Ｖ１低下する。このため、データ”１”とデータ
”０”のいずれが書き込まれた場合でも、トランジスタ６６０はオフ状態となる。
書き込みワード線ＷＷＬにはＶ０またはＶ１が与えられているため、トランジスタ６０１
はオフ状態となる。トランジスタ６０１のオフ電流は極めて小さいから、ノードＦＧの電
荷は長時間にわたって保持される。
データの読み出しは、読み出しワード線ＲＷＬの電位をＶ０とし、書き込みワード線ＷＷ
Ｌの電位をＶ０またはＶ１とすることにより行われる。
読み出しワード線ＲＷＬの電位をＶ１からＶ０に上昇させると、ノードＦＧの電位は容量
素子６６４との容量結合によってＶ０−Ｖ１上昇する。このため、メモリセル６９０にデ
ータ”１”が書き込まれている場合、ノードＦＧの電位はＶＨとなり、メモリセル６９０
にデータ”０”が書き込まれていれば、ノードＦＧの電位はＶＬとなる。
上述の読み出し動作により、メモリセル６９０にデータ”１”が書き込まれている場合に
は、トランジスタ６６０がオン状態となり、ビット線ＢＬの電位が低下する。また、デー
タ”０”が書き込まれている場合には、トランジスタ６６０がオフ状態となり、読み出し
開始時のビット線ＢＬの電位が維持されるか、または上昇する。
トランジスタ６０１には、本発明の一態様である半導体装置が適用される。本発明の一態
様である半導体装置は、酸化物半導体をチャネル形成領域に用いたトランジスタであるた
め、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さい
という特徴を有する。このため、図１９（Ａ）および図１９（Ｂ）に示す半導体装置に当
該トランジスタを適用する場合、電力の供給がない場合であっても長期にわたって記憶内
容を保持することが可能であり、かつ書き換え可能回数に制限のない記憶装置を得ること
が可能である。
〈半導体装置の断面構成〉
次に、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）に相当する構成の半導体装置の一例について、図２０（Ａ）を参照して説明する。図２
０（Ａ）に示す半導体装置は、トランジスタ６０２と、容量素子６６８を有するものであ
る。
図２０（Ａ）におけるトランジスタ６０２は、先の実施の形態で説明したトランジスタを
適用できる。トランジスタ６０２は、チャネル形成領域６２２ａと、ドーパントを含む領
域６２０ａ、６２０ｂと、と導電膜６２６ａ、６２６ｂと、ゲート絶縁膜６１４ａと、導
電膜６１６ａと、を有する。
例えば、トランジスタ６０２は、実施の形態１で説明したトランジスタ１４０に相当する
（図２５参照。）。チャネル形成領域６２２ａは第１の酸化物半導体領域１２５に相当し
、ドーパントを含む領域６２０ａ、６２０ｂは一対の第２の酸化物半導体領域１６５ａ、
１６５ｂに相当し、導電膜６２６ａ、６２６ｂはソース電極１０９ａおよびドレイン電極
１０９ｂに相当し、ゲート絶縁膜６１４ａはゲート絶縁膜１６１に相当し、導電膜６１６
ａはゲート電極１１３に相当する。
また、絶縁膜６１０ａ、６１０ｂおよび絶縁膜６１２ａ、６１２ｂは、実施の形態１で説
明したトランジスタ１３０のサイドウォール絶縁膜１０７ａ、１０７ｂに相当する（図１
１参照）。そのため、絶縁膜６１０ａ、６１０ｂおよび絶縁膜６１２ａ、６１２ｂは、ト
ランジスタ１３０の作製方法を適用することで形成できる。
図２０（Ａ）おける容量素子６６８は、絶縁膜６３０、導電膜６２８ａ、導電膜６２６ａ
、で構成される。すなわち、導電膜６２８ａは、容量素子６６４の一方の電極として機能
し、導電膜６２６ａは、容量素子６６４の他方の電極として機能することになる。なお、
絶縁膜６３０は実施の形態１で説明したトランジスタ１３０の保護絶縁膜１１５に相当す
る。
トランジスタ６０２および容量素子６６４を覆うように絶縁膜６３２が設けられている。
そして、配線６３４は、絶縁膜６３０および絶縁膜６３２に形成された開口および導電膜
６２８ｂを介して、導電膜６２６ｂと接続されている。なお、図２０（Ａ）では導電膜６
２８ｂを用いて導電膜６２６ｂと配線６３４を接続しているが、開示する発明はこれに限
定されない。例えば、配線６３４を直接、導電膜６２６ｂに接触させてもよい。
〈基本回路〉
次に、図２０（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図
２０（Ｂ）を参照して説明する。図２０（Ｂ）に示す半導体装置において、第１の配線（
１ｓｔ Ｌｉｎｅ）とトランジスタ６０２のソース電極またはドレイン電極とは、電気的
に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ６０２のゲート電極とは、
電気的に接続され、容量素子６６８の電極の一方とトランジスタ６０２のドレイン電極ま
たはソース電極とは、電気的に接続されている。また、第３の電極（３ｒｄ Ｌｉｎｅ）
と容量素子６６８の他方とは、電気的に接続されている。
ここで、トランジスタ６０２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ６０２をオフ状態とすることで、容量素子６６８に与え
られた電位を、極めて長時間にわたって保持することが可能である。
図２０（Ｂ）に示す半導体装置では、容量素子６６８に与えられた電位が保持可能という
特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配
線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ６０２
がオン状態となる電位にして、トランジスタ６０２をオン状態とする。これにより、第１
の配線の電位が、容量素子６６８の電極の一方に与えられる。すなわち、容量素子６６８
には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジス
タ６０２がオフ状態となる電位にして、トランジスタ６０２をオフ状態とすることにより
、容量素子６６８に与えられた電荷が保持される（保持）。トランジスタ６０２は上述の
とおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第２の配線の電位を、トランジスタ６０２がオン状態となる電位にすると、容量素
子６６８に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、
第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、情報が読み出された場合、容量素子６６８の電荷は失われるため、再度の書き込み
を行う点に留意が必要である。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ６０２がオン状態と
なる電位にして、トランジスタ６０２をオン状態とする。これにより、第１の配線の電位
（新たな情報に係る電位）が、容量素子６６８の電極の一方に与えられる。その後、第２
の配線の電位を、トランジスタ６０２がオフ状態となる電位にして、トランジスタ６０２
をオフ状態とすることにより、容量素子６６８は、新たな情報に係る電荷が与えられた状
態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリ
アとするｐ型トランジスタを用いることができるのはいうまでもない。
図２１に、（ｍ×ｎ）個のメモリセル６９５を有する半導体装置の回路図の一例を示す。
図２１中のメモリセル６９５の構成は、図２０と同様である。すなわち、図２０（Ｂ）に
おける第１の配線が図２１におけるビット線ＢＬに相当し、図２０（Ｂ）における第２の
配線が図２１におけるワード線ＷＬに相当し、図２０（Ｂ）における第３の配線が図２１
におけるソース線ＳＬに相当する。
図２１に示す半導体装置は、ｎ本のビット線ＢＬと、ｍ本のワード線ＷＬと、メモリセル
６９５が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、
ｎ本のビット線ＢＬに接続する第１の駆動回路６９６と、ｍ本のワード線ＷＬに接続する
第２の駆動回路６９７と、を有する。
メモリセル６９５は、トランジスタ６０２と、容量素子６６８と、から構成されている。
トランジスタ６０２のゲート電極は、ワード線ＷＬと接続されている。また、トランジス
タ６０２のソース電極またはドレイン電極の一方は、ビット線ＢＬと接続されており、ト
ランジスタ６０２のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接
続されている。また、容量素子の電極の他方はソース線ＳＬと接続され、一定の電位が与
えられている。トランジスタ６０２には、実施の形態１乃至実施の形態５に示すトランジ
スタを適用できる。
本発明の一態様である半導体装置は、酸化物半導体をチャネル形成領域に用いるトランジ
スタであるため、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ
電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図
２１に示す半導体装置に当該トランジスタを適用する場合、リフレッシュ期間の間隔がき
わめて長いメモリを得ることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。もち
ろん、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際の
ＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコー
ダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプト
コントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９
５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態６に記載されている記憶素子を用いることがで
きる。
図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図２２（Ｂ）または図２２（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図２２（Ｂ）および図２２（Ｃ）の回路の説明
を行う。
図２２（Ｂ）および図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態６に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各
記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤ
Ｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信
号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号ＳｉｇＡによりスイッチングが制御される。
なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
よい。
また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費
電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様である半導体装置を用いて、対象物の情報を読み取るイメージセンサ機能
を有する半導体装置を作製することができる。
図２３（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図２３（Ａ）は
フォトセンサの等価回路であり、図２３（Ｂ）はフォトセンサの一部を示す断面図である
。
図２３（Ａ）において、フォトセンサ７０１は、フォトダイオード７０２と、増幅回路７
０３とを有している。フォトダイオード７０２は、半導体の接合部に光があたると電流が
発生する性質を有する光電変換素子である。増幅回路７０３は、フォトダイオード７０２
が受光することで得られる電流を増幅する、或いは、上記電流によって蓄積された電荷を
保持する回路である。フォトセンサ７０１は、フォトダイオード７０２に入射する光を検
出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を
読み取る際にバックライトなどの光源を用いることができる。
増幅回路７０３の構成は、フォトダイオード７０２において生じる電流を増幅できるので
あれば良く、あらゆる形態を採用することができるが、少なくとも増幅回路７０３は、フ
ォトダイオード７０２において生じる電流を増幅するトランジスタ７０５を有する。
以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子とし、図２
３（Ａ）に示したフォトセンサ７０１の、具体的な構成について説明する。
図２３（Ａ）に示すフォトセンサ７０１は、増幅回路７０３が、増幅回路７０３内への上
記電流の供給を制御するスイッチング素子として機能するトランジスタ７０４と、トラン
ジスタ７０４の第２端子に与えられる電位に従って、その第１端子と第２端子間の電流値
或いは抵抗値が定まるトランジスタ７０５と、上記電流値或いは抵抗値によって定まる出
力信号の電位を、配線ＯＵＴに供給するためのスイッチング素子として機能するトランジ
スタ７０６とを有する。
本実施の形態では、トランジスタ７０４として、実施の形態１乃至実施の形態５で説明し
たトランジスタを適用することができる。
具体的に、図２３（Ａ）では、フォトダイオード７０２の陽極が、配線ＰＲに接続されて
いる。また、フォトダイオード７０２の陰極が、トランジスタ７０４の第１端子に接続さ
れている。トランジスタ７０４の第２端子は、増幅回路７０３内の他の半導体素子に接続
されているため、増幅回路７０３内の構成によって、トランジスタ７０４の第２端子の接
続先は異なるが、図２３（Ａ）では、トランジスタ７０４の第２端子がトランジスタ７０
５のゲート電極に接続されている。また、トランジスタ７０４のゲート電極は、配線ＴＸ
に接続されている。配線ＴＸには、トランジスタ７０４のスイッチングを制御するための
信号の電位が与えられている。トランジスタ７０５の第１端子は、ハイレベルの電源電位
ＶＤＤが与えられている配線ＶＲに接続されている。トランジスタ７０５の第２端子は、
トランジスタ７０６の第１端子に接続されている。トランジスタ７０６の第２端子は、配
線ＯＵＴに接続されている。トランジスタ７０６のゲート電極は、配線ＳＥに接続されて
おり、配線ＳＥにはトランジスタ７０６のスイッチングを制御する信号の電位が与えられ
る。そして、配線ＯＵＴには、増幅回路７０３から出力される出力信号の電位が与えられ
る。
図２３（Ａ）では、トランジスタ７０４の第２端子とトランジスタ７０５のゲート電極が
接続されているノードを、ノードＦＤとして示している。ノードＦＤに蓄積される電荷の
量によって、出力信号の電位が定まる。ノードＦＤにおいて電荷をより確実に保持するた
めに、ノードＦＤに保持容量を接続するようにしてもよい。
なお、回路図上は独立している構成要素同士が接続されている場合であっても、実際には
、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機
能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が
、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、図２３（Ａ）では、配線ＰＲと、配線ＴＸと、配線ＯＵＴとが各フォトセンサ７０
１に接続されている場合を例示しているが、本発明の一態様では、各フォトセンサ７０１
が有する配線の数はこれに限定されない。上記配線に加えて、電源電位が与えられる配線
、増幅回路７０３に保持されている電荷の量をリセットするための信号の電位が与えられ
る配線などが、各フォトセンサ７０１に接続されていてもよい。
なお、図２３（Ａ）では、増幅回路７０３がスイッチング素子として機能するトランジス
タ７０４を一つだけ有するフォトセンサ７０１の構成を示しているが、本発明はこの構成
に限定されない。本実施の形態では、一のトランジスタが一のスイッチング素子として機
能する構成を示しているが、複数のトランジスタが一のスイッチング素子として機能して
いても良い。複数のトランジスタが一のスイッチング素子として機能する場合、上記複数
のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列
と並列が組み合わされて接続されていてもよい。
本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトラ
ンジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と
第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並
列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第
１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接
続されている状態を意味する。
なお、図２３（Ａ）において、増幅回路７０３を構成しているトランジスタ７０４として
、実施の形態１乃至実施の形態５で説明したトランジスタを用いることができる。また、
トランジスタ７０４に、酸化物半導体を用いることで、トランジスタ７０４のオフ電流を
著しく小さくすることができる。トランジスタ７０４は、フォトセンサ７０１において蓄
積された電荷を保持するためのスイッチング素子として機能するため、電荷保持期間にお
ける電荷のリークを小さく抑えることができる。
図２３（Ｂ）に、フォトセンサ７０１の有するフォトダイオード７０２、トランジスタ７
０４を含む断面を示す。
フォトセンサ７０１の有するフォトダイオード７０２は、基板７５１上に、順に積層され
たｐ型の半導体膜７１５と、ｉ型の半導体膜７１６と、ｎ型の半導体膜７１７とを有して
いる。導電膜７１０は、フォトダイオード７０２の陽極として機能するｐ型の半導体膜７
１５に接続されている。
フォトセンサ７０１の有する導電膜７１８は、トランジスタ７０４のゲート電極として機
能している。フォトセンサ７０１の有する導電膜７１９は、トランジスタ７０４の第１端
子として機能する。フォトセンサ７０１の有する導電膜７２０は、トランジスタ７０４の
第２端子として機能する。フォトセンサ７０１の有する導電膜７２１は、ｎ型の半導体膜
７１７と、導電膜７１９とに接続されている。
図２３（Ｂ）において、フォトセンサ７０１は、配線ＰＲとして機能する導電膜７１０を
有している。導電膜７１０、導電膜７１９、導電膜７２０は、下地絶縁膜７２８上に形成
された一の導電膜を所望の形状に加工することで形成することができる。
なお、図２３（Ｂ）に示すフォトセンサ７０１の断面図は、導電膜７２１まで形成された
状態を示している。半導体表示装置の場合は、フォトセンサ７０１に加えて表示素子が設
けられているので、実際には、導電膜７２１を形成した後に、表示素子の形成を行う。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
次に、図２８は携帯機器のブロック図である。図２８に示す携帯機器はＲＦ回路１５０１
、アナログベースバンド回路１５０２、デジタルベースバンド回路１５０３、バッテリー
１５０４、電源回路１５０５、アプリケーションプロセッサ１５０６、フラッシュメモリ
１５１０、ディスプレイコントローラ１５１１、メモリ回路１５１２、ディスプレイ１５
１３、タッチセンサ１５１９、音声回路１５１７、キーボード１５１８などより構成され
ている。ディスプレイ１５１３は表示部１５１４、ソースドライバ１５１５、ゲートドラ
イバ１５１６によって構成されている。アプリケーションプロセッサ１５０６はＣＰＵ１
５０７、ＤＳＰ１５０８、インターフェース１５０９（Ｉ／Ｆ１５０９）を有している。
一般にメモリ回路はＳＲＡＭまたはＤＲＡＭで構成されており、メモリ回路１５１２に先
の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み
出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる
。
次に、図２９はディスプレイのメモリ回路１６００に先の実施の形態で説明した半導体装
置を使用した例である。図２９に示すメモリ回路１６００は、メモリ１６０２、メモリ１
６０３、スイッチ１６０４、スイッチ１６０５およびメモリコントローラ１６０１により
構成されている。メモリ１６０２、メモリ１６０３には、先の実施の形態で説明した半導
体装置が適用される。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る。この形成された画像データ（入力画像データ１）は、スイッチ１６０４を介してメモ
リ１６０２に記憶される。そしてメモリ１６０２に記憶された画像データ（記憶画像デー
タ１）は、スイッチ１６０５、およびディスプレイコントローラ１６０６を介してディス
プレイ１６０７に送られ、表示される。
入力画像データに変更が無い場合、記憶画像データ１は、ディスプレイコントローラ１６
０６によって、通常３０〜６０Ｈｚ程度の周期でスイッチ１６０５を介してメモリ１６０
２から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データに
変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ２
）を形成する。入力画像データ２はスイッチ１６０４を介してメモリ１６０３に記憶され
る。この間も定期的にメモリ１６０２からスイッチ１６０５を介して記憶画像データ１は
読み出されている。メモリ１６０３に新たな画像データ（記憶画像データ２）が記憶し終
わると、ディスプレイ１６０７の次のフレームより、記憶画像データ２は読み出され、ス
イッチ１６０５、およびディスプレイコントローラ１６０６を介して、ディスプレイ１６
０７に記憶画像データ２が送られ、表示がおこなわれる。この読み出しはさらに次に新た
な画像データがメモリ１６０２に記憶されるまで継続される。
このようにメモリ１６０２、およびメモリ１６０３は交互にデータの書き込みと、データ
の読み出しを行うことによって、ディスプレイ１６０７の表示をおこなう。なお、メモリ
１６０２、およびメモリ１６０３はそれぞれ別のメモリには限定されず、１つのメモリを
分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ１６０２、およ
びメモリ１６０３に採用することによって、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
次に、図３０は電子書籍のブロック図である。図３０はバッテリー１７０１、電源回路１
７０２、マイクロプロセッサ１７０３、フラッシュメモリ１７０４、音声回路１７０５、
キーボード１７０６、メモリ回路１７０７、タッチパネル１７０８、ディスプレイ１７０
９、ディスプレイコントローラ１７１０によって構成される。本発明はメモリ回路１７０
７に使用することができる。メモリ回路１７０７の役割は書籍の内容を一時的に保持する
機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。
ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。
このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く
、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。
ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存す
る場合にはフラッシュメモリ１７０４にコピーしてもよい。このような場合においても、
先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読
み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができ
る。
（実施の形態１０）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図２４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、先の実施の形態で説明した
半導体装置を適用する場合について説明する。
図２４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体８０１、筐体８０２、
表示部８０３、キーボード８０４などによって構成されている。筐体８０１と筐体８０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
図２４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体８１１には、表示部８１３と、外
部インターフェース８１５と、操作ボタン８１４等が設けられている。また、携帯情報端
末を操作するスタイラス８１２などを備えている。本体８１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図２４（Ｃ）は、電子ペーパーを実装した電子書籍８２０であり、筐体８２１と筐体８２
３の２つの筐体で構成されている。筐体８２１および筐体８２３には、それぞれ表示部８
２５および表示部８２７が設けられている。筐体８２１と筐体８２３は、軸部８３７によ
り接続されており、該軸部８３７を軸として開閉動作を行うことができる。また、筐体８
２１は、電源８３１、操作キー８３３、スピーカー８３５などを備えている。筐体８２１
、筐体８２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図２４（Ｄ）は、携帯電話機であり、筐体８４０と筐体８４１の２つの筐体で構成されて
いる。さらに、筐体８４０と筐体８４１は、スライドし、図２４（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体８４１は、表示パネル８４２、スピーカー８４３、マイクロフォン８４４、操作
キー８４５、ポインティングデバイス８４６、カメラ用レンズ８４７、外部接続端子８４
８などを備えている。また、筐体８４０は、携帯電話機の充電を行う太陽電池セル８４９
、外部メモリスロット８５０などを備えている。また、アンテナは、筐体８４１に内蔵さ
れている。筐体８４０と筐体８４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２４（Ｅ）は、デジタルカメラであり、本体８６１、表示部８６７、接眼部８６３、操
作スイッチ８６４、表示部８６５、バッテリー８６６などによって構成されている。本体
８６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図２４（Ｆ）は、テレビジョン装置８７０であり、筐体８７１、表示部８７３、スタンド
８７５などで構成されている。テレビジョン装置８７０の操作は、筐体８７１が備えるス
イッチや、リモコン操作機８８０により行うことができる。筐体８７１およびリモコン操
作機８８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
１００ トランジスタ
１０１ 基板
１０３ 下地絶縁膜
１０５ 酸化物半導体膜
１０７ サイドウォール絶縁膜
１０７ａ サイドウォール絶縁膜
１０７ｂ サイドウォール絶縁膜
１０８ａ ソース電極
１０８ｂ ドレイン電極
１０９ａ ソース電極
１０９ｂ ドレイン電極
１１０ トランジスタ
１１１ ゲート絶縁膜
１１２ 導電膜
１１３ ゲート電極
１１５ 保護絶縁膜
１１７ 絶縁膜
１１７ａ 絶縁膜
１１７ｂ 絶縁膜
１１９ 導電膜
１２０ 第１の酸化物半導体膜
１２２ 第２の酸化物半導体膜
１２３ 導電膜
１２４ 第３の酸化物半導体膜
１２５ 第１の酸化物半導体領域
１２８ 導電膜
１２９ 導電膜
１２９ａ 一対の導電膜
１２９ｂ 一対の導電膜
１３０ トランジスタ
１３３ レジストマスク
１３５ａ 第２の酸化物半導体領域
１３５ｂ 第２の酸化物半導体領域
１３９ａ レジストマスク
１３９ｂ レジストマスク
１４０ トランジスタ
１４３ａ レジストマスク
１４３ｂ レジストマスク
１４５ 第３の酸化物半導体領域
１４５ａ 第３の酸化物半導体領域
１４５ｂ 第３の酸化物半導体領域
１５０ ドーパント
１５３ａ レジストマスク
１５３ｂ レジストマスク
１５５ａ 第４の酸化物半導体領域
１５５ｂ 第４の酸化物半導体領域
１６０ 絶縁膜
１６１ ゲート絶縁膜
１６５ａ 第２の酸化物半導体領域
１６５ｂ 第２の酸化物半導体領域
１６６ 保護絶縁膜
２００ トランジスタ
３００ トランジスタ
３０１ 絶縁膜
４００ トランジスタ
４０１ 絶縁膜
６００ 基板
６０１ トランジスタ
６０２ トランジスタ
６０２ａ 絶縁膜
６０７ 配線
６０８ ゲート絶縁膜
６０９ ゲート電極
６１０ａ 絶縁膜
６１２ａ 絶縁膜
６１４ａ ゲート絶縁膜
６１４ｂ 絶縁膜
６１６ａ 導電膜
６１６ａ１ チャネル形成領域
６１６ｂ 電極
６２０ａ ドーパントを含む領域
６２０ｂ ドーパントを含む領域
６２２ａ チャネル形成領域
６２６ａ 導電膜
６２６ｂ 導電膜
６２８ａ 導電膜
６２８ｂ 導電膜
６３０ 絶縁膜
６３２ 絶縁膜
６３４ 配線
６６０ トランジスタ
６６４ 容量素子
６６８ 容量素子
６９０ メモリセル
６９１ 駆動回路
６９２ 駆動回路
６９５ メモリセル
６９６ 駆動回路
６９７ 駆動回路
７０１ フォトセンサ
７０２ フォトダイオード
７０３ 増幅回路
７０４ トランジスタ
７０５ トランジスタ
７０６ トランジスタ
７１０ 導電膜
７１５ 半導体膜
７１６ 半導体膜
７１７ 半導体膜
７１８ 導電膜
７１９ 導電膜
７２０ 導電膜
７２１ 導電膜
７２８ 下地絶縁膜
７５１ 基板
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ キーボード
８１１ 本体
８１２ スタイラス
８１３ 表示部
８１４ 操作ボタン
８１５ 外部インターフェース
８２０ 電子書籍
８２１ 筐体
８２３ 筐体
８２５ 表示部
８２７ 表示部
８３１ 電源
８３３ 操作キー
８３５ スピーカー
８３７ 軸部
８４０ 筐体
８４１ 筐体
８４２ 表示パネル
８４３ スピーカー
８４４ マイクロフォン
８４５ 操作キー
８４６ ポインティングデバイス
８４７ カメラ用レンズ
８４８ 外部接続端子
８４９ 太陽電池セル
８５０ 外部メモリスロット
８６１ 本体
８６３ 接眼部
８６４ 操作スイッチ
８６５ 表示部
８６６ バッテリー
８６７ 表示部
８７０ テレビジョン装置
８７１ 筐体
８７３ 表示部
８７５ スタンド
８８０ リモコン操作機
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ 演算回路
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１５０１ ＲＦ回路
１５０２ アナログベースバンド回路
１５０３ デジタルベースバンド回路
１５０４ バッテリー
１５０５ 電源回路
１５０６ アプリケーションプロセッサ
１５０７ ＣＰＵ
１５０８ ＤＳＰ
１５０９ インターフェース
１５１０ フラッシュメモリ
１５１１ ディスプレイコントローラ
１５１２ メモリ回路
１５１３ ディスプレイ
１５１４ 表示部
１５１５ ソースドライバ
１５１６ ゲートドライバ
１５１７ 音声回路
１５１８ キーボード
１５１９ タッチセンサ
１６００ メモリ回路
１６０１ メモリコントローラ
１６０２ メモリ
１６０３ メモリ
１６０４ スイッチ
１６０５ スイッチ
１６０６ ディスプレイコントローラ
１６０７ ディスプレイ
１７０１ バッテリー
１７０２ 電源回路
１７０３ マイクロプロセッサ
１７０４ フラッシュメモリ
１７０５ 音声回路
１７０６ キーボード
１７０７ メモリ回路
１７０８ タッチパネル
１７０９ ディスプレイ
１７１０ ディスプレイコントローラ

Claims (6)

  1. 基板上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた酸化物半導体膜と、
    前記酸化物半導体膜の側面に接し、上面に接しないサイドウォール絶縁膜と、
    前記酸化物半導体膜及び前記サイドウォール絶縁膜上に設けられたソース電極及びドレイン電極と、
    前記酸化物半導体膜、前記サイドウォール絶縁膜、前記ソース電極、及び前記ドレイン電極上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記酸化物半導体膜と重畳したゲート電極と、を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記サイドウォール絶縁膜の下面は、前記絶縁膜と前記酸化物半導体膜との界面より前記基板側に位置していることを特徴とする半導体装置。
  3. 基板上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた酸化物半導体膜と、
    前記酸化物半導体膜の側面に接し、上面に接しない第１のサイドウォール絶縁膜と、
    前記第１のサイドウォール絶縁膜上に設けられた第２のサイドウォール絶縁膜と、
    前記酸化物半導体膜、前記第１のサイドウォール絶縁膜、前記第２のサイドウォール絶縁膜、ソース電極、及びドレイン電極上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記酸化物半導体膜と重畳したゲート電極と、を有することを特徴とする半導体装置。
  4. 請求項３において、
    前記第１のサイドウォール絶縁膜の下面は、前記絶縁膜と前記酸化物半導体膜との界面より前記基板側に位置していることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記酸化物半導体膜は、非単結晶であり、かつｃ軸配向の結晶領域を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含むことを特徴とする半導体装置。
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TW (1) TWI570920B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI539597B (zh) * 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9786793B2 (en) * 2012-03-29 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer including regions with different concentrations of resistance-reducing elements
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9048265B2 (en) * 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
US8519450B1 (en) * 2012-08-17 2013-08-27 International Business Machines Corporation Graphene-based non-volatile memory
JP2014074908A (ja) * 2012-09-13 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP6091124B2 (ja) * 2012-09-21 2017-03-08 株式会社半導体エネルギー研究所 画像撮像装置
WO2014065343A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9614258B2 (en) * 2012-12-28 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Power storage device and power storage system
KR20140087693A (ko) * 2012-12-31 2014-07-09 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI664731B (zh) * 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
US9293599B2 (en) * 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9006736B2 (en) * 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9397153B2 (en) * 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102287983B1 (ko) 2014-12-22 2021-08-10 대주전자재료 주식회사 비수 전해질 이차전지용 음극재, 이의 제조 방법, 및 이를 포함하는 비수 전해질 이차전지
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN108028201B (zh) * 2015-09-17 2021-06-04 堺显示器制品株式会社 薄膜晶体管和薄膜晶体管的制造方法
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102447148B1 (ko) 2017-03-13 2022-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US10545408B2 (en) * 2017-08-18 2020-01-28 Varian Semiconductor Equipment Associates, Inc. Performance improvement of EUV photoresist by ion implantation
US11257956B2 (en) * 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
US10727120B2 (en) * 2018-08-23 2020-07-28 Globalfoundries Inc. Controlling back-end-of-line dimensions of semiconductor devices
CN111081773B (zh) * 2018-10-18 2023-03-24 联华电子股份有限公司 氧化物半导体装置以及其制作方法
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH08255907A (ja) * 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6242788B1 (en) 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001044443A (ja) * 1999-08-02 2001-02-16 Sony Corp 半導体製造方法および半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3538084B2 (ja) * 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4869509B2 (ja) * 2001-07-17 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4750342B2 (ja) 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
EP1850374A3 (en) * 2006-04-28 2007-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5128172B2 (ja) 2006-04-28 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008042044A (ja) 2006-08-09 2008-02-21 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5337380B2 (ja) * 2007-01-26 2013-11-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8193045B2 (en) * 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
US20090108294A1 (en) * 2007-10-30 2009-04-30 International Business Machines Corporation Scalable high-k dielectric gate stack
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR101751661B1 (ko) 2008-12-19 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
KR20100075026A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI556323B (zh) 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101460868B1 (ko) * 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR101799252B1 (ko) 2009-07-31 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120049281A1 (en) * 2010-08-27 2012-03-01 Toshiba America Electronic Components, Inc. Semiconductor device with effective work function controlled metal gate
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法

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