CN111081773B - 氧化物半导体装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种氧化物半导体装置以及其制作方法，该氧化物半导体装置包括一基底、一第一图案化氧化物半导体层、一源极电极、一漏极电极以及一侧壁间隙壁。第一图案化氧化物半导体层设置于基底上。源极电极与漏极电极设置于第一图案化氧化物半导体层上。侧壁间隙壁设置于第一图案化氧化物半导体层的一侧壁上。侧壁间隙壁可用以改善阻挡杂质由侧壁进入第一图案化氧化物半导体层的效果，由此提升氧化物半导体装置的电性表现与可靠度。

Description

氧化物半导体装置以及其制作方法
技术领域
本发明涉及一种氧化物半导体装置以及其制作方法，尤其是涉及一种具有侧壁间隙壁的氧化物半导体装置以及其制作方法。
背景技术
氧化物半导体材料(例如氧化铟镓锌，IGZO)由于具有高迁移率(mobility)以及低漏电的特性，近来已广泛地被应用于显示器内的薄膜晶体管(thin film transistor，TFT)以及集成电路中的场效晶体管(field effect transistor，FET)。然而，氧化物半导体材料中的氧空缺(oxygen vacancy)状况会直接影响到其半导体特性，而氧化物半导体材料容易受到外界物质例如水气、氧气以及氢气等影响而产生材料特性上的变化。因此，为了提升氧化物半导体装置的电性稳定性以及产品可靠性，如何有效阻挡外界物质进入氧化物半导体材料而产生影响是非常重要的关键问题。
发明内容
本发明提供了一种氧化物半导体装置以及制作方法，在图案化氧化物半导体层的侧壁上设置侧壁间隙壁，利用侧壁间隙壁改善阻挡杂质由侧壁进入图案化氧化物半导体层的效果，进而提升氧化物半导体装置的电性表现与可靠度。
本发明一实施例提供一种氧化物半导体装置，包括一基底、一第一图案化氧化物半导体层、一源极电极、一漏极电极以及一侧壁间隙壁。第一图案化氧化物半导体层设置于基底上。源极电极与漏极电极设置于第一图案化氧化物半导体层上。侧壁间隙壁设置于第一图案化氧化物半导体层的一侧壁上。
本发明另一实施例提供一种氧化物半导体装置的制作方法，包括下列步骤。首先，在一基底上形成一第一图案化氧化物半导体层。在第一图案化氧化物半导体层上形成一源极电极以及一漏极电极。在第一图案化氧化物半导体层的一侧壁上形成一侧壁间隙壁。
附图说明
图1为本发明一实施例的氧化物半导体装置的示意图；
图2至图10为本发明一实施例的氧化物半导体装置的制作方法的示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9之后的状况示意图。
主要元件符号说明
10 基底
11 第一介电层
12 第一互连结构
13 第二介电层
14 第三介电层
20 第二互连结构
21 第一阻障层
22 第一导电层
30 底部栅极介电层
30A 氧供应层
31 第一底部栅极介电层
32 第二底部栅极介电层
33 第三底部栅极介电层
34 辅助氧化物层
40 第一氧化物半导体层
40P 第一图案化氧化物半导体层
50 第二导电层
50D 漏极电极
50P 图案化导电层
50S 源极电极
60 间隙壁材料层
60S 侧壁间隙壁
71 第一保护层
72 第一层间介电层
81 第二氧化物半导体层
81P 第二图案化氧化物半导体层
82 上部栅极介电层
82P 图案化上部栅极介电层
83 第二阻障层
83P 图案化阻障层
84 第三导电层
84G 上部栅极电极
85 第二保护层
86 第二层间介电层
91 氧掺杂制作工艺
92 第一平坦化制作工艺
93 蚀刻制作工艺
94 第二平坦化制作工艺
95 图案化制作工艺
101 氧化物半导体装置
BG 底部栅极电极
D1 第一方向
D2 第二方向
P1 第一部分
P2 第二部分
SW1 第一侧壁
SW2 第二侧壁
SW3 第三侧壁
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
用语“底部”、“下方”、“上方”、“顶部”等用以描述附图中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。由此可知，本发明中所使用的相对性描述用语可依据设备或设备的方位而定。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从未被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成后，被光致抗蚀剂层保护的区域的硅可留下。然而，在另一些实施例中，刻蚀也可以包括未使用光致抗蚀剂的方法，但在蚀刻过程完成后也可留下至少一部分的被蚀刻材料。
上面的说明可用来从区分“刻蚀”及“移除”。当“蚀刻”一材料，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括刻蚀。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明一实施例的氧化物半导体装置的示意图。如图1所示，本实施例提供一种氧化物半导体装置101，包括一基底10、一第一图案化氧化物半导体层40P、一源极电极50S、一漏极电极50D以及一侧壁间隙壁60S。第一图案化氧化物半导体层40P设置于基底10上。源极电极50S与漏极电极50D设置于第一图案化氧化物半导体层40P上。侧壁间隙壁60S设置于第一图案化氧化物半导体层40P的一侧壁(例如图1中所示的第一侧壁SW1)上。侧壁间隙壁60S可用以提升阻挡外界杂质(例如水气、氢或/及重氢)经由第一图案化氧化物半导体层40P的第一侧壁SW1进入第一图案化氧化物半导体层40P的效果，故可由此提升氧化物半导体装置101的电性表现(例如电性稳定度)与产品可靠度，但并不以此为限。
在一些实施例中，基底10可包括半导体基底或非半导体基底，半导体基底可包括例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator，SOI)基底等，而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等，但并不以此为限。举例来说，当基底10包括半导体基底时，可视需要于半导体基底上先形成多个硅基场效晶体管(未绘示)以及覆盖硅基场效晶体管的介电层(例如图1中所示的第一介电层11)，然后再形成第一图案化氧化物半导体层40P，但并不以此为限。
在一些实施例中，氧化物半导体装置101可还包括一底部栅极电极BG以及一底部栅极介电层30。底部栅极电极BG可于基底10的厚度方向(例如图1中所示的第一方向D1)上设置于第一图案化氧化物半导体层40P与基底10之间，而底部栅极介电层30可于第一方向D1上设置于第一图案化氧化物半导体层40P与底部栅极电极BG之间。在一些实施例中，底部栅极电极BG、底部栅极介电层30、第一图案化氧化物半导体层40P、源极电极50S以及漏极电极50D可构成一氧化物半导体晶体管，但并不以此为限。在一些实施例中，氧化物半导体装置101可更包括一上部栅极电极84G以及一上部栅极介电层82，上部栅极电极84G可设置于第一图案化氧化物半导体层40P、源极电极50S以及漏极电极50D上，而上部栅极介电层82可设置于上部栅极电极84G与第一图案化氧化物半导体层40P之间，但并不以此为限。换句话说，氧化物半导体装置101可包括一双栅极(dual gate)氧化物半导体晶体管结构，但并不以此为限。在一些实施例中，氧化物半导体装置101可不具有上述的底部栅极电极BG而为一上栅极(top gate)氧化物半导体晶体管结构，或者氧化物半导体装置101可不具有上述的上部栅极电极84G而为一底栅极(bottom gate)氧化物半导体晶体管结构。
在一些实施例中，底部栅极介电层30可为一氧供应层30A设置于第一图案化氧化物半导体层40P与基底10之间，而底部栅极电极BG设置于氧供应层30A与基底10之间。氧供应层30A可用以于第一图案化氧化物半导体层40P中的氧空缺(oxygen vacancy)增加时对第一图案化氧化物半导体层40P提供氧而稳定第一图案化氧化物半导体层40P的半导体特性，但并不以此为限。因此，氧供应层30A中的氧浓度较佳高于第一图案化氧化物半导体层40P中的氧浓度。此外，氧供应层30A也可用以阻挡第一图案化氧化物半导体层40P中的氧向外扩散，故可控制第一图案化氧化物半导体层40P中的氧空缺而避免外界环境或/及氧化物半导体装置101的各制作工艺影响造成第一图案化氧化物半导体层40P劣化。在一些实施例中，底部栅极介电层30可包括单层或多层的介电材料，而至少与第一图案化氧化物半导体层40P接触的介电材料可为氧供应层。举例来说，底部栅极介电层30可包括一第一底部栅极介电层31、一第二底部栅极介电层32以及一第三底部栅极介电层33于第一方向D1上依序堆叠设置，而其中至少与第一图案化氧化物半导体层40P直接接触的第三底部栅极介电层33可为氧供应层，但并不以此为限。在一些实施例中，第二底部栅极介电层32或/及第一底部栅极介电层31也可为氧供应层。
在一些实施例中，侧壁间隙壁60S可设置于氧供应层30A上，而第一图案化氧化物半导体层40P的底部与侧壁可被侧壁间隙壁60S以及氧供应层30A完全包覆，但并不以此为限。值得说明的是，在一些实施例中，侧壁间隙壁60S可由阻挡外界杂质效果较佳的材料(例如可包括但并不限于氮化硅)所形成，故相对于氧供应层30A来说，侧壁间隙壁60S对第一图案化氧化物半导体层40P提供氧的能力较差，但并不以此为限。在一些实施例中，侧壁间隙壁60S的材料组成可不同于氧供应层30A的材料组成，且侧壁间隙壁60S中的氧浓度可低于氧供应层30A中的氧浓度。换句话说，氧供应层30A可用以补偿侧壁间隙壁60S无法向第一图案化氧化物半导体层40P提供氧的特性，故可在加强第一图案化氧化物半导体层40P的侧壁上的保护能力的状况下仍可达到控制控制第一图案化氧化物半导体层40P中氧空缺的效果。
在一些实施例中，侧壁间隙壁60S可更设置于源极电极50S的一侧壁(例如图1中所示的第二侧壁SW2)上以及漏极电极50D的一侧壁(例如图1中所示的第三侧壁SW3)上，由此确保侧壁间隙壁60S可完全覆盖第一图案化氧化物半导体层40P的第一侧壁SW1，但并不此为限。在一些实施例中，侧壁间隙壁60S的上部可直接接触源极电极50S的第二侧壁SW2与漏极电极50D的第三侧壁SW3，侧壁间隙壁60S的中部可直接接触第一图案化氧化物半导体层40P的第一侧壁SW1，而侧壁间隙壁60S的底部可直接接触氧供应层30A，但并不以此为限。在一些实施例中，侧壁间隙壁60S的最上(topmost)表面可于基底10的厚度方向(也就是第一方向D1)上低于源极电极50S的最上表面以及漏极电极50D的最上表面，源极电极50S的第二侧壁SW2可部分未被侧壁间隙壁60S覆盖，且漏极电极50D的第三侧壁SW3可部分未被侧壁间隙壁60S覆盖，但并不以此为限。在一些实施例中，也可视需要使得侧壁间隙壁60S完全覆盖源极电极50S的第二侧壁SW2与漏极电极50D的第三侧壁SW3。
在一些实施例中，源极电极50S的第二侧壁SW2以及漏极电极50D的第三侧壁SW3可分别与第一图案化氧化物半导体层40P的第一侧壁SW1对齐。举例来说，源极电极50S与漏极电极50D可设置于上部栅极电极84G于一水平方向(例如图1中所示的第二方向D2)上相对两侧，而第一图案化氧化物半导体层40P的第一侧壁SW1具有一第一部分P1以及一第二部分P2分别位于第一图案化氧化物半导体层40P在第二方向D2上的相对两侧。源极电极50S于第二方向D2上背向漏极电极50D的第二侧壁SW2可与第一侧壁SW1的第一部分P1于第一方向D1上对齐，而漏极电极50D于第二方向D2上背向源极电极50S的第三侧壁SW3可与第一侧壁SW1的第二部分P2于第一方向D1上对齐，但并不以此为限。
在一些实施例中，氧化物半导体装置101可还包括一第一保护层71、一第一层间介电层72、一第二图案化氧化物半导体层81P、一第二阻障层83、一第二保护层85以及一第二层间介电层86。第一保护层71可共形地设置氧供应层30A、侧壁间隙壁60S、源极电极50S以及漏极电极50D上。第一层间介电层72可设置于部分的第一保护层71上。第二图案化氧化物半导体层81P可设置于第一保护层71、源极电极50S、漏极电极50D以及第一图案化氧化物半导体层40P上，而上部栅极介电层82可设置于第二图案化氧化物半导体层81P上。第二阻障层83可设置于上部栅极电极84G与上部栅极介电层82之间，故上部栅极电极84G也可被视为设置于第二图案化氧化物半导体层81P上。第二保护层85可共形地设置于第一层间介电层72、第一保护层71、第二图案化氧化物半导体层81P以及上部栅极电极84G上且覆盖上部栅极电极84G、第二阻障层83、上部栅极介电层82以及第二图案化氧化物半导体层81P的侧壁，而第二层间介电层86可设置于第二保护层85上。
在一些实施例中，第一保护层71以及第二保护层85可分别包括氧化物介电材料例如氧化铝(AlOx)或其他适合的绝缘材料，而第一层间介电层72与第二层间介电层86分别包括氮氧化硅、氧化硅或其他适合的介电材料。在一些实施例中，由于部分的第二图案化氧化物半导体层81P可设置于第一保护层71上，故第一保护层71的材料较佳可为具有保护效果以及提供氧的能力的氧化物材料。换句话说，第一保护层71的材料组成可不同于侧壁间隙壁60S的材料组成，第一保护层71可具有比侧壁间隙壁60S更好的提供氧能力，而侧壁间隙壁60S可具有比第一保护层71更好的阻挡外界杂质的能力。
在本实施例的氧化物半导体装置101中，通过侧壁间隙壁60S的设置可提升阻挡外界杂质经由第一侧壁SW1进入第一图案化氧化物半导体层40P的效果，而通过氧供应层30A的设置可加强向第一图案化氧化物半导体层40P提供氧的效果，进而可提升氧化物半导体装置101的电性表现与产品可靠度。
请参阅图2至图10以及图1。图2至图10所绘示为本发明一实施例的氧化物半导体装置的制作方法的示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，而图1可被视为绘示了图10之后的状况示意图。如图1所示，本实施例的氧化物半导体装置101的制作方法可包括下列步骤。首先，在基底10上形成第一图案化氧化物半导体层40P。在第一图案化氧化物半导体层40P上形成源极电极50S以及漏极电极50D。在第一图案化氧化物半导体层40P的第一侧壁SW1上形成侧壁间隙壁60S。
进一步说明，本实施例的氧化物半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图2所示，可于基底10上形成一第二介电层13以及一第三介电层14，并于第三介电层14中形成上述的底部栅极电极BG。在一些实施例中，底部栅极电极BG可通过部分互连结构的制作工艺一并形成，但并不以此为限。举例来说，一第一互连结构12可形成于第一介电层11中，一第二互连结构20可贯穿第一互连结构12上的第二介电层13与第三介电层14，用以与第一互连结构12连接，而底部栅极电极BG可与第二互连结构20以相同的制作工艺一并形成，但并不以此为限。底部栅极电极BG可通过于贯穿第三介电层14的凹陷中填入一第一阻障层21以及一第一导电层22所形成，而第二互连结构20可通过于贯穿第三介电层14与第二介电层13的凹陷中填入第一阻障层21以及第一导电层22所形成。第一阻障层21可包括氮化钛、氮化钽或其他适合的阻障材料，而第一导电层22可包括电阻率相对较低的材料例如铜、铝、钨等，但并不以此为限。在一些实施例中，第一介电层11、第二介电层13以及第三介电层14可分别包括氮氧化硅、氧化硅或其他适合的介电材料。
在底部栅极电极BG形成之后，可形成上述的底部栅极介电层30。在一些实施例中，由于制作工艺中的蚀刻选择比差异，第二互连结构20以及底部栅极电极BG的上表面会高于第三介电层14的上表面，故底部栅极介电层30的上表面会受此影响而不平整，特别是当底部栅极介电层30由多层材料层堆叠所形成且各材料层成膜方式的平坦化效果相对较差时。举例来说，底部栅极介电层30可由第一底部栅极介电层31、第二底部栅极介电层32以及第三底部栅极介电层33于第一方向D1上依序堆叠所形成，第一底部栅极介电层31、第二底部栅极介电层32以及第三底部栅极介电层33可分别包括氧化硅、氮氧化硅、高介电常数(highdielectric constant，high-k)材料或其他适合的介电材料。此外，在一些实施例中，第一底部栅极介电层31、第二底部栅极介电层32以及第三底部栅极介电层33中的至少两者可具有不同的材料，例如第一底部栅极介电层31可为氧化硅层，第二底部栅极介电层32可为氧化铝层，而第三底部栅极介电层33可为氧化硅层，但并不以此为限。
如图3所示，在一些实施例中，形成上述氧供应层30A的方法可包括但并不限于，在基底10上形成一介电层(例如底部栅极介电层30或底部栅极介电层30中的第三底部栅极介电层33)，然后对此介电层进行一氧掺杂制作工艺91。在一些实施例中，氧掺杂制作工艺91可包括于上述的介电层(例如底部栅极介电层30或底部栅极介电层30中的第三底部栅极介电层33)上形成一辅助氧化物层34，并通过形成辅助氧化物层34的制作工艺(例如溅镀、原子层化学气相沉积或其他适合的制作工艺)中将氧植入底部栅极介电层30中。因此，至少位于底部栅极介电层30中最上层的第三底部栅极介电层33可转变为氧供应层，但并不以此为限。在一些实施例中，第二底部栅极介电层32或/及第一底部栅极介电层31也可转变为氧供应层。换句话说，氧供应层30A可为一底部栅极介电层或至少包括一底部栅极介电层(例如第三底部栅极介电层33)，而底部栅极电极BG可于氧供应层30A形成之前形成于基底10上。在一些实施例中，辅助氧化物层34可包括氧化铝、氧化铪(hafnium oxide)、氧化镧(lanthanum oxide)、氧化钽(tantalum oxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其他适合的氧化物材料。在一些实施例中，氧掺杂制作工艺91可包括氧等离子体处理、臭氧氧化处理或其他不须形成辅助氧化物层34而直接对底部栅极介电层30进行氧植入的适合处理方式。
如图3与图4所示，在氧供应层30A形成之后，可将辅助氧化物层34移除。在一些实施例中，可进行一第一平坦化制作工艺92，用以移除辅助氧化物层34并对氧供应层30A进行平坦化。第一平坦化制作工艺92可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方式。此外，在一些实施例中，也可视需要先将辅助氧化物层34移除之后，再对氧供应层30A进行平坦化制作工艺。
然后，如图5所示，在氧供应层30A上形成第一氧化物半导体层40，并于第一氧化物半导体层40形成第二导电层50。第二导电层50可包括金属导电材料例如钨、铝、铜、铝化钛、钛、氮化钛、钽、氮化钽、氧化铝钛(titanium aluminum oxide，TiAlO)等或其他适合的导电材料。第一氧化物半导体层40可包括II-VI族化合物(例如氧化锌，ZnO)、II-VI族化合物掺杂碱土金属(例如氧化锌镁，ZnMgO)、II-VI族化合物掺杂IIIA族元素(例如氧化铟镓锌，IGZO)、II-VI族化合物掺杂VA族元素(例如氧化锡锑，SnSbO2)、II-VI族化合物掺杂VIA族元素(例如氧化硒化锌，ZnSeO)、II-VI族化合物掺杂过渡金属(例如氧化锌锆，ZnZrO)，或其他通过以上提及的元素总类混合搭配形成的具有半导体特性的氧化物，但并不以此为限。此外，第一氧化物半导体层40也可为由上述的氧化物半导体材料所构成的单层或多层结构，且其结晶状态也不受限制，例如可为非晶氧化铟镓锌(a-IGZO)、结晶氧化铟镓锌(c-IGZO)或沿C轴结晶的氧化铟镓锌(CAAC-IGZO)。举例来说，第一氧化物半导体层40可包括一底层以及一堆叠于底层上的顶层，而顶层较佳可包括与第二导电层50之间接触阻抗较低的氧化物半导体材料(相较于底层)，但并不以此为限。
然后，对第二导电层50以及第一氧化物半导体层40进行图案化，而形成第一图案化氧化物半导体层40P与图案化导电层50P。因此，第一氧化物半导体层40可形成于氧供应层30A上，而氧供应层30A可于形成第一图案化氧化物半导体层40P之前形成于基底10上。值得说明的是，通过上述对于氧供应层30A所进行的平坦化制作工艺，可降低第一图案化氧化物半导体层40P与氧供应层30A接触面的粗糙度(roughness)，进而可改善氧化物半导体装置的可靠度表现，例如可提升崩解电场(breakdown electric field，EBD)或/及时间相依介电击穿(time-dependent dielectric breakdown，TDDB)，但并不以此为限。在一些实施例中，第一图案化氧化物半导体层40P与图案化导电层50P可由同一图案化制作工艺所形成，而图案化导电层50P的侧壁可大体上与第一图案化氧化物半导体层40P的侧壁对齐，但并不以此为限。在一些实施例中，也可视需要以不同的图案化制作工艺分别形成第一图案化氧化物半导体层40P与图案化导电层50P。此外，在一些实施例中，部分的氧供应层30A可被上述的图案化制作工艺移除，故位于第一图案化氧化物半导体层40P下方且与第一图案化氧化物半导体层40P接触的氧供应层30A可于第一方向D1上高于其他部分的氧供应层30A，但并不以此为限。
如图5与图6所示，形成侧壁间隙壁60S的方法可包括于氧供应层30A、第一图案化氧化物半导体层40P以及图案化导电层50P上共形地形成一间隙壁材料层60，然后对间隙壁材料层60进行一蚀刻制作工艺93而形成侧壁间隙壁60S，但本发明并不以此为限。在一些实施例中，也可使用其他方法形成侧壁间隙壁60S。蚀刻制作工艺93可包括各向异性(anisotropic)蚀刻例如干式蚀刻制作工艺或其他适合的蚀刻方式。此外，间隙壁材料层60可包括氮化硅或其他适合的介电材料，而间隙壁材料层60可利用溅镀或其他对于第一图案化氧化物半导体层40P影响较小的成膜制作工艺所形成，但并不以此为限。在一些实施例中，蚀刻制作工艺93可将于第一方向D1上位于图案化导电层50P的间隙壁材料层60以及部分位于氧供应层30A上的间隙壁材料层60移除而暴露出图案化导电层50P以及部分的氧供应层30A，故侧壁间隙壁60S可形成于氧供应层30A上且覆盖图案化导电层50P的侧壁的至少一部分。
接着，如图7所示，可于氧供应层30A、侧壁间隙壁60S以及导电层50上共形地形成第一保护层71，并于第一保护层71上形成第一层间介电层72。然后，如图8所示，可对第一层间介电层72进行一第二平坦化制作工艺94，用以将第一层间介电层72的一部分移除而暴露出导电层50上的第一保护层71。第二平坦化制作工艺94可包括CMP制作工艺、回蚀刻制作工艺或其他适合的平坦化方式。之后，如图9所示，可对导电层50上的第一保护层71以及导电层50进行一图案化制作工艺95而形成源极电极50S以及漏极电极50D。图案化制作工艺95可将一部分的导电层50移除而暴露出位于源极电极50S与漏极电极50D之间的第一图案化氧化物半导体层40P。此外，图案化制作工艺95可于形成侧壁间隙壁60S的步骤(例如上述图6所示的蚀刻制作工艺93)以及移除部分的第一层间介电层72的步骤(例如上述图8所示的第二平坦化制作工艺94)之后进行，但并不以此为限。在一些实施例中，侧壁间隙壁60S可形成于源极电极50S的第二侧壁SW2上以及漏极电极50D的第三侧壁SW3上，但并不以此为限。
如图10所示，在源极电极50S与漏极电极50D形成之后，可于第一层间介电层72、第一保护层71、源极电极50S、漏极电极50D以及源极电极50S与漏极电极50D之间的第一图案化氧化物半导体层40P上共形地形成一第二氧化物半导体层81，并于第二氧化物半导体层81上依序形成上部栅极介电层82、第二阻障层83以及一第三导电层84。在一些实施例中，第二氧化物半导体层81的材料可包括与第一氧化物半导体层40相似的氧化物半导体材料，上部栅极介电层82的材料可包括氧化硅、氮氧化硅、高介电常数材料或其他适合的介电材料，第二阻障层83可包括氮化钛、氮化钽或其他适合的阻障材料，而第三导电层84可包括金属导电材料例如钨、铝、铜、铝化钛、钛、氮化钛、钽、氮化钽、氧化铝钛等或其他适合的导电材料。
然后，如图10与图1所示，可对第三导电层84、第二阻障层83、上部栅极介电层82以及第二氧化物半导体层81进行图案化，用以形成上部栅极电极84G、图案化阻障层83P、图案化上部栅极介电层82P以及第二图案化氧化物半导体层81P。换句话说，第二图案化氧化物半导体层81P可形成于源极电极50S、漏极电极50D以及第一图案化氧化物半导体层40P上，而上部栅极电极84G可形成于第二图案化氧化物半导体层81P上。在一些实施例中，上部栅极电极84G、图案化阻障层83P、图案化上部栅极介电层82P以及第二图案化氧化物半导体层81P可由同一图案化制作工艺所形成，而上部栅极电极84G的侧壁、图案化阻障层83P的侧壁、图案化上部栅极介电层82P的侧壁以及第二图案化氧化物半导体层81P的侧壁可大体上彼此对齐，但并不以此为限。然后，可于上部栅极电极84G、图案化阻障层83P、图案化上部栅极介电层82P、第二图案化氧化物半导体层81P、第一保护层71以及第一层间介电层72上共形地形成第二保护层85，并于第二保护层85上形成第二层间介电层86。在一些实施例中，第二保护层85可覆盖上部栅极电极84G、图案化阻障层83P的侧壁、图案化上部栅极介电层82P的侧壁以及第二图案化氧化物半导体层81P的侧壁，且第二保护层85可与第一保护层71直接接触，由此可使得上部栅极电极84G、图案化阻障层83P、图案化上部栅极介电层82P以及第二图案化氧化物半导体层81P可被第二保护层85以及第一保护层71围绕而加强阻挡外界杂质的效果。
综上所述，在本发明的氧化物半导体装置以及制作方法中，可利用侧壁间隙壁提升阻挡外界杂质经由第一图案化氧化物半导体层的侧壁进入第一图案化氧化物半导体层的效果，进而可提升氧化物半导体装置的电性表现与产品可靠度。此外，位于第一图案化氧化物半导体层下方的氧供应层可加强向第一图案化氧化物半导体层提供氧的效果，且可通过对氧供应层进行平坦化来降低第一图案化氧化物半导体层与氧供应层之间介面的粗糙度，进而改善氧化物半导体装置的可靠度表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种氧化物半导体装置，其特征在于，包括：
基底；
第一图案化氧化物半导体层，设置于该基底上；
源极电极以及漏极电极，设置于该第一图案化氧化物半导体层上；
侧壁间隙壁，设置于该第一图案化氧化物半导体层的侧壁上；
第一保护层，共形地设置于该侧壁间隙壁、该源极电极和该漏极电极上，其中该第一保护层直接接触该侧壁间隙壁的顶表面和该侧壁间隙壁的侧表面；以及
氧供应层，设置于该第一图案化氧化物半导体层与该基底之间，其中该侧壁间隙壁设置于该氧供应层上，并且该侧壁间隙壁还设置于该氧供应层的设置于该第一图案化氧化物半导体层下方的部分的侧壁上。
2.如权利要求1所述的氧化物半导体装置，其中该侧壁间隙壁还设置于该源极电极的侧壁上以及该漏极电极的侧壁上。
3.如权利要求2所述的氧化物半导体装置，其中该侧壁间隙壁的最上表面于该基底的厚度方向上低于该源极电极的最上表面以及该漏极电极的最上表面。
4.如权利要求2所述的氧化物半导体装置，其中该源极电极的该侧壁以及该漏极电极的该侧壁分别与该第一图案化氧化物半导体层的该侧壁对齐。
5.如权利要求1所述的氧化物半导体装置，还包括：
底部栅极电极，设置于该氧供应层与该基底之间。
6.如权利要求1所述的氧化物半导体装置，还包括：
第一保护层，共形地设置该氧供应层、该侧壁间隙壁、该源极电极以及该漏极电极上。
7.如权利要求6所述的氧化物半导体装置，其中该侧壁间隙壁的材料组成不同于该第一保护层的材料组成。
8.如权利要求6所述的氧化物半导体装置，还包括：
第二图案化氧化物半导体层，设置于该源极电极、该漏极电极以及该第一图案化氧化物半导体层上；
上部栅极电极，设置于该第二图案化氧化物半导体层上；以及
第二保护层，共形地设置于该上部栅极电极、该第二图案化氧化物半导体层以及该第一保护层上，其中该第二保护层覆盖该第二图案化氧化物半导体层的一侧壁，并且部分的该第一保护层在该基底的厚度方向上设置于该源极电极和该第二图案化氧化物半导体层之间。
9.一种氧化物半导体装置的制作方法，包括：
在基底上形成第一图案化氧化物半导体层；
在该第一图案化氧化物半导体层上形成源极电极以及漏极电极；
在该第一图案化氧化物半导体层的侧壁上形成侧壁间隙壁；以及
在形成该第一图案化氧化物半导体层之前，在该基底上形成氧供应层，其中该第一图案化氧化物半导体层以及该侧壁间隙壁形成于该氧供应层上，
其中形成该氧供应层的步骤包括：在该基底上形成介电层；以及对该介电层进行氧掺杂制作工艺，
其中该氧掺杂制作工艺包括：在该介电层上形成辅助氧化物层；以及在该氧供应层形成之后，将该辅助氧化物层移除。
10.如权利要求9所述的氧化物半导体装置的制作方法，其中该侧壁间隙壁还形成于该源极电极的侧壁上以及该漏极电极的侧壁上。
11.如权利要求10所述的氧化物半导体装置的制作方法，其中该源极电极的该侧壁以及该漏极电极的该侧壁分别与该第一图案化氧化物半导体层的该侧壁对齐。
12.如权利要求9所述的氧化物半导体装置的制作方法，其中该侧壁间隙壁是由对间隙壁材料层进行蚀刻制作工艺而形成，该源极电极以及该漏极电极是由对形成于该第一图案化氧化物半导体层上的导电层进行图案化制作工艺而形成，且该图案化制作工艺是于该蚀刻制作工艺之后进行。
13.如权利要求9所述的氧化物半导体装置的制作方法，还包括：
在形成该第一图案化氧化物半导体层之前，对该氧供应层进行平坦化制作工艺。
14.如权利要求9所述的氧化物半导体装置的制作方法，还包括：
在形成该氧供应层之前，在该基底上形成底部栅极电极，其中该氧供应层包括底部栅极介电层。
15.如权利要求9所述的氧化物半导体装置的制作方法，其中该源极电极以及该漏极电极是由对形成于该第一图案化氧化物半导体层上的导电层进行图案化制作工艺而形成，且该氧化物半导体装置的该制作方法还包括：
在该氧供应层、该侧壁间隙壁以及该导电层上共形地形成第一保护层；
在该第一保护层上形成第一层间介电层；以及
将该第一层间介电层的一部分移除而暴露出该导电层上的该第一保护层，其中该图案化制作工艺是于移除该第一层间介电层的该部分之后进行。
16.如权利要求15所述的氧化物半导体装置的制作方法，还包括：
在该源极电极、该漏极电极以及该第一图案化氧化物半导体层上形成第二图案化氧化物半导体层；
在该第二图案化氧化物半导体层上形成上部栅极电极；
在该上部栅极电极、该第二图案化氧化物半导体层、该第一保护层以及该第一层间介电层上共形地形成第二保护层，其中该第二保护层覆盖该第二图案化氧化物半导体层的侧壁；以及
在该第二保护层上形成第二层间介电层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105190902B (zh) * 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US9293599B2 (en) * 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI653686B (zh) * 2015-08-26 2019-03-11 聯華電子股份有限公司 半導體結構與其製作方法

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