JP6208971B2 - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Description
図6は、本実施形態に係る半導体装置9を示す断面図である。
続いて、第2の実施形態について説明する。図10は、本実施形態に係るp型金属酸化物トランジスタ8を概略的に示す断面図である。本実施形態では、ゲート電極15の長さL、及び、ゲート電極15とドレイン電極18との間の距離dが、工夫されている。
続いて、第3の実施形態について説明する。
続いて、第4の実施形態について説明する。
続いて、第5の実施形態について説明する。本実施形態では、ゲート絶縁膜16の構成が工夫されている。その他の点については、第1の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
続いて、第6の実施形態について説明する。本実施形態では、2つのトランジスタを有する半導体装置について説明する。具体的には、半導体装置がインバータである場合について説明する。
これにより、第1p型金属酸化物半導体領域37−1及び第2p型金属酸化物半導体領域37−2が形成される。
(1)p型酸化物半導体層37成膜後
(2)p型酸化物半導体層37上に、ハードマスクを形成した直後
(3)ハードマスクの加工後
(4)p型酸化物半導体層37の加工後
(5)次に述べる絶縁膜80の形成後
続いて、第7の実施形態について説明する。
続いて、第8の実施形態について説明する。
続いて、第9の実施形態について説明する。本実施形態では、第6の実施形態にから、第1トランジスタ32−1の構成が変更されている。
続いて、第10の実施形態について説明する。
(付記1)
p型金属酸化物半導体層と、
前記p型金属酸化物半導体層に接続されたソース電極と、
前記p型金属酸化物半導体層に接続されたドレイン電極と、
前記p型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
を具備し、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている
半導体装置。
(付記2)
付記1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、酸化数が変化した場合にn型半導体特性を示す金属酸化物を含んでいる
半導体装置。
(付記3)
付記2に記載された半導体装置であって、
前記p型金属酸化物半導体層は、SnO層又はCu2O層を含んでいる
半導体装置。
(付記4)
付記1に記載された半導体装置であって、
上方から見た場合に、前記ゲート電極と前記ドレイン電極との間の距離は、前記ゲート電極の長さに等しいか、もしくはより長い
半導体装置。
(付記5)
付記1に記載された半導体装置であって、
更に、
第1絶縁層と、
前記第1絶縁層の上面に、前記第1絶縁層に埋め込まれるように設けられた、第1配線層と、
前記第1絶縁層上に設けられたゲート絶縁膜と、
を具備し、
前記p型金属酸化物半導体層は、前記ゲート絶縁膜上に設けられており、
前記ゲート電極は、前記第1配線層に設けられており、
前記ソース電極及び前記ドレイン電極は、前記p型半導体層上に設けられている
半導体装置。
(付記6)
付記1に記載された半導体装置であって、
前記ゲート電極は、Cu又はAlを含んでいる
半導体装置。
(付記7)
付記1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、単結晶又は多結晶状態である
半導体装置。
(付記8)
付記1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、アモルファス状態である
半導体装置。
(付記9)
p型金属酸化物半導体層を形成する工程と、
前記p型金属酸化物半導体層の一部に対向するように、ゲート電極を形成する工程と、
前記p型金属酸化物半導体層に接続されるように、ソース電極及びドレイン電極を形成する工程と、
を具備し、
ソース電極及びドレイン電極を形成する工程は、上方から見た場合に、前記ゲート電極が前記ソース電極と前記ドレイン電極との間に位置し、前記ゲート電極と前記ドレイン電極とが離れているように、ソース電極及びドレイン電極を設ける工程を含んでいる
半導体装置の製造方法。
(付記10)
付記9に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、p型金属酸化物半導体膜を、多結晶状態になるように、加熱する工程を含んでいる
半導体装置の製造方法。
(付記11)
付記9に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、p型金属酸化物半導体膜を、アモルファス状態が維持されるように、加熱する工程を含んでいる
半導体装置の製造方法。
(付記12)
付記9に記載された半導体装置の製造方法であって、
更に、
予め定められた目標閾値電圧が得られるような製造条件を、決定する工程、
を具備し、
前記p型金属酸化物半導体層を形成する工程は、前記探索する工程で探索された製造条件で、前記p型金属酸化物半導体層を形成する工程を含んでいる
半導体装置の製造方法。
(付記13)
付記12に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、p型金属酸化物半導体膜を加熱する工程を含み、
前記探索する工程は、前記製造条件として、前記加熱する工程における加熱温度を決定する工程を含んでいる
半導体装置の製造方法。
(付記14)
付記12に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、p型金属酸化物半導体膜をスパッタリングにより成膜する工程を含み、
前記探索する工程は、前記製造条件として、前記成膜する工程における酸素濃度を決定する工程を含んでいる
半導体装置の製造方法。
(付記15)
p型金属酸化物半導体層と、
前記p型金属酸化物半導体層に接続されたソース電極と、
前記p型金属酸化物半導体層に接続されたドレイン電極と、
前記p型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
前記ゲート電極と前記p型金属酸化物半導体層との間に設けられたゲート絶縁膜と、
を具備し、
前記ゲート絶縁膜は、
第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に設けられ、前記第1ゲート絶縁膜よりもバンドギャップが大きい第2絶縁膜とを備えている
半導体装置。
(付記16)
付記15に記載された半導体装置であって、
前記ゲート電極は、Cu層を含んでおり、
前記第1ゲート絶縁膜は、前記ゲート電極上に設けられたCu拡散防止膜であり、
前記第2ゲート絶縁膜は、前記Cu拡散防止膜と前記p型金属酸化物半導体層との間に設けられている
半導体装置。
(付記17)
第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に離れており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とは、同一層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第1ソース電極、第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第1ゲート電極及び前記第2ゲート電極は、同一層に設けられている
半導体装置。
(付記18)
付記17に記載された半導体装置であって、
前記第1ゲート電極及び前記第2ゲート電極は、入力端子に接続されており、
前記第1ドレイン電極及び前記第2ドレイン電極は、出力端子に接続されている
半導体装置。
(付記19)
付記18に記載された半導体装置であって、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は連続しており、
前記第1ドレイン電極と前記第2ドレイン電極とは、同一である
半導体装置。
(付記20)
付記19に記載された半導体装置であって、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、上方から見た場合に、第1方向に沿って延びており、
前記第1ゲート電極は、前記第1p型金属酸化物半導体領域と交差するように、前記第1方向に直交する第2方向に沿って延びており、
前記第2ゲート電極は、前記第2p型金属酸化物半導体領域と交差するように、前記第2方向に沿って延びている
半導体装置。
(付記21)
付記18に記載された半導体装置であって、
更に、
第2方向に沿って延び、前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とを接続する、連結p型金属酸化物半導体領域、
を具備し、
前記第1ゲート電極及び前記第2ゲート電極は、前記第2方向に沿って延び、連続しており、
前記第1p型金属酸化物半導体領域は、前記第1ゲート電極に交差するように、前記第2方向に直交する第1方向に沿って伸び、
前記第2p型金属酸化物半導体領域は、前記第2ゲート電極に交差するように、前記第1方向に沿って伸び、
前記連結p型金属酸化物半導体領域は、前記第1ドレイン電極及び前記第2ドレイン電極とは異なる補助電極を介して、前記出力端子に接続されている
半導体装置。
(付記22)
第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に離れており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とは、同一層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第1ソース電極、第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第1ゲート電極及び前記第2ゲート電極は、同一層に設けられている
半導体装置の製造方法であって、
前記第1ゲート電極と前記第2ゲート電極を含む配線層を形成する工程と、
前記配線層上に、ゲート絶縁膜を介して、p型金属酸化物半導体層を形成する工程と、
前記p型金属酸化物半導体層を、前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域を被覆するように、前記絶縁膜を形成する工程と、
前記層間膜に、第1ドレイン電極用開口、前記第2ドレイン電極用開口、前記第1ソース電極用開口、及び前記第2ソース電極用開口を形成する工程と、
前記第1ドレイン電極用開口、前記第2ドレイン電極用開口、前記第1ソース電極用開口、及び前記第2ソース電極用開口に導電性材料を埋め込み、前記第1ドレイン電極、前記第2ドレイン電極、前記第1ソース電極、及び前記第2ソース電極を形成する工程と、
を具備する
半導体装置の製造方法。
(付記23)
付記22に記載された半導体装置の製造方法であって、
前記第1ドレイン電極用開口と前記第2ドレイン電極用開口とは、同一であり、
前記第1ドレイン電極と前記第2ドレイン電極とは、同一である
半導体装置の製造方法。
(付記24)
トランジスタと、
抵抗素子と、
を具備し、
前記トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続されたソース電極と、
前記第1p型金属酸化物半導体領域に接続されたドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、ゲート電極とを備え、
前記ゲート電極は、上方から見た場合に、前記ソース電極と前記ドレイン電極との間に配置され、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れており、
前記ゲート電極は、入力端子に接続されており、
前記ドレイン電極は、出力端子に接続されており、
前記ソース電極は、第1電源に接続されており、
前記抵抗素子は、一端で前記第ドレイン電極に接続され、他端で第2電源に接続され、
前記抵抗素子は、前記第1p型金属酸化物半導体領域と連続する第2p型金属酸化物半導体領域を有している
半導体装置。
(付記25)
第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第1ソース電極、前記第1ドレイン電極、及び前記第2ゲート電極は、同一の配線層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、前記配線層上に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜に覆われており、
前記第1ゲート電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれるように、配置されている
半導体装置。
(付記26)
第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第1ソース電極、前記第1ドレイン電極、及び前記第2ゲート電極は、同一の配線層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、前記配線層上に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜に覆われており、
前記第1ゲート電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれるように、配置されている
半導体装置の製造方法であって、
前記第1ソース電極、前記第1ドレイン電極、及び前記第2ゲート電極を含む配線層を形成する工程と、
前記配線層上に、p型金属酸化物半導体層を形成する工程と、
前記p型金属酸化物半導体層を、前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域を覆うように、層間膜を形成する工程と、
前記層間膜に、第2ソース電極用開口、第2ドレイン電極用開口、及び第1ゲート電極用開口を形成する工程と、
前記第2ソース電極用開口、前記第2ドレイン電極用開口、及び前記第1ゲート電極用開口に導電性材料を埋め込み、前記第2ソース電極、前記第2ドレイン電極、及び前記第1ゲート電極を形成する工程と、
を具備し、
第2ソース電極用開口、第2ドレイン電極用開口、及び第1ゲート電極用開口を形成する工程は、
前記第2p型金属酸化物半導体領域が露出するように、前記第2ソース電極用開口及び前記第2ドレイン電極用開口を形成する工程を含む
半導体装置の製造方法。
(付記27)
第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とは、同一層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第1ソース電極、第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第1ゲート電極及び前記第2ゲート電極は、同一層に設けられている
半導体装置の製造方法であって、
前記第1ゲート電極と前記第2ゲート電極を含む配線層を形成する工程と、
前記配線層上に、ゲート絶縁膜を介して、p型金属酸化物半導体層を形成する工程と、
前記p型金属酸化物半導体層を、前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域を被覆するように、前記絶縁膜を形成する工程と、
前記層間膜に、第1ドレイン電極用開口、前記第2ドレイン電極用開口、前記第1ソース電極用開口、及び前記第2ソース電極用開口を形成する工程と、
前記第1ドレイン電極用開口、前記第2ドレイン電極用開口、前記第1ソース電極用開口、及び前記第2ソース電極用開口に導電性材料を埋め込み、前記第1ドレイン電極、前記第2ドレイン電極、前記第1ソース電極、及び前記第2ソース電極を形成する工程と、
を具備し、
第1ドレイン電極用開口、前記第2ドレイン電極用開口、前記第1ソース電極用開口、及び前記第2ソース電極用開口を形成する工程は、
前記第2トランジスタの形成予定領域において、前記第2p型金属酸化物半導体領域の表面が露出するように、前記第2ドレイン電極用開口及び前記第2ソース電極用開口を形成し、第1トランジスタの形成予定領域において、第1p型金属酸化物半導体領域の表面に前記層間膜が残存するように、前記第1ドレイン電極用開口及び前記第1ソース電極用開口を形成する工程と、
RFエッチングにより、前記第2トランジスタの形成予定領域において還元処理を行い、前記第1トランジスタの形成予定領域において、前記第1ソース電極用開口及び前記第1ドレイン電極用開口に残存した層間膜を除去する工程と、
を備える
半導体装置の製造方法。
2 SnO2層
3 トランジスタ
4 ソース電極用開口
5 ドレイン電極用開口
6 半導体層(SnO層)
7 層間膜
8 p型金属酸化物トランジスタ
9 半導体装置
10 拡散防止膜
11 第1絶縁層
12 ビア
13 第1配線層
14 第2絶縁層
15 ゲート絶縁膜
16 拡散防止膜(ゲート絶縁膜)
16−1 第1ゲート絶縁膜
16−2 第2ゲート絶縁膜
17 p型金属酸化物半導体層
18 ドレイン電極
19 ソース電極
20 ハードマスク
21 ビア
22 バリア膜
23 バリア膜
24 n型領域
25 開口
26 開口
27 開口
28 パッド(ドレイン)
29 パッド(ソース)
30 基板
31 絶縁層
32−1 第1トランジスタ
32−2 第2トランジスタ
33 ゲート絶縁膜
36−1 第1ゲート電極
36−2 第2ゲート電極
36−3 ゲート接続部
37−1 第1p型金属酸化物半導体領域
37−2 第2p型金属酸化物半導体領域
37−3 連結p型金属酸化物半導体領域
38−1 第1ソース電極
38−2 第2ソース電極
39−1 第1ドレイン電極
39−2 第2ドレイン電極
40 インバータ
45(45−1〜45−3) 上層配線
46 補助電極
48 抵抗素子
53 電極
67 第1ゲート絶縁膜
68 第2ゲート絶縁膜
69 キャップ層
73 連結p型金属酸化物半導体領域
74 電極
75 電極
76 電極
77 電極
78 電極
80 絶縁層
81 ゲート対向領域
82 オフセット領域
83 配線
84 配線
Claims (19)
- p型金属酸化物半導体層と、
前記p型金属酸化物半導体層に接続されたソース電極と、
前記p型金属酸化物半導体層に接続されたドレイン電極と、
前記p型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
を具備し、
前記ゲート電極と前記ソース電極とは、上方から見た場合に一部で重なっており、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている
半導体装置。 - 請求項1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、酸化数が変化した場合にn型半導体特性を示す金属酸化物を含んでいる
半導体装置。 - 請求項2に記載された半導体装置であって、
前記p型金属酸化物半導体層は、SnO層又はCu2O層を含んでいる
半導体装置。 - 請求項1に記載された半導体装置であって、
上方から見た場合に、前記ゲート電極と前記ドレイン電極との間の距離は、前記ゲート電極の長さに等しいか、もしくはより長い
半導体装置。 - 請求項1に記載された半導体装置であって、
更に、
第1絶縁層と、
前記第1絶縁層の上面に、前記第1絶縁層に埋め込まれるように設けられた、第1配線層と、
前記第1絶縁層上に設けられたゲート絶縁膜と、
を具備し、
前記p型金属酸化物半導体層は、前記ゲート絶縁膜上に設けられており、
前記ゲート電極は、前記第1配線層に設けられており、
前記ソース電極及び前記ドレイン電極は、前記p型金属酸化物半導体層上に設けられている
半導体装置。 - 請求項1に記載された半導体装置であって、
前記ゲート電極は、Cu又はAlを含んでいる
半導体装置。 - 請求項1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、単結晶又は多結晶状態である
半導体装置。 - 請求項1に記載された半導体装置であって、
前記p型金属酸化物半導体層は、アモルファス状態である
半導体装置。 - p型金属酸化物半導体層を形成する工程と、
前記p型金属酸化物半導体層の一部に対向するように、ゲート電極を形成する工程と、
前記p型金属酸化物半導体層に接続されるように、ソース電極及びドレイン電極を形成する工程と、
を具備し、
ソース電極及びドレイン電極を形成する工程は、上方から見た場合に、前記ゲート電極が前記ソース電極と前記ドレイン電極との間に位置し、前記ゲート電極と前記ソース電極とが一部で重なっており、且つ、前記ゲート電極と前記ドレイン電極とが離れているように、ソース電極及びドレイン電極を設ける工程を含んでいる
半導体装置の製造方法。 - 請求項9に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、p型金属酸化物半導体膜を、多結晶状態になるように、加熱する工程を含んでいる
半導体装置の製造方法。 - 請求項9に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、p型金属酸化物半導体膜を、アモルファス状態が維持されるように、加熱する工程を含んでいる
半導体装置の製造方法。 - 請求項9に記載された半導体装置の製造方法であって、
更に、
予め定められた目標閾値電圧が得られるような製造条件を、探索する工程、
を具備し、
前記p型金属酸化物半導体層を形成する工程は、前記探索する工程で探索された製造条件で、前記p型金属酸化物半導体層を形成する工程を含んでいる
半導体装置の製造方法。 - 請求項12に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、
p型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、p型金属酸化物半導体膜を加熱する工程を含み、
前記探索する工程は、前記製造条件として、前記加熱する工程における加熱温度を決定する工程を含んでいる
半導体装置の製造方法。 - 請求項12に記載された半導体装置の製造方法であって、
前記p型金属酸化物半導体層を形成する工程は、p型金属酸化物半導体膜をスパッタリングにより成膜する工程を含み、
前記探索する工程は、前記製造条件として、前記成膜する工程における酸素濃度を決定する工程を含んでいる
半導体装置の製造方法。 - p型金属酸化物半導体層と、
前記p型金属酸化物半導体層に接続されたソース電極と、
前記p型金属酸化物半導体層に接続されたドレイン電極と、
前記p型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
前記ゲート電極と前記p型金属酸化物半導体層との間に設けられたゲート絶縁膜と、
を具備し、
前記ゲート電極と前記ソース電極とは、上方から見た場合に一部で重なっており、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れており、
前記ゲート絶縁膜は、
第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に設けられ、前記第1ゲート絶縁膜よりもバンドギャップが大きい第2ゲート絶縁膜とを備えている
半導体装置。 - 請求項15に記載された半導体装置であって、
前記ゲート電極は、Cu層を含んでおり、
前記第1ゲート絶縁膜は、前記ゲート電極上に設けられたCu拡散防止膜であり、
前記第2ゲート絶縁膜は、前記Cu拡散防止膜と前記p型金属酸化物半導体層との間に設けられている
半導体装置。 - 第1トランジスタと、
第2トランジスタと、
を具備し、
前記第1トランジスタは、
第1p型金属酸化物半導体領域と、
前記第1p型金属酸化物半導体領域に接続された第1ソース電極と、
前記第1p型金属酸化物半導体領域に接続された第1ドレイン電極と、
前記第1p型金属酸化物半導体領域の一部に対向するように配置された、第1ゲート電極とを備え、
前記第1ゲート電極は、上方から見た場合に、前記第1ソース電極と前記第1ドレイン電極との間に配置され、
前記第1ゲート電極と前記第1ソース電極とは、上方から見た場合に一部で重なっており、
前記第1ゲート電極と前記第1ドレイン電極とは、上方から見た場合に離れており、
前記第2トランジスタは、
第2p型金属酸化物半導体領域と、
前記第2p型金属酸化物半導体領域に接続された第2ソース電極と、
前記第2p型金属酸化物半導体領域に接続された第2ドレイン電極と、
前記第2p型金属酸化物半導体領域の一部に対向するように配置された、第2ゲート電極とを備え、
前記第2ゲート電極は、上方から見た場合に、前記第2ソース電極と前記第2ドレイン電極との間に配置され、
前記第2ゲート電極と前記第2ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とは、同一層に設けられ、
前記第1p型金属酸化物半導体領域及び前記第2p型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第1ソース電極、前記第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第1ゲート電極及び前記第2ゲート電極は、同一層に設けられている
半導体装置。 - 請求項17に記載された半導体装置であって、
前記第1ゲート電極及び前記第2ゲート電極は、入力端子に接続されており、
前記第1ドレイン電極及び前記第2ドレイン電極は、出力端子に接続されている
半導体装置。 - 請求項18に記載された半導体装置であって、
更に、
第2方向に沿って延び、前記第1p型金属酸化物半導体領域と前記第2p型金属酸化物半導体領域とを接続する、連結p型金属酸化物半導体領域、
を具備し、
前記第1ゲート電極及び前記第2ゲート電極は、前記第2方向に沿って延び、連続しており、
前記第1p型金属酸化物半導体領域は、前記第1ゲート電極に交差するように、前記第2方向に直交する第1方向に沿って伸び、
前記第2p型金属酸化物半導体領域は、前記第2ゲート電極に交差するように、前記第1方向に沿って伸び、
前記連結p型金属酸化物半導体領域は、前記第1ドレイン電極及び前記第2ドレイン電極とは異なる補助電極を介して、前記出力端子に接続されている
半導体装置。
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