CN103681673B - 半导体器件和半导体器件制造方法 - Google Patents

半导体器件和半导体器件制造方法 Download PDF

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Abstract

一种半导体器件包括：p型金属氧化物半导体层；与p型金属氧化物半导体层连接的源极电极；与p型金属氧化物半导体层连接的漏极电极；以及被布置为与p型金属氧化物半导体层的一部分相对的栅极电极。在俯视图中栅极电极和漏极电极相互分离。

Description

半导体器件和半导体器件制造方法
技术领域
本发明涉及一种半导体器件和半导体器件制造方法。具体而言，本发明涉及一种具有p型金属氧化物半导体层的半导体器件和半导体器件制造方法。
背景技术
作为通过在布线层中形成晶体管的技术的有源布线线路器件，有时形成CMOS(互补金属氧化物半导体)反相器。通过使用CMOS反相器，与其中仅使用NMOS晶体管或者PMOS晶体管的情况比较，可以抑制通过电流并且可以实现功率节省。为了实现CMOS反相器，除了n型金属氧化物晶体管之外还需要p型金属氧化物晶体管。也希望在其中形成它们的工艺对布线层无影响。
关于p型金属氧化物晶体管，专利文献1和非专利文献1公开如下晶体管，该晶体管具有在沟道层中通过外延生长方法在YSZ衬底上形成的氧化锡(SnO)膜。非专利文献2也公开一种通过溅射方法在SiO2衬底上形成多晶态SnO膜以使用它作为沟道的技术。此外，它公开一种通过执行沉积后退火(PDA)来获得多晶态SnO膜的技术。
另一方面，至于晶体管的结构，在专利文献2中公开一种半导体器件。该半导体器件包括半导体衬底；在半导体衬底上形成的绝缘层；具有在绝缘层的表面部分中嵌入的第一布线线路的第一布线层；在第一布线层上提供的半导体层；在半导体层上或者之下提供的栅极绝缘膜；以及被提供用于经过栅极绝缘膜与半导体层相对的栅极电极。
引用列表
[专利文献1]WO 2010/010802A1
[专利文献2]JP 2010-141230A
[非专利文献1]Ogo et al.，Applied Physics Letters No.93，2008，page032113
[非专利文献2]Yabuta et al.，Applied Physics Letters，No.97，2010，page072111
发明内容
希望晶体管具有大的导通/关断比。导通/关断比指示在导通状态中的漏极电流与在关断状态中的漏极电流之比。然而难以在p型金属氧化物晶体管中获得足够导通/关断比。图1是示出根据非专利文献2的p型晶体管中的漏极电流(-Id)和栅极电压(VG)的关系的图。图1示出漏极电流比对在范围-200V至+100V内的VG。漏极电流在这一范围内改变一位数。如果定义漏极电流的最大值与其最小值之比为导通/关断比，则导通/关断比约为1位数。对于实际使用而言希望导通/关断比等于或者多于4位数。
发明人认为p型金属氧化物晶体管中的导通/关断比的减少原因在于n型半导体部件的形成。下文将描述这一点。
在金属氧化物半导体中包含的金属有时可以采取其氧化数不同的多个状态。也依赖于金属种类，p型半导体有时改变成n型半导体。图2是示意地示出氧化状态的改变的图。如图2中所示，在SnO层1的表面上形成SnO2层2。例如暴露于大气引起从SnO改变成SnO2。SnO层是p型半导体，但是SnO2层是n型半导体。也有Cu2O改变成CuO的情况。Cu2O是p型半导体，但是CuO是n型半导体。
图3是示意地示出在制造的工艺中的p型氧化物半导体3的示例的截面图。在这一p型金属氧化物晶体管3中，提供SnO膜作为p型半导体层6。半导体层6由层间绝缘膜7覆盖。在形成源极电极和漏极电极的情况下，用于源极电极的开口4和用于漏极电极的开口5由层间绝缘膜7形成。通过形成这些开口来暴露半导体层6的一部分。在暴露部分中，SnO膜改变成SnO2膜。SnO2膜如以上提到的那样是n型半导体。也就是说，p型半导体层6的一部分改变成n型半导体。
图4是示意地示出漏极电流Id和栅极电压Vg的关系的示例的曲线图。如果半导体层6由p型半导体组成，则随着栅极电压Vg增加，漏极电流Id的绝对值减少。然而如果半导体层6由n型半导体组成，则随着栅极电压Vg增加，漏极电流Id的绝对值上升。在如图2和图3中所示在半导体层6的部分中形成n型半导体时，由于n型半导体部件的影响而可能从未增加导通/关断比。
因此，发明人认为，如图5中所示，如果可以减少n型半导体部件的影响，则可以增加p型金属氧化物晶体管的导通/关断比。
其它问题和新特征将通过说明书和附图的描述而变得清楚。
根据一个实施例的半导体器件包括：p型金属氧化物半导体层；与p型金属氧化物半导体层连接的源极电极；与p型金属氧化物半导体层连接的漏极电极；以及被布置为与p型金属氧化物半导体层的一部分相对的栅极电极。在俯视图中栅极电极和漏极电极相互分离。
根据上述一个实施例，可以减少n型半导体部件对导通/关断比给予的影响。
附图说明
图1是示出根据非专利文献2的p型晶体管中的漏极电流(-Id)和栅极电压(Vg)的关系的图；
图2是示意地示出氧化状态的改变的图；
图3是示意地示出在制造工艺中的p型金属氧化物晶体管3的示例的截面图；
图4是示出漏极电流Id和栅极电压Vg的关系的示例的曲线图；
图5是示意地示出漏极电流Id和栅极电压Vg的关系的示例的曲线图；
图6是示出根据第一实施例的半导体器件的截面图；
图7A是示意地示出根据第一实施例的半导体器件的图；
图7B是示意地示出根据比较示例1的半导体器件的图；
图7C是示意地示出根据比较示例2的半导体器件的图；
图8是示出栅极电压Vg和漏极电流Id的绝对值的关系的曲线图；
图9A是示出根据第一实施例的半导体器件制造方法的截面图；
图9B是示出根据第一实施例的半导体器件制造方法的截面图；
图9C是示出根据第一实施例的半导体器件制造方法的截面图；
图9D是示出根据第一实施例的半导体器件制造方法的截面图；
图9E是示出根据第一实施例的半导体器件制造方法的截面图；
图10是示意地示出根据第二实施例的p型金属氧化物晶体管的截面图；
图11是示出根据第三实施例的半导体器件制造方法的流程图；
图12是示出制造条件和平带电压Vfb的关系的图；
图13A是示出根据第四实施例的半导体层的XRD谱的图；
图13B是示出根据第四实施例的半导体层中的栅极电压Vg和栅极电容Cg的关系的曲线图；
图14是示出根据第四实施例的半导体层的XPS谱的曲线图；
图15是示意地示出根据第五实施例的半导体器件的图；
图16是示意地示出根据第六实施例的反相器的图；
图17是示意地示出反相器的结构的截面图；
图18是示出反相器的平面图；
图19是沿着图18中的线A-A的截面的截面图；
图20是在俯视图中示出根据第七实施例的反相器的图；
图21是示意地示出根据第八实施例的反相器的图；
图22是在俯视图中示出根据第八实施例的反相器的图；
图23是示出沿着图22中的线B-B的截面的截面图；
图24是示意地示出根据第九实施例的反相器的截面图；
图25是示意地示出根据第十实施例的反相器的示例的平面图；并且
图26是示意地示出根据第十实施例的反相器的截面图。
具体实施方式
下文将参照附图具体描述本发明的实施例。
[第一实施例]
图6是示出根据第一实施例的半导体器件9的截面图。
半导体器件9被形成于衬底(未示出)上并且具有层叠多个布线层这样的结构。在图6中示出多个布线层中的一个布线层的结构。如图6中所示，半导体器件由防扩散膜10、第一绝缘层11、第一布线层13、防扩散膜16、第二绝缘层14和p型金属氧化物晶体管8组成。
防扩散膜10是用于区分下布线层和上布线层的膜。在防扩散膜10上形成第一绝缘层11。在第一绝缘层11的表面部分中布置第一布线层13以被嵌入在第一绝缘层11中。在第一布线层13中形成用作LSI布线线路的布线线路。
在第一绝缘层11上布置p型金属氧化物晶体管8。以下将描述p型金属氧化物晶体管8的结构。
p型金属氧化物晶体管8由栅极电极15、栅极绝缘膜(防扩散膜16)、半导体层17、源极电极19和漏极电极18组成。
在第一布线层13中形成栅极电极15。也就是说，在第一绝缘层11的表面部分中布置栅极电极15以被嵌入在第一绝缘层11中。例如栅极电极15和第一布线层13由Cu布线层和Al布线层实现。
防扩散膜16充当栅极绝缘膜。在第一绝缘层11上形成防扩散膜16以覆盖栅极电极15.
在防扩散膜16上布置半导体层17。半导体层17的一部分与栅极电极15重叠。在半导体层17上提供硬掩模20。半导体层17具有晶态性质。也就是说，半导体层17是单晶或者多晶态SnO层。
防扩散膜16和硬掩模20由第二绝缘层14覆盖。
源极电极19和漏极电极18被布置为分别被嵌入在第二绝缘层14中。源极电极19和漏极电极18分别在下底部节段(section)处与半导体层17连接。也分别经过阻挡层23和阻挡膜22在第二绝缘层14中形成的开口中嵌入源极电极19和漏极电极18。应当注意，源极电极19在上端节段处与焊盘29连接。以相同方式，漏极电极18在上端节段处与焊盘28连接。分别在第二绝缘层14的表面部分中从第二绝缘层14暴露焊盘29和焊盘28。
在俯视图中，栅极电极15和漏极电极18被相互分离d。
有可能提高p型金属氧化物晶体管8的导通/关断比，这是因为分离栅极电极15和漏极电极18。下文将描述这一点。
在制造半导体器件9的工艺中，如参照图3描述的那样，半导体层17在形成源极电极和漏极电极的情况下暴露于大气。作为结果，有p型半导体层在暴露部分中改变成n型半导体层的情况。也就是说，有在半导体层17和漏极电极18的连接部分中形成n型半导体层的情况。在本实施例中，物理地分离面向栅极电极15的部分与半导体层17和漏极电极18的连接部分。作为结果，限制n型半导体层对晶体管的操作的影响，并且看来变成有可能提高导通/关断比。
接着参照图7A至7C和图8，将描述距离d和导通/关断比的关系。
图7A是示意地示出根据本实施例的半导体器件9的图。如先前提到的那样，在本实施例中，栅极电极15和漏极电极18在俯视图中被分离距离d。
另一方面，图7B是示意地示出根据比较示例1的半导体器件9的图。在比较示例1中，栅极电极15的一端在俯视图中与漏极电极18的一端在位置上重合。也就是说，距离d为零。
同样，图7C是示意地示出根据比较示例2的半导体器件9的图。在比较示例2的p型金属氧化物晶体管8中，栅极电极15一的部分在俯视图中与漏极电极18的一部分重叠。
图8是示出栅极电压Vg与漏极电流Id的绝对值之间的关系的曲线图。在图8中示出本实施例(图7A)、比较示例1(图7B)和比较示例2(图7C)中的每项中的栅极电压Vg和漏极电流Id的关系。
如图8中所示，在比较本实施例与比较示例1和比较示例2时，漏极电流的绝对值的变化大。也就是说，在本实施例中，与比较示例1和2比较，确认提高了导通/关断比。虽然未示出，但是根据发明人的知识，导通/关断比在栅极电极15与漏极电极18之间的距离d改变时改变。
接着将描述制造根据本实施例的半导体器件的方法的示例。
首先，预先确定在栅极电极与漏极电极之间的距离d，使得可以获得目标导通/关断比。具体而言，确定在距离d与导通/关断比之间的关系，并且确定在导通/关断比满足目标值时的距离d为设计值。可以基于测量数据确定并且可以通过仿真等发现在距离d与导通/关断比之间的关系。
接着制造半导体器件，使得栅极电极和漏极电极被分离确定的距离d。图9A至9E是示出根据本发明的半导体器件的制造方法的截面图。
如图9A中所示，在衬底(未示出)上形成防扩散膜10、第一绝缘层11、第一布线层13(栅极电极15)和防扩散膜16(栅极绝缘膜)。在第一绝缘层11中形成过孔接触12以与第一布线层13连接。这些可以通过使用已知技术来形成。应当注意，例如形成第一布线层13(栅极电极15)为Cu层。同样，在使用Cu层作为栅极电极15时，例如使用SiN层、SiCN层等作为防扩散膜16。防扩散膜的膜厚度例如约为10-50nm。
接着如图9B中所示，通过溅射等在防扩散膜16上形成氧化物半导体层作为半导体层17。使用SnO层作为半导体层17。例如半导体层17的膜厚度约为10-50nm。在溅射的情况下，在膜形成之后的SnO层处于非晶态状态下。
接着如图9C中所示，在半导体层17上形成硬掩模20。另外，通过光刻工艺和干法蚀刻工艺将半导体层17和硬掩模20处理成具有所需形状。例如使用绝缘膜(诸如SiO2层、SiOC层、C层和SiN层)作为硬掩模20。希望硬掩模20的膜厚度约为30-200nm。
接着，半导体层17受到热处理(PDA)，使得半导体层17从非晶态改变成多晶态。希望PDA的温度在范围从200℃至400℃内，并且更希望它在范围从250℃至380℃内。
接着如图9D中所示，形成第二绝缘层14以覆盖硬掩模20和半导体层17。
接着如图9E中所示，形成开口25、开口26和开口27。开口25是用于漏极电极的开口并且被形成为穿过第二绝缘层14和硬掩模20。开口26是用于源极电极的开口并且被形成为穿过第二绝缘层14和硬掩模20。开口27是用于形成与第一布线层13连接的过孔接触的开口并且被形成为穿过第二绝缘层14和防扩散膜16。可以通过光刻工艺等同时形成这些开口。如果第二绝缘层、硬掩模20、半导体层17和防扩散膜16透明，则可以在光刻工艺时通过使用计算机、相机等来确定栅极电极15的位置。或者可以预先形成用于位置标识的标记。在这一情况下，确定开口25的位置使得栅极电极15和开口25在俯视图中被相互分离预定距离d。然后在确定的位置处形成开口25。通过基于栅极电极15的位置执行光刻工艺，可以按照光刻工艺的精确度控制漏极电极与栅极电极15之间的距离d。
此后，在开口25、开口26和开口27中的每个开口以内形成阻挡膜，然后在每个开口中嵌入传导材料。因此，形成了如图6中所示的过孔接触21、源极电极19和漏极电极18，并且制造了具有p型金属氧化物晶体管8的半导体器件9。
根据以上提到的制造方法，在形成开口25的情况下，半导体层17的一部分暴露于大气。作为结果，有半导体层17的一部分从p型半导体层(SnO)改变成n型半导体层(SnO2)的可能。然而由于在本实施例中在俯视图中分离栅极电极15和漏极电极18，所以可以限制n型半导体层对导通/关断比的影响。
应当注意，在以上提到的示例中，已经描述在形成硬掩模20之后在形成第二绝缘层14之前执行热处理(PDA)的情况。然而可以在形成第二绝缘层14之后或者在形成SnO层和硬掩模之后立即在SnO处理之前执行PDA。
也在本实施例中，已经描述半导体层17是SnO层的情况。然而如果半导体层17是p型氧化物半导体层，则它不限于SnO层。具体而言，如果半导体层17包含在改变氧化数时示出n型半导体特性的金属氧化物，则可以有效地应用本实施例。例如即使使用掺杂的ZnO层、ZnAlO层、ZnCuO层、NiO层和Cu2O层作为半导体层17，仍然可以获得本实施例的效果。
应当注意，在本实施例中，已经描述在与布线层相同的层中提供栅极电极15的情况。通过采用这样的结构，变成有可能在与布线层相同的层中提供p型金属氧化物晶体管8。也可以使防扩散膜和栅极绝缘膜是公共的。另外，可以在相同工艺中制作晶体管的LSI布线线路和栅极电极。本实施例从这些观点来看是有利的。然而并非必须在与布线层相同的层中提供栅极电极15，并且如果在俯视图中栅极电极15和漏极电极18相互分离，则可以在半导体层17上提供栅极电极15。
同样，在图6和图9A至图9E中所示示例中，由于使用Cu布线层作为布线层，所以在布线层之下提供过孔接触并且在过孔接触上提供沟布线线路。然而在使用Al布线层作为布线层时，在提供Al布线层之后，Al布线层由氧化物膜覆盖，执行平坦化工艺，打开通孔，并且嵌入接触塞W等。因此，在布线层上提供过孔接触。
[第二实施例]
接着将描述本发明的第二实施例。图10是示出根据本实施例的p型金属氧化物晶体管8的截面图。在本实施例中，设计栅极电极15的长度L以及在栅极电极15与漏极电极18之间的距离d。
如图10中所示，设置栅极电极15的长度L(栅极长度)等于在栅极电极15与漏极电极18之间的距离d或者满足关系d>L。例如长度L和距离d为0.5μm。
在d≥L时，可以明显提高导通/关断比。根据发明人的知识，在距离d等于栅极电极的长度L时，确认可以获得约5位数的值作为导通/关断比，并且与常规示例(图1)比较可以明显提高导通/关断比。
[第三实施例]
接着将描述本发明的第三实施例。
在本实施例中，相对于以上提到的实施例设计半导体器件制造方法。由于除了设计点之外的其它点可以与以上提到的实施例中的点相同，所以将省略具体描述。
图11是示出根据本实施例的半导体器件的制造方法的流程图。在本实施例中，首先执行制造条件的搜索(步骤S1)。具体而言，搜索在设置p型金属氧化物晶体管的阈值电压为所需值时的制造条件。此后，在步骤S1搜索的条件下形成半导体器件(步骤S2)。在步骤S2处的制造方法与第一实施例的制造方法(图9A至图9E)相同。
下文将描述在步骤S1处的制造条件的搜索。
P型金属氧化物晶体管8的阈值电压依赖于半导体层17中的载流子浓度。半导体层17中的载流子浓度依赖于制造条件。因此，在本实施例中，预先发现制造条件与阈值电压之间的关系。然后基于发现的关系搜索制造条件以获得阈值电压。
在本实施例中，搜索作为制造条件的在热处理(PDA)的温度。图12是示出制造条件和阈值电压(平带电压Vfb)的变化(-ΔVfb)的关系的图。在图12中，曲线图a示出根据实验示例1的晶体管中的从平带电压Vfb的参考值的变化。曲线图b示出根据实验示例2的晶体管中的从平带电压Vfb的参考值的变化。曲线图c示出根据实验示例3的晶体管中的从平带电压Vfb的参考值的变化。应当注意，使用实验示例2的Vfb作为Vfb的参考值。也就是说，在实验示例2中，变化(-ΔVfb)为零。同样，在实验示例1中，变化(-ΔVfb)为正并且示出平带电压从实验示例2中的平带电压向负侧移动。应当注意，实验示例2的热处理温度高于实验示例1的热处理温度，并且实验示例3的热处理温度高于实验示例2的热处理温度。
如图12中所示，在热处理温度在实验示例1至3(a至c)的比较中不同时，可以理解，阈值电压(平带电压)改变。这是因为半导体层17中的载流子浓度根据热处理温度的差异而改变。具体而言，在热处理温度低时候，平带电压向负侧移动，并且晶体管的阈值电压也向负侧移动。
因此，在本实施例中，基于图12中所示关系确定在获得目标阈值电压时的热处理温度。此后，在形成在步骤S2处的半导体器件时以确定的热处理温度执行PDA。
根据本实施例，可以获得具有所需阈值电压的p型金属氧化物晶体管8。例如在用于功率系统的p型金属氧化物晶体管8中，要求实现常断操作。常断操作示出其中晶体管在栅极电压Vg为0V时在关断状态下的操作。为了实现常断操作，有必要的是阈值电压为负。根据本实施例，可以通过采用阈值电压变为负这样的热处理温度来实现常断操作。
应当注意，在本实施例中，已经描述搜索作为制造条件的热处理温度的情况。然而待搜索的制造条件不限于热处理温度。可以搜索对载流子浓度具有影响的另一参数作为制造条件。除了实验示例1至3之外在图12中还示出实验示例4中的平带电压Vfb为曲线图d。在实验示例4中，从实验示例2的氧浓度改变在通过溅射来形成半导体层17时的氧浓度。其它条件与实验示例2的条件相同。如图12中所示，如果相互比较实验示例2(曲线图b)和实验示例4(曲线图d)，则可以理解，基于溅射中的氧浓度改变平带电压改变。具体而言，在氧浓度高时，平带电压向负侧移动，并且晶体管的阈值电压向负侧移动。这是因为半导体层17中的载流子浓度根据溅射中的氧浓度而改变。因此，在步骤S1处搜索溅射中的氧浓度作为制造条件，并且可以在步骤S2处以搜索结果的氧浓度执行溅射。
此外，载流子浓度也受热处理时间影响。因此，可以搜索热处理时间以便获得目标阈值电压取代热处理温度。
[第四实施例]
接着将描述本发明的第四实施例。
在以上提到的实施例中，已经描述半导体层17具有晶态性质的情况。也就是说，已经描述半导体层17经过制造中的热处理(PDA)从非晶态改变成晶态的情况。另一方面，在本实施例中，采用半导体层17在热处理(PDA)时维持非晶态的温度或者PDA条件。也就是说，使用处于非晶态的SnO层作为半导体层17。由于其它条件可以与以上提到的实施例的条件相同，则省略具体描述。
在半导体层17具有晶态性质时，颗粒尺寸偏差有时对半导体器件的特性具有影响。另一方面，如果半导体层17处于非晶态，则颗粒尺寸的偏差从未对半导体器件的特性具有影响。因此可以明显提高p型金属氧化物晶体管的产量。然而迄今为止尚未报导使用处于非晶态的SnO层作为沟道的p型金属氧化物晶体管。这是因为处于非晶态的SnO层在它可以用作p型金属氧化物晶体管的程度上未显示半导体性质。
然而发明人发现，可以通过以维持非晶态的温度和条件来施加热处理而在溅射之后向处于非晶态的半导体层17(SnO层)给予半导体特性。
也就是说，在本实施例中，搜索其中维持非晶态的热处理的温度和条件，并且以搜索结果的温度和条件执行热处理(PDA)。因此获得显示半导体性质的处于非晶态的SnO层。应当注意，其中维持非晶态的热处理条件例如是比半导体层17被改变成多晶态的热处理温度更低的温度。
图13A是示出发明人创作的SnO层的XRD谱的图。图13A示出在以标准条件执行热处理时的结果和在搜索结果的条件下执行(受控)热处理时的结果(线b)。如图13A中所示，在标准条件下，SnO层被结晶。另一方面，在搜索结果的条件下执行热处理时，未发现晶态部件，并且确认维持非晶态。应当注意，虽然未示出，但是用TEM和SEM确认形成处于非晶态的SnO层。
图13B是示出图13A中所示SnO层中的栅极电压Vg和栅极电容Cg的关系(在搜索结果的条件下执行热处理时)的曲线图。如图13B中所示，随着栅极电压Vg改变，栅极电容Cg改变。也就是说，确认尽管使用处于非晶态的SnO层作为半导体层17，仍然可以实现晶体管操作。
图14是示出根据本实施例的在搜索结果的条件下对其执行热处理的SnO层的XPS(X射线光电子谱学)分析结果的谱。如图14中所示，在根据本实施例的SnO层中，尽管维持非晶态，仍然观测到由于形成价带而产生的峰(Sn5s)。也就是说，确认SnO层尽管处于非晶态状态仍然充当p型半导体层。
应当注意，根据发明人的知识，如同第三实施例，即使在本实施例中仍然可以通过搜索制造条件来获得具有所需阈值电压的晶体管。
[第五实施例]
接着将描述本发明的第五实施例。在本实施例中，设计栅极绝缘膜16的结构。由于结构的其它点与第一实施例的点相同，所以省略具体描述。
图15是示意地示出根据本实施例的p型金属氧化物晶体管8的图。在本实施例中，在栅极电极15与p型金属氧化物半导体层17之间提供第一栅极绝缘膜16-1和第二栅极绝缘膜16-2。也就是说，在本实施例中，栅极绝缘膜16具有2层结构。
在栅极电极15上提供第一栅极绝缘膜16-1。在栅极电极15由Cu布线线路组成时，使用防Cu扩散膜(例如SiN膜)作为第一栅极绝缘膜16-1。
使用带隙比第一栅极绝缘膜16-1的带隙更大的绝缘膜作为第二栅极绝缘膜16-2。例如在使用SiN膜作为第一栅极绝缘膜16-1时，使用SiO2膜或者Al2O3膜作为第二栅极绝缘膜16-2。
在有源布线线路元件中，一般使用SiN膜作为栅极绝缘膜。然而在使用SiN膜作为栅极绝缘膜时，p型金属氧化物晶体管明显出现漏电流。在SiN膜中，这是因为在价带的末尾的带隙比较小。
在另一方面，在本实施例中，栅极绝缘膜具有2层结构。因此可以延伸栅极绝缘膜的带隙并且可以在p型金属氧化物晶体管中防止漏电流。
第二栅极绝缘膜16-2的膜厚度希望为3至50nm。
[第六实施例]
接着将描述本发明的第六实施例。在本实施例中，将描述具有两个晶体管的半导体器件。具体而言，将描述半导体器件为反相器的情况。
如果可以改变半导体器件的功能而不改变在半导体衬底上形成的半导体器件的布局，则可以通过使用相同半导体衬底来制造具有不同功能的多个类型的半导体器件。因此可以减少半导体器件的制造成本。具体而言，如果可以形成在布线层中具有新功能的器件而不改变半导体器件的布局，则可以基本增加半导体器件的功能。作为这样的半导体器件，发明人提出布线层中的有源元件。如果可以将反相器形成为布线层中的有源元件，则可以可行地实现桥接更低功率逻辑电路和外部高电压设备的接口。
为了实现反相器，除了已经常规地实现的n型氧化物半导体之外还需要在布线层中形成具有良好特性的p型氧化物半导体。发明人研究器件结构和在布线层中形成p型氧化物半导体的制造方法。然而发现难以在相同布线层中形成n型氧化物半导体和p型氧化物半导体。发明人也研究其中仅使用n型氧化物半导体的反相器。然而在这一情况下发现反相器的输出电压Vout已经被衰减为电源电压VDD。
因此，发明人研究增加输出电压Vout的幅度并且在相同布线层中形成n型氧化物半导体和p型氧化物半导体。作为结果，该研究促成本实施例。
以下将描述根据本实施例的反相器。
图16是示意地示出根据本实施例的反相器40的图。如图16中所示，反相器40由第一晶体管32-1和第二晶体管32-2组成。第一晶体管32-1充当p型FET。第二晶体管32-2充当n型FET。第一晶体管32-1的源极与电源电压VDD(第一电源)连接。第一晶体管32-1的漏极与输出端子Vout连接。第二晶体管32-2的漏极与第一晶体管32-1的漏极(输出端子Vout)连接。第二晶体管32-2的源极与接地电压(第二电源)连接。第一晶体管32-1的栅极和第二晶体管32-2的栅极与输入端子Vin连接。
图17是示意地示出反相器40的结构的截面图。如图17中所示，在衬底30上方形成的绝缘层31上形成反相器40。
第一晶体管32-1的结构与第一实施例(参照图7A)的p型金属氧化物晶体管8相同。也就是说，第一晶体管32-1具有第一栅极电极36-1、第一p型金属氧化物半导体区域37-1、第一源极电极38-1和第一漏极电极39-1。在俯视图中，在第一源极电极38-1与第一漏极电极39-1之间布置第一栅极电极36-1。也在俯视图中，分离第一栅极电极36-1和第一漏极电极39-1。应当注意，与第一栅极电极36-1相对的区域在第一p型金属氧化物半导体区域37-1中称为栅极相对区域81。在栅极电极81与第一漏极电极39-1之间的区域在第一p型金属氧化物半导体区域37-1中称为偏移区域82。偏移区域82的长度希望在0.1μm以上并且更希望在0.3μm以上，并且另外更希望在0.5μm以上。
另一方面，第二晶体管32-2的结构与在第一实施例中描述为比较示例2(参照图7c)的晶体管相同。也就是说，第二晶体管32-2具有第二栅极电极36-2、第二p型金属氧化物半导体区域37-2、第二源极电极38-2和第二漏极电极39-2。在俯视图中，在第二源极电极38-2与第二漏极电极39-2之间布置第二栅极电极36-2。也在俯视图中，第二栅极电极36-2和第二漏极电极39-2部分地重叠。
在相同层中(在相同平面上)提供第一栅极电极36-1和第二栅极电极36-2。以相同方式，在相同层中提供第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2也由绝缘膜80覆盖。在绝缘膜80中嵌入第一源极电极38-1、第一漏极电极3901、第二源极电极38-2和第二漏极电极39-2。
通过采用上述结构，第一晶体管32-1充当p型晶体管，并且第二晶体管32-2充当n型晶体管。以下将描述这一点。
如参照图8(实施例)描述的那样，在提供偏移区域82时(在俯视图中分离栅极电极和漏极电极时)，可以获得显示良好导通/关断比(例如根据元件为3位数或者5位数)的p型晶体管操作。在另一方面，在漏极电极和栅极电极如图8中所示部分地重叠(比较示例2)时，n型部件变成更大。在第二晶体管32-2(n型晶体管)的源极电极如图16中所示与接地电压连接时，电压Vgs总是为正，因为第二晶体管32-2的栅极电极施加的电压Vg为正。因此，在电压Vg小于0V的区域(在图8中Vg小于虚线的区域)中的特性，不影响操作。在第二晶体管32-2中，仅能使用作为n型晶体管的特性。
根据本实施例，第一晶体管32-1作为p型晶体管来操作，并且第二晶体管32-2作为n型晶体管来操作。因此可以实现CMOS反相器作为反相器40。如在以上实施例中描述的那样，可以增加来自反相器40的输出电压Vout的幅度，因为可以获得具有大导通/关断比的p型晶体管作为第一晶体管32-1。同样，如果可以增加作为p型晶体管的第一晶体管32-1的阈值，则可以提高作为n型晶体管的第二晶体管32-2的导通/关断比。可以通过使用已经在以上提到的实施例中描述的技术来改变阈值电压。
应当注意，第一晶体管32-1作为p型晶体管来操作的原因如下。也就是说，在第一p型金属氧化物半导体区域37-1中，如以上提到的那样，在第一源极电极38-1和第一漏极电极39-1的连接部分中通过制造中的氧化(例如SnO→SnO2)来形成n型半导体层。在栅极电压Vg为负时，在第一p型金属氧化物半导体区域37-1中，在栅极相对区域81中形成空穴积累层。偏移区域82也是p型半导体层。因此，第一晶体管32-1看起来作为积累型p型FET(PFET)来操作。另一方面，在施加正电压作为栅极电压Vg时，在栅极相对区域81中形成电子反转层。另一方面，偏移区域82是p型半导体层。因此，电流不在第一源极电极38-1与第一漏极电极39-1之间流动。出于以上原因，在第一晶体管32-1中，看起来有选择地去掉作为p型晶体管的特性。
同样，第二晶体管32-2具有n型晶体管和p型晶体管二者的特性的原因如下。如同第一p型金属氧化物半导体区域37-1，在第二p型金属氧化物半导体区域37-2中，通过氧化在第二源极电极38-2和第二漏极电极39-2的连接部分中形成n型半导体层。在俯视图中，由于这一n型部件与第二源极电极38-2和第二漏极电极39-2重叠，所以在栅极电极为正时在沟道区域(在p型金属氧化物半导体区域中与栅极电极36相对的区域)中形成电子反转层以电连接源极电极38-2和漏极电极39-2。另一方面，在栅极电压Vg为负时在第二p型金属氧化物半导体区域37-2中形成空穴积累层。因此电连接第二源极电极38-2和第二漏极电极39-2使得可以获得作为p型晶体管的操作。
也根据本实施例，通过在制造中调整源极电极和漏极电极的布置，可以独立地和单独地制造n型晶体管和p型晶体管。也就是说，如在本实施例中的图17中所示，在相同布线层中提供第一栅极电极36-1和第二栅极电极36-2，并且在相同层中提供第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。另外，在相同层中提供第一源极电极38-1、第二源极电极38-2、第一漏极电极39-1和第二漏极电极39-2。因此，通过调整在形成源极电极38-1和38-2以及漏极电极39-1和39-2时使用的掩模的布局，可以确定偏移区域82的存在或者不存在，并且可以独立地和单独地制造第一晶体管32-1(P-FET)和第二晶体管32-2(N-FET)。不必在不同工艺中制造第一晶体管32-1和第二晶体管32-2。可以获得反相器40而未增加制造成本。
接着将具体描述反相器40的结构。图18是示出反相器40的平面图。
在图18中定义第一方向和第二方向。第一方向和第二方向平行于半导体衬底。第一方向垂直于第二方向。
如以上提到的那样，第一晶体管32-1具有第一栅极电极36-1、第一p型金属氧化物半导体区域37-1、第一源极电极38-1和第一漏极电极39-1。同样，第二晶体管32-2具有第二栅极电极36-2、第二p型金属氧化物半导体区域37-2、第二源极电极38-2和第二漏极电极39-2。
第一栅极电极36-1和第二栅极电极36-2分别沿着第二方向延伸。经过沿着第一方向延伸的栅极连接节段36-3连接第一栅极电极36-1和第二栅极电极36-2。栅极连接节段36-3与输入端子Vin连接。
第一p型金属氧化物半导体区域37-1与第二p型金属氧化物半导体区域37-2连续。第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2沿着第一方向延伸。第一p型金属氧化物半导体区域37-1与第一栅极电极36-1相交。第二p型金属氧化物半导体区域37-2与第二栅极电极36-2相交。
第一源极电极38-1和第一漏极电极39-1与第一p型金属氧化物半导体区域37-1连接。第一源极电极38-1和第一漏极电极39-1在位置上被布置为在俯视图中在它们之间放置第一栅极电极36-1。第一源极电极38-1和第一栅极电极36-1在俯视图中部分地重叠。另一方面，在俯视图中第二漏极电极39-1和第一栅极电极36-1相互分离。也就是说，在第一晶体管31-1中提供偏移区域82。第一源极电极38-1经过上布线线路45-1与电源电压VDD连接。第一漏极电极39-1经过上布线线路45-2与输出端子Vout连接。
第二源极电极38-2和第二漏极电极39-2与第二p型金属氧化物半导体区域37-2连接。这里，第二漏极电极39-2与第一漏极电极39-1相同(公共)。第二源极电极38-2和第二漏极电极39-2在位置上被布置为在它们之间放置第二栅极电极36-2。第二源极电极38-2和第一栅极电极36-2在俯视图中部分地重叠。第二漏极电极39-2和第二栅极电极36-2也在俯视图中部分地重叠。也就是说，未提供偏移区域。第二源极电极38-2经过上布线线路45-3与接地电压(第二电源)连接。
接着将描述反相器40的截面结构。图19是沿着图18中的线A-A截面的截面图。如图19中所示，反相器40是背栅型反相器。
如图19中所示，在绝缘层31上提供反相器40。
在绝缘层31上布置第一栅极电极36-1和第二栅极电极36-2以便被嵌入在绝缘层31中。例如可以使用Cu布线线路和Al布线线路作为这些栅极电极。
在绝缘层31上提供栅极绝缘膜33以覆盖第一栅极电极36-1和第二栅极电极36-2。
在栅极绝缘膜33上提供p型金属氧化物半导体层37(第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2)。如同以上提到的实施例，希望使用SnO层、掺杂的ZnO层、ZnAlO层、ZnCuO层、NiO层和Cu2O层作为p型金属氧化物半导体层37。
p型金属氧化物半导体层37由绝缘膜80(层间绝缘膜)覆盖。
第一源极电极38-1、第二源极电极38-2、第一漏极电极39-1(第二漏极电极39-2)分别被嵌入在绝缘膜80中并且与p型金属氧化物半导体层37连接。
接着将描述反相器40的操作。在向输入端子Vin供应输入信号Vin时，第一晶体管32-1和第二晶体管32-2分别根据电压操作，并且从输出端子Vout输出信号Vin的反相信号。
接着参照图19，将描述反相器40的制造方法。
在根据本实施例的反相器40中，基于掩模设计来控制n型晶体管和p型晶体管的制造。在以上实施例(图9A至9E)中描述的方法用于其它点。
具体而言，如同图9A中所示示例，首先在绝缘层31上形成包含第一栅极电极36-1和第二栅极电极36-2的布线层(例如Cu布线层)。另外，在这一布线层上形成栅极绝缘膜33。栅极绝缘膜33充当防Cu扩散膜。例如使用SiN膜和SiCN膜作为栅极绝缘膜33。防Cu扩散膜的膜厚度希望为10-50nm。
接着如图9B中所示示例，在栅极绝缘膜33上形成p型氧化物半导体层37。希望使用掺杂的ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层和Cu2O层作为p型金属氧化物半导体层37。希望p型金属氧化物半导体层37的膜厚度为10-50nm。氧化物半导体层37可以是晶态或者可以处于非晶态状态。
接着如同图9C中所示示例，在p型金属氧化物半导体层37上形成硬掩模，并且通过光刻工艺和干法蚀刻工艺图案化硬掩模。例如可以使用绝缘膜(诸如SiO2膜、SiOC膜、C膜和SiN膜或者它们的组合)作为硬掩模的材料。希望硬掩模的膜厚度约为30至200nm。在处理硬掩模之后剥离抗蚀剂膜。此后基于硬掩模的图案来图案化p型氧化物半导体层37。因此形成第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。
应当注意，出于半导体特性出现的目的而执行热处理(PDA)。作为PDA的温度，希望温度范围从200℃至400℃，并且更希望温度范围从250℃至380℃。作为研究的结果，希望在以下步骤(1)至(5)中的任何步骤中执行PDA：
(1)在形成p型氧化物半导体层37膜之后；
(2)在p型氧化物半导体层37上形成硬掩模之后立即；
(3)在处理硬掩模之后；
(4)在处理p型氧化物半导体层37之后；以及
(5)在形成绝缘膜80之后。
接着如同图9D中所示示例，形成绝缘膜80以覆盖第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。另外如同图9E中所示示例，在绝缘膜80中形成用于源极电极(39-1和39-2)和漏极电极(39-1和39-2)的开口。应当注意，由于第一漏极电极39-1和第二漏极电极39-2相同，所以用于第一漏极电极39-1的开口和用于第二漏极电极39-2的开口相同。
此后，在绝缘膜80上形成传导材料以用它填充开口。另外，通过图案化传导材料来形成源极电极(38-1和38-2)和漏极电极(39-1和39-2)。应当注意，基于第一栅极电极36-1和第二栅极电极36-2执行定位工艺，然后执行光刻工艺，并且变成有可能按照在光刻中规定的精确度控制漏极电极(39-1和39-2)中的每个漏极电极和栅极电极(36-1和36-2)中的每个栅极电极的位置关系。也在这一情况下，基于栅极电极(36-1和36-2)中的每个栅极电极和漏极电极(39-1和39-2)中的每个漏极电极的位置关系规定偏移量。通过设计掩模布局使得偏移区域82的长度d为负，可以设计漏极电极(39-1和39-2)和栅极电极(36-1和36-2)以在俯视图中重叠，使得可以获得n型晶体管。另一方面，如果设计掩模布局使得偏移区域82的长度d为正，则漏极电极(39-1和39-2)和栅极电极(36-1和36-2)可以被布置为在俯视图中被相互分离，使得可以获得p型晶体管。
通过以上工艺，可以获得根据本实施例的反相器40。
接着将描述本实施例的功能。如以上提到的那样，氧化数在p型金属氧化物半导体材料暴露于大气时改变。因此预计p型材料改变成n型材料。也就是说，当在制造的工艺中形成与源极电极(38-1和38-2)和漏极电极(39-1和39-2)对应的开口时，p型金属氧化物半导体材料已经在该部分中改变成n型半导体。当在被施加漏极电压的漏极电极(39-1和39-2)中生成n型部件时，形成其中向沟道中注入n型载流子的器件结构。可以认为，作为结果，n型特性在晶体管的操作的情况下出现。另一方面，如果在漏极电极与栅极电极之间提供偏移区域82，则由于作为p型半导体区域的偏移区域而在p型金属氧化物半导体层37中物理上分离面向栅极电极36-2的区域(沟道部分)和漏极部分。作为结果，大量减少向沟道部分直接注入n型载流子的可能性。因此限制n型特性。应当注意，向沟道中注入载流子的可能性依赖于偏移区域82的长度。
在本实施例中，使用偏移区域82的以上提到的效果。通过提供偏移区域使得有可能形成具有所需导通/关断比的p型有源布线线路元件。另一方面，通过设计栅极电极和漏极电极相互重叠，使得有可能形成具有足够特性作为反相器的n型有源布线线路器件。
如以上描述的那样，根据本实施例，可以通过使用单个掩模来独立地和单独地产生p型晶体管和n型晶体管，并且可以实现CMOS电路。也根据本实施例，由于可以增加p型晶体管的导通/关断比，可以增加反相器40的输出电压Vout的幅度。
[第七实施例]
接着将说明本发明的第七实施例。
图20是根据本实施例的反相器40的俯视图。在本实施例中，从第六实施例的栅极电极(36-1和36-2)中的每个栅极电极的布局改变该布局。也添加耦合p型金属氧化物半导体区域37-3和辅助电极46。由于其它点与第六实施例的点相同，所以省略具体说明。
在图20中定义第一方向和第二方向相互正交。第一栅极电极36-1和第二栅极电极36-2沿着第二方向延伸并且处于连续状态。第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2分别沿着第一方向延伸。第一p型金属氧化物半导体区域37-1与第一栅极电极36-1相交，并且第二p型金属氧化物半导体区域37-2与第二栅极电极36-2相交。
第一源极电极38-1和第一漏极电极39-1被布置在如下位置以在第一方向上在它们之间放置第一栅极电极36-1。在俯视图中，第一漏极电极39-1与第一栅极电极36-1分离。也就是说，为第一p型金属氧化物半导体层37-1提供偏移区域82。
第二源极电极38-2和第二漏极电极39-2被布置在如下位置以在第一方向上在它们之间放置第二栅极电极36-2。在俯视图中，第二漏极电极39-2与第二栅极电极36-2部分地重叠。
耦合p型金属氧化物半导体区域37-2被布置为耦合第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。耦合p型金属氧化物半导体区域37-3在与p型金属氧化物半导体区域(37-1和37-2)相同的层中被提供并且向第二方向上延伸。耦合p型金属氧化物半导体区域37-3被布置为在俯视图中耦合第一漏极电极39-1和第二漏极电极39-2。
辅助电极46是与第一漏极电极39-1和第二漏极电极39-2不同的电极。辅助电极46被布置为与耦合p型金属氧化物半导体区域37-3重叠。辅助电极46经过过孔接触与耦合p型金属氧化物半导体区域37-3连接。辅助电极46也与输出端子Vout耦合。也就是说，耦合p型金属氧化物半导体区域37-3经过辅助电极46与输出端子Vout耦合。
其它点与第六实施例的点相同。
根据本实施例，第一栅极电极36-1和第二栅极电极36-2沿着第二方向延伸。在相同布线层中提供第一栅极电极36-1和第二栅极电极36-2。在这一布线层中提供除了栅极电极之外的布线线路。由于第一栅极电极36-1和第二栅极电极36-2以直线延伸，所以其它布线线路易于布置。
也根据本实施例，提供耦合p型金属氧化物半导体区域37-3以平行于栅极电极36-1和36-2。因此可以通过更多过孔接触来连接每个晶体管(32-1和32-2)中的漏极和输出端子Vout。也就是说，可以添加辅助电极46。因此可以减少反相器40的输出节段中的寄生电阻。
[第八实施例]
接着将描述本发明的第八实施例。
图21是示出根据本实施例的反相器40的电路图。反相器40由第一晶体管32-1和电阻元件48组成。也就是说，在本实施例中，第二晶体管32-2在已经在第六实施例(见图16)中描述的反相器40中被电阻元件48替换。由于关于其它点可以采用如同第六实施例的结构，所以省略具体描述。
图22是在俯视图中的根据本实施例的反相器40的图。在图22中定义第一方向和第二方向相互正交。同样，图23是示出沿着图22中的线B-B的截面的截面图。
如图22中所示，第一晶体管32-1具有第一栅极电极36-1、第一p型金属氧化物半导体区域37-1、第一源极电极38-1和第一漏极电极39-1。第一栅极电极36-1沿着第二方向延伸。第一p型金属氧化物半导体区域37-1沿着第一方向延伸并且与第一栅极电极36-1相交。第一源极电极38-1和第一漏极电极39-1被布置为在第一方向上在它们之间放置第一栅极电极36-1。在俯视图中第一栅极电极36-1和第一漏极电极39-1相互分离。也就是说，在第一p型金属氧化物半导体区域37-1中提供偏移区域82。
第一栅极电极36-1与输入端子Vin连接，并且第一漏极电极39-1与输出端子Vout连接。第一源极电极38-1与第一电源电压VDD连接。
电阻元件48沿着第一方向延伸。电阻元件48由第一p型金属氧化物半导体区域37-1和与它连续的第二p型金属氧化物半导体区域实现。电阻元件48经过电极53与接地GND连接。也就是说，电阻元件48在它的一端与第一漏极电极39-1连接而在它的另一端与第二电源GND连接。
如图23中所示，在绝缘层31的表面部分中提供第一栅极电极36-1以被嵌入在绝缘层31中。在第一栅极电极36-1上提供栅极绝缘膜33，并且在栅极绝缘膜33上布置第一p型金属氧化物半导体层37-1和电阻元件48。第一p型金属氧化物半导体层37-1和电阻元件48由绝缘膜80覆盖。提供第一漏极电极38-1、第一源极电极39-1和电极53以被嵌入在绝缘层80中。
在本实施例中，在第一晶体管32-1以下的部分中布置栅极电极(第一栅极电极36-1)。因此实现负载电阻型反相器。根据本实施例，不必连接n型晶体管和p型晶体管。也由于作为p型半导体膜的电阻元件48的电阻小，所以可以获得充分大的幅度作为输出电压Vout的幅度。
[第九实施例]
接着将描述本发明的第九实施例。在本实施例中，改变第六实施例中的第一晶体管32-1的结构。
图24是示出根据本实施例的反相器40的截面图。如图24中所示，反相器40具有第一晶体管32-1和第二晶体管32-2。第二晶体管32-2的结构与第六实施例(参照图17)的第二晶体管的结构相同。
在第一晶体管32-1中，在绝缘层31的表面部分中提供第一源极电极38-1和第一漏极电极39-1以被嵌入在绝缘层31中。在与第二晶体管32-2的第二栅极电极36-2相同的布线层中提供第一源极电极38-1和第一漏极电极39-1。
也在第一源极电极38-1和第一漏极电极39-1上提供帽层69。例如可以使用CoWB层和CoWP层作为帽层69。
在其中已经形成第一源极电极38-1的布线层上提供第一p型金属氧化物半导体层37-1。
在第一p型金属氧化物半导体层37-1上提供第一栅极绝缘膜67。第一p型金属氧化物半导体层37-1由绝缘膜80覆盖。
经过第一栅极绝缘膜67在第一p型金属氧化物半导体层37-1上布置第一栅极电极36-1。如同第二源极电极38-2和第二漏极电极39-2，在绝缘膜80中嵌入第一栅极电极36-1。
第一栅极电极36-1和第一漏极电极39-1相互部分地重叠。也就是说，不提供偏移区域。
可以以与第六实施例中相同的方法制造根据本实施例的反相器40。具体而言，首先以相同工艺形成包含第一源极电极38-1、第一漏极电极39-1和第二栅极电极36-1的布线层。也在第一源极电极38-1和第一漏极电极39-1上提供帽层69。接着在第二晶体管32-2的形成预定区域中的布线层上形成栅极绝缘膜68。另外，以如下方式执行处理，该方式为形成p型金属氧化物半导体层并且形成第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。另外，在第一p型金属氧化物半导体区域37-1上形成栅极绝缘膜67。此后，形成绝缘膜80(层间绝缘膜)以覆盖第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2。接着，在绝缘膜80中形成用于第二源极电极38-2的开口、用于第二漏极电极39-2的开口和用于第一栅极电极36-1的开口。在这一情况下，形成每个开口使得至少在第二晶体管32-2的形成预定区域中暴露第二p型金属氧化物半导体区域37-2。接着，在形成的开口中填充传导材料，并且获得第二源极电极38-2、第二漏极电极39-2和第一栅极电极36-1。
根据本实施例，在第一源极电极38-1和第一漏极电极39-1上提供第一p型金属氧化物半导体区域37-1。因此，在制造情况下，与第一源极电极39-1的连接部分在第一p型金属氧化物半导体区域37-1中未暴露于大气。与第一漏极电极38-1的连接部分在第一p型金属氧化物半导体区域37-1中也相同。因此，氧化数的改变在第一p型金属氧化物半导体区域37-1中未发生。因此，虽然未提供偏移区域，但是有可能操作第一晶体管32-1作为p型晶体管。因此有可能减少第一晶体管的导通电阻。
接着将描述本实施例的布局示例。
图25是示意地示出根据本实施例的反相器40的示例的平面图。在图25中定义第一方向和第二方向为相互正交的方向。
第一栅极电极36-1沿着第二方向延伸。第二栅极电极36-2沿着第二方向延伸。第一栅极电极36-1和第二栅极电极36-2被布置为在俯视图中在相同线中。经过电极74连接第一栅极电极36-1和第二栅极电极36-2。
第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2沿着第一方向延伸。第一p型金属氧化物半导体区域37-1与第一栅极电极36-1相交。第二p型金属氧化物半导体区域37-2与第二栅极电极36-2相交。
第一源极电极38-1和第一漏极电极39-1被布置为在第一方向上在它们之间放置第一栅极电极36-1。第一源极电极38-1与电源电压VDD连接，并且第一漏极电极39-1与布线线路83连接，并且布线线路83经过电极78与输出端子连接。
第二源极电极38-2和第二漏极电极39-2被布置为在第一方向上在它们之间放置第二栅极电极36-2。第二源极电极38-2与接地电压连接，并且第二漏极电极39-2经过布线线路84与输出端子Vout连接。
第一p型金属氧化物半导体区域37-1和第二p型金属氧化物半导体区域37-2由耦合p型金属氧化物半导体区域73连接。耦合p型金属氧化物半导体区域73沿着第二方向延伸。耦合p型金属氧化物半导体区域73被布置为在俯视图中连接第一漏极电极39-1和第二漏极电极39-2。
耦合p型金属氧化物半导体区域73经过多个电极(75、76和77)与布线线路84连接。如以上提到的那样，布线线路84与输出端子Vout连接。也就是说，第一晶体管32-1和第二晶体管32-2的漏极经过多个电极(75、76和77)与输出端子连接。因此减少输出节段中的寄生电阻。
[第十实施例]
接着将描述本发明的第十实施例。
图26是示意地示出根据本实施例的反相器40的截面图。在本实施例中，未为第一晶体管32-1提供偏移区域。也就是说，在俯视图中，第一栅极电极36-1和第一漏极电极39-1相互重叠。由于关于其它点可以采用与第六实施例(参照图17)的结构相同的结构，所以省略具体说明。
在本实施例中，设计一种制造方法。具体而言，在应当形成用于源极电极(38-1和38-2)的开口和用于漏极电极(39-1和39-2)的开口时，形成开口以在第二晶体管32-2的形成预定区域中暴露第二p型金属氧化物半导体区域37-2的表面。另一方面，形成开口使得绝缘膜(覆盖膜)在第一晶体管32-1的形成预定区域中保留于第一p型金属氧化物半导体区域37-1的表面上。此后，在接触形成的情况下在溅射室中的RF蚀刻时，一般那在第二晶体管的侧部上执行去氧化工艺。另一方面，在第一晶体管的侧部上，去除留下的覆盖膜，并且暴露第一p型金属氧化物半导体区域37-1的表面。此后，在每个开口中填充传导材料。
在本实施例中，如同第九实施例，可以防止第一p型金属氧化物半导体层37-1在形成用于源极电极(38-1和38-2)的开口和用于漏极电极(39-1和39-2)的开口的情况下暴露于大气，并且可能操作第一晶体管32-1作为p型晶体管。
根据本实施例，由于不必提供偏移区域，所以减轻设计约束。
应当注意，应当在形成开口之前通过图案化和蚀刻工艺预先调整在p型金属氧化物半导体区域(37-1和37-2)上形成的硬掩模(覆盖膜)的膜厚度以便以如下方式形成开口，该方式为绝缘膜(覆盖膜)保留于第一p型金属氧化物半导体区域37-1的表面部分上。
如以上描述的那样，已经参照实施例具体描述本发明。然而本发明不限于实施例，并且在本发明中包括未脱离本发明的范围的修改示例。
<备注>
(备注1)
一种半导体器件，包括：
p型金属氧化物半导体层；
与所述p型金属氧化物半导体层连接的源极电极；
与所述p型金属氧化物半导体层连接的漏极电极；以及
被布置为与所述p型金属氧化物半导体层的一部分相对的栅极电极，
其中在俯视图中所述栅极电极和所述漏极电极相互分离。
(备注2)
根据备注1的半导体器件，其中所述p型金属氧化物半导体层包含在改变氧化数时显示n型半导体特性的金属氧化物。
(备注3)
根据备注2的半导体器件，其中所述p型金属氧化物半导体层包含SnO层或者Cu2O层。
(备注4)
根据备注1的半导体器件，其中在所述栅极电极与所述漏极电极之间的距离在所述俯视图中等于所述栅极电极的长度或者比栅极电极的长度更长。
(备注5)
根据备注1的半导体器件，还包括：
第一绝缘层；
形成于所述第一绝缘层的表面部分中以被嵌入在所述第一绝缘层中的第一布线层；以及
在所述第一绝缘层上形成的栅极绝缘膜，
其中在所述栅极绝缘膜上形成所述p型金属氧化物半导体层，
其中在所述第一布线层中提供所述栅极电极；并且
其中在所述p型半导体层上提供所述源极电极和所述漏极电极。
(备注6)
根据备注1的半导体器件，其中所述栅极电极包含Cu或者Al。
(备注7)
根据备注1的半导体器件，其中所述p型金属氧化物半导体层处于晶态或者多晶态状态。
(备注8)
根据备注1的半导体器件，其中所述p型金属氧化物半导体层处于非晶态状态。
(备注9)
一种半导体器件制造方法，包括：
形成p型金属氧化物半导体层；
形成栅极电极以与所述p型金属氧化物半导体层的一部分相对；并且
形成源极电极和漏极电极以与所述p型金属氧化物半导体层连接，
其中所述形成源极电极和漏极电极包括：
形成所述源极电极和所述漏极电极使得在俯视图中在所述源极电极与所述漏极电极之间放置所述栅极电极并且所述栅极电极和所述漏极电极相互分离。
(备注10)
根据备注9的半导体器件制造方法，其中所述形成所述p型金属氧化物半导体层包括：
通过溅射方法形成所述p型金属氧化物半导体膜；并且
在通过所述溅射方法的所述形成之后加热所述p型金属氧化物半导体膜以改变成多晶态状态。
(备注11)
根据备注9的半导体器件制造方法，其中所述形成所述p型金属氧化物半导体层包括：
通过溅射方法形成所述p型金属氧化物半导体膜；并且
在通过所述溅射方法的所述形成之后加热所述p型金属氧化物半导体膜使得维持非晶态状态。
(备注12)
根据备注9的半导体器件制造方法，还包括：
确定制造条件使得获得如先前设置的目标阈值电压，
其中所述形成所述p型金属氧化物半导体层包括以所述确定的制造条件形成所述p型金属氧化物半导体层。
(备注13)
根据备注12的半导体器件制造方法，其中所述形成所述p型金属氧化物半导体层包括：
通过溅射方法沉积所述p型金属氧化物半导体膜；
在通过所述溅射方法的所述形成之后加热所述p型金属氧化物半导体膜；并且
确定用于所述加热的加热温度作为所述制造条件。
(备注14)
根据备注12的半导体器件制造方法，其中所述形成所述p型金属氧化物半导体层包括通过溅射方法形成所述p型金属氧化物半导体膜，并且
其中所述确定包括确定用于通过所述溅射的所述形成的氧浓度作为所述制造条件。
(备注15)
一种半导体器件，包括：
p型金属氧化物半导体层；
与所述p型金属氧化物半导体层连接的源极电极；
与所述p型金属氧化物半导体层连接的漏极电极；
被布置为与所述p型金属氧化物半导体层的一部分相对的栅极电极；以及
在所述栅极电极与所述p型金属氧化物半导体层之间提供的栅极绝缘膜，
其中所述栅极绝缘膜包括：
第一栅极绝缘膜；以及
在所述第一栅极绝缘膜上提供的并且具有比所述第一栅极绝缘膜的带隙更大的带隙的第二栅极绝缘膜。
(备注16)
根据备注15的半导体器件，其中所述栅极电极包括Cu层，
其中所述第一栅极绝缘膜是所述栅极电极上的防Cu扩散膜，并且
其中在所述防Cu扩散膜与所述p型金属氧化物半导体层之间提供所述第二栅极绝缘膜。
(备注17)
一种半导体器件，包括：
第一晶体管；以及
第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且在所述俯视图中所述第一栅极电极和所述第一漏极电极相互分离，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极在所述俯视图中相互重叠，
其中在相同层中提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且
其中在所述绝缘膜中嵌入所述第一源极电极、所述第一漏极电极、所述第二源极电极和所述第二漏极电极，并且在相同层中提供所述第一栅极电极和所述第二栅极电极。
(备注18)
根据备注17的半导体器件，其中所述第一栅极电极和所述第二栅极电极与输入端子连接，并且所述第一漏极电极和所述第二漏极电极与输出端子连接。
(备注19)
根据备注18的半导体器件，其中所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域连续，并且
其中所述第一漏极电极和所述第二漏极电极相同。
(备注20)
根据备注19的半导体器件，其中所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域在俯视图中沿着第一方向延伸，
其中所述第一栅极电极沿着与所述第一方向正交的第二方向延伸以与所述第一p型金属氧化物半导体区域相交，并且
其中所述第二栅极电极沿着所述第二方向延伸以与所述第二p型金属氧化物半导体区域相交。
(备注21)
根据备注18的半导体器件，还包括：
耦合p型金属氧化物半导体区域，沿着所述第二方向延伸以连接所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，
其中所述第一栅极电极和所述第二栅极电极沿着所述第二方向延伸并且连续，
其中所述第一p型金属氧化物半导体区域沿着与所述第二方向正交的所述第一方向延伸以与所述第一栅极电极相交，并且所述第二p型金属氧化物半导体区域沿着所述第一方向延伸以与所述第二栅极电极相交，并且
其中所述耦合p型金属氧化物半导体区域经过与所述第一漏极电极和所述第二漏极电极不同的辅助电极与输出端子连接。
(备注22)
一种半导体器件的制造方法，所述半导体器件包括：
第一晶体管；以及
第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且所述第一栅极电极和所述第一漏极电极相互分离，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极部分地重叠，
其中在相同层中提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且
其中在所述绝缘膜中嵌入所述第一源极电极、所述第一漏极电极、所述第二源极电极和所述第二漏极电极，并且在相同层中提供所述第一栅极电极和所述第二栅极电极，
所述半导体器件制造方法包括：
形成包含第一栅极电极和所述第二栅极电极的布线层；
经过所述栅极绝缘膜在所述布线层上形成所述p型金属氧化物半导体层；
对所述p型金属氧化物半导体层执行处理使得形成所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
形成所述绝缘膜以覆盖所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
在所述层间绝缘膜中形成用于所述第一漏极电极的开口、用于所述第二漏极电极的开口、用于所述第一源极电极的开口和用于所述第二源极电极的开口；并且
在用于所述第一漏极电极的所述开口、用于所述第二漏极电极的所述开口、用于所述第一源极电极的所述开口和用于所述第二源极电极的所述开口中嵌入传导性材料以形成所述第一漏极电极、所述第二漏极电极、所述第一源极电极和所述第二源极电极。
(备注23)
根据备注22的半导体器件制造方法，其中用于所述第一漏极电极的所述开口和用于所述第二漏极电极的所述开口相同，并且
其中所述第一漏极电极和所述第二漏极电极相同。
(备注24)
一种半导体器件，包括：
晶体管；以及
电阻元件，
其中所述晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的源极电极；
与所述第一p型金属氧化物半导体区域连接的漏极电极，以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的栅极电极，
其中在俯视图中在所述源极电极与所述漏极电极之间布置所述栅极电极，并且在所述俯视图中所述栅极电极和所述漏极电极相互分离，
其中所述栅极电极与输入端子连接，所述漏极电极与输出端子连接，并且所述源极电极与第一电源连接，并且所述电阻元件在一端与所述漏极电极连接而在另一端与第二电源连接，并且
其中所述电阻元件具有与所述第一p型金属氧化物半导体区域连续的第二型金属氧化物半导体区域。
(备注25)
一种半导体器件，包括：
第一晶体管；以及
第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且所述第一栅极电极和所述第一漏极电极在所述俯视图中部分地重叠，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极在所述俯视图中部分地重叠，
其中在相同布线层中提供所述第一源极电极、所述第一漏极电极和所述第二栅极电极，并且在所述布线层上提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且
其中所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且所述第一栅极电极、所述第二源极电极和所述第二漏极电极被布置为被嵌入在所述绝缘膜中。
(备注26)
一种半导体器件的制造方法，所述半导体器件包括第一晶体管和第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且所述第一栅极电极和所述第一漏极电极在所述俯视图中部分地重叠，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极部分地重叠，
其中在相同布线层中提供所述第一源极电极、所述第一漏极电极和所述第二栅极电极，并且在所述布线层上提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且
其中所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且所述第一栅极电极、所述第二源极电极和所述第二漏极电极被布置为被嵌入在所述绝缘膜中，
其中所述半导体器件制造方法包括：
形成包含所述第一源极电极、所述第一漏极电极和所述第二栅极电极的布线层；
在所述布线层上形成所述p型金属氧化物半导体层；
对所述p型金属氧化物半导体层执行处理使得形成所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
形成所述层间绝缘膜以覆盖所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
在所述层间绝缘膜中形成用于所述第二源极电极的开口、用于所述第二漏极电极的开口和用于所述第一栅极电极的开口；并且
向用于所述第二源极电极的所述开口、用于所述第二漏极电极的所述开口和用于所述第一栅极电极的所述开口嵌入传导材料以形成所述第二源极电极、所述第二漏极电极和所述第一栅极电极，并且
其中所述形成用于所述第二源极电极的开口、用于所述第二漏极电极的开口和用于所述第一栅极电极的开口包括：
形成用于所述第二源极电极的所述开口和用于所述第二漏极电极的所述开口使得暴露所述第二p型金属氧化物半导体区域。
(备注27)
一种半导体器件的制造方法，所述半导体器件包括第一晶体管和第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域中的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且所述第一栅极电极和所述第一漏极电极部分地重叠，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极部分地重叠，
其中在相同层中提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，
其中在所述绝缘膜中嵌入所述第一源极电极、所述第一漏极电极、所述第二源极电极和所述第二漏极电极，并且在相同布线层中提供所述第一栅极电极和所述第二栅极电极。
其中所述半导体器件制造方法包括：
形成包含所述第一栅极电极和所述第二栅极电极的所述布线层；
在所述布线层上经过所述栅极绝缘膜形成所述p型金属氧化物半导体层；
对所述p型金属氧化物半导体层执行处理使得形成所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
形成所述绝缘膜以覆盖所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域；
在所述层间绝缘膜中形成用于所述第一漏极电极的开口、用于所述第二漏极电极的开口、用于所述第一源极电极的开口和用于所述第二源极电极的开口；并且
在用于所述第一漏极电极的所述开口、用于所述第二漏极电极的所述开口、用于所述第一源极电极的所述开口和用于所述第二源极电极的所述开口中嵌入传导材料以形成所述第一漏极电极、所述第二漏极电极、所述第一源极电极和所述第二源极电极，并且
其中所述形成用于所述第一漏极电极的所述开口、用于所述第二漏极电极的所述开口、用于所述第一源极电极的所述开口和用于所述第二源极电极的所述开口包括：
在所述第二晶体管的形成预定区域中形成用于所述第二漏极电极的所述开口和用于所述第二源极电极的所述开口使得暴露所述第二p型金属氧化物半导体区域中的表面，并且形成用于所述第一漏极电极的所述开口和用于所述第一源极电极的所述开口使得所述层间绝缘膜在所述第一晶体管的形成预定区域中保留于所述第一p型金属氧化物半导体区域的表面上；并且
通过RF蚀刻在所述第二晶体管的所述形成预定区域中执行还原处理，以去除在所述第一晶体管的所述形成预定区域中在用于所述第一源极电极的所述开口和用于所述第一漏极电极的所述开口中保留的所述层间绝缘膜。
虽然以上已经结合本发明的若干实施例描述本发明，但是本领域技术人员将清楚，提供那些实施例仅用于举例说明本发明而不应依赖于这些实施例以在限制意义上解释所附权利要求。

Claims (19)

1.一种半导体器件，包括：
第一绝缘层，形成在半导体衬底之上；
第一布线层，包括栅极电极并且被嵌入在所述第一绝缘层中；
栅极绝缘膜，形成在所述栅极电极和所述第一绝缘层之上；
p型金属氧化物半导体层，形成在所述栅极绝缘膜之上；
源极电极，形成在所述p型金属氧化物半导体层之上并且与所述p型金属氧化物半导体层连接；以及
漏极电极，形成在所述p型金属氧化物半导体层之上并且与所述p型金属氧化物半导体层连接，
其中在俯视图中所述栅极电极和所述漏极电极相互分离。
2.根据权利要求1所述的半导体器件，其中所述p型金属氧化物半导体层包括在改变氧化数时显示n型半导体特性的金属氧化物。
3.根据权利要求2所述的半导体器件，其中所述p型金属氧化物半导体层包括SnO层或者Cu2O层。
4.根据权利要求1所述的半导体器件，其中在所述栅极电极与所述漏极电极之间的距离在所述俯视图中等于所述栅极电极的长度或者比所述栅极电极的长度更长。
5.根据权利要求1所述的半导体器件，其中所述栅极电极包含Cu。
6.根据权利要求1所述的半导体器件，其中所述p型金属氧化物半导体层处于晶态或者多晶态状态。
7.根据权利要求1所述的半导体器件，其中所述p型金属氧化物半导体层处于非晶态状态。
8.一种半导体器件制造方法，包括：
在半导体衬底之上形成第一绝缘膜；
在所述第一绝缘膜中形成沟槽；
通过嵌入第一导电膜而在所述沟槽中形成包括栅极电极的第一布线层；
在所述栅极电极和所述第一绝缘膜之上形成栅极绝缘膜；
在所述栅极绝缘膜之上形成p型金属氧化物半导体层；以及
在所述p型金属氧化物半导体层之上形成源极电极和漏极电极，以与所述p型金属氧化物半导体层连接，
其中所述形成源极电极和漏极电极包括：
提供所述源极电极和所述漏极电极使得在俯视图中在所述源极电极与所述漏极电极之间放置所述栅极电极并且使得所述栅极电极和所述漏极电极相互分离。
9.根据权利要求8所述的半导体器件制造方法，其中所述形成p型金属氧化物半导体层包括：
通过溅射方法沉积所述p型金属氧化物半导体膜；并且
在通过所述溅射方法的所述沉积之后，加热所述p型金属氧化物半导体膜以变成多晶态状态。
10.根据权利要求8所述的半导体器件制造方法，其中所述形成p型金属氧化物半导体层包括：
通过溅射方法沉积所述p型金属氧化物半导体膜；并且
在通过所述溅射方法的所述沉积之后，加热所述p型金属氧化物半导体膜使得所述p型金属氧化物半导体膜维持非晶态状态。
11.根据权利要求8所述的半导体器件制造方法，还包括：
确定制造条件使得获得先前设置的目标阈值电压，
其中所述形成p型金属氧化物半导体层包括：
基于所确定的制造条件形成所述p型金属氧化物半导体层。
12.根据权利要求11所述的半导体器件制造方法，其中所述形成p型金属氧化物半导体层包括：
通过溅射方法沉积所述p型金属氧化物半导体膜；并且
在所述沉积之后，加热所述p型金属氧化物半导体膜，
其中所述确定包括：
确定所述加热中的加热温度作为所述制造条件。
13.根据权利要求12所述的半导体器件制造方法，其中所述形成p型金属氧化物半导体层包括通过溅射方法形成所述p型金属氧化物半导体膜，其中所述确定包括确定所述沉积中的氧浓度作为所述制造条件。
14.一种半导体器件，包括：
p型金属氧化物半导体层；
与所述p型金属氧化物半导体层连接的源极电极；
与所述p型金属氧化物半导体层连接的漏极电极；
被布置为与所述p型金属氧化物半导体层的一部分相对的栅极电极；以及
在所述p型金属氧化物半导体层与所述栅极电极之间提供的栅极绝缘膜，
其中所述栅极绝缘膜包括：
第一栅极绝缘膜；以及
在所述第一栅极绝缘膜上提供的并且具有比所述第一栅极绝缘膜的带隙更大的带隙的第二栅极绝缘膜。
15.根据权利要求14所述的半导体器件，其中所述栅极电极包括Cu层，
其中所述第一栅极绝缘膜是在所述栅极电极上提供的防Cu扩散膜，并且
其中在所述防Cu扩散膜与所述p型金属氧化物半导体层之间提供所述第二栅极绝缘膜。
16.一种半导体器件，包括：
第一晶体管；以及
第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且在所述俯视图中所述第一栅极电极和所述第一漏极电极分离，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极在所述俯视图中部分地重叠，
其中在相同层中提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且
其中在所述绝缘膜中嵌入所述第一源极电极、所述第一漏极电极、所述第二源极电极和所述第二漏极电极，并且在相同层中提供所述第一栅极电极和所述第二栅极电极。
17.根据权利要求16所述的半导体器件，其中所述第一栅极电极和所述第二栅极电极与输入端子连接，并且所述第一漏极电极和所述第二漏极电极与输出端子连接。
18.根据权利要求17所述的半导体器件，还包括：
耦合p型金属氧化物半导体区域，沿着第二方向延伸以连接所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，
其中所述第一栅极电极和所述第二栅极电极沿着所述第二方向延伸并且连续，所述第一p型金属氧化物半导体区域沿着与所述第二方向正交的第一方向延伸以与所述第一栅极电极相交，并且所述第二p型金属氧化物半导体区域沿着所述第一方向延伸以与所述第二栅极电极相交，并且
其中所述耦合p型金属氧化物半导体区域经过与所述第一漏极电极和所述第二漏极电极不同的辅助电极与所述输出端子连接。
19.一种半导体器件，包括：
第一晶体管；以及
第二晶体管，
其中所述第一晶体管包括：
第一p型金属氧化物半导体区域；
与所述第一p型金属氧化物半导体区域连接的第一源极电极；
与所述第一p型金属氧化物半导体区域连接的第一漏极电极；以及
被布置为与所述第一p型金属氧化物半导体区域的一部分相对的第一栅极电极，并且
其中在俯视图中在所述第一源极电极与所述第一漏极电极之间布置所述第一栅极电极，并且所述第一栅极电极和所述第一漏极电极在所述俯视图中部分地重叠，
其中所述第二晶体管包括：
第二p型金属氧化物半导体区域；
与所述第二p型金属氧化物半导体区域连接的第二源极电极；
与所述第二p型金属氧化物半导体区域连接的第二漏极电极；以及
被布置为与所述第二p型金属氧化物半导体区域的一部分相对的第二栅极电极，
其中在所述俯视图中在所述第二源极电极与所述第二漏极电极之间布置所述第二栅极电极，并且所述第二栅极电极和所述第二漏极电极在所述俯视图中部分地重叠，
其中在相同布线层中提供所述第一源极电极、所述第一漏极电极和所述第二栅极电极，
其中在所述布线层上提供所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域，并且所述第一p型金属氧化物半导体区域和所述第二p型金属氧化物半导体区域由绝缘膜覆盖，并且
其中所述第一栅极电极、所述第二源极电极和所述第二漏极电极被布置为被嵌入在所述绝缘膜中。
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