JP2012169605A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体を用いる半導体装置において、電気特性の良好な半導体装置を提供する。
【解決手段】基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。
【選択図】図１

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置およびその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いものの大面積のガラス基板上に作製することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いが大面積のガラス基板上に作製することは難しいという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜中の水素の量を低減することで、しきい値電圧の変動を低減することができる（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
しかしながら、酸化物半導体を用いたトランジスタにおいて、作製工程中に酸化物半導体膜の表面および側面が減圧雰囲気に曝されると、酸化物半導体膜中の酸素が脱離してしまい、酸素欠陥（又は酸素欠損ともいう）が形成されてしまう。酸化物半導体膜において、酸素欠陥が形成された領域は、キャリアが流れやすくなることにより、トランジスタのソースおよびドレイン間においてリーク電流が高くなるという問題が生じる。また、酸化物半導体膜の酸素欠陥が形成され、キャリアが流れやすくなることにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。
このように、酸化物半導体膜において酸素欠陥が形成されることにより、トランジスタの電気特性が低下する。
そこで、本発明の一態様は、酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタおよびその作製方法を提供することを課題の一とする。
本発明の一態様は、酸化物半導体膜を有するトランジスタの作製工程において、酸化物半導体膜から酸素が脱離することを防止するために、酸化物半導体膜に接するように、酸素を含む絶縁膜を設ける。以下、具体的な態様について説明する。
本発明の一態様は、基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極と、を有する半導体装置である。
また、本発明の一態様は、基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む第１の領域と、ドーパントを含む第１の領域を挟んで形成されたドーパントを含む第２の領域と、を含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極と、を有し、酸化物半導体膜において、サイドウォール絶縁膜と重なるドーパントを含む第１の領域と、ドーパントを含む第１の領域を挟んで形成されたドーパントを含む第２の領域と、に含まれるドーパント濃度がそれぞれ異なることを特徴とする半導体装置である。
また、ドーパントを含む第１の領域のドーパントの濃度は、ドーパントを含む第２の領域のドーパントの濃度よりも低いことが好ましい。
また、本発明の一態様は、基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極と、を有する半導体装置である。
また、本発明の一態様は、基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む第１の領域と、ドーパントを含む第１の領域を挟んで形成されたドーパントを含む第２の領域と、を含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極と、を有し、酸化物半導体膜において、サイドウォール絶縁膜と重なるドーパントを含む第１の領域と、ソース電極およびドレイン電極と接するドーパントを含む第２の領域と、に含まれるドーパント濃度がそれぞれ異なることを特徴とする半導体装置である。
また、ドーパントを含む第１の領域のドーパントの濃度は、ドーパントを含む第２の領域のドーパントの濃度よりも低いことが好ましい。
また、ソース電極又はドレイン電極は、第１の導電膜および第２の導電膜を有し、第１の導電膜が、サイドウォール絶縁膜に接することが好ましい。また、第１の導電膜の膜厚は、第２の導電膜の膜厚よりも薄いことが好ましい。
また、絶縁膜は、加熱処理により酸素が脱離する絶縁膜であることが好ましい。加熱処理により酸素が脱離する絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含むことが好ましい。このような絶縁膜と、酸化物半導体膜とを接して設けることにより、加熱処理の際に、絶縁膜から酸素が脱離し、酸化物半導体膜に拡散させることができる。これにより、酸化物半導体膜の酸素欠陥を低減することができる。
加熱処理により酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等が挙げられる。
また、酸化物半導体は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含むことが好ましい。
ここで、酸化物半導体は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。
本発明の一態様に示す構成によって、酸化物半導体膜に含まれる酸素欠陥を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減させることができる。また、トランジスタのソースおよびドレインにおけるリーク電流や、酸化物半導体膜の側面におけるリーク電流を低減させることができる。以上により、トランジスタの電気特性を向上させることができる。
本発明の一態様に係る半導体装置を説明する上面図および断面図である。 本発明の一態様に係る半導体装置を説明する上面図および断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図および回路図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置を説明する回路図である。 本発明の一態様に係る半導体装置を説明する断面図および回路図である。 本発明の一態様に係る半導体装置を説明する回路図である。 本発明の一態様に係る半導体装置を説明する回路図および断面図である。 本発明の一態様に係る電子機器のブロック図である。 本発明の一態様に係る電子機器のブロック図である。 本発明の一態様に係る電子機器のブロック図である。 本発明の一態様に係る電子機器である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を、「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造について、図１および図２を用いて説明する。
図１は、トランジスタ２００の上面図および断面図である。図１（Ａ）は、トランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は、図１（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２００の構成要素の一部（例えば、ゲート絶縁膜１１４ａ、絶縁膜１１８ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、絶縁膜１３０、絶縁膜１３２など）を省略している。
図１に示すトランジスタ２００は、基板１００上に設けられた絶縁膜１０２ａと、絶縁膜１０２ａ上に設けられた酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａと接するゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に形成されたサイドウォール絶縁膜１２４ａ、１２４ｂを有するゲート電極１１６ａと、酸化物半導体膜１０６ａと接して形成された導電膜１２８ａ、１２８ｂと、を有する。なお、導電膜１２８ａ、１２８ｂは、ソース電極およびドレイン電極として機能する。また、ゲート電極１１６ａ上には絶縁膜１１８ａが設けられている。さらに、トランジスタ２００を覆うように絶縁膜１３０および絶縁膜１３２が設けられている。
また、図１に示すトランジスタ２００には、酸化物半導体膜１０６ａに接する絶縁膜として、絶縁膜１０２ａ、絶縁膜１１０ａ、およびゲート絶縁膜１１４ａが形成されている。また、絶縁膜１１０ａと接するように絶縁膜１１２ａが設けられている。酸化物半導体膜１０６ａに接する絶縁膜は、加熱処理により酸素が脱離する絶縁膜であることが好ましい。
なお、本明細書等において、「加熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量を測定する方法について、以下に説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてメタノール（ＣＨ３ＯＨ）があるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
上記において、加熱処理により酸素が脱離する絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
一般に、酸化物半導体膜は、酸素欠陥の一部がドナーとなりキャリアである電子を生じる場合がある。そのため、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。また、酸化物半導体膜の側面に酸素欠陥が生じると、側面が低抵抗化し、酸化物半導体膜の側面を介してソース電極およびドレイン電極間にリーク電流が発生する恐れがある。
そこで、本発明の一態様では、酸化物半導体膜１０６ａの側面に接して、加熱処理により酸素が脱離する絶縁膜を設けることとする。これにより、加熱処理の際に絶縁膜から酸素が脱離し、酸化物半導体膜１０６ａに拡散（又は供給）して酸化物半導体膜１０６ａの酸素欠損を補うことができる。そのため酸化物半導体膜１０６ａの側面の低抵抗化を抑制することができる。そのため、ソース電極およびドレイン電極間のリーク電流を抑制することができる。
加熱処理により酸素が脱離する絶縁膜として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
また、酸化アルミニウムは酸素を透過しにくい性質を持つ。そこで、酸化アルミニウム膜を、酸化物半導体膜１０６ａの近傍に設けることとする。これにより、酸化物半導体膜１０６ａに接して設けられた、加熱処理により酸素が脱離する絶縁膜から酸素が拡散してしまうことを抑制することができる。
例えば、絶縁膜１１０ａとして加熱処理により酸素が脱離する絶縁膜、代表的には酸化シリコン膜を用い、絶縁膜１１２ａとして酸素を透過しにくい膜、代表的には酸化アルミニウム膜を用いることができる。上述のように、酸化物半導体膜１０６ａに接する絶縁膜１１０ａに加熱処理により酸素が脱離する絶縁膜を用いることで、酸化物半導体膜１０６ａに酸素を拡散（又は供給）させることができる。絶縁膜１１０ａに接する絶縁膜１１２ａとして、酸素を透過しにくい膜を用いることで、絶縁膜１１０ａおよび酸化物半導体膜１０６ａから酸素が外部に放出されることを抑制することができる。
また、酸化物半導体膜１０６ａの側面に、絶縁膜１１０ａを設けることにより、酸化物半導体膜１０６ａの側面がソース電極およびドレイン電極と接触しない構成とすることができる。そのため、酸化物半導体膜１０６ａの側面を介したソース電極およびドレイン電極間のリーク電流の発生をより抑制することができる。
また、ゲート絶縁膜１１４ａとして、加熱処理により酸素が脱離する絶縁膜、代表的には酸化シリコン膜を用いることができる。これにより、酸化物半導体膜１０６ａに酸素を拡散（又は供給）させることで酸化物半導体膜１０６ａの酸素欠陥を補うことができる。そのため、ゲート絶縁膜１１４ａと酸化物半導体膜１０６ａの界面準位を低減し、トランジスタの動作などに起因して生じうる電荷が、ゲート絶縁膜１１４ａと酸化物半導体膜１０６ａの界面等に捕獲されることを抑制することができる。そのため、しきい値電圧がマイナス方向へシフトすることを抑制することができ、トランジスタの電気特性の劣化を抑制することができる。
酸化物半導体膜１０６ａとして、少なくとも、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む金属酸化物を用いる。代表的には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、ＺｎＯ、ＳｎＯ、ＩｎＯなどを用いることができる。また、上記金属酸化物に酸化シリコンを含んでもよい。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、インジウムとガリウムと亜鉛以外の元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすることが好ましい。酸素を過剰にすることにより、酸化物半導体膜の酸素欠陥に起因するキャリアの生成を抑制することができる。
なお、酸化物半導体膜１０６ａとして用いる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を、酸化物半導体膜１０６ａとして用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜１０６ａは、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１０６ａは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体膜１０６ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
ここで、酸化物半導体膜１０６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
さらに、酸化物半導体膜１０６ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体および水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。そのため、酸化物半導体膜中の水素濃度を低減することが望ましい。酸化物半導体膜中の水素濃度を低減することで、トランジスタのしきい値電圧がマイナス方向にシフトすることを抑制することができる。
また、酸化物半導体膜１０６ａは、チャネル形成領域１２２と、チャネル形成領域１２２を挟んで形成されたドーパントを含む領域１２０ａ、１２０ｂを含む。ドーパントを含む領域１２０ａ、１２０ｂは、ソース領域およびドレイン領域として機能する。ドーパントを含む領域１２０ａ、１２０ｂには、窒素、リン、若しくは砒素などの１５族元素、ホウ素、アルミニウムなどの１３族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンの少なくともいずれか一以上のドーパントが含まれている。
酸化物半導体膜１０６ａにおいて、ドーパントを含む領域１２０ａ、１２０ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜１０６ａにおいて、ドーパントを含む領域１２０ａ、１２０ｂはドーパントを含むため、キャリア密度または欠陥が増加する。このため、ドーパントを含む領域１２０ａ、１２０ｂは、ドーパントを含まない領域（チャネル形成領域１２２）と比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む領域１２０ａ、１２０ｂの導電性を低下させることになる。
ドーパントを含む領域１２０ａ、１２０ｂは、導電率が１×１０６Ω／ｓｑ．以上１×１０８Ω／ｓｑ．以下とすることが好ましい。
酸化物半導体膜１０６ａにおいて、ドーパントを含む領域１２０ａ、１２０ｂを有することで、チャネル形成領域１２２の端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
図１に示すトランジスタ２００は、酸化物半導体膜１０６ａの側面に接するように絶縁膜１１０ａが設けられている。これにより、酸化物半導体膜１０６ａの側面において、ソース電極およびドレイン電極が接しないため、酸化物半導体膜１０６ａの側面の低抵抗化による、ソース電極およびドレイン電極間のリーク電流の発生を抑制することができる。また、ソース電極およびドレイン電極と、ゲート電極１１６ａとが重畳しないため、ソース電極およびドレイン電極と、ゲート電極１１６ａとの間に生じる寄生容量を低減することができる。これにより、トランジスタの高速動作が可能となる。また、酸化物半導体膜１０６ａのチャネル形成領域において、水素濃度を低くすることができるため、トランジスタのオフ電流を極めて小さくすることができる。例えば、室温（２５℃）でのオフ電流を１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下とすることができる。以上によりトランジスタ２００の電気特性を向上させることができる。
なお、図１では導電膜１２８ａ、１２８ｂとサイドウォール絶縁膜１２４ａ、１２４ｂは接していないが、導電膜１２８ａ、１２８ｂとサイドウォール絶縁膜１２４ａ、１２４ｂは接していてもよい。
次に、図１に示すトランジスタ２００と、一部異なる構造を有するトランジスタ２１０について、図２を参照して説明する。
図２は、トランジスタ２１０の上面図および断面図である。図２（Ａ）は、トランジスタ２１０の上面図であり、図２（Ｂ）は、図２（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図２（Ｃ）は、図２（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ２１０の構成要素の一部（例えば、ゲート絶縁膜１１４ａ、絶縁膜１１８ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、絶縁膜１３０、絶縁膜１３２など）を省略している。
図２に示すトランジスタ２１０は、基板１００上に設けられた絶縁膜１０２ａと、絶縁膜１０２ａ上に設けられた酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａと接するゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に形成されたサイドウォール絶縁膜１２４ａ、１２４ｂを有するゲート電極１１６ａと、サイドウォール絶縁膜１２４ａ、１２４ｂおよび酸化物半導体膜１０６ａと接して形成された導電膜１２６ａ、１２６ｂと、を有する。また、導電膜１２６ａ上には導電膜１２８ａが形成されており、導電膜１２６ｂ上には導電膜１２８ｂが形成されている。なお、導電膜１２６ａ、１２６ｂを、ソース電極およびドレイン電極として機能させてもよいし、導電膜１２６ａおよび導電膜１２８ａ、並びに導電膜１２６ｂおよび導電膜１２８ｂを、ソース電極およびドレイン電極として機能させてもよい。また、ゲート電極１１６ａ上には絶縁膜１１８ａが設けられている。さらに、トランジスタ２１０を覆うように絶縁膜１３０および絶縁膜１３２が設けられている。
また、図２に示すトランジスタ２１０において、酸化物半導体膜１０６ａに接する絶縁膜として、絶縁膜１０２ａ、絶縁膜１１０ａ、およびゲート絶縁膜１１４ａが形成されている。また、絶縁膜１１０ａと接するように絶縁膜１１２ａが設けられている。また、酸化物半導体膜１０６ａに接する絶縁膜は、加熱処理により酸素が脱離する絶縁膜であることが好ましい。
図２に示すトランジスタ２１０において、図１に示すトランジスタ２００と異なる点は、サイドウォール絶縁膜１２４ａ、１２４ｂおよび酸化物半導体膜１０６ａと接するように設けられた導電膜１２６ａ、導電膜１２６ｂを有する点にある。また、導電膜１２６ａ、１２６ｂの膜厚は、導電膜１２８ａ、導電膜１２８ｂと比較して薄いことが好ましい。
ソース電極およびドレイン電極として機能する導電膜１２６ａ、１２６ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、トランジスタの作製工程においてマスクずれが生じたとしても、酸化物半導体膜１０６ａの表面を導電膜１２６ａ、１２６ｂで確実に覆うことができる。また、マスクずれに伴うトランジスタの電気特性のバラツキを抑制することができる。さらに、ソース電極およびドレイン電極を形成する際に、酸化物半導体膜１０６ａがエッチングガスに曝されないため、好ましい。
なお、本実施の形態においては、ソース電極およびドレイン電極の対向領域が矩形状のトランジスタを用いて説明したが、ソース電極およびドレイン電極の対向領域を適宜、Ｕ字状、Ｃ字状等としてもよい。このような構造のトランジスタは、チャネル幅を大きくすることが可能であり、オン電流を高くすることができる。
（実施の形態２）
本実施の形態では、図１および図２に示すトランジスタの作製方法について、図３乃至図７を用いて説明する。
まず、図１に示すトランジスタ２００の作製方法について、図３乃至図６を用いて以下に説明する。
まず、基板１００上に、絶縁膜１０２を形成した後、絶縁膜１０２上に酸化物半導体膜１０４を形成する（図３（Ａ）参照）。
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。基板１００と絶縁膜１０２の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１００より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成される。絶縁膜１０２は、加熱処理により酸素が脱離する絶縁膜であることが好ましい。加熱処理により酸素が脱離する絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。加熱処理により酸素が脱離する絶縁膜は、加熱処理の際に、酸素が脱離することにより、後に形成される酸化物半導体膜に酸素を拡散（又は供給）させることができる。絶縁膜１０２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。スパッタリング法を用いて絶縁膜１０２を形成することにより、加熱処理により酸素が脱離しやすい絶縁膜とすることができるため、好ましい。
絶縁膜１０２は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下とする。絶縁膜１０２を厚く形成することで、絶縁膜１０２から放出される酸素の量を増加させることができると共に、絶縁膜１０２と後に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
絶縁膜１０２は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜又は窒化酸化シリコン膜と酸化シリコン膜の積層で設けてもよい。酸化アルミニウム膜および窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板１００に含まれる不純物を酸化アルミニウム膜および窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、酸化シリコン膜を用いて絶縁膜１０２を形成する場合について説明する。
絶縁膜１０２をスパッタリング法により形成する場合は、成膜ガスとして、酸素ガス、又は酸素および希ガスの混合ガス等を用いることができる。また、成膜ガス中の酸素量を高くすることにより、絶縁膜１０２に含まれる酸素の量を増加させることができるため、好ましい。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にするとよい。
絶縁膜１０２として、酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法を用いることが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
酸化物半導体膜１０４は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等により成膜することができる。ここでは、酸化物半導体膜１０４は、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下の厚さで成膜する。
次に、酸化物半導体膜１０４を成膜するスパッタリング装置について、詳細に説明する。
酸化物半導体膜１０４を成膜する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましい。これにより、スパッタリング法により成膜する際、膜中へ水素を含む不純物の混入を低減することができる。
リークレートを低減するためには、外部リークのみならず内部リークを低減する必要がある。外部リークは、微小な穴やシール不良などによって真空系の外から気体が流入することに起因する。また、内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを低減するためには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いることが好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された鉄、アルミニウム、クロム等、不動態の金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆された鉄、アルミニウム、クロム等の不動態の金属にしてもよい。
さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜１０４の成膜工程において、好ましくは絶縁膜１０２の成膜工程においても、成膜室の圧力、成膜室のリークレートなどの制御において、水素を含む不純物の混入を極力抑えることによって、酸化物半導体膜１０４への、水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４への水素を含む不純物の拡散を低減することができる。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。これを防止するために、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが重要である。このように、水素を含む不純物をできるだけ除去し、高純度化された酸化物半導体膜をチャネル形成領域として用いることにより、トランジスタの信頼性を高めることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
酸化物半導体膜１０４は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含有する。このような酸化物半導体膜は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体膜１０４に、ＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどがある。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比の金属酸化物ターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
なお、絶縁膜１０２および酸化物半導体膜１０４は連続的に形成することが好ましい。絶縁膜１０２を形成した後、大気に曝さず酸化物半導体膜１０４を形成することで、絶縁膜１０２と酸化物半導体膜１０４との界面における水素の付着を低減することができる。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、絶縁膜１０２を形成し、加熱装置で絶縁膜１０２を加熱して水素を脱離させた後、絶縁膜１０２上に酸化物半導体膜１０４を形成してもよい。
次に、基板１００に加熱処理を施して、酸化物半導体膜１０４より水素を放出させると共に、絶縁膜１０２に含まれる酸素を、酸化物半導体膜１０４と、絶縁膜１０２と酸化物半導体膜１０４との界面近傍に拡散させる。この結果、図３（Ｂ）に示すように、水素濃度および酸素欠陥が低減された酸化物半導体膜１０６を形成することができる。
加熱処理の温度は、酸化物半導体膜１０４から水素を放出させると共に、絶縁膜１０２に含まれる酸素を脱離させ、さらには酸化物半導体膜１０４に拡散させる温度が好ましく、例えば、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
また、加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板１００の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜１０４からの水素の放出、および絶縁膜１０２から酸化物半導体膜１０４への酸素拡散の時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、例えば、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気および減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
酸化物半導体膜中における酸素欠陥はドナーとなり、キャリアである電子が生じてしまう。酸化物半導体膜１０４が絶縁膜１０２を覆う状態で加熱処理を行うことで、絶縁膜１０２に含まれる酸素が酸化物半導体膜１０４に拡散するため、酸化物半導体膜１０６に含まれる酸素欠陥を低減することができる。また、絶縁膜１０２が酸化物半導体膜１０４に覆われており、絶縁膜１０２の表面が露出していないため、絶縁膜１０２から脱離した酸素を効率良く酸化物半導体膜１０４に拡散させることができる。これにより、酸化物半導体膜の酸素欠陥、および絶縁膜１０２と酸化物半導体膜１０６との界面準位を低減することができる。
また、酸化物半導体膜１０４の成膜工程において、成膜室の圧力、成膜室のリークレートなどにおいて、水素を含む不純物の混入を極力抑えることによって、絶縁膜１０２および酸化物半導体膜１０４への水素を含む不純物の混入を低減することができる。また、絶縁膜１０２から酸化物半導体膜１０４への水素を含む不純物の拡散を低減することができる。また、加熱処理により酸化物半導体膜１０４中の水素濃度を低減することができる。酸化物半導体においては、水素との結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。このため、酸化物半導体膜１０４の成膜工程およびその後の加熱工程において、不純物、代表的には水素を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。
次に、該酸化物半導体膜１０６上にマスクを形成した後、当該マスクを用いて酸化物半導体膜１０４を選択的にエッチングして、島状の酸化物半導体膜１０６ａおよび絶縁膜１０２ａを形成する（図３（Ｃ）参照）。
酸化物半導体膜１０６および絶縁膜１０２をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。また、酸化物半導体膜１０６のエッチングはウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。また、酸化物半導体膜１０６ａの端部がテーパ形状となるようにエッチングすることが好ましい。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。
ウエットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、メタン（ＣＨ４）酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
ドライエッチングの条件として、例えば、ＩＣＰ４５Ｗ、Ｂｉａｓ１００Ｗ、圧力１．９Ｐａ，エッチングガスは、ＢＣｌ３およびＣｌ２の混合ガスとし、流量は、ＢＣｌ３／Ｃｌ２＝６０ｓｃｃｍ／２０ｓｃｃｍとする。このような条件を採用することにより、酸化物半導体膜１０６を島状に形成した後、絶縁膜１０２を選択的に除去して絶縁膜１０２ａを形成することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
なお、絶縁膜１０２を除去する深さは、絶縁膜１０２の膜厚にもよるが、例えば、絶縁膜１０２の膜厚が４５０ｎｍの場合、１００ｎｍ除去することが好ましい。
この後、マスクを除去する。なお、マスクを除去するために、剥離液を用いると、酸化物半導体膜１０６ａの側面から酸素が脱離する場合があるため、マスクの除去方法としてアッシングを用いてもよい。
酸化物半導体膜を選択的にエッチングする際、例えば、ドライエッチングにおいて酸化物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠陥が生じやすい。
エッチング工程により露出された酸化物半導体膜の側面が活性であると、減圧雰囲気または還元雰囲気、更には減圧雰囲気での加熱処理において、酸素を引き抜かれ、該酸化物半導体膜の側面で酸素欠陥を生じる。当該酸素欠陥の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面はｎ型化する。
トランジスタのソース電極およびドレイン電極が、ｎ型化した酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生してしまう。該リーク電流は、トランジスタのオフ電流の上昇の原因となる。また、酸化物半導体膜の側面を介して流れる電流は、場合によって、酸化物半導体膜の側面をチャネル領域とするトランジスタを形成する可能性がある。
そこで、次に、絶縁膜１０２ａおよび酸化物半導体膜１０６ａ上に絶縁膜１１０および絶縁膜１１２を形成する（図３（Ｄ）参照）。絶縁膜１１０および絶縁膜１１２は、絶縁膜１０２と同様に、加熱処理により酸素が脱離する絶縁膜を用いて形成することが好ましい。また、絶縁膜１１０および絶縁膜１１２の成膜方法は、絶縁膜１０２と同様の成膜方法を適宜選択することができる。なお、絶縁膜１１０および絶縁膜１１２を成膜する際に、酸化物半導体膜１０６ａの側面から酸素の脱離量を低減するため、絶縁膜１１０および絶縁膜１１２の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。
例えば、絶縁膜１１０として、酸化シリコンを用い、絶縁膜１１２として、酸化アルミニウムを用いることができる。または、絶縁膜１１０として、酸化アルミニウムを用い、絶縁膜１１２として、酸化シリコンを用いてもよい。なお、本実施の形態では、絶縁膜１１０および絶縁膜１１２の積層構造を示すが、本発明の一態様はこれに限定されず、絶縁膜１１０又は絶縁膜１１２の単層構造としてもよい。
酸化物半導体膜１０６ａの側面に接して、熱を与えられることにより酸素が脱離する絶縁膜１１０を設けることにより、酸化物半導体膜１０６ａの側面に酸素欠陥が生じたとしても、後の加熱処理により、絶縁膜１１０に含まれる酸素が脱離することによって、酸化物半導体膜１０６ａと絶縁膜１１０とが接している面と、その近傍の酸化物半導体膜１０６ａに酸素を供給することができる。これにより、酸化物半導体膜１０６ａと絶縁膜とが接している面、代表的には酸化物半導体膜１０６ａの側面における酸素欠陥を低減することができる。
次に、絶縁膜１１２に平坦化処理を行うことにより、絶縁膜１１２ａを形成する（図３（Ｅ）参照）。平坦化処理は、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）等の研磨処理、ドライエッチング又はウエットエッチング等のエッチング処理、または研磨処理とエッチング処理を組み合わせて行うことができる。ここでは、ＣＭＰ処理を用いて、絶縁膜１１２に平坦化処理を行う場合について説明する。絶縁膜１１２の平坦化処理は、絶縁膜１１０が露出、又は絶縁膜１１０の表面と同じ高さになるまで行う。なお、酸化物半導体膜１０６ａの膜厚が数ｎｍ〜数十ｎｍと薄いため、酸化物半導体膜１０６ａが、平坦化処理によって除去されないようにすることが望ましい。
絶縁膜１１２にＣＭＰ処理を行う条件は、例えば、ポリウレタン地の研磨布を用い、スラリー供給用の薬液としてシリカ系スラリー液（粒径６０ｎｍ）、スラリー流量１００ｍｌ／ｍｉｎ以上５００ｍｌ／ｍｉｎ以下、研磨圧０．００５ＭＰａ以上０．０８ＭＰａ以下、スピンドル回転数２０ｒｐｍ以上５０ｒｐｍ以下、テーブル回転数２０ｒｐｍ以上５０ｒｐｍ以下、処理時間０．２ｍｉｎとすることができる。
次に、絶縁膜１１０が露出した箇所を除去して、酸化物半導体膜１０６ａの表面を露出させる。これにより、絶縁膜１１０ａが形成される（図４（Ａ）参照）。絶縁膜１１０の除去は、エッチング処理を用いて行う。但し、酸化物半導体膜１０６ａに対して絶縁膜１１０の選択比が高いエッチング条件を採用することが必要である。絶縁膜１１０の露出した箇所を除去した後、酸化物半導体膜１０６ａの表面を平坦にしておくことで、トランジスタの電気特性を向上させることができる。
ドライエッチングの条件として、例えば、ＩＣＰ５００Ｗ、Ｂｉａｓ５０Ｗ、圧力１．５Ｐａ，エッチングガスは、ＣＦ４およびＯ２の混合ガスとし、流量は、ＣＦ４／Ｏ２＝７０ｓｃｃｍ／３０ｓｃｃｍとする。このような条件を採用することにより、絶縁膜１１０を選択的に除去して絶縁膜１１０ａを形成することができる。また、酸化物半導体膜１０６ａが除去されてしまうことを抑制することができる。エッチングの際に、水素を含む不純物が含まれないように行うことが望ましい。
ここで、加熱処理を行ってもよい。加熱処理を行うことで、酸化物半導体膜１０６ａ中の水素を含む不純物を除去することができる。また、絶縁膜１０２ａ、絶縁膜１１０ａ、および絶縁膜１１２ａに含まれる酸素が脱離することにより、酸化物半導体膜１０６ａと、絶縁膜１０２ａ、絶縁膜１１０ａとが接している面に酸素を供給することができるため、酸化物半導体膜１０６ａと絶縁膜とが接している面における酸素欠陥を低減することができる。
次に、酸化物半導体膜１０６ａ、および絶縁膜１１２ａ上に絶縁膜１１４を成膜する（図４（Ｂ）参照）。絶縁膜１１４は、絶縁膜１０２と同様に、加熱処理により酸素が脱離する絶縁膜を用いて形成することが好ましい。また、絶縁膜１１４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることにより、ゲートリークを低減できる。
絶縁膜１１４の成膜方法は、絶縁膜１０２と同様の成膜方法を適宜選択することができる。また、絶縁膜１１４の膜厚は、好ましくは１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。なお、絶縁膜１１４を形成する際、酸化物半導体膜１０６ａの表面から酸素の脱離量を低減するため、絶縁膜１１４の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。
次に、導電膜１１６を形成した後、絶縁膜１１８を形成する（図４（Ｃ）参照）。導電膜１１６は、スパッタリング法、ＣＶＤ法、蒸着法等を用いて形成する。また、導電膜１１６は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、又は上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。
また、導電膜１１６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１１６は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、絶縁膜１１４と導電膜１１６との間に、絶縁膜１１４に接する材料膜として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０６ａより高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
絶縁膜１１８は、絶縁膜１０２と同様の材料および成膜方法を用いて形成することができる。また、絶縁膜１１８の膜厚は、１０ｎｍ以上１５０ｎｍ以下とする。本実施の形態では、絶縁膜１１８として、酸化窒化シリコン膜を用いて形成する。
次に、絶縁膜１１８上にマスクを形成して導電膜１１６および絶縁膜１１８をエッチングして、ゲート電極１１６ａおよび絶縁膜１１８ａを形成する（図４（Ｄ）参照）。絶縁膜１１８上に形成するマスクの形成には、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。なお、ゲート電極１１６ａおよび絶縁膜１１８ａを形成した後、マスクを除去する。絶縁膜１１８ａを形成することにより、後に形成されるソース電極およびドレイン電極と、ゲート電極１１６ａとがショートすることを防止することができる。
導電膜１１６および絶縁膜１１８のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１１６および絶縁膜１１８を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いることが好ましい。
絶縁膜１１８のドライエッチングに用いるエッチング用ガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。また、導電膜１１６のエッチング用ガスとしては、塩素、塩化ホウ素、塩化珪素、四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄、フッ化窒素などのフッ素系ガス、または酸素などを適宜用いることができる。
次に、酸化物半導体膜１０６ａにドーパント添加する処理を行って、ドーパントを含む領域１２０ａ、１２０ｂを形成する（図５（Ａ）参照）。ゲート電極１１６ａおよび絶縁膜１１８ａをマスクとしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１２０ａ、１２０ｂ、およびドーパントが添加されない領域（チャネル形成領域１２２）を形成することができる。
酸化物半導体膜１０６ａにドーパントを添加する方法として、イオンドーピング法、イオンインプランテーション法、またはプラズマイマージョンイオンインプランテーション法等を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、ホウ素、アルミニウムなどの１３族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択する。ここでは、ゲート電極１１６ａおよび絶縁膜１１８ａがマスクとなるため、ドーパントが添加される領域であるドーパントを含む領域１２０ａ、１２０ｂと、チャネル形成領域１２２をセルフアラインで形成することができる。
さらに、上記ドーパントの添加はイオンドーピング法、イオンインプランテーション法、またはプラズマイマージョンイオンインプランテーション法等による注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
ドーパントの添加の条件として、例えば、ドーパントが窒素の場合、加速電圧を２０ｋＶとして行う。また、ドーパントがリンの場合、加速電圧を４０ｋＶとして行う。後の工程で形成するゲート絶縁膜１１４ａの厚さ、材料等によるが、窒素又はリンのドーズ量が１×１０１５ｉｏｎｓ／ｃｍ２以下の場合は、４５０℃未満で熱処理を行うことが好ましい。これにより、ドーパントを含む領域１２０ａ、１２０ｂにおいてシート抵抗を１×１０７Ω／ｓｑ．以下とすることができる。また、ドーズ量が５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１５ｉｏｎｓ／ｃｍ２未満の場合は、４５０℃以上６００℃以下で熱処理を行うことが好ましい。これにより、ドーパントを含む領域１２０ａ、１２０ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。さらに、ドーズ量が５×１０１５ｉｏｎｓ／ｃｍ２以上の場合は、６００℃より高い温度で熱処理を行うことが好ましい。これにより、ドーパントを含む領域１２０ａ、１２０ｂにおいてシート抵抗を１×１０５Ω／ｓｑ．以下とすることができる。
ドーパントを含む領域１２０ａ、１２０ｂにおいて、シート抵抗を低減することにより、トランジスタのオン電流および電界効果移動度を向上させることができる。
次に、絶縁膜１１２ａ、１１２ｂ、酸化物半導体膜１０６ａ、および絶縁膜１１８ａ等を覆うように、絶縁膜１２４を形成する（図５（Ｂ）参照）。絶縁膜１２４は、絶縁膜１０２と同様の材料および成膜方法を用いて形成することができる。例えば、窒化シリコン膜上に酸化シリコン膜が成膜された積層構造を採用することもできる。本実施の形態では、絶縁膜１２４は、酸化シリコン膜の単層構造を採用する。
次に、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
加熱処理を行うことにより、酸化物半導体膜１０６ａに接している絶縁膜から酸化物半導体膜１０６ａに酸素が拡散し、絶縁膜と接する酸化物半導体膜１０６ａの面とその近傍の酸素欠陥を低減することができる。また、ドーパントを含む領域１２０ａ、１２０ｂの抵抗を低減することができる。なお、当該加熱処理を行った後、ドーパントを含む領域１２０ａ、１２０ｂは、結晶状態でも非晶質状態でもよい。
次に、絶縁膜１２４に異方性の高いエッチングを行うことにより、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する（図５（Ｃ）参照）。
次に、導電膜１２８を形成する（図６（Ａ）参照）。導電膜１２８として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を用いる。また、導電膜１２８は、単層構造でもよいし、積層構造でもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、導電膜１１６と同様に、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。本実施の形態では、導電膜１２８として、チタンを用いる場合について説明する。
次に、導電膜１２８上にマスクを形成し、導電膜１２８をエッチングすることにより、導電膜１２８ａ、１２８ｂを形成する（図６（Ｂ）参照）。導電膜１２８のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１２８を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好ましい。
導電膜１２８のドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
導電膜１２８としてチタンを用いた場合のエッチング条件として、例えば、ＩＣＰ４５０Ｗ、Ｂｉａｓ１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３およびＣｌ２の混合ガスとし、流量は、ＢＣｌ３／Ｃｌ２＝６０ｓｃｃｍ／２０ｓｃｃｍとする。このような条件を採用することにより、導電膜１２８ａ、１２８ｂを形成することができる。
次に、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する（図６（Ｃ）参照）。絶縁膜１３０および絶縁膜１３２は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。ここでは、絶縁膜１３０および絶縁膜１３２の二層構造としているが、トランジスタを覆う絶縁膜の構成はこれに限定されない。絶縁膜１３２の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化してもよい。
以上の工程により、本発明の一態様に係るトランジスタ２００を作製することができる（図６（Ｃ）参照）。
本発明の一態様に係る作製方法によれば、酸化物半導体膜に含まれる水素を含む不純物の濃度を低減することができる。したがって、該酸化物半導体膜のチャネル形成領域を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。
また、本発明の一態様に係る作製方法によれば、加熱処理により酸素が脱離する絶縁膜上に酸化物半導体膜を形成した後、加熱処理を行うことにより、酸化物半導体膜における酸素欠陥と、絶縁膜および酸化物半導体膜の界面における界面準位を低減することができる。また、酸化物半導体膜を選択的にエッチングした後、エッチングされた酸化物半導体膜の側面と接するように、加熱処理により酸素が脱離する絶縁膜を形成する。これにより、エッチングされた酸化物半導体膜の側面が減圧雰囲気およびエッチャントに曝されないため、酸化物半導体膜の側面における酸素欠陥の生成を低減することができる。さらに、ゲート絶縁膜を形成した後の加熱工程により、加熱処理により酸素が脱離する絶縁膜から酸化物半導体膜に酸素が拡散するため、酸化物半導体膜の側面に酸素欠陥が生じたとしても、当該酸素欠陥を補償することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
次に、図２に示すトランジスタ２１０の作製方法について、図３乃至図５および図７を用いて以下に説明する。
図２に示すトランジスタ２１０において、図１に示すトランジスタ２００と異なる点は、サイドウォール絶縁膜１２４ａ、１２４ｂ、酸化物半導体膜１０６ａと接するように設けられた導電膜１２６ａ、導電膜１２６ｂを有する点にある。そのため、導電膜１２６ａ、１２６ｂを形成する前の工程に関する詳細な説明は省略する。
まず、図３（Ａ）から図５（Ｃ）に示す工程に従って、基板１００上に設けられた絶縁膜１０２ａと、酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの側面に接する絶縁膜１１０ａと、絶縁膜１１０ａ上に設けられた絶縁膜１１２ａと、絶縁膜１１４と、絶縁膜１１４上に設けられたゲート電極１１６ａと、ゲート電極１１６ａ上に設けられた絶縁膜１１８ａと、を形成する。また、酸化物半導体膜１０６ａに、チャネル形成領域１２２と、チャネル形成領域１２２を挟むようにドーパントを含む領域１２０ａ、１２０ｂと、を形成し、サイドウォール絶縁膜１２４ａ、１２４ｂおよびゲート絶縁膜１１４ａを形成する。
次に、導電膜１２６を形成し、該導電膜１２６上に、導電膜１２８を形成する（図７（Ａ）参照）。導電膜１２６および導電膜１２８として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を用いる。また、導電膜１２６および導電膜１２８は、それぞれ単層構造でもよいし、積層構造でもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、導電膜１１６と同様に、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。本実施の形態では、導電膜１２６として、タングステンを用い、導電膜１２８として、チタンを用いる場合について説明する。また、導電膜１２６の膜厚は、導電膜１２８の膜厚よりも薄いことが好ましい。例えば、導電膜１２６の膜厚は、１０ｎｍ以上５０ｎｍ以下とし、導電膜１２８の膜厚は、５０ｎｍ以上５００ｎｍ以下とする。導電膜１２６を薄く形成することで、後の工程での加工が容易となる。より詳細には、導電膜１２６が厚い場合、後のエッチング工程において、エッチングレートのばらつきが大きくなり、エッチングの速い部分で導電膜１２６ａ、１２６ｂがサイドウォール絶縁膜１２４ａ、１２４ｂに接した構成とならない恐れがある。しかし導電膜１２６を薄く形成することで、導電膜１２６のエッチングレートのばらつきを小さくでき、サイドウォール絶縁膜１２４ａ、１２４ｂに接した導電膜１２６ａ、１２６ｂに加工することが容易となる。
次に、導電膜１２８上にマスクを形成し、導電膜１２８をエッチングすることにより、導電膜１２８ａ、１２８ｂを形成する（図７（Ｂ）参照）。導電膜１２８のエッチングには、ウエットエッチングまたはドライエッチングを用いることができ、ウエットエッチングとドライエッチングを組み合わせて用いてもよい。導電膜１２８を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジスタを微細に加工するためには、ドライエッチングを用いるのが好ましい。
導電膜１２８のドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
導電膜１２６としてタングステンおよび導電膜１２８としてチタンを用いた場合のエッチング条件として、例えば、ＩＣＰ４５０Ｗ、Ｂｉａｓ１００Ｗ、圧力１．９Ｐａ、エッチングガスは、ＢＣｌ３およびＣｌ２の混合ガスとし、流量は、ＢＣｌ３／Ｃｌ２＝６０ｓｃｃｍ／２０ｓｃｃｍとする。このような条件を採用することにより、導電膜１２８は除去され、導電膜１２６が除去されないようにすることが可能である。また、導電膜１２８が除去されることによって、導電膜１２８ａ、１２８ｂを形成することができる。
次に、導電膜１２８ａ、１２８ｂ、および導電膜１２６上にマスクを形成し、導電膜１２６の、ゲート電極１１６ａと重なる部分を含む一部をエッチングすることにより、導電膜１２６ａ、１２６ｂを形成する（図７（Ｃ）参照）。これにより、ソース電極およびドレイン電極を形成することができる。導電膜１２６ａ、１２６ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、マスクずれが生じたとしても酸化物半導体膜１０６ａの表面を導電膜１２６ａ、１２６ｂで確実に覆うことができる。また、マスクずれに伴うトランジスタの電気特性のバラツキを抑制することができる。さらに、ソース電極およびドレイン電極を形成する際に、酸化物半導体膜１０６ａがエッチングガスに曝されないため、好ましい。また、ゲート電極１１６ａ上に絶縁膜１１８ａが形成されているため、導電膜１２６ａ、１２６ｂと、ゲート電極１１６ａとがショートすることを防止することができる。
導電膜１２６としてタングステンを用いた場合のエッチング条件として、例えば、ＩＣＰ５００Ｗ、Ｂｉａｓ１０Ｗ、圧力１．５Ｐａ、エッチングガスは、ＣＦ４、Ｃｌ２およびＯ２の混合ガスとし、流量は、ＣＦ４／Ｃｌ２／Ｏ２＝２５ｓｃｃｍ／２５ｓｃｃｍ／１０ｓｃｃｍとする。このような条件を採用することにより、導電膜１２６の一部は除去され、絶縁膜１１８ａ、サイドウォール絶縁膜１２４ａ、１２４ｂが除去されないようにすることが可能である。また、導電膜１２６の一部が除去されることによって、導電膜１２６ａ、１２６ｂを形成することができる。
次に、導電膜１２６ａ、１２６ｂ、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する（図７（Ｄ）参照）。絶縁膜１３０および絶縁膜１３２は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。ここでは、絶縁膜１３０および絶縁膜１３２の二層構造としているが、トランジスタを覆う絶縁膜の構成はこれに限定されない。絶縁膜１３２の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化してもよい。
以上の工程により、本発明の一態様に係るトランジスタ２１０を作製することができる（図７（Ｄ）参照）。
本発明の一態様に係る作製方法によれば、酸化物半導体膜に含まれる水素を含む不純物を低減することができる。したがって、該酸化物半導体膜のチャネル形成領域を、ｉ型（真性）又はｉ型に限りなく近い半導体とすることができる。これにより、トランジスタのオフ電流を極めて小さくすることができる。
また、本発明の一態様に係る作製方法によれば、加熱処理により酸素が脱離する絶縁膜上に酸化物半導体膜を形成した後、加熱処理を行うことにより、酸化物半導体膜における酸素欠陥と、絶縁膜と酸化物半導体膜との界面における界面準位を低減することができる。また、酸化物半導体膜を選択的にエッチングした後、エッチングされた酸化物半導体膜の側面と接するように、加熱処理により酸素が脱離する絶縁膜を形成する。これにより、エッチングされた酸化物半導体膜の側面が減圧雰囲気およびエッチャントに曝されないため、酸化物半導体膜の側面における酸素欠陥の生成を低減することができる。さらに、ゲート絶縁膜を形成した後の加熱工程により、加熱処理により酸素が脱離する絶縁膜から酸化物半導体膜に酸素が拡散するため、酸化物半導体膜の側面に酸素欠陥が生じたとしても、当該酸素欠陥を補償することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
ソース電極およびドレイン電極として機能する導電膜１２６ａ、１２６ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、トランジスタの作製工程においてマスクずれが生じたとしても確実に酸化物半導体膜１０６ａの表面を導電膜１２６ａ、１２６ｂで覆うことができる。また、マスクずれに伴うトランジスタの電気特性のバラツキを抑制することができる。さらに、ソース電極およびドレイン電極を形成する際に、酸化物半導体膜１０６ａがエッチングガスに曝されないため、好ましい。また、ゲート電極１１６ａ上に絶縁膜１１８ａが形成されていることにより、導電膜１２６ａ、１２６ｂと、ゲート電極１１６ａとがショートすることを防止することができる。
（実施の形態３）
本実施の形態では、図１および図２に示すトランジスタと比較してオン電流の高いトランジスタの作製方法の一例について、図３乃至図１１を用いて説明する。
まず、図１に示すトランジスタと比較してオン電流の高いトランジスタの作製方法の一例について、図３〜図５および図８を用いて説明する。図８（Ｂ）に示すトランジスタ２２０は、図１に示すトランジスタ２００と比較して、酸化物半導体膜１０６ａに形成されるドーパントを含む領域の構造が異なる。
まず、図１に示すトランジスタ２００と同様に、図３（Ａ）乃至図５（Ｃ）の工程を経て、基板１００上に設けられた絶縁膜１０２ａと、酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの側面に接する絶縁膜１１０ａと、絶縁膜１１０ａ上に設けられた絶縁膜１１２ａと、絶縁膜１１４と、絶縁膜１１４上に設けられたゲート電極１１６ａと、ゲート電極１１６ａ上に設けられた絶縁膜１１８ａと、酸化物半導体膜１０６ａに、チャネル形成領域１２２と、チャネル形成領域１２２を挟むようにドーパントを含む領域１２０ａ、１２０ｂと、を形成する。また、サイドウォール絶縁膜１２４ａ、１２４ｂおよびゲート絶縁膜１１４ａを形成する。
次に、酸化物半導体膜１０６ａにさらにドーパント添加する処理を行って、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂを形成する（図８（Ａ）参照）。ここでは、ゲート電極１１６ａおよび絶縁膜１１８ａ並びにサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとしてドーパントを酸化物半導体膜１０６ａに添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂ、およびドーパントが添加されない領域（チャネル形成領域１２２）を形成することができる。
例えば、ドーパントを含む領域１４０ａ、１４０ｂのドーパントの濃度は、図５（Ａ）に示すドーパントを含む領域１２０ａ、１２０ｂのドーパントの濃度と同程度とすることが好ましい。また、ドーパントを含む領域１４２ａ、１４２ｂのドーパントの濃度は、ドーパントを含む領域１４０ａ、１４０ｂよりも高濃度とすることが好ましい。
具体的には、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。
なお、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂを形成した後、加熱処理を行って、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂのシート抵抗を更に低減してもよい。
この結果、後に形成する導電膜１２８ａ、１２８ｂと、ドーパントを含む領域１４２ａ、１４２ｂとの接触抵抗を低減すると共に、チャネル形成領域１２２の端部に加わる電界を緩和させることができる。この結果、後に形成されるトランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。
この後、導電膜１２８ａ、１２８ｂを形成する。次に、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する。
以上の工程により、本発明の一態様に係るトランジスタ２２０を作製することができる（図８（Ｂ）参照）。本実施の形態に示すトランジスタは、酸化物半導体膜において、チャネル領域となるチャネル形成領域１２２と、チャネル形成領域１２２を挟むドーパントを含む領域１４０ａ、１４０ｂと、ドーパントを含む領域１４０ａ、１４０ｂを挟むと共に、ソース電極およびドレイン電極として機能する導電膜１２８ａ、１２８ｂと接するドーパントを含む領域１４２ａ、１４２ｂとを有する。このため、トランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。また、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
次に、図１に示すトランジスタ２００と比較してオン電流の高いトランジスタの作製方法の他の一例について、図３〜図５および図９を用いて説明する。図９（Ｂ）に示すトランジスタ２３０は、図１および図８（Ｂ）に示すトランジスタと比較して、酸化物半導体膜１０６ａに形成されるドーパントを含む領域の構造が異なる。
まず、図１に示すトランジスタ２００と同様に、図３（Ａ）乃至図５（Ｃ）の工程を経て、基板１００上に設けられた絶縁膜１０２ａと、酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの側面に接する絶縁膜１１０ａと、絶縁膜１１０ａ上に設けられた絶縁膜１１２ａと、ゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に設けられたゲート電極１１６ａと、ゲート電極１１６ａ上に設けられた絶縁膜１１８ａと、酸化物半導体膜１０６ａに、チャネル形成領域１２２と、チャネル形成領域１２２を挟むドーパントを含む領域１２０ａ、１２０ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する。
次に、導電膜を形成した後、導電膜を選択的にエッチングして、導電膜１２８ａ、１２８ｂを形成する（図９（Ａ）参照）。
次に、酸化物半導体膜１０６ａにさらにドーパント添加する処理を行って、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂを形成する（図９（Ａ）参照）。ここでは、ゲート電極１１６ａおよび絶縁膜１１８ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、並びに導電膜１２８ａ、１２８ｂをマスクとしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂ、およびドーパントが添加されない領域（チャネル形成領域１２２）を形成することができる。
例えば、ドーパントを含む領域１５０ａ、１５０ｂの濃度は、図５（Ａ）に示すドーパントを含む領域１２０ａ、１２０ｂの濃度と同程度とすることが好ましい。また、ドーパントを含む領域１５２ａ、１５２ｂの濃度は、ドーパントを含む領域１５０ａ、１５０ｂよりも高濃度とすることが好ましい。
ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。なお、ドーパントが、露出した酸化物半導体膜１０６ａに添加されることにより、ドーパントを含む領域１５２ａ、１５２ｂが形成される。一方、サイドウォール絶縁膜１２４ａ、１２４ｂ、および導電膜１２８ａ、１２８ｂと重畳する酸化物半導体膜１０６ａにおいては、サイドウォール絶縁膜１２４ａ、１２４ｂ、および導電膜１２８ａ、１２８ｂがマスクとなり、ドーパントが添加されないため、ドーパントを含む領域１５０ａ、１５０ｂ、およびドーパントを含む領域１５４ａ、１５４ｂにおけるドーパントの濃度は略同じである。以上のことから、ドーパントを含む領域１５０ａ、１５０ｂ、１５４ａ、１５４ｂと比較して、ドーパントを含む領域１５２ａ、１５２ｂにおけるドーパントの濃度が高い。
なお、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂを形成した後、加熱処理を行って、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂのシート抵抗を更に低減してもよい。
この結果、導電膜１２８ａ、１２８ｂと、ドーパントを含む領域１５４ａ、１５４ｂとの接触抵抗を低減すると共に、チャネル形成領域１２２の端部に加わる電界を緩和させることができる。この結果、後に形成されるトランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。
この後、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する。
以上の工程により、本発明の一態様に係るトランジスタ２３０を作製することができる（図９（Ｂ）参照）。本実施の形態に示すトランジスタは、酸化物半導体膜において、チャネル領域となるチャネル形成領域１２２と、チャネル形成領域１２２を挟むドーパントを含む領域１５０ａ、１５０ｂと、ドーパントを含む領域１５０ａ、１５０ｂを挟むと共に、ソース電極およびドレイン電極として機能する導電膜１２８ａ、１２８ｂと接するドーパントを含む領域１５４ａ、１５４ｂとを有する。このため、トランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。また、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
次に、図２に示すトランジスタ２１０と比較してオン電流の高いトランジスタの作製方法の一例について、図３〜図５および図１０を用いて説明する。図１０（Ｂ）に示すトランジスタ２４０は、図２に示すトランジスタ２１０と比較して、酸化物半導体膜１０６ａに形成されるドーパントを含む領域の構造が異なる。
まず、図２に示すトランジスタ２１０と同様に、図３（Ａ）乃至図５（Ｃ）の工程を経て、基板１００上に設けられた絶縁膜１０２ａと、酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの側面に接する絶縁膜１１０ａと、絶縁膜１１０ａ上に設けられた絶縁膜１１２ａと、ゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に設けられたゲート電極１１６ａと、ゲート電極１１６ａ上に設けられた絶縁膜１１８ａと、酸化物半導体膜１０６ａに、チャネル形成領域１２２と、チャネル形成領域１２２を挟むようにドーパントを含む領域１２０ａ、１２０ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する。
次に、酸化物半導体膜１０６ａにさらにドーパント添加する処理を行って、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂを形成する（図１０（Ａ）参照）。ここでは、ゲート電極１１６ａおよび絶縁膜１１８ａ並びにサイドウォール絶縁膜１２４ａ、１２４ｂをマスクとしてドーパントを酸化物半導体膜１０６ａに添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂ、およびドーパントが添加されない領域（チャネル形成領域１２２）を形成することができる。
例えば、ドーパントを含む領域１４０ａ、１４０ｂのドーパントの濃度は、図５（Ａ）に示すドーパントを含む領域１２０ａ、１２０ｂのドーパントの濃度と同程度とすることが好ましい。また、ドーパントを含む領域１４２ａ、１４２ｂのドーパントの濃度は、ドーパントを含む領域１４０ａ、１４０ｂよりも高濃度とすることが好ましい。
具体的には、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。
なお、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂを形成した後、加熱処理を行って、ドーパントを含む領域１４０ａ、１４０ｂ、１４２ａ、１４２ｂのシート抵抗を更に低減してもよい。
この結果、後に形成する導電膜１２６ａ、１２６ｂと、ドーパントを含む領域１４２ａ、１４２ｂとの接触抵抗を低減すると共に、チャネル形成領域１２２の端部に加わる電界を緩和させることができる。この結果、後に形成されるトランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。
この後、導電膜１２６ａ、１２６ｂ、導電膜１２８ａ、１２８ｂを形成する。導電膜１２６ａ、１２６ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、マスクずれが生じたとしても確実に酸化物半導体膜１０６ａの表面を導電膜で覆うことができる。また、マスクずれに伴うトランジスタの電気特性のバラツキを抑制することができる。さらに、ソース電極およびドレイン電極を形成する際に、酸化物半導体膜１０６ａがエッチングガスに曝されないため、好ましい。
次に、導電膜１２６ａ、１２６ｂ、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する。
以上の工程により、本発明の一態様に係るトランジスタ２４０を作製することができる（図１０（Ｂ）参照）。本実施の形態に示すトランジスタは、酸化物半導体膜において、チャネル領域となるチャネル形成領域１２２と、チャネル形成領域１２２を挟むドーパントを含む領域１４０ａ、１４０ｂと、ドーパントを含む領域１４０ａ、１４０ｂを挟むと共に、ソース電極およびドレイン電極として機能する導電膜１２６ａ、１２６ｂと接するドーパントを含む領域１４２ａ、１４２ｂとを有する。このため、トランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。また、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
次に、図２に示すトランジスタと比較してオン電流の高いトランジスタの作製方法の他の一例について、図３〜図５、図７（Ａ）〜（Ｃ）および図１１を用いて説明する。図１１（Ｂ）に示すトランジスタ２５０は、図２および図１０（Ｂ）に示すトランジスタと比較して、酸化物半導体膜１０６ａに形成されるドーパントを含む領域の構造が異なる。
図２に示すトランジスタと同様に、図３乃至図５の工程を経て、基板１００上に設けられた絶縁膜１０２ａと、酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの側面に接する絶縁膜１１０ａ、絶縁膜１１０ａ上に設けられた絶縁膜１１２ａと、ゲート絶縁膜１１４ａと、ゲート絶縁膜１１４ａ上に設けられたゲート電極１１６ａと、ゲート電極１１６ａ上に設けられた絶縁膜１１８ａと、サイドウォール絶縁膜１２４ａ、１２４ｂを形成する。
次に、２層の導電膜を形成した後、それぞれの導電膜を選択的にエッチングして、導電膜１２６ａ、１２６ｂ、１２８ａ、１２８ｂを形成する（図１１（Ａ）参照）。
次に、酸化物半導体膜１０６ａにドーパント添加する処理を行って、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂを形成する（図１１（Ａ）参照）。ここでは、ゲート電極１１６ａおよび絶縁膜１１８ａ、サイドウォール絶縁膜１２４ａ、１２４ｂ、ならびに導電膜１２８ａ、１２８ｂをマスクとしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂ、およびドーパントが添加されない領域（チャネル形成領域１２２）を形成することができる。
例えば、ドーパントを含む領域１５０ａ、１５０ｂのドーパントの濃度は、図５（Ａ）に示すドーパントを含む領域１２０ａ、１２０ｂのドーパントの濃度と同程度とすることが好ましい。また、ドーパントを含む領域１５２ａ、１５２ｂのドーパントの濃度は、ドーパントを含む領域１５０ａ、１５０ｂよりも高濃度とすることが好ましい。
ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。なお、導電膜１２６ａ、１２６ｂを透過したドーパントが酸化物半導体膜１０６ａに添加され、ドーパントを含む領域１５２ａ、１５２ｂが形成される。一方、サイドウォール絶縁膜１２４ａ、１２４ｂ、および導電膜１２８ａ、１２８ｂと重畳する酸化物半導体膜１０６ａにおいては、サイドウォール絶縁膜１２４ａ、１２４ｂならびに導電膜１２８ａ、１２８ｂがマスクとなり、ドーパントが添加されないため、ドーパントを含む領域１５０ａ、１５０ｂ、およびドーパントを含む領域１５４ａ、１５４ｂにおけるドーパントの濃度は略同じである。以上のことから、ドーパントを含む領域１５０ａ、１５０ｂ、１５４ａ、１５４ｂと比較して、ドーパントを含む領域１５２ａ、１５２ｂにおけるドーパントの濃度が高い。
なお、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂを形成した後、加熱処理を行って、ドーパントを含む領域１５０ａ、１５０ｂ、１５２ａ、１５２ｂ、１５４ａ、１５４ｂのシート抵抗を更に低減してもよい。
この結果、導電膜１２６ａ、１２６ｂと、ドーパントを含む領域１５２ａ、１５２ｂとの接触抵抗を低減すると共に、チャネル形成領域１２２の端部に加わる電界を緩和させることができる。この結果、後に形成されるトランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。
この後、導電膜１２６ａ、１２６ｂ、導電膜１２８ａ、１２８ｂ、および絶縁膜１１８ａ上に絶縁膜１３０を形成し、該絶縁膜１３０上に絶縁膜１３２を形成する。
以上の工程により、本発明の一態様に係るトランジスタ２５０を作製することができる（図１１（Ｂ）参照）。本実施の形態に示すトランジスタは、酸化物半導体膜において、チャネル領域となるチャネル形成領域１２２と、チャネル形成領域１２２を挟むドーパントを含む領域１５０ａ、１５０ｂと、ドーパントを含む領域１５０ａ、１５０ｂを挟むと共に、ソース電極およびドレイン電極として機能する導電膜１２６ａ、１２６ｂと接するドーパントを含む領域１５２ａ、１５２ｂとを有する。このため、トランジスタのオン電流を高めるとともに、短チャネル効果を抑制することができる。また、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソースおよびドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
また、導電膜１２６ａ、１２６ｂを介して酸化物半導体膜にドーパントを添加することにより、酸化物半導体膜がドーパントの添加により損傷を受けることを抑制することができるため、好ましい。
（実施の形態４）
本実施の形態では、図１および図２に示す半導体装置と一部異なる構造を有する半導体装置について、図１２を参照して説明する。
図１２（Ａ）は、図１と一部異なる構造を有するトランジスタ２６０である。図１に示すトランジスタ２００は、図３（Ｅ）に示すように、絶縁膜１１２に平坦化処理を行った後に、絶縁膜１１０を酸化物半導体膜１０６ａが露出するまで除去しているため、絶縁膜１１０ａおよび絶縁膜１１２ａにおいて段差が生じている。これに対し、図１２（Ａ）に示す半導体装置は、絶縁膜１１２および絶縁膜１１０に平坦化処理を行っているため、絶縁膜１１０ａおよび絶縁膜１１２ａにおいて、段差が生じない。これにより、導電膜１２８ａおよび導電膜１２８ｂの被覆性を良好にすることができる。
また、図３（Ａ）において説明したように、基板１００上に設ける絶縁膜を積層構造としてもよい。図１２（Ａ）の場合は、絶縁膜１０２ｂと絶縁膜１０２ａの２層構造とし、絶縁膜１０２ｂとして、酸化アルミニウム膜を用い、絶縁膜１０２ａとして酸化シリコン膜を用いる場合について示す。
図１２（Ｂ）は、図２および図１２（Ａ）と一部異なる構造を有するトランジスタ２７０である。図２に示すトランジスタ２１０は、図３（Ｅ）に示すように、絶縁膜１１２に平坦化処理を行った後に、絶縁膜１１０を酸化物半導体膜１０６ａが露出するまで除去しているため、絶縁膜１１０ａおよび絶縁膜１１２ａにおいて段差が生じている。これに対し、図１２（Ｂ）に示す半導体装置は、絶縁膜１１２および絶縁膜１１０に平坦化処理を行っているため、絶縁膜１１０ａおよび絶縁膜１１２ａにおいて、段差が生じない。これにより、導電膜１２６ａ、１２６ｂ、導電膜１２８ａ、１２８ｂの被覆性を良好にすることができる。
また、図３（Ａ）において説明したように、基板１００上に設ける絶縁膜を積層構造としてもよい。図１２（Ｂ）の場合は、絶縁膜１０２ｂと絶縁膜１０２ａの２層構造とし、絶縁膜１０２ｂとして、酸化アルミニウム膜を用い、絶縁膜１０２ａとして酸化シリコン膜を用いる場合について示す。
図１２（Ｃ）は、図２、図１２（Ａ）および図１２（Ｂ）と一部異なる構造を有するトランジスタ２８０である。図２に示すトランジスタ２１０は、導電膜１２６ａ上に導電膜１２６ａよりも膜厚が厚い導電膜１２８ａが形成され、導電膜１２６ｂ上に導電膜１２６ｂよりも膜厚が厚い導電膜１２８ｂが形成されている。これに対し、図１２（Ｃ）に示すトランジスタ２８０は、膜厚が厚い導電膜１２８ａ、１２８ｂ上に導電膜１２６ａ、１２６ｂが形成され、導電膜１２６ａ、１２６ｂがサイドウォール絶縁膜１２４ａ、１２４ｂと接している。
図１２（Ａ）乃至図１２（Ｃ）に示す半導体装置は、図１、図２、および図８乃至図１１に示す半導体装置と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の回路構成および動作の例について、図１３乃至図１５を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の断面構成〉
はじめに、半導体装置の断面構成の一例について、図１３（Ａ）を参照して説明する。図１３（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に容量素子１６４と、第２の半導体材料を用いたトランジスタ３００を有するものである。また、トランジスタ１６０と、トランジスタ３００と、容量素子１６４とで、１つのメモリセルを構成する。
図１３（Ａ）におけるトランジスタ１６０は、基板１００上に、半導体材料（例えば、シリコンなど）を含むチャネル形成領域１１７ａと、チャネル形成領域１１７ａを挟むように設けられた不純物領域１１９ａおよび不純物領域１１９ｂと、チャネル形成領域１１７ａ上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１０９と、を有する。なお、図１３（Ａ）において、明示的にはソース電極やドレイン電極を有しない場合について示すが、便宜上、このような状態を含めてトランジスタと呼ぶ。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
不純物領域１１９ａは、トランジスタ１６０のソース電極およびドレイン電極の一方として機能する。不純物領域１１９ｂは、トランジスタ１６０のソース電極およびドレイン電極の他方として機能する。また、図１３（Ａ）において、不純物領域１１９ｂは、不純物領域１２１、配線１０７、および酸化物半導体層のドーパントを含む領域１２０ｂを介して導電膜１２８ｂに接続されている。すなわち、トランジスタ１６０のソース電極またはドレイン電極の他方とトランジスタ３００のソース電極またはドレイン電極の一方は電気的に接続されている。
ただし、本発明の一態様はこれに限られるものではない。メモリセル、トランジスタおよび容量素子の電気的接続は適宜変更することができる。例えば、不純物領域１１９ｂは、不純物領域１２１および不純物領域１１９ｃを介して、他のメモリセルの不純物領域１１９ａと電気的に接続していてもよい。その場合、ゲート絶縁層１０８には開口が形成されなくてもよい。また配線１０７が形成されなくてもよい。すなわち、トランジスタ１６０のソース電極またはドレイン電極の他方と他のメモリセルのトランジスタ１６０のソース電極またはドレイン電極の一方とが電気的に接続される場合は、トランジスタ１６０のソース電極またはドレイン電極の他方とトランジスタ３００のソース電極またはドレイン電極の一方は、電気的に接続されていなくてもよい。
配線１０７はゲート電極１０９と同様の材料および工程により形成することができる。配線１０７を設けることにより、ＣＭＰ処理の際に生じるディッシングを防ぐことができ、絶縁膜１０２ａ、ゲート電極１０９および配線１０７の上面をより平坦化することができる。
なお、図１３（Ａ）においてゲート電極１０９および配線１０７は１層となっているが、これに限定されるものではない。ゲート電極１０９および配線１０７を２層以上の構造としてもよい。例えば、窒化タンタル層の上にタングステン層を積層した構造としてもよい。窒化タンタルは仕事関数が大きいため、タングステンのみを用いる場合と比べトランジスタ１６０のしきい値電圧の絶対値を大きくすることができ、また応力を緩和することができる。また、窒化タンタルのみを用いる場合と比べゲート電極１０９の抵抗を低減することができる。
なお、高集積化を実現するためには、図１３（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１０９の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１１９ａ、不純物領域１１９ｂを設けても良い。
図１３（Ａ）におけるトランジスタ３００には、本発明の一態様に係るトランジスタが適用される。トランジスタ３００は、チャネル形成領域１２２ａと、ゲート電極１１６ａと、ドーパントを含む領域１２０ａ、１２０ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ゲート絶縁膜１１４ａと、絶縁膜１１８ａと、導電膜１２８ｂと、を有する。
図１３（Ａ）における容量素子１６４は、絶縁層１１４ｂ、電極１１６ｂ、酸化物半導体層においてドーパントが添加されていない領域１２２ｂ、ゲート電極１０９、で構成される。すなわち、電極１１６ｂは、容量素子１６４の一方の電極として機能し、ゲート電極１０９は、容量素子１６４の他方の電極として機能することになる。
トランジスタ３００および容量素子１６４を覆うように絶縁膜１３０が設けられており、絶縁膜１３０の上には絶縁膜１３２が設けられている。そして、絶縁膜１３０および絶縁膜１３２に形成された開口とを介して、導電膜１２８ｂと配線１３４は接続されている。なお、図１３（Ａ）では導電膜１２８ｂを用いてドーパントを含む領域１２０ｂと配線１３４を接続しているが、開示する発明はこれに限定されない。例えば、配線１３４を直接、ドーパントを含む領域１２０ｂに接触させてもよい。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ３００に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
〈基本回路〉
次に、図１３（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図１３（Ｂ）を参照して説明する。図１３（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３００のソース電極またはドレイン電極とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３００のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ３００のドレイン電極またはソース電極とは、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方とは電気的に接続されている。なお、第１の配線（１ｓｔ Ｌｉｎｅ）と第３の配線（３ｒｄ Ｌｉｎｅ）は電気的に接続されていてもよい。
ここで、トランジスタ３００には、本発明の一態様に係るトランジスタが適用される。本発明の一態様に係るトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３００をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
図１３（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位に対応する電荷（以下、低電位ＶＬによって与えられる電荷を電荷ＱＬ、高電位ＶＨによって与えられる電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３００のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０（たとえばＶ０＝接地電位ＧＮＤ）とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位（たとえばＶ１）を与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、本実施の形態に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ３００のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ３００のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ３００がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ３００のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ３００のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ３００により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ３００は、室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、本実施の形態に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
本実施の形態に係る半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
次に、図１３に示す半導体装置と、一部異なる構造の半導体装置について、図１４を参照して説明する。図１３に示す半導体装置と、図１４に示す半導体装置との異なる点は、サイドウォール絶縁膜１２４ａ、１２４ｃおよび酸化物半導体膜１０６ａに接するように設けられた導電膜１２６ａと、サイドウォール絶縁膜１２４ｂおよび酸化物半導体膜１０６ａに接するように設けられた導電膜１２６ｂと、を有する点にある。また、トランジスタ１６０と、トランジスタ３１０と、容量素子１６４とで、１つのメモリセルを構成する。なお、図１４に示す半導体装置の基本的な回路構成およびその動作は、図１３（Ｂ）と同様であるため、詳細な説明は省略する。
ソース電極およびドレイン電極として機能する導電膜１２６ａ、１２６ｂを、サイドウォール絶縁膜１２４ａ、１２４ｂに接して設けることにより、マスクずれが生じたとしても確実に酸化物半導体膜１０６ａの表面を導電膜で覆うことができる。また、マスクずれに伴うトランジスタの電気特性のバラツキを抑制することができる。さらに、ソース電極およびドレイン電極を形成する際に、酸化物半導体膜１０６ａがエッチングガスに曝されないため、好ましい。
図１５（Ａ）および図１５（Ｂ）は、（ｍ×ｎ）個のメモリセル１９０を有する半導体装置の回路図の一例である。図１５（Ａ）および図１５（Ｂ）中のメモリセル１９０の構成は、図１３と同様である。すなわち、図１３における第１の配線および第３の配線は電気的に接続され図１５（Ａ）および図１５（Ｂ）におけるビット線ＢＬに相当し、図１３における第２の配線が図１５（Ａ）および図１５（Ｂ）におけるソース線ＳＬに相当し、図１３における第４の配線が図１５（Ａ）および図１５（Ｂ）における書き込みワード線ＷＷＬに相当し、図１３における第５の配線が図１５（Ａ）および図１５（Ｂ）における読み出しワード線ＲＷＬに相当する（図１５（Ａ）および図１５（Ｂ）参照）。
図１５（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路１９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。なお、図１５（Ａ）に示すメモリセルアレイは、メモリセルが並列に接続されたＮＯＲ型のメモリセルアレイである。
また、図１５（Ｂ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９１と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。なお、図１５（Ｂ）に示すメモリセルアレイは、メモリセルが直列に接続されたＮＡＮＤ型のメモリセルアレイである。
なお、図１５（Ａ）および図１５（Ｂ）において、ＯＳと付されたトランジスタとして、トランジスタ３００およびトランジスタ３１０の他に、先の実施の形態で示したトランジスタ（２００、２１０、２２０、２３０、２４０、２５０）を適用することができる。図１５では、トランジスタ３００を用いる場合について示す。
その他、図１５（Ａ）および図１５（Ｂ）において、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
次に、図１５（Ａ）に示す半導体装置のデータの書き込み、保持、および読み出しについて説明する。
図１５（Ａ）に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図１３の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＧに電位ＶＨ（ここで、ＶＨは電源電位ＶＤＤより低い。すなわちＶＨ＜ＶＤＤ）または電位ＶＬのいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位ＶＨを与えた場合に保持されるデータをデータ”１”、ノードＦＧに電位ＶＬを与えた場合に保持されるデータをデータ”０”とする。
まず、メモリセル１９０に接続される読み出しワード線ＲＷＬの電位をＶ０とし、書き込みワード線ＷＷＬの電位をＶＤＤとして、書き込むメモリセル１９０を選択する。
メモリセル１９０にデータ”０”を書き込む場合には、ビット線ＢＬにはＶＬを与える。メモリセル１９０にデータ”１”を書き込む場合には、トランジスタ３００において生じるしきい値電圧分の電位の低下を考慮し、ビット線ＢＬにはＶＨまたはＶＨよりトランジスタ３００のしきい値電圧分高い電位を与える。
データの保持は、読み出しワード線ＲＷＬおよび書き込みワード線ＷＷＬの電位をＶ１とすることにより行われる（ここでＶ１はＶ０より低い。すなわちＶ１＜Ｖ０、例えばＶ１はＶ０よりＶＤＤ分低い）。
読み出しワード線ＲＷＬの電位をＶ０からＶ１に低下させると、ノードＦＧの電位は容量素子１６４との容量結合によってＶ０−Ｖ１低下する。このため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１６０はオフ状態となる。
書き込みワード線ＷＷＬにはＶ１が与えられているため、トランジスタ３００はオフ状態となる。トランジスタ３００のオフ電流は極めて小さいから、ノードＦＧの電荷は長時間にわたって保持される。
データの読み出しは、読み出しワード線ＲＷＬの電位をＶ０とし、書き込みワード線ＷＷＬの電位をＶ１とすることにより行われる。
読み出しワード線ＲＷＬの電位をＶ１からＶ０に上昇させると、ノードＦＧの電位は容量素子１６４との容量結合によってＶ０−Ｖ１上昇する。このため、ノードＦＧにデータ”１”が与えられている場合、ノードＦＧの電位はＶＨとなり、ノードＦＧにデータ”０”が与えられていれば、ノードＦＧの電位はＶＬとなる。
上述の読み出し動作により、メモリセル１９０にデータ”１”が書き込まれている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下する。また、データ”０”が書き込まれている場合には、トランジスタ１６０がオフ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、または上昇する。
トランジスタ３００には、本発明の一態様である半導体装置が適用される。本発明の一態様である半導体装置は、酸化物半導体をチャネル形成領域に用いたトランジスタであるため、オフ電流が小さいという特徴を有する。このため、図１５（Ａ）および図１５（Ｂ）に示す半導体装置に当該トランジスタを適用する場合、電力の供給がない場合であっても長期にわたって記憶内容を保持することが可能であり、かつ書き換え可能回数に制限のない記憶装置を得ることが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の回路構成および動作の例について、図１６および図１７を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の断面構成〉
本実施の形態では、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例について、図１６（Ａ）を参照して説明する。図１６（Ａ）に示す半導体装置は、トランジスタ３２０と、容量素子１６８を有する。
図１６（Ａ）におけるトランジスタ３２０は、本発明の一態様であるトランジスタが適用される。トランジスタ３２０は、チャネル形成領域１２２ａと、ゲート電極１１６ａと、ドーパントを含む領域１２０ａ、１２０ｂと、導電膜１２８ａ、１２８ｂと、サイドウォール絶縁膜１２４ａ、１２４ｂと、ゲート絶縁膜１１４ａと、絶縁膜１１８ａと、を有する。
図１６（Ａ）における容量素子１６８は、ドーパントを含む領域１２０ａ、絶縁膜１３０、および導電膜１２８ａで構成される。すなわち、導電膜１２８ａは、容量素子１６８の一方の電極として機能し、ドーパントを含む領域１２０ａは、容量素子１６８の他方の電極として機能することになる。
トランジスタ３２０および容量素子１６８を覆うように絶縁膜１３２が設けられている。そして、絶縁膜１３０および絶縁膜１３２に形成された開口を介して、導電膜１２８ｂと配線１３４は接続されている。なお、図１６（Ａ）では導電膜１２８ｂを用いてドーパントを含む領域１２０ｂと配線１３４を接続しているが、開示する発明はこれに限定されない。例えば、導電膜１２８ｂを設けず、配線１３４を、ドーパントを含む領域１２０ｂに接触させてもよい。
次に、図１６（Ａ）に示す半導体装置と、一部異なる構造の半導体装置について図１６（Ｂ）を参照して説明する。図１６（Ａ）に示す半導体装置と、図１６（Ｂ）に示す半導体装置との異なる点は、サイドウォール絶縁膜１２４ａおよび酸化物半導体膜１０６ａに接するように設けられた導電膜１２６ａと、サイドウォール絶縁膜１２４ｂおよび酸化物半導体膜１０６ａに接するように設けられた導電膜１２６ｂと、を有する点にある。また、導電膜１２６ａ上に、絶縁膜１３０を介して導電膜１２８ａが設けられている。また、絶縁膜１３０に設けられた開口を介して、導電膜１２６ｂと、導電膜１２８ｂとが接続されている。
図１６（Ｂ）における容量素子１６９は、導電膜１２６ａ、絶縁膜１３０、および導電膜１２８で構成される。すなわち、導電膜１２８ａは、容量素子１６９の一方の電極として機能し、導電膜１２６ａは、容量素子１６９の他方の電極として機能する。
また、トランジスタ３２０および容量素子１６９を覆うように絶縁膜１３２が設けられている。そして、絶縁膜１３０および絶縁膜１３２に形成された開口を介して、導電膜１２８ｂと配線１３４は接続されている。なお、図１６（Ｂ）では導電膜１２８ｂを用いて導電膜１２６ｂと配線１３４を接続しているが、開示する発明はこれに限定されない。例えば、導電膜１２８ｂを設けず、配線１３４を、導電膜１２６ｂに接触させてもよい。
〈基本回路〉
次に、図１６（Ａ）で示した半導体装置の基本的な回路構成およびその動作について、図１６（Ｃ）を参照して説明する。図１６（Ｃ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２０のソース電極またはドレイン電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２０のゲート電極とは、電気的に接続され、容量素子１６８の電極の一方とトランジスタ３２０のドレイン電極またはソース電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と容量素子１６８の他方とは、電気的に接続されている。なお、図１６（Ｂ）に示す半導体装置の基本的な回路構成およびその動作についても、図１６（Ｃ）の記載を参酌することができる。
ここで、トランジスタ３２０には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３２０をオフ状態とすることで、容量素子１６８に与えられた電位を、極めて長時間にわたって保持することが可能である。
図１６（Ｃ）に示す半導体装置では、容量素子１６８に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ３２０がオン状態となる電位にして、トランジスタ３２０をオン状態とする。これにより、第１の配線の電位が、容量素子１６８の電極の一方に与えられる。すなわち、容量素子１６８には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ３２０がオフ状態となる電位にして、トランジスタ３２０をオフ状態とすることにより、容量素子１６８に与えられた電荷が保持される（保持）。トランジスタ３２０は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ３２０がオン状態となる電位にすると、容量素子１６８に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ３２０がオン状態となる電位にして、トランジスタ３２０をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子１６８の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ３２０がオフ状態となる電位にして、トランジスタ３２０をオフ状態とすることにより、容量素子１６８は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
図１７に、（ｍ×ｎ）個のメモリセル１９５を有する半導体装置の回路図の一例を示す。図１７中のメモリセル１９５の構成は、図１６（Ｃ）と同様である。すなわち、図１６（Ｃ）における第１の配線が図１７におけるビット線ＢＬに相当し、図１６（Ｃ）における第２の配線が図１７におけるワード線ＷＬに相当し、図１６（Ｃ）における第３の配線が図１７におけるソース線ＳＬに相当する（図１７参照）。
図１７に示す半導体装置は、ｎ本のビット線ＢＬと、ｍ本のワード線ＷＬと、メモリセル１９５が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路１９６と、ｍ本のワード線ＷＬに接続する第２の駆動回路１９７と、を有する。
メモリセル１９５は、トランジスタ３２０と、容量素子１６８と、から構成されている。トランジスタ３２０のゲート電極は、ワード線ＷＬと接続されている。また、トランジスタ３２０のソース電極またはドレイン電極の一方は、ビット線ＢＬと接続されており、トランジスタ３２０のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方はソース線ＳＬと接続され、一定の電位が与えられている。トランジスタ３２０には、先の実施の形態に示すトランジスタが適用される。
本発明の一態様である半導体装置は、酸化物半導体をチャネル形成領域に用いるトランジスタであるため、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１５および図１６に示す半導体装置に当該トランジスタを適用する場合、リフレッシュ期間の間隔がきわめて長いメモリを得ることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本発明の一態様に係る半導体装置を用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１８（Ａ）はフォトセンサの等価回路であり、図１８（Ｂ）および図１８（Ｃ）はフォトセンサの一部を示す断面図である。
図１８（Ａ）において、フォトセンサ６０１は、フォトダイオード６０２と、増幅回路６０３とを有している。フォトダイオード６０２は、半導体の接合部に光があたると電流が発生する性質を有する光電変換素子である。増幅回路６０３は、フォトダイオード６０２が受光することで得られる電流を増幅する、或いは、上記電流によって蓄積された電荷を保持する回路である。フォトセンサ６０１は、フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
増幅回路６０３の構成は、フォトダイオード６０２において生じる電流を増幅できれば良く、あらゆる形態を採用することができるが、少なくとも増幅回路６０３は、フォトダイオード６０２において生じる電流を増幅するトランジスタ６０５を有する。
以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子とし、図１８（Ａ）に示したフォトセンサ６０１の、具体的な構成について説明する。
図１８（Ａ）に示すフォトセンサ６０１は、増幅回路６０３が、増幅回路６０３内への上記電流の供給を制御するスイッチング素子として機能するトランジスタ６０４と、トランジスタ６０４の第２端子に与えられる電位に従って、その第１端子と第２端子間の電流値又は抵抗値が定まるトランジスタ６０５と、上記電流値又は抵抗値によって定まる出力信号の電位を、配線ＯＵＴに供給するためのスイッチング素子として機能するトランジスタ６０６とを有する。
本実施の形態では、トランジスタ６０４として、本発明の一態様に係る半導体装置を適用することができる。トランジスタ６０４は、酸化物半導体に含まれる酸素欠陥が低減されているため、しきい値電圧のマイナスシフトが低減され、トランジスタのソースおよびドレインにおけるリーク電流が低減されている。したがって、本発明の一態様の係る半導体装置を適用することで、電気特性が向上した半導体装置を提供することができる。
具体的に、図１８（Ａ）では、フォトダイオード６０２の陽極が、配線ＰＲに接続されている。また、フォトダイオード６０２の陰極が、トランジスタ６０４の第１端子に接続されている。トランジスタ６０４の第２端子は、増幅回路６０３内の他の半導体素子に接続されているため、増幅回路６０３内の構成によって、トランジスタ６０４の第２端子の接続先は異なる。図１８（Ａ）では、トランジスタ６０４の第２端子がトランジスタ６０５のゲート電極に接続されている。また、トランジスタ６０４のゲート電極は、配線ＴＸに接続されている。配線ＴＸには、トランジスタ６０４のスイッチングを制御するための信号の電位が与えられる。トランジスタ６０５の第１端子は、ハイレベルの電源電位ＶＤＤが与えられる配線ＶＲに接続されている。トランジスタ６０５の第２端子は、トランジスタ６０６の第１端子に接続されている。トランジスタ６０６の第２端子は、配線ＯＵＴに接続されている。トランジスタ６０６のゲート電極は、配線ＳＥに接続されており、配線ＳＥにはトランジスタ６０６のスイッチングを制御する信号の電位が与えられる。そして、配線ＯＵＴには、増幅回路６０３から出力される出力信号の電位が与えられる。
図１８（Ａ）では、トランジスタ６０４の第２端子とトランジスタ６０５のゲート電極が接続されているノードを、ノードＦＤとして示している。ノードＦＤに蓄積される電荷の量によって、出力信号の電位が定まる。ノードＦＤにおいて電荷をより確実に保持するために、ノードＦＤに保持容量を接続するようにしても良い。
なお、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、図１８（Ａ）では、配線ＰＲと、配線ＴＸと、配線ＯＵＴとがフォトセンサ６０１に接続されている場合を例示しているが、本発明の一態様では、フォトセンサ６０１が有する配線の数はこれに限定されない。上記配線に加えて、電源電位が与えられる配線、増幅回路６０３に保持されている電荷の量をリセットするための信号の電位が与えられる配線などが、フォトセンサ６０１に接続されていても良い。
なお、図１８（Ａ）では、増幅回路６０３がスイッチング素子として機能するトランジスタ６０４を一つだけ有するフォトセンサ６０１の構成を示しているが、本発明の一態様はこの構成に限定されない。本実施の形態では、一のトランジスタが一のスイッチング素子として機能する構成を示しているが、複数のトランジスタが一のスイッチング素子として機能していても良い。複数のトランジスタが一のスイッチング素子として機能する場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
なお、図１８（Ａ）において、増幅回路６０３を構成しているトランジスタ６０４として、本発明の一態様に係る半導体装置を用いることができる。トランジスタ６０４は、酸化物半導体に含まれる酸素欠陥が低減されているため、しきい値電圧のマイナスシフトが低減され、トランジスタのソースおよびドレインにおけるリーク電流が低減されている。また、トランジスタ６０４の活性層に、酸化物半導体膜を用いることで、トランジスタ６０４のオフ電流を著しく小さくすることができる。トランジスタ６０４は、フォトセンサ６０１において蓄積された電荷を保持するためのスイッチング素子として機能するため、電荷保持期間における電荷のリークを小さく抑えることができる。
図１８（Ｂ）に、フォトセンサ６０１が有するフォトダイオード６０２、トランジスタ６０４を含む断面を示す。
フォトセンサ６０１が有するフォトダイオード６０２は、基板６５１上に、順に積層されたｐ型の半導体膜６１５と、ｉ型の半導体膜６１６と、ｎ型の半導体膜６１７とを有している。導電膜６１０は、フォトダイオード６０２の陽極として機能するｐ型の半導体膜６１５に接続されている。
フォトセンサ６０１が有する導電膜６１８は、トランジスタ６０４のゲート電極として機能している。導電膜６１９ａは、トランジスタ６０４の第１端子として機能する。導電膜６２０ａは、トランジスタ６０４の第２端子として機能する。導電膜６２１は、ｎ型の半導体膜６１７と、導電膜６１９ａとに接続されている。
図１８（Ｂ）において、フォトセンサ６０１は、配線ＰＲとして機能する導電膜６１０を有している。導電膜６１０、導電膜６１９ａ、導電膜６２０ａは、絶縁膜６２８上に形成された一の導電膜を所望の形状に加工することで形成することができる。
なお、図１８（Ｂ）に示すフォトセンサ６０１の断面図は、導電膜６２１まで形成された状態を示している。表示装置の場合は、フォトセンサ６０１に加えて表示素子が設けられているので、実際には、導電膜６２１を形成した後に、表示素子の形成を行う。
図１８（Ｃ）に、フォトセンサ６０１が有するフォトダイオード６０２、トランジスタ６１４を含む断面図を示す。トランジスタ６１４は、図１８（Ａ）、（Ｂ）に示すトランジスタ６０４に相当する。また、トランジスタ６１４は、図１８（Ａ）、（Ｂ）に示すトランジスタ６０４と一部異なる構成を有する。
フォトセンサ６０１が有する導電膜６１８は、トランジスタ６１４のゲート電極として機能している。導電膜６１９ａおよび導電膜６１９ｂは、トランジスタ６１４の第１端子として機能する。導電膜６２０ａおよび導電膜６１９ｂは、トランジスタ６１４の第２端子として機能する。導電膜６２１は、ｎ型の半導体膜６１７と、導電膜６１９ａとに接続されている。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、先の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１９乃至図２１を参照して説明する。
図１９は携帯機器のブロック図である。図１９に示す携帯機器はＲＦ回路５０１、アナログベースバンド回路５０２、デジタルベースバンド回路５０３、バッテリー５０４、電源回路５０５、アプリケーションプロセッサ５０６、フラッシュメモリ５１０、ディスプレイコントローラ５１１、メモリ回路５１２、ディスプレイ５１３、タッチセンサ５１９、音声回路５１７、キーボード５１８などより構成されている。ディスプレイ５１３は表示部５１４、ソースドライバ５１５、ゲートドライバ５１６によって構成されている。アプリケーションプロセッサ５０６はＣＰＵ５０７、ＤＳＰ５０８、インターフェイス５０９（ＩＦ５０９）を有している。一般にメモリ回路はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路５１２に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
次に、図２０はディスプレイのメモリ回路４００に先の実施の形態で説明した半導体装置を使用した例である。図２０に示すメモリ回路４００は、メモリ４０２、メモリ４０３、スイッチ４０４、スイッチ４０５およびメモリコントローラ４０１により構成されている。メモリ４０２、メモリ４０３には、先の実施の形態で説明した半導体装置が適用される。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される。この形成された画像データ（入力画像データ１）は、スイッチ４０４を介してメモリ４０２に記憶される。そしてメモリ４０２に記憶された画像データ（記憶画像データ１）は、スイッチ４０５、およびディスプレイコントローラ４０６を介してディスプレイ４０７に送られ、表示される。
入力画像データ１に変更が無い場合、記憶画像データ１は、通常３０〜６０Ｈｚ程度の周期でメモリ４０２からスイッチ４０５を介して、ディスプレイコントローラ４０６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ２）を形成する。入力画像データ２はスイッチ４０４を介してメモリ４０３に記憶される。この間も定期的にメモリ４０２からスイッチ４０５を介して記憶画像データ１は読み出されている。メモリ４０３に新たな画像データ（記憶画像データ２）が記憶し終わると、ディスプレイ４０７の次のフレームより、記憶画像データ２は読み出され、スイッチ４０５、およびディスプレイコントローラ４０６を介して、ディスプレイ４０７に記憶画像データ２が送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ４０２に記憶されるまで継続される。
このようにメモリ４０２、およびメモリ４０３は交互にデータの書き込みと、データの読み出しを行うことによって、ディスプレイ４０７の表示をおこなう。なお、メモリ４０２、およびメモリ４０３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ４０２、およびメモリ４０３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
次に、図２１は電子書籍のブロック図である。図２１に示す電子書籍はバッテリー７０１、電源回路７０２、マイクロプロセッサ７０３、フラッシュメモリ７０４、音声回路７０５、キーボード７０６、メモリ回路７０７、タッチパネル７０８、ディスプレイ７０９、ディスプレイコントローラ７１０によって構成される。先の実施の形態で説明した半導体装置をメモリ回路７０７に使用することができる。メモリ回路７０７の役割は書籍の内容を一時的に保持する機能を持つ。電子書籍の内容を一時的に保持する機能を使用する例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このような場合、本実施の形態の電子書籍はハイライト機能によって、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことができる。すなわちハイライト機能とは、ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期間保存する場合には、情報をフラッシュメモリ７０４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
（実施の形態９）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図２２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体８０１、筐体８０２、表示部８０３、キーボード８０４などによって構成されている。筐体８０１と筐体８０２の少なくとも一の内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図２２（Ｂ）は、タブレット型端末８１０である。タブレット型端末８１０は、表示部８１２を有する筐体８１１と、表示部８１４を有する筐体８１３と、操作ボタン８１５と、外部インターフェイス８１６を有する。また、タブレット型端末８１０を操作するスタイラス８１７などを備えている。筐体８１１と筐体８１３の内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたタブレット型端末が実現される。
図２２（Ｃ）は、電子ペーパーを実装した電子書籍８２０であり、筐体８２１と筐体８２３の２つの筐体で構成されている。筐体８２１および筐体８２３には、それぞれ表示部８２５および表示部８２７が設けられている。筐体８２１と筐体８２３は、軸部８３７により接続されており、該軸部８３７を軸として開閉動作を行うことができる。また、筐体８２１は、電源８３１、操作キー８３３、スピーカー８３５などを備えている。筐体８２１、筐体８２３の少なくとも一の内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図２２（Ｄ）は、携帯電話機であり、筐体８４０と筐体８４１の２つの筐体で構成されている。さらに、筐体８４０と筐体８４１は、スライドし、図２２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体８４１は、表示パネル８４２、スピーカー８４３、マイクロフォン８４４、操作キー８４５、ポインティングデバイス８４６、カメラ用レンズ８４７、外部接続端子８４８などを備えている。また、筐体８４０は、携帯電話機の充電を行う太陽電池セル８４９、外部メモリスロット８５０などを備えている。また、アンテナは、筐体８４１に内蔵されている。筐体８４０と筐体８４１の少なくとも一の内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２２（Ｅ）は、デジタルカメラであり、本体８６１、表示部８６７、接眼部８６３、操作スイッチ８６４、表示部８６５、バッテリー８６６などによって構成されている。本体８６１内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図２２（Ｆ）は、テレビジョン装置８７０であり、筐体８７１、表示部８７３、スタンド８７５などで構成されている。テレビジョン装置８７０の操作は、筐体８７１が備えるスイッチや、リモコン操作機８８０により行うことができる。筐体８７１およびリモコン操作機８８０の内部には、半導体回路（例えば、メモリ回路）が設けられており、半導体回路には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０２ 絶縁膜
１０２ａ 絶縁膜
１０２ｂ 絶縁膜
１０４ 酸化物半導体膜
１０６ 酸化物半導体膜
１０６ａ 酸化物半導体膜
１０７ 配線
１０８ ゲート絶縁層
１０９ ゲート電極
１１０ 絶縁膜
１１０ａ 絶縁膜
１１２ 絶縁膜
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１４ 絶縁膜
１１４ａ ゲート絶縁膜
１１６ 導電膜
１１６ａ ゲート電極
１１６ｂ 電極
１１７ａ チャネル形成領域
１１８ 絶縁膜
１１８ａ 絶縁膜
１１９ａ 不純物領域
１１９ｂ 不純物領域
１１９ｃ 不純物領域
１２０ａ ドーパントを含む領域
１２０ｂ ドーパントを含む領域
１２１ 不純物領域
１２２ チャネル形成領域
１２２ａ チャネル形成領域
１２４ 絶縁膜
１２４ａ サイドウォール絶縁膜
１２４ｂ サイドウォール絶縁膜
１２４ｃ サイドウォール絶縁膜
１２６ 導電膜
１２６ａ 導電膜
１２６ｂ 導電膜
１２８ 導電膜
１２８ａ 導電膜
１２８ｂ 導電膜
１３０ 絶縁膜
１３２ 絶縁膜
１３４ 配線
１４０ａ ドーパントを含む領域
１４０ｂ ドーパントを含む領域
１４２ａ ドーパントを含む領域
１４２ｂ ドーパントを含む領域
１５０ａ ドーパントを含む領域
１５０ｂ ドーパントを含む領域
１５２ａ ドーパントを含む領域
１５２ｂ ドーパントを含む領域
１５４ａ ドーパントを含む領域
１５４ｂ ドーパントを含む領域
１６０ トランジスタ
１６４ 容量素子
１６８ 容量素子
１６９ 容量素子
１９０ メモリセル
１９１ 駆動回路
１９２ 駆動回路
１９５ メモリセル
１９６ 駆動回路
１９７ 駆動回路
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２４０ トランジスタ
２５０ トランジスタ
２６０ トランジスタ
２７０ トランジスタ
２８０ トランジスタ
３００ トランジスタ
３１０ トランジスタ
３２０ トランジスタ
４００ メモリ回路
４０１ メモリコントローラ
４０２ メモリ
４０３ メモリ
４０４ スイッチ
４０５ スイッチ
４０６ ディスプレイコントローラ
４０７ ディスプレイ
５０１ ＲＦ回路
５０２ アナログベースバンド回路
５０３ デジタルベースバンド回路
５０４ バッテリー
５０５ 電源回路
５０６ アプリケーションプロセッサ
５０７ ＣＰＵ
５０８ ＤＳＰ
５０９ インターフェイス
５１０ フラッシュメモリ
５１１ ディスプレイコントローラ
５１２ メモリ回路
５１３ ディスプレイ
５１４ 表示部
５１５ ソースドライバ
５１６ ゲートドライバ
５１７ 音声回路
５１８ キーボード
５１９ タッチセンサ
６０１ フォトセンサ
６０２ フォトダイオード
６０３ 増幅回路
６０４ トランジスタ
６０５ トランジスタ
６０６ トランジスタ
６１０ 導電膜
６１４ トランジスタ
６１５ 半導体膜
６１６ 半導体膜
６１７ 半導体膜
６１８ 導電膜
６１９ａ 導電膜
６１９ｂ 導電膜
６２０ａ 導電膜
６２１ 導電膜
６２８ 絶縁膜
６５１ 基板
７０１ バッテリー
７０２ 電源回路
７０３ マイクロプロセッサ
７０４ フラッシュメモリ
７０５ 音声回路
７０６ キーボード
７０７ メモリ回路
７０８ タッチパネル
７０９ ディスプレイ
７１０ ディスプレイコントローラ
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ キーボード
８１０ タブレット型端末
８１１ 筐体
８１２ 表示部
８１３ 筐体
８１４ 表示部
８１５ 操作ボタン
８１６ 外部インターフェイス
８１７ スタイラス
８２０ 電子書籍
８２１ 筐体
８２３ 筐体
８２５ 表示部
８２７ 表示部
８３１ 電源
８３３ 操作キー
８３５ スピーカー
８３７ 軸部
８４０ 筐体
８４１ 筐体
８４２ 表示パネル
８４３ スピーカー
８４４ マイクロフォン
８４５ 操作キー
８４６ ポインティングデバイス
８４７ カメラ用レンズ
８４８ 外部接続端子
８４９ 太陽電池セル
８５０ 外部メモリスロット
８６１ 本体
８６３ 接眼部
８６４ 操作スイッチ
８６５ 表示部
８６６ バッテリー
８６７ 表示部
８７０ テレビジョン装置
８７１ 筐体
８７３ 表示部
８７５ スタンド
８８０ リモコン操作機

Claims (10)

  1. 基板上に酸化物半導体膜および絶縁膜を有し、
    前記酸化物半導体膜の側面は前記絶縁膜と接しており、
    前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、
    前記酸化物半導体膜上に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、
    前記酸化物半導体膜、および前記絶縁膜に接して形成されたソース電極およびドレイン電極と、を有する半導体装置。
  2. 基板上に酸化物半導体膜および絶縁膜を有し、
    前記酸化物半導体膜の側面は前記絶縁膜と接しており、
    前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟んで形成されたドーパントを含む第１の領域と、ドーパントを含む第１の領域を挟んで形成されたドーパントを含む第２の領域と、を含み、
    前記酸化物半導体膜上に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、
    前記酸化物半導体膜、および前記絶縁膜に接して形成されたソース電極およびドレイン電極と、を有し、
    前記酸化物半導体膜において、前記サイドウォール絶縁膜と重なる前記ドーパントを含む第１の領域と、前記ドーパントを含む第１の領域を挟んで形成された前記ドーパントを含む第２の領域と、に含まれるドーパント濃度がそれぞれ異なることを特徴とする半導体装置。
  3. 請求項２において、
    前記ドーパントを含む第１の領域のドーパントの濃度は、前記ドーパントを含む第２の領域のドーパントの濃度よりも低い、半導体装置。
  4. 基板上に酸化物半導体膜および絶縁膜を有し、
    前記酸化物半導体膜の側面は前記絶縁膜と接しており、
    前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、
    前記酸化物半導体膜上に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、
    前記サイドウォール絶縁膜、前記酸化物半導体膜、および前記絶縁膜に接して形成されたソース電極およびドレイン電極と、を有する半導体装置。
  5. 基板上に酸化物半導体膜および絶縁膜を有し、
    前記酸化物半導体膜の側面は前記絶縁膜と接しており、
    前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟んで形成されたドーパントを含む第１の領域と、ドーパントを含む第１の領域を挟んで形成されたドーパントを含む第２の領域と、を含み、
    前記酸化物半導体膜上に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、
    前記サイドウォール絶縁膜、前記酸化物半導体膜、および前記絶縁膜に接して形成されたソース電極およびドレイン電極と、を有し、
    前記酸化物半導体膜において、前記サイドウォール絶縁膜と重なる前記ドーパントを含む第１の領域と、前記ドーパントを含む第１の領域を挟んで形成された前記ドーパントを含む第２の領域と、に含まれるドーパント濃度がそれぞれ異なることを特徴とする半導体装置。
  6. 請求項５において、
    前記ドーパントを含む第１の領域のドーパントの濃度は、前記ドーパントを含む第２の領域のドーパントの濃度よりも低い、半導体装置。
  7. 請求項４又は請求項５のいずれか一において、
    前記ソース電極又はドレイン電極は、第１の導電膜および第２の導電膜を有し、
    前記第１の導電膜は、前記サイドウォール絶縁膜に接する半導体装置。
  8. 請求項７において、
    前記第１の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄い半導体装置。
  9. 請求項１乃至８のいずれか一において、
    前記絶縁膜は、加熱処理により酸素が脱離する絶縁材料である、半導体装置。
  10. 請求項１乃至９のいずれか一において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ、およびＺｎから選ばれた一種以上の元素を含む、半導体装置。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013130615A (ja) * 2011-12-20 2013-07-04 Sony Corp 表示装置および電子機器
JP2014075570A (ja) * 2012-09-14 2014-04-24 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
WO2014061762A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014132645A (ja) * 2012-12-03 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015005732A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015053478A (ja) * 2013-08-07 2015-03-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015144250A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2016157933A (ja) * 2015-02-20 2016-09-01 株式会社半導体エネルギー研究所 半導体装置およびその製造方法
KR20160104772A (ko) * 2015-02-26 2016-09-06 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 유기 발광 표시 장치
JP2016184748A (ja) * 2011-04-29 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
JP2016189460A (ja) * 2015-03-27 2016-11-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2018182091A (ja) * 2017-04-14 2018-11-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2018182342A (ja) * 2014-02-05 2018-11-15 株式会社半導体エネルギー研究所 トランジスタ、半導体装置
JP2020057809A (ja) * 2013-05-20 2020-04-09 株式会社半導体エネルギー研究所 半導体装置の作製方法および半導体装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101932909B1 (ko) * 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI556319B (zh) * 2011-11-30 2016-11-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6220526B2 (ja) * 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP2014199899A (ja) * 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
KR102130184B1 (ko) 2012-10-24 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
US10361290B2 (en) 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
KR102440302B1 (ko) * 2015-04-13 2022-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105448740A (zh) * 2015-11-16 2016-03-30 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
KR102522595B1 (ko) 2016-04-29 2023-04-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
TW202406764A (zh) 2022-03-31 2024-02-16 日商島野股份有限公司 人力驅動車用輪轂組件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310799A (ja) * 2005-03-28 2006-11-09 Semiconductor Energy Lab Co Ltd メモリ装置およびその作製方法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US6849872B1 (en) 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3474286B2 (ja) * 1994-10-26 2003-12-08 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5508212A (en) * 1995-04-27 1996-04-16 Taiwan Semiconductor Manufacturing Co. Salicide process for a MOS semiconductor device using nitrogen implant of titanium
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
TW392308B (en) * 1998-09-05 2000-06-01 United Microelectronics Corp Method of making metal oxide semiconductor (MOS) in IC
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001345442A (ja) 2000-06-01 2001-12-14 Nec Corp Ｍｉｓ型ｆｅｔ及び半導体装置の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004079790A (ja) 2002-08-19 2004-03-11 Oki Electric Ind Co Ltd 完全空乏型ｓｏｉ−ｍｏｓトランジスタおよびその製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4342826B2 (ja) * 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP3923458B2 (ja) * 2003-09-10 2007-05-30 株式会社半導体エネルギー研究所 半導体装置
JP4540320B2 (ja) * 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
CN102544027B (zh) * 2004-09-15 2016-02-17 株式会社半导体能源研究所 半导体器件
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP5073928B2 (ja) 2005-07-19 2012-11-14 光 小林 酸化膜の形成方法並びに半導体装置の製造方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007220818A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
EP2259294B1 (en) * 2006-04-28 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5285235B2 (ja) * 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
JP5128172B2 (ja) 2006-04-28 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4939960B2 (ja) * 2007-02-05 2012-05-30 株式会社東芝 半導体装置およびその製造方法
KR101410926B1 (ko) 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5415001B2 (ja) 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
US7994000B2 (en) * 2007-02-27 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101681928B (zh) * 2007-05-31 2012-08-29 佳能株式会社 使用氧化物半导体的薄膜晶体管的制造方法
US20090108294A1 (en) 2007-10-30 2009-04-30 International Business Machines Corporation Scalable high-k dielectric gate stack
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101594335B1 (ko) * 2007-12-03 2016-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
KR101512818B1 (ko) 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
US7955926B2 (en) * 2008-03-26 2011-06-07 International Business Machines Corporation Structure and method to control oxidation in high-k gate structures
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
WO2009142309A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5415713B2 (ja) 2008-05-23 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
US8053253B2 (en) * 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI495108B (zh) 2008-07-31 2015-08-01 Semiconductor Energy Lab 半導體裝置的製造方法
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
KR20100075026A (ko) 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8749930B2 (en) * 2009-02-09 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Protection circuit, semiconductor device, photoelectric conversion device, and electronic device
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP2011029610A (ja) 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR101460868B1 (ko) 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102251729B1 (ko) 2009-07-31 2021-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105097946B (zh) 2009-07-31 2018-05-08 株式会社半导体能源研究所 半导体装置及其制造方法
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9911858B2 (en) 2010-12-28 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US20120178224A1 (en) 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310799A (ja) * 2005-03-28 2006-11-09 Semiconductor Energy Lab Co Ltd メモリ装置およびその作製方法
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184748A (ja) * 2011-04-29 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
US9773810B2 (en) 2011-04-29 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10910404B2 (en) 2011-04-29 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10388670B2 (en) 2011-04-29 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013130615A (ja) * 2011-12-20 2013-07-04 Sony Corp 表示装置および電子機器
JP2014075570A (ja) * 2012-09-14 2014-04-24 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
WO2014061762A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014112657A (ja) * 2012-10-17 2014-06-19 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
US9647095B2 (en) 2012-10-17 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9306079B2 (en) 2012-10-17 2016-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014132645A (ja) * 2012-12-03 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置
JP2020057809A (ja) * 2013-05-20 2020-04-09 株式会社半導体エネルギー研究所 半導体装置の作製方法および半導体装置
JP2015005732A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10699904B2 (en) 2013-08-07 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2015053478A (ja) * 2013-08-07 2015-03-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US11380795B2 (en) 2013-12-27 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor film
US10818795B2 (en) 2013-12-27 2020-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10128378B2 (en) 2013-12-27 2018-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11757041B2 (en) 2013-12-27 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2019197901A (ja) * 2013-12-27 2019-11-14 株式会社半導体エネルギー研究所 半導体装置
JP2015144250A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
KR20190044043A (ko) * 2014-02-05 2019-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
US11107837B2 (en) 2014-02-05 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semicondutor device, the display device, and the display module
JP2019080072A (ja) * 2014-02-05 2019-05-23 株式会社半導体エネルギー研究所 半導体装置
JP2019179924A (ja) * 2014-02-05 2019-10-17 株式会社半導体エネルギー研究所 半導体装置
US10249645B2 (en) 2014-02-05 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2019024114A (ja) * 2014-02-05 2019-02-14 株式会社半導体エネルギー研究所 トランジスタ、半導体装置
JP2019117945A (ja) * 2014-02-05 2019-07-18 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2018182342A (ja) * 2014-02-05 2018-11-15 株式会社半導体エネルギー研究所 トランジスタ、半導体装置
US10811435B2 (en) 2014-02-05 2020-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
KR102335159B1 (ko) 2014-02-05 2021-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
KR20210006496A (ko) * 2014-02-05 2021-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
US11699762B2 (en) 2014-02-05 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
KR102257136B1 (ko) * 2014-02-05 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
JP2016157933A (ja) * 2015-02-20 2016-09-01 株式会社半導体エネルギー研究所 半導体装置およびその製造方法
US11183516B2 (en) 2015-02-20 2021-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102292058B1 (ko) * 2015-02-26 2021-08-23 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 유기 발광 표시 장치
KR20160104772A (ko) * 2015-02-26 2016-09-06 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 유기 발광 표시 장치
US10693012B2 (en) 2015-03-27 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2022130513A (ja) * 2015-03-27 2022-09-06 株式会社半導体エネルギー研究所 半導体装置
US11469330B2 (en) 2015-03-27 2022-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016189460A (ja) * 2015-03-27 2016-11-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2018182091A (ja) * 2017-04-14 2018-11-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

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