JP2015144250A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を用いたオン電流が大きいトランジスタを有する半導体装置を提供する。
【解決手段】駆動回路部に設けられた第1のトランジスタと、画素部に設けられた第2のトランジスタとを有する半導体装置であって、第1のトランジスタと第2のトランジスタは構造が異なる。また、第1のトランジスタ及び第2のトランジスタは、トップゲート構造のトランジスタであって、ゲート電極とソース電極及びドレイン電極として機能する導電膜が重ならない。また、酸化物半導体膜において、ゲート電極と、ソース電極及びドレイン電極と重ならない領域に不純物元素を有する。
【選択図】図1

Description

本発明の一態様は、酸化物半導体膜を用いた半導体装置及び該半導体装置を用いた表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置(薄膜太陽電池、有機薄膜太陽電池等を含む)、及び電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、In、Zn、Ga、Snなどを含む非晶質酸化物を用いてトランジスタを作製する技術が特許文献1で開示されている。
特開2006−165529号公報
酸化物半導体膜を用いたトランジスタとしては、例えば、逆スタガ型(ボトムゲート構造ともいう)またはプレナー型(トップゲート構造ともいう)等が挙げられる。酸化物半導体膜を用いたトランジスタを表示装置に適用する場合、プレナー型のトランジスタよりも逆スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装置の画質の高精細化(例えば、4k×2k(水平方向画素数=3840画素、垂直方向画素数=2048画素)または8k×4k(水平方向画素数=7680画素、垂直方向画素数=4320画素)に代表される高精細な表示装置)が進むと、逆スタガ型のトランジスタでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量があるため、該寄生容量によって信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。また、逆スタガ型のトランジスタの場合、プレナー型のトランジスタと比較して、トランジスタの占有面積が大きくなるといった問題がある。そこで、酸化物半導体膜を用いたプレナー型のトランジスタについて、安定した半導体特性及び高い信頼性を有する構造で、且つ簡単な作製工程で形成されるトランジスタの開発が望まれている。
上記問題に鑑み、本発明の一態様は、酸化物半導体を用いた新規な半導体装置を提供する。とくに、酸化物半導体を用いたプレナー型の半導体装置を提供する。または酸化物半導体を用いたオン電流が大きい半導体装置を提供する、または酸化物半導体を用いたオフ電流が小さい半導体装置を提供する、または酸化物半導体を用いた占有面積の小さい半導体装置を提供する、または酸化物半導体を用いた安定な電気特性をもつ半導体装置を提供する、または酸化物半導体を用いた信頼性の高い半導体装置を提供する、または新規な半導体装置を提供する、または新規な表示装置を提供することを課題の1つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、駆動回路部に設けられた第1のトランジスタと、画素部に設けられた第2のトランジスタとを有する半導体装置であって、第1のトランジスタと第2のトランジスタは構造が異なる。また、第1のトランジスタ及び第2のトランジスタは、トップゲート構造のトランジスタであって、ゲート電極とソース電極及びドレイン電極として機能する導電膜が重ならない。また、酸化物半導体膜において、ゲート電極と、ソース電極及びドレイン電極と重ならない領域に不純物元素を有する。
不純物元素として、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、または希ガス元素がある。
酸化物半導体膜は、少なくとも一の不純物元素を有することで、導電性が高まる。このため、酸化物半導体膜において、該不純物元素を有する領域を、ゲート電極と、ソース電極及びドレイン電極と重ならない領域に有することで、トランジスタの寄生抵抗を低減することが可能であり、オン電流の高いトランジスタとなる。
なお、駆動回路部に設けられた第1のトランジスタは、酸化物半導体膜を介して重なる2つのゲート電極を有してもよい。
また、駆動回路部に設けられた第1のトランジスタは、第1の膜及び第2の膜が積層された酸化物半導体膜を有し、画素部に設けられた第2のトランジスタは、第1の膜と金属元素の原子数比が異なる酸化物半導体膜を有してもよい。さらに、第2のトランジスタに含まれる酸化物半導体膜は、第1のトランジスタの酸化物半導体膜に含まれる第2の膜と金属元素の原子数比が同じであってもよい。
本発明の一態様により、酸化物半導体を用いた新規な半導体装置を提供することができる。とくに、酸化物半導体を用いたプレナー型の半導体装置を提供することができる。または、酸化物半導体を用いたオン電流が大きい半導体装置を提供することができる。または、酸化物半導体を用いたオフ電流が小さい半導体装置を提供することができる。または、酸化物半導体を用いた占有面積の小さい半導体装置を提供することができる。または、酸化物半導体を用いた安定な電気特性をもつ半導体装置を提供することができる。または、酸化物半導体を用いた信頼性の高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 バンド構造の一態様を示す図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 CAAC−OSの断面におけるCs補正高分解能TEM像、およびCAAC−OSの断面模式図。 CAAC−OSの平面におけるCs補正高分解能TEM像。 CAAC−OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の作製工程の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 CAAC−OSの電子回折パターンを示す図。 In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。 CAAC−OSおよびnc−OSの成膜モデルを説明する模式図。 InGaZnOの結晶、およびペレットを説明する図。 CAAC−OSの成膜モデルを説明する模式図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図11を用いて説明する。
<半導体装置の構成1>
図1及び図6に、半導体装置に含まれるトランジスタの一例として、トップゲート構造のトランジスタを示す。ここでは、半導体装置の一例として表示装置を用いて説明する。また、表示装置の駆動回路及び画素部それぞれに設けられるトランジスタの構造を説明する。
図6に駆動回路部に設けられるトランジスタ154及び画素部に設けられるトランジスタ150の上面図を示し、図1にトランジスタ154及びトランジスタ150の断面図を示す。図6(A)はトランジスタ154の上面図であり、図6(B)はトランジスタ150の上面図である。図1(A)は、図6(A)の一点鎖線X1−X2間の断面図、及び図6(B)の一点鎖線X3−X4間の断面図である。図1(B)は、図6(A)の一点鎖線Y1−Y2間の断面図、及び図6(B)の一点鎖線Y3−Y4間の断面図である。なお、図6では、明瞭化のため、基板102、絶縁膜104、絶縁膜108、絶縁膜116、絶縁膜118などを省略している。また、図1(A)は、トランジスタ150及びトランジスタ154のチャネル長方向の断面図である。また、図1(B)は、トランジスタ150及びトランジスタ154のチャネル幅方向の断面図である。
なお、トランジスタの上面図においては、以降の図面においてもトランジスタ150及びトランジスタ154と同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線X1−X2方向及び一点鎖線X3−X4方向をチャネル長方向、一点鎖線Y1−Y2方向及び一点鎖線Y3−Y4方向をチャネル幅方向と呼称する場合がある。
図1に示すトランジスタ150は、基板102上に形成された絶縁膜104上の酸化物半導体膜106と、酸化物半導体膜106に接する絶縁膜108と、絶縁膜108の開口部140aの一部において酸化物半導体膜106と接する導電膜110と、絶縁膜108の開口部140bの一部において酸化物半導体膜106と接する導電膜112と、絶縁膜108を介して酸化物半導体膜106と重なる導電膜114とを有する。なお、トランジスタ150上に絶縁膜116及び絶縁膜118が設けられてもよい。
トランジスタ154は、基板102上に形成された導電膜201と、導電膜201上の絶縁膜104と、絶縁膜104上の酸化物半導体膜206と、酸化物半導体膜206に接する絶縁膜108と、絶縁膜108の開口部220aの一部において酸化物半導体膜206と接する導電膜210と、絶縁膜108の開口部220bの一部において酸化物半導体膜206と接する導電膜212と、絶縁膜108を介して酸化物半導体膜206と重なる導電膜214とを有する。
トランジスタ154は、絶縁膜104を介して酸化物半導体膜206と重なる導電膜201を有することを特徴とする。すなわち、導電膜201は、ゲート電極として機能する。また、トランジスタ154は、デュアルゲート構造のトランジスタである。
導電膜214及び導電膜201が接続されず、それぞれ異なる電位が印加されることで、トランジスタ154のしきい値電圧を制御することができる。又は、図1(B)に示すように、導電膜214及び導電膜201が接続され、同じ電位が印加されることで、初期特性バラつきの低減、−GBT(−Gate Bias−Temperature)ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。また、酸化物半導体膜206においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ154のオン電流が大きくなる共に、電界効果移動度が高くなる。トランジスタのチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることで、オン電流がさらに増大するとともに、電界効果移動度を高めることができる。
なお、導電膜201は、導電膜210や導電膜212と重ならない構造でもよい。その場合の例を、図54(A)に示す。または、導電膜201は、導電膜210や導電膜212と重なると共に、酸化物半導体膜106の全域と重なってもよい。その場合の例を図54(B)に示す。
本実施の形態に示す表示装置において、駆動回路部と画素部において、トランジスタの構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち、画素部と比較して、電界効果移動度の高いトランジスタを駆動回路部に有する。
また、表示装置において、駆動回路部と画素部に含まれるトランジスタのチャネル長が異なってもよい。
代表的には、駆動回路部に含まれるトランジスタ154のチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることができる。一方、画素部に含まれるトランジスタ150のチャネル長を2.5μm以上、又は2.5μm以上20μm以下とすることができる。
駆動回路部に含まれるトランジスタ154のチャネル長を、2.5μm未満、好ましくは1.45μm以上2.2μm以下とすることで、画素部に含まれるトランジスタ150と比較して、電界効果移動度を高めることが可能であり、オン電流増大させることができる。この結果、高速動作が可能な駆動回路部を作製することができる。
トランジスタの電界効果移動度が高いことで、駆動回路部の一例である信号線駆動回路に、デマルチプレクサ回路を形成することが可能である。デマルチプレクサ回路は、一つの入力信号を複数の出力のいずれかへ分配する回路であるため、入力信号用の入力端子数を削減することが可能である。例えば、一画素が、赤色用サブ画素、緑色用サブ画素、及び青色用サブ画素を有し、且つ各画素にデマルチプレクサ回路を設けることで、各サブ画素に入力する入力信号をデマルチプレクサ回路で分配することが可能であるため、入力端子を1/3に削減することが可能である。
また、画素部に設けられるトランジスタは、ゲート電極と、ソース電極及びドレイン電極とが重ならないため、寄生容量が少ない。さらに、ゲート電極と、ソース電極及びドレイン電極と重ならない領域において、酸化物半導体膜は、不純物元素を有する領域を有するため、寄生抵抗が小さい。これらのため、オン電流の大きいトランジスタが画素部に設けられる。この結果、大型の表示装置や、高精細な表示装置において、信号遅延を低減し、表示むらを抑えることが可能である。
酸化物半導体膜106において、導電膜110、導電膜112及び導電膜114と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜206において、導電膜210、導電膜212及び導電膜214と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
ここで、酸化物半導体膜106近傍の拡大図を図2に示す。なお、代表例として、トランジスタ150に含まれる酸化物半導体膜106近傍の拡大図を用いて説明する。図2に示すように、酸化物半導体膜106は、導電膜110及び導電膜112と接する領域106aと、絶縁膜116と接する領域106bと、絶縁膜108と重なる領域106c及び領域106dとを有する。
領域106aは、ソース領域及びドレイン領域として機能する。導電膜110及び導電膜112がタングステン、チタン、アルミニウム、銅、モリブデン、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成される場合、酸化物半導体膜に含まれる酸素と導電膜110及び導電膜112に含まれる導電材料とが結合し、酸化物半導体膜において、酸素欠損が形成される。また、酸化物半導体膜に導電膜110及び導電膜112を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、導電膜110及び導電膜112と接する領域106aは、導電性が高まり、ソース領域及びドレイン領域として機能する。
領域106b及び領域106cは、低抵抗領域として機能する。領域106b及び領域106cには不純物元素が含まれる。なお、領域106bの方が領域106cより不純物元素濃度が高い。また、導電膜114の側面がテーパ形状を有する場合、領域106cの一部が、導電膜114と重なってもよい。
不純物元素が希ガス元素であって、酸化物半導体膜106がスパッタリング法で形成される場合、領域106a乃至領域106dはそれぞれ希ガス元素を含み、且つ領域106a及び領域106dと比較して、領域106b及び領域106cの方が希ガス元素の濃度が高い。これは、酸化物半導体膜106がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜106に希ガスが含まれること、並びに領域106b及び領域106cにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域106b及び領域106cにおいて、領域106a及び領域106dと異なる希ガス元素が添加されていてもよい。
不純物元素が、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は、塩素の場合、領域106b及び領域106cにのみ不純物元素を有する。このため、領域106a及び領域106dと比較して、領域106b及び領域106cの方が不純物元素の濃度が高い。なお、領域106b及び領域106cにおいて、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる不純物元素の濃度は、1×1018atoms/cm以上1×1022atoms/cm以下、又は1×1019atoms/cm以上1×1021atoms/cm以下、又は5×1019atoms/cm以上5×1020atoms/cm以下とすることができる。
不純物元素が、水素の場合、領域106a及び領域106dと比較して、領域106b及び領域106cの方が不純物元素の濃度が高い。なお、領域106b及び領域106cにおいて、二次イオン質量分析法により得られる水素の濃度は、8×1019atoms/cm以上、又は1×1020atoms/cm以上、又は5×1020atoms/cm以上とすることができる。
領域106b及び領域106cは不純物元素を有するため、酸素欠損が増加し、キャリア密度が増加する。この結果、領域106b及び領域106cは、導電性が高くなり、低抵抗領域として機能する。
なお、不純物元素が、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上と、希ガスの一以上の場合であってもよい。この場合、領域106b及び領域106cにおいて、希ガスにより形成された酸素欠損と、且つ該領域に添加された水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上との相互作用により、領域106b及び領域106cは、導電性がさらに高まる場合がある。
領域106dは、チャネルとして機能する。
絶縁膜108において、酸化物半導体膜106及び導電膜114と重なる領域、並びに酸化物半導体膜206及び導電膜214と重なる領域はゲート絶縁膜として機能する。また、絶縁膜108において、酸化物半導体膜106と導電膜110及び導電膜112とが重なる領域、並びに酸化物半導体膜206と導電膜210及び導電膜212とが重なる領域は層間絶縁膜として機能する。
導電膜110及び導電膜112並びに導電膜210及び導電膜212は、ソース電極及びドレイン電極として機能する。また、導電膜114及び導電膜214は、ゲート電極として機能する。
本実施の形態に示すトランジスタ150及びトランジスタ154は、チャネルとして機能する領域と、ソース領域及びドレイン領域として機能する領域との間に、低抵抗領域として機能する領域を有する。チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ150及びトランジスタ154は、オン電流が大きく、電界効果移動度が高い。
また、トランジスタ150及びトランジスタ154の作製工程において、ゲート電極として機能する導電膜114及び導電膜214と、ソース電極及びドレイン電極として機能する導電膜110及び導電膜112並びに導電膜210及び導電膜212とが同時に形成される。このため、トランジスタ150において、導電膜114と、導電膜110及び導電膜112とが重ならず、導電膜114と、導電膜110及び導電膜112との間の寄生容量を低減することが可能である。また、トランジスタ154において、導電膜214と、導電膜210及び導電膜212とが重ならず、導電膜214と、導電膜210及び導電膜212との間の寄生容量を低減することが可能である。この結果、基板102として大面積基板を用いた場合、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214における信号遅延を低減することが可能である。
また、トランジスタ150において、導電膜110、導電膜112及び導電膜114をマスクとして、不純物元素が酸化物半導体膜106に添加される。また、トランジスタ154において、導電膜210、導電膜212及び導電膜214をマスクとして、不純物元素が酸化物半導体膜206に添加される。すなわち、セルフアラインで低抵抗領域を形成することができる。
以下に、図1に示す構成の詳細について説明する。
基板102としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板(例えば単結晶基板又はシリコン基板)、SOI基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板102として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。又は、基板102とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板102より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
絶縁膜104は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜106及び酸化物半導体膜206との界面特性を向上させるため、絶縁膜104において少なくとも酸化物半導体膜106及び酸化物半導体膜206と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜104として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜104に含まれる酸素を、酸化物半導体膜106及び酸化物半導体膜206に移動させることが可能である。
絶縁膜104の厚さは、50nm以上、又は100nm以上3000nm以下、又は200nm以上1000nm以下とすることができる。絶縁膜104を厚くすることで、絶縁膜104の酸素放出量を増加させることができると共に、絶縁膜104と酸化物半導体膜106及び酸化物半導体膜206との界面における界面準位、並びに酸化物半導体膜106及び酸化物半導体膜206に含まれる酸素欠損を低減することが可能である。
絶縁膜104として、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜又はGa−Zn酸化物膜などを用いればよく、単層又は積層で設けることができる。
酸化物半導体膜106及び酸化物半導体膜206は、代表的には、In−Ga酸化物膜、In−Zn酸化物膜、In−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)等の金属酸化物膜で形成される。なお、酸化物半導体膜106及び酸化物半導体膜206は、透光性を有する。
なお、酸化物半導体膜106及び酸化物半導体膜206がIn−M−Zn酸化物の場合、InとMの原子数比率は、In及びMの和を100atomic%としたときInが25atomic%より多く、Mが75atomic%未満、又はInが34atomic%より多く、Mが66atomic%未満とする。
酸化物半導体膜106及び酸化物半導体膜206は、エネルギーギャップが2eV以上、2.5eV以上、又は3eV以上である。
酸化物半導体膜106及び酸化物半導体膜206の厚さは、3nm以上200nm以下、又は3nm以上100nm以下、又は3nm以上50nm以下とすることができる。
酸化物半導体膜106及び酸化物半導体膜206がIn−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、In−M−Zn酸化物膜を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2等が好ましい。なお、成膜される酸化物半導体膜106及び酸化物半導体膜206の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。
また、酸化物半導体膜106及び酸化物半導体膜206において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜106及び酸化物半導体膜206において、酸素欠損が増加し、n型化してしまう。このため、酸化物半導体膜106及び酸化物半導体膜206であって、特に領域106dにおいて、シリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×1018atoms/cm以下、又は2×1017atoms/cm以下とすることができる。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)を有する。
また、酸化物半導体膜106及び酸化物半導体膜206であって、特に領域106dにおいて、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、又は2×1016atoms/cm以下とすることができる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、領域106dのアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)を有する。
また、酸化物半導体膜106及び酸化物半導体膜206であって、特に領域106dに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、n型化となる場合がある。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜であって、特に領域106dにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度を、5×1018atoms/cm以下にすることができる。
酸化物半導体膜106及び酸化物半導体膜206であって、特に領域106dにおいて、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化物半導体膜106及び酸化物半導体膜206であって、特に領域106dにおいては、キャリア密度を1×1017個/cm以下、又は1×1015個/cm以下、又は1×1013個/cm以下、又は1×1011個/cm以下とすることができる。
酸化物半導体膜106及び酸化物半導体膜206として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い(酸素欠損の少ない)ことを高純度真性又は実質的に高純度真性とよぶ。高純度真性又は実質的に高純度真性である酸化物半導体を用いたトランジスタは、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性(ノーマリーオフ特性ともいう。)になりやすい。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜106及び酸化物半導体膜206は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶構造、後述する微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC−OSは最も欠陥準位密度が低い。
なお、酸化物半導体膜106及び酸化物半導体膜206が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のいずれか二種以上が積層された構造の場合がある。
なお、酸化物半導体膜106及び酸化物半導体膜206において、領域106bと、領域106dとの結晶性が異なる場合がある。また、酸化物半導体膜106及び酸化物半導体膜206において、領域106cと、領域106dとの結晶性が異なる場合がある。これは、領域106b又は領域106cに不純物元素が添加された際に、領域106b又は領域106cにダメージが入ってしまい、結晶性が低下するためである。
絶縁膜108は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜106及び酸化物半導体膜206との界面特性を向上させるため、絶縁膜108において少なくとも酸化物半導体膜106及び酸化物半導体膜206と接する領域は酸化物絶縁膜を用いて形成することが好ましい。絶縁膜108として、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜又はGa−Zn酸化物膜などを用いればよく、単層又は積層で設けることができる。
また、絶縁膜108として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜106及び酸化物半導体膜206からの酸素の外部への拡散と、外部から酸化物半導体膜106及び酸化物半導体膜206への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。
また、絶縁膜108として、ハフニウムシリケート(HfSiO)、窒素が添加されたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでトランジスタのゲートリークを低減できる。
また、絶縁膜108として、加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜108に含まれる酸素を、酸化物半導体膜106及び酸化物半導体膜206に移動させることが可能である。
また、絶縁膜108として、欠陥の少ない酸化窒化シリコン膜を用いることができる。欠陥の少ない酸化窒化シリコン膜は、加熱処理後において、100K以下のESRで測定して得られたスペクトルにおいてg値が2.037以上2.039以下の第1のシグナル、g値が2.001以上2.003以下の第2のシグナル、及びg値が1.964以上1.966以下の第3のシグナルが観測される。なお、第1のシグナル及び第2のシグナルのスプリット幅、並びに第2のシグナル及び第3のシグナルのスプリット幅は、XバンドのESR測定において約5mTである。また、g値が2.037以上2.039以下の第1のシグナル、g値が2.001以上2.003以下の第2のシグナル、及びg値が1.964以上1.966以下である第3のシグナルのスピンの密度の合計が、1×1018spins/cm未満であり、代表的には1×1017spins/cm以上1×1018spins/cm未満である。
なお、100K以下のESRスペクトルにおいてg値が2.037以上2.039以下の第1シグナル、g値が2.001以上2.003以下の第2のシグナル、及びg値が1.964以上1.966以下の第3のシグナルは、窒素酸化物(NO、xは0以上2以下、又は1以上2以下)起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、g値が2.037以上2.039以下の第1のシグナル、g値が2.001以上2.003以下の第2のシグナル、及びg値が1.964以上1.966以下である第3のシグナルのスピンの密度の合計が少ないほど、酸化窒化シリコン膜に含まれる窒素酸化物の含有量が少ないといえる。
また、欠陥の少ない酸化窒化シリコン膜は、二次イオン質量分析法で測定される窒素濃度が、6×1020atoms/cm以下である。絶縁膜108として欠陥の少ない酸化窒化シリコン膜を用いることで、窒素酸化物が生成されにくくなり、酸化物半導体膜106及び酸化物半導体膜206及び絶縁膜108の界面におけるキャリアのトラップを低減することが可能である。また、半導体装置に含まれるトランジスタのしきい値電圧の変動を低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
絶縁膜108の厚さは、5nm以上400nm以下、又は5nm以上300nm以下、又は10nm以上250nm以下とすることができる。
導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214は同時に形成されるため、同じ材料(例えば金属元素)及び同じ積層構造を有する。導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用して形成することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214の厚さは、30nm以上500nm以下、又は100nm以上400nm以下とすることができる。
絶縁膜116は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜106及び酸化物半導体膜206との界面特性を向上させるため、絶縁膜116において少なくとも酸化物半導体膜106及び酸化物半導体膜206と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜116として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜116に含まれる酸素を、酸化物半導体膜106及び酸化物半導体膜206に移動させることが可能である。
絶縁膜116として、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜又はGa−Zn酸化物膜などを用いればよく、単層又は積層で設けることができる。
絶縁膜118は、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。絶縁膜118として、例えば窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜などを用いればよく、単層又は積層で設けることができる。
絶縁膜116及び絶縁膜118の厚さはそれぞれ、30nm以上500nm以下、又は100nm以上400nm以下とすることができる。
<半導体装置の構成2>
次に、半導体装置の別の構成について、図3を用いて説明する。ここでは、画素部に設けられたトランジスタ150の変形例としてトランジスタ151を用いて説明するが、駆動回路部のトランジスタ154にトランジスタ151の絶縁膜104の構成、又は導電膜110、導電膜112及び導電膜114の構造を適宜適用することができる。
図3(A)乃至図3(C)に、半導体装置が有するトランジスタ151の上面図及び断面図を示す。図3(A)はトランジスタ151の上面図であり、図3(B)は、図3(A)の一点鎖線Y3−Y4間の断面図であり、図3(C)は、図3(A)の一点鎖線X3−X4間の断面図である。
図3に示すトランジスタ151は、導電膜110、導電膜112及び導電膜114が、それぞれ3層構造であることを特徴とする。また、絶縁膜104が、窒化物絶縁膜104a及び酸化物絶縁膜104bの積層構造であることを特徴とする。その他の構成は、トランジスタ150と同様であり、同様の効果を奏する。
はじめに、導電膜110、導電膜112及び導電膜114について説明する。
導電膜110は、導電膜110aと、導電膜110bと、導電膜110cとが順に積層しており、且つ導電膜110a及び導電膜110cは導電膜110bの表面を覆っている。すなわち、導電膜110a及び導電膜110cは、導電膜110bの保護膜として機能する。
導電膜110と同様に、導電膜112は、導電膜112aと、導電膜112bと、導電膜112cとが順に積層しており、且つ導電膜112a及び導電膜112cは導電膜112bの表面を覆っている。
導電膜110と同様に、導電膜114は、導電膜114aと、導電膜114bと、導電膜114cとが順に積層しており、且つ導電膜114a及び導電膜114cは導電膜114bの表面を覆っている。
導電膜110a、導電膜112a及び導電膜114aは、導電膜110b、導電膜112b、導電膜114bに含まれる金属元素が酸化物半導体膜106に拡散するのを防ぐ材料を用いて形成する。導電膜110a、導電膜112a及び導電膜114aとして、チタン、タンタル、モリブデン、タングステンの単体若しくは合金、又は窒化チタン、窒化タンタル、窒化モリブデン、窒化タンタル等を用いて形成することができる。又は、導電膜110a、導電膜112a及び導電膜114aは、Cu−X合金(Xは、Mn、Ni、Cr、Fe、Co、Mo、Ta、又はTi)等を用いて形成することができる。
なお、Cu−X合金(Xは、Mn、Ni、Cr、Fe、Co、Mo、Ta、又はTi)は、加熱処理により酸化物半導体膜と接する領域、又は絶縁膜と接する領域に被覆膜が形成される場合がある。被覆膜は、Xを含む化合物で形成される。Xを含む化合物の一例としては、Xの酸化物、In−X酸化物、Ga−X酸化物、In−Ga−X酸化物、In−Ga−Zn−X酸化物等がある。導電膜110a、導電膜112a及び導電膜114aの表面に被覆膜が形成されることで、被覆膜がブロッキング膜となり、Cu−X合金膜中のCuが、酸化物半導体膜に入り込むことを抑制することができる。
なお、酸化物半導体膜106であってチャネルとして機能する領域の銅の濃度を1×1018atoms/cm以下とすることで、ゲート絶縁膜として機能する絶縁膜108と酸化物半導体膜106の界面における電子トラップ準位密度を低減することが可能である。この結果、サブスレッショルドスイング値(S値)の優れたトランジスタを作製することが可能である。
導電膜110b、導電膜112b及び導電膜114bは、低抵抗材料を用いて形成する。導電膜110b、導電膜112b及び導電膜114bとして、銅、アルミニウム、金、銀等の単体若しくは合金、又はこれを主成分とする化合物等を用いて形成することができる。
導電膜110c、導電膜112c及び導電膜114cは、導電膜110b、導電膜112b、導電膜114bに含まれる金属元素が不動態化された膜を用いて形成することで、導電膜110b、導電膜112b、導電膜114bに含まれる金属元素が、絶縁膜116の形成工程において酸化物半導体膜106に移動することを防ぐことができる。導電膜110c、導電膜112c及び導電膜114cとして、金属珪素化物、金属珪素化窒化物等を用いて形成することが可能であり、代表的には、CuSi(x>0)、CuSi(x>0、y>0)等がある。
ここで、導電膜110c、導電膜112c及び導電膜114cの形成方法について説明する。なお、導電膜110b、導電膜112b及び導電膜114bは、銅を用いて形成される。また、導電膜110c、導電膜112c及び導電膜114cは、CuSi(x>0、y>0)を用いて形成される。
導電膜110b、導電膜112b及び導電膜114bを、水素、アンモニア、一酸化炭素等の還元性雰囲気で発生させたプラズマに曝し、導電膜110b、導電膜112b及び導電膜114bの表面の酸化物を還元する。
次に、200℃以上400℃以下で加熱しながら、導電膜110b、導電膜112b及び導電膜114bをシランに曝す。この結果、導電膜110b、導電膜112b及び導電膜114bに含まれる銅が触媒として作用し、シランがSiとHに分解されるとともに、導電膜110b、導電膜112b及び導電膜114bの表面にCuSi(x>0)が形成される。
次に、導電膜110b、導電膜112b及び導電膜114bを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜110b、導電膜112b及び導電膜114bの表面に形成されたCuSi(x>0)がプラズマに含まれる窒素と反応し、導電膜110c、導電膜112c及び導電膜114cとして、CuSi(x>0、y>0)が形成される。
なお、上記工程において、導電膜110b、導電膜112b及び導電膜114bをアンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝した後、200℃以上400℃以下で加熱しながら、導電膜110b、導電膜112b及び導電膜114bをシランに曝すことで、導電膜110c、導電膜112c及び導電膜114cとして、CuSi(x>0、y>0)を形成してもよい。
次に、窒化物絶縁膜104a及び酸化物絶縁膜104bが積層された絶縁膜104について説明する。
例えば、窒化物絶縁膜104aとして窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等を用いて形成することができる。また、酸化物絶縁膜104bとして、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いて形成することができる。基板102側に窒化物絶縁膜104aを設けることで、外部からの水素、水等が酸化物半導体膜106に拡散することを防ぐことが可能である。
<半導体装置の構成3>
次に、半導体装置の別の構成について図4、図5及び図11を用いて説明する。ここでは、画素部に設けられたトランジスタ150の変形例としてトランジスタ152及びトランジスタ153を用いて説明するが、駆動回路部のトランジスタ154に、トランジスタ152に含まれる酸化物半導体膜106の構成、又はトランジスタ153に含まれる酸化物半導体膜106の構成を適宜適用することができる。
図4(A)乃至図4(C)に、半導体装置が有するトランジスタ152の上面図及び断面図を示す。図4(A)はトランジスタ152の上面図であり、図4(B)は、図4(A)の一点鎖線Y3−Y4間の断面図であり、図4(C)は、図4(A)の一点鎖線X3−X4間の断面図である。
図4に示すトランジスタ152は、酸化物半導体膜106が多層構造であることを特徴とする。具体的には、酸化物半導体膜106は、絶縁膜104と接する酸化物半導体膜107aと、酸化物半導体膜107aに接する酸化物半導体膜107bと、酸化物半導体膜107b、導電膜110、導電膜112、絶縁膜108及び絶縁膜116と接する酸化物半導体膜107cとを有する。その他の構成は、トランジスタ150と同様であり、同様の効果を奏する。
酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cは、代表的には、In−Ga酸化物膜、In−Zn酸化物膜、In−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)等の金属酸化物膜で形成される。
また、酸化物半導体膜107a及び酸化物半導体膜107cは、代表的には、In−Ga酸化物膜、In−Zn酸化物膜、In−Mg酸化物膜、Zn−Mg酸化物膜、In−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)であり、且つ酸化物半導体膜107bよりも伝導帯下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜107a及び酸化物半導体膜107cの伝導帯下端のエネルギーと、酸化物半導体膜107bの伝導帯下端のエネルギーとの差が、0.05eV以上、0.07eV以上、0.1eV以上、又は0.2eV以上、且つ2eV以下、1eV以下、0.5eV以下、又は0.4eV以下である。なお、真空準位と伝導帯下端のエネルギー差を電子親和力ともいう。
酸化物半導体膜107bがIn−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、酸化物半導体膜107bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x:y:zとすると/yは、1/3以上6以下、さらには1以上6以下であって、z/yは、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜107bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2等がある。
酸化物半導体膜107a及び酸化物半導体膜107cがIn−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、酸化物半導体膜107a及び酸化物半導体膜107cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x:y:zとすると/y<x/yであって、z/yは、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜107a及び酸化物半導体膜107cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:3、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:6:3、In:M:Zn=1:6:4、In:M:Zn=1:6:5、In:M:Zn=1:6:6、In:M:Zn=1:6:7、In:M:Zn=1:6:8、In:M:Zn=1:6:9等がある。
また、酸化物半導体膜107a及び酸化物半導体膜107cがIn−Ga酸化物膜の場合、例えば、In−Ga金属酸化物ターゲット(In:Ga=7:93)を用いて、スパッタリング法により形成することができる。また、酸化物半導体膜107a及び酸化物半導体膜107cとして、DC放電を用いたスパッタリング法でIn−Ga酸化物膜を成膜するためには、In:Ga=x:y[原子数比]としたときに、y/(x+y)を0.96以下、好ましくは0.95以下、例えば0.93とするとよい。
なお、酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス40%の変動を含む。
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。
また、酸化物半導体膜107a及び酸化物半導体膜107cは同じ組成でもよい。例えば、酸化物半導体膜107a及び酸化物半導体膜107cとしてIn:Ga:Zn=1:3:2、1:3:4、1:4:5、1:4:6、1:4:7、又は1:4:8の原子数比のIn−Ga−Zn酸化物を用いてもよい。
又は、酸化物半導体膜107a及び酸化物半導体膜107cは異なった組成でもよい。例えば、酸化物半導体膜107aとしてIn:Ga:Zn=1:3:2の原子数比のIn−Ga−Zn酸化物を用い、酸化物半導体膜107cとしてIn:Ga:Zn=1:3:4又は1:4:5の原子数比のIn−Ga−Zn酸化物を用いてもよい。
酸化物半導体膜107a及び酸化物半導体膜107cの厚さは、3nm以上100nm以下、又は3nm以上50nm以下とする。酸化物半導体膜107bの厚さは、3nm以上200nm以下、又は3nm以上100nm以下、又は3nm以上50nm以下とする。なお、酸化物半導体膜107a及び酸化物半導体膜107cはそれぞれ酸化物半導体膜107bより厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。
酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cそれぞれの界面は、STEM(Scanning Transmission Electron Microscopy)を用いて観察することができる場合がある。
酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cは、実施の形態1に示す酸化物半導体膜106の結晶構造を適宜用いることができる。
酸化物半導体膜107bと比較して酸素欠損の生じにくい酸化物半導体膜107a及び酸化物半導体膜107cをそれぞれ酸化物半導体膜107bの上面及び下面に接して設けることで、酸化物半導体膜107bにおける酸素欠損を低減することができる。また、酸化物半導体膜107bは、酸化物半導体膜107bを構成する金属元素の一以上を有する酸化物半導体膜107a及び酸化物半導体膜107cと接するため、酸化物半導体膜107aと酸化物半導体膜107bとの界面、酸化物半導体膜107bと酸化物半導体膜107cとの界面における界面準位密度が極めて低い。このため、酸化物半導体膜107bに含まれる酸素欠損を低減することが可能である。
また、酸化物半導体膜107bが、構成元素の異なる絶縁膜(例えば、酸化シリコン膜を含む絶縁膜)と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なるトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物半導体膜107bを構成する金属元素を一種以上含む酸化物半導体膜107aが酸化物半導体膜107bと接するため、酸化物半導体膜107aと酸化物半導体膜107bの界面に界面準位を形成しにくくなる。よって酸化物半導体膜107aを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、絶縁膜108と酸化物半導体膜107bとの界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物半導体膜107bを構成する金属元素を一種以上含む酸化物半導体膜107cが酸化物半導体膜107bに接して設けられるため、酸化物半導体膜107bと酸化物半導体膜107cとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、酸化物半導体膜107a及び酸化物半導体膜107cは、絶縁膜104及び絶縁膜108の構成元素、又は導電膜110及び導電膜112の構成元素が、酸化物半導体膜107bへ混入して、酸化物半導体膜107に不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
例えば、絶縁膜104及び絶縁膜108として、シリコンを含む絶縁膜又は炭素を含む絶縁膜の場合、絶縁膜104及び絶縁膜108中のシリコン、又は絶縁膜104及び絶縁膜108中に混入する炭素が、酸化物半導体膜107a及び酸化物半導体膜107cの中へ界面から数nm程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体膜107b中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでn型化することがある。
しかしながら、酸化物半導体膜107a及び酸化物半導体膜107cの膜厚が、数nmよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体膜107bにまで到達しないため、不純物準位の影響は低減される。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。
図4と異なる構造のトランジスタを図5に示す。
図5(A)乃至図5(C)に、半導体装置が有するトランジスタ153の上面図及び断面図を示す。図5(A)はトランジスタ153の上面図であり、図5(B)は、図5(A)の一点鎖線Y3−Y4間の断面図であり、図5(C)は、図5(A)の一点鎖線X3−X4間の断面図である。
図5に示すトランジスタ153のように、酸化物半導体膜106が、絶縁膜104と接する酸化物半導体膜107bと、酸化物半導体膜107b及び絶縁膜108と接する酸化物半導体膜107cの積層構造であってもよい。その他の構成は、トランジスタ150と同様であり、同様の効果を奏する。
<バンド構造>
ここで、図4及び図5に示すトランジスタのバンド構造について説明する。なお、図11(A)は、図4に示すトランジスタ153のバンド構造であり、理解を容易にするため、絶縁膜104、酸化物半導体膜107a、酸化物半導体膜107b、酸化物半導体膜107c及び絶縁膜108の伝導帯下端のエネルギー(Ec)を示す。また、図11(B)は、図5に示すトランジスタ154のバンド構造であり、理解を容易にするため、絶縁膜104、酸化物半導体膜107b、酸化物半導体膜107c及び絶縁膜108の伝導帯下端のエネルギー(Ec)を示す。
図11(A)に示すように、酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cは組成が異なる膜の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸(U Shape Well)構造)が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害する不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図11(A)では、酸化物半導体膜107aと酸化物半導体膜107cのEcが同様である場合について示したが、それぞれが異なっていてもよい。
図11(A)より、酸化物半導体膜107bがウェル(井戸)となり、トランジスタ152において、チャネルが酸化物半導体膜107bに形成されることがわかる。なお、酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cは伝導帯下端のエネルギーが連続的に変化するため、U字型の井戸構造のチャネルを埋め込みチャネルということもできる。
また、図11(B)に示すように、酸化物半導体膜107b及び酸化物半導体膜107cにおいて、伝導帯下端のエネルギーが連続的に変化してもよい。
図11(B)より、酸化物半導体膜107bがウェル(井戸)となり、トランジスタ153において、チャネルが酸化物半導体膜107bに形成されることがわかる。
図4に示すトランジスタ152は、酸化物半導体膜107bを構成する金属元素を一種以上含んでいる酸化物半導体膜107a及び酸化物半導体膜107cを有しているため、酸化物半導体膜107aと酸化物半導体膜107bとの界面、及び酸化物半導体膜107cと酸化物半導体膜107bとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜107a及び酸化物半導体膜107cを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
図5に示すトランジスタ153は、酸化物半導体膜107bを構成する金属元素を一種以上含んでいる酸化物半導体膜107cを有しているため、酸化物半導体膜107cと酸化物半導体膜107bとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜107cを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
<半導体装置の作製方法1>
次に、図1に示すトランジスタ150及びトランジスタ154の作製方法について、図7乃至図9を用いて説明する。
トランジスタ150及びトランジスタ154を構成する膜(絶縁膜、酸化物半導体膜、導電膜等)は、スパッタリング法、化学気相堆積(CVD)法、真空蒸着法、パルスレーザー堆積(PLD)法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積(PECVD)法が代表的であるが、熱CVD法でもよい。熱CVD法の例として、MOCVD(有機金属化学堆積)法やALD(原子層成膜)法を使ってもよい。
熱CVD法は、チャンバー内を大気圧又は減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍又は基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱CVD法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ALD法は、チャンバー内を大気圧又は減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ(高速バルブともよぶ。)を切り替えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時又はその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
図7(C)に示すように、基板102上に導電膜201を形成し、及び導電膜201上に絶縁膜104を形成する。
導電膜201は、スパッタリング法、真空蒸着法、パルスレーザー堆積(PLD)法、熱CVD法等を用いて導電膜を形成し、該導電膜上にリソグラフィ工程によりマスクを形成した後エッチング処理を行い、形成する。
また、ALDを利用する成膜装置により導電膜201としてタングステン膜を成膜することができる。この場合には、WFガスとBガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WFガスとHガスを同時に導入してタングステン膜を形成する。なお、Bガスに代えてSiHガスを用いてもよい。
なお、導電膜201は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
絶縁膜104は、スパッタリング法、CVD法、蒸着法、パルスレーザー堆積(PLD)法、印刷法、塗布法等を適宜用いて形成することができる。また、基板102上に絶縁膜を形成した後、該絶縁膜に酸素を添加して、絶縁膜104を形成することができる。絶縁膜に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜に酸素を添加してもよい。
また、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上280℃以下、又は200℃以上240℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、又は100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、又は0.25W/cm以上0.35W/cm以下の高周波電力を供給する条件により、加熱処理により酸素を放出することが可能な酸化シリコン膜又は酸化窒化シリコン膜を絶縁膜104として形成することができる。
ここでは、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜に酸素を添加する方法を図7(A)及び図7(B)を用いて説明する。
図7(A)に示すように、基板102及び導電膜201上に絶縁膜103を形成する。
次に、図7(B)に示すように、絶縁膜103上に、酸素の脱離を抑制する膜119を形成する。次に、膜119を介して絶縁膜103に酸素121を添加する。
酸素の脱離を抑制する膜119として、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成する。
酸素の脱離を抑制する膜119の厚さは、1nm以上20nm以下、又は2nm以上10nm以下とすることができる。
膜119を介して絶縁膜103に酸素121を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。絶縁膜103上に膜119を設けて酸素を添加することで、膜119が絶縁膜103から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜103により多くの酸素を添加することができる。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜103への酸素導入量を増加させることができる。
こののち、膜119を除去することで、図7(C)に示すように、基板102上に酸素が添加された絶縁膜104を形成することができる。なお、成膜後に十分に酸素が添加された絶縁膜104を形成できる場合においては、図7(A)、(B)に示す酸素を添加する処理を行わなくてもよい。
次に、図7(D)に示すように、絶縁膜104上に酸化物半導体膜106及び酸化物半導体膜206を形成する。次に、絶縁膜104、酸化物半導体膜106及び酸化物半導体膜206上に絶縁膜108を形成する。
酸化物半導体膜106及び酸化物半導体膜206の形成方法について以下に説明する。絶縁膜104上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱CVD法等により酸化物半導体膜を形成する。次に、加熱処理を行い、絶縁膜104に含まれる酸素を酸化物半導体膜に移動させる。次に、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図7(D)に示すように、酸化物半導体膜106及び酸化物半導体膜206を形成することができる。この後、マスクを除去する。なお、酸化物半導体膜の一部をエッチングして酸化物半導体膜106を形成した後、加熱処理を行ってもよい。
また、酸化物半導体膜106及び酸化物半導体膜206として印刷法を用いることで、素子分離された酸化物半導体膜106及び酸化物半導体膜206を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。なお、AC電源装置又はDC電源装置を用いることで、CAAC−OS膜を形成することが可能である。また、RF電源装置を用いたスパッタリング法で酸化物半導体膜を形成するよりも、AC電源装置又はDC電源装置を用いたスパッタリング法で酸化物半導体膜を形成した方が、膜厚の分布、膜組成の分布、又は結晶性の分布が均一となるため好ましい。
スパッタリングガスは、希ガス(代表的にはアルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を150℃以上750℃以下、又は150℃以上450℃以下、又は200℃以上350℃以下として、酸化物半導体膜を成膜することで、CAAC−OS膜を形成することができる。また、基板温度を25℃以上150℃未満とすることで、微結晶酸化物半導体膜を形成することができる。
また、後述するCAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、又は−100℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、又は100体積%とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化又は脱水化をしてもよい。加熱処理の温度は、代表的には、150℃以上基板歪み点未満、又は250℃以上450℃以下、又は300℃以上450℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒素を含む不活性ガス雰囲気で行う。又は、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は3分以上24時間以下とする。
該加熱処理は、電気炉、RTA装置等を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、二次イオン質量分析法により得られる水素濃度を5×1019atoms/cm以下、又は1×1019atoms/cm以下、5×1018atoms/cm以下、又は1×1018atoms/cm以下、又は5×1017atoms/cm以下、又は1×1016atoms/cm以下とすることができる。
ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CHガスとOガスを順次繰り返し導入してIn−O層を形成し、その後、Ga(CHガスとOガスを同時に導入してGa−O層を形成し、更にその後Zn(CHとOガスを同時に導入してZn−O層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成してもよい。なお、Oガスに変えてAr等の不活性ガスでバブリングしたHOガスを用いてもよいが、Hを含まないOガスを用いる方が好ましい。また、In(CHガスにかえて、In(Cガスを用いてもよい。また、Ga(CHガスにかえて、Ga(Cガスを用いてもよい。また、Zn(CHガスを用いてもよい。
ここでは、スパッタリング法により、厚さ35nmの酸化物半導体膜を形成した後、加熱処理を行い、絶縁膜104に含まれる酸素を酸化物半導体膜に移動させる。次に、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜106及び酸化物半導体膜206を形成する。
なお、加熱処理は、350℃より高く650℃以下、又は450℃以上600℃以下で行うことで、CAAC化率が、60%以上100%未満、又は80%以上100%未満、又は90%以上100%未満、又は95%以上98%以下である酸化物半導体膜を得ることができる。なお、CAAC化率とは、透過電子回折測定装置を用いた透過電子回折パターンの測定により、一定の範囲においてCAAC−OS膜の回折パターンが観測される領域の割合をいう。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
絶縁膜108は、絶縁膜104の形成方法を適宜用いて形成することができる。
導電膜109として例えば低抵抗材料を用いる場合、酸化物半導体膜に低抵抗材料が混入すると、トランジスタの電気特性の不良が生じてしまう。本実施の形態では、導電膜109を形成する前に絶縁膜108を形成することで、酸化物半導体膜106及び酸化物半導体膜206のチャネルが導電膜109と接しないため、トランジスタの電気特性、代表的にはしきい値電圧の変動量を抑えることができる。
絶縁膜108として酸化シリコン膜又は酸化窒化シリコン膜をCVD法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜108として、堆積性気体に対する酸化性気体を20倍より大きく100倍未満、又は40以上80以下とし、処理室内の圧力を100Pa未満、又は50Pa以下とするCVD法を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁膜108として、プラズマCVD装置の真空排気された処理室内に載置された基板を280℃以上400℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を20Pa以上250Pa以下、さらに好ましくは100Pa以上250Pa以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜108として、緻密である酸化シリコン膜又は酸化窒化シリコン膜を形成することができる。
また、絶縁膜108を、マイクロ波を用いたプラズマCVD法を用いて形成することができる。マイクロ波とは300MHzから300GHzの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ(高密度プラズマ)を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜108を形成することができる。
また、絶縁膜108を、有機シランガスを用いたCVD法を用いて形成することができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC)、テトラメチルシラン(TMS:化学式Si(CH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC)、トリスジメチルアミノシラン(SiH(N(CH)などのシリコン含有化合物を用いることができる。有機シランガスを用いたCVD法を用いることで、被覆性の高い絶縁膜108を形成することができる。
また、絶縁膜108として酸化ガリウム膜を形成する場合、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて形成することができる。
また、絶縁膜108として、MOCVD法やALD法などの熱CVD法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオゾン(O)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はHf[N(CHである。また、他の材料液としては、テトラキス(エチルメチルアミド)ハフニウムなどがある。
また、絶縁膜108として、MOCVD法やALD法などの熱CVD法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウムTMAなど)を気化させた原料ガスと、酸化剤としてHOの2種類のガスを用いる。なお、トリメチルアルミニウムの化学式はAl(CHである。また、他の材料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。なお、ALD法で形成することで、被覆性が高く、膜厚の薄い絶縁膜108を形成することが可能である。
また、絶縁膜108として、MOCVD法やALD法などの熱CVD法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
ここでは、絶縁膜108として、プラズマCVD法により酸化窒化シリコン膜を形成する。
次に、図8(A)に示すように、絶縁膜108上にリソグラフィ工程によりマスクを形成した後、絶縁膜108の一部をエッチングして、酸化物半導体膜106の一部を露出する開口部140a及び開口部140b、並びに酸化物半導体膜206の一部を露出する開口部220a及び開口部220bを形成する。
絶縁膜108をエッチングする方法は、ウエットエッチング法又は/及びドライエッチング法を適宜用いることができる。
次に、図8(B)に示すように、酸化物半導体膜106、酸化物半導体膜206及び絶縁膜108上に導電膜109を形成する。
導電膜109は、導電膜201の形成方法を適宜用いて形成することができる。
次に、図8(C)に示すように、導電膜109上に、リソグラフィ工程によりマスク111を形成した後、エッチング溶液又は/及びエッチングガス123に導電膜109を曝して、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214を形成する。
導電膜109をエッチングする方法は、ウエットエッチング法又は/及びドライエッチング法を適宜用いることができる。なお、導電膜109をエッチングした後、絶縁膜108の側面の残留物を除去するための洗浄工程を行ってもよい。この結果、ゲート電極として機能する導電膜114と酸化物半導体膜106の間、及びゲート電極として機能する導電膜214と酸化物半導体膜206の間のリーク電流を低減することが可能である。
なお、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
次に、図9(A)に示すように、マスク111を残したまま、酸化物半導体膜106及び酸化物半導体膜206に不純物元素117を添加する。この結果、酸化物半導体膜においてマスク111に覆われていない領域に不純物元素が添加される。なお、不純物元素117の添加により、酸化物半導体膜106及び酸化物半導体膜206には酸素欠損が形成される。
不純物元素117の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置等を用いることができる。
なお、不純物元素117の原料ガスとして、B、PH、CH、N、NH、AlH、AlCl、SiH、Si、F、HF、H及び希ガスの一以上を用いることができる。又は、希ガスで希釈されたB、PH、N、NH、AlH、AlCl、F、HF及びHの一以上を用いることができる。希ガスで希釈されたB、PH、N、NH、AlH、AlCl、F、HF及びHの一以上を用いて不純物元素117を酸化物半導体膜106及び酸化物半導体膜206に添加することで、希ガスと、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン及び塩素の一以上とを同時に酸化物半導体膜106及び酸化物半導体膜206に添加することができる。
又は、希ガスを酸化物半導体膜106及び酸化物半導体膜206に添加した後、B、PH、CH、N、NH、AlH、AlCl、SiH、Si、F、HF及びHの一以上を酸化物半導体膜106及び酸化物半導体膜206に添加してもよい。
又は、B、PH、CH、N、NH、AlH、AlCl、SiH、Si、F、HF及びHの一以上を酸化物半導体膜106及び酸化物半導体膜206に添加した後、希ガスを酸化物半導体膜106及び酸化物半導体膜206に添加してもよい。
不純物元素117の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧10kV、ドーズ量は1×1013ions/cm以上1×1016ions/cm以下とすればよく、例えば、1×1014ions/cmとすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧30kV、ドーズ量は1×1013ions/cm以上5×1016ions/cm以下とすればよく、例えば、1×1015ions/cmとすればよい。
ここで、酸化物半導体膜106に不純物元素117を添加した際の、膜厚方向における不純物元素が添加された領域の概念図を図10に示す。なお、ここでは、代表例として、トランジスタ150に含まれる酸化物半導体膜106近傍の拡大図を用いて説明する。
図10(A)に示すように、不純物元素117の添加領域は、絶縁膜104、酸化物半導体膜106及び絶縁膜108に形成される場合がある。なお、酸化物半導体膜106が露出する領域の深さ方向において、添加領域の端部135は、絶縁膜104中に位置する。なお、深さ方向とは、酸化物半導体膜106の膜厚方向と平行であって、且つ絶縁膜108から絶縁膜104へ向かって進む方向である。
又は、図10(B)に示すように、不純物元素117の添加領域は、酸化物半導体膜106及び絶縁膜108に形成される場合がある。なお、酸化物半導体膜106が露出する領域の深さ方向において、添加領域の端部136は、絶縁膜104及び酸化物半導体膜106の界面に位置する。
又は、図10(C)に示すように、不純物元素117の添加領域は、酸化物半導体膜106及び絶縁膜108に形成される場合がある。なお、酸化物半導体膜106が露出する領域の深さ方向において、添加領域の端部137は、酸化物半導体膜106中に位置する。
この結果、酸化物半導体膜106及び酸化物半導体膜206に低抵抗領域を形成することができる。具体的には、図2に示す領域106b及び領域106cを形成することができる。なお、領域106cは、絶縁膜108を介して酸化物半導体膜106及び酸化物半導体膜206に不純物元素が添加されるため、領域106bと比較して不純物元素の濃度が低い。こののち、図9(B)に示すように、マスク111を取り除く。
なお、ここでは、マスク111を用いて、酸化物半導体膜106及び酸化物半導体膜206に不純物元素117を添加したが、マスク111を除去した後、導電膜110、導電膜112及び導電膜114、並びに導電膜210、導電膜212及び導電膜214をマスクとして酸化物半導体膜106及び酸化物半導体膜206に不純物元素117を添加してもよい。
こののち、加熱処理を行い、不純物元素117が添加された領域の導電性をさらに高めてもよい。加熱処理の温度は、代表的には、150℃以上基板歪み点未満、又は250℃以上450℃以下、又は300℃以上450℃以下とする。
次に、図9(C)に示すように、酸化物半導体膜106、絶縁膜108、導電膜110、導電膜112、導電膜114、酸化物半導体膜206、導電膜210、導電膜212及び導電膜214上に絶縁膜116を形成し、絶縁膜116上に絶縁膜118を形成してもよい。
絶縁膜116及び絶縁膜118は、絶縁膜104及び絶縁膜108の形成方法を適宜用いて形成することができる。
なお、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上280℃以下、又は200℃以上240℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、又は100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、又は0.25W/cm以上0.35W/cm以下の高周波電力を供給する条件により、加熱処理により酸素を放出することが可能な酸化シリコン膜又は酸化窒化シリコン膜を絶縁膜116として形成することができる。
又は、酸化物半導体膜106、導電膜110、導電膜112及び導電膜114、並びに酸化物半導体膜206、導電膜210、導電膜212及び導電膜214上にアルミニウム膜若しくは酸化アルミニウム膜を形成した後、加熱処理を行うことで、図2の領域106bにおいて、酸化物半導体膜106及び酸化物半導体膜206に含まれる酸素がアルミニウム膜若しくは酸化アルミニウム膜と反応し、絶縁膜116として酸化アルミニウム膜が形成されるとともに、図2の領域106bにおいて、酸素欠損が形成される。この結果、さらに領域106bの導電性を高めることが可能である。
こののち、加熱処理を行い、不純物元素117が添加された領域の導電性をさらに高めてもよい。加熱処理の温度は、代表的には、150℃以上基板歪み点未満、又は250℃以上450℃以下、又は300℃以上450℃以下とする。
以上の工程により、トランジスタ150及びトランジスタ154を作製することができる。
<半導体装置の作製方法2>
図3に示すトランジスタ151の作製方法を説明する。なお、ここでは、トランジスタ151の導電膜110、導電膜112及び導電膜114に含まれる導電膜110c、導電膜112c及び導電膜114cの形成工程と、酸化物半導体膜106に不純物元素117を添加する工程について説明する。
図7及び図8(A)乃至図8(C)の工程を経て、基板102上に絶縁膜104、酸化物半導体膜106、絶縁膜108、導電膜110、導電膜112、導電膜114及びマスク111を形成する。
次に、図8(C)に示すように、酸化物半導体膜106に不純物元素117を添加する。
次に、マスク111を除去する。
次に、導電膜110、導電膜112、導電膜114のそれぞれに含まれる導電膜110b、導電膜112b、導電膜114bを還元性雰囲気で発生させたプラズマに曝し、導電膜110b、導電膜112b及び導電膜114bの表面の酸化物を還元する。次に、200℃以上400℃以下で加熱しながら、導電膜110b、導電膜112b及び導電膜114bをシランに曝す。次に、導電膜110b、導電膜112b及び導電膜114bを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜110c、導電膜112c及び導電膜114cとして、CuSi(x>0、y>0)を形成することができる。
なお、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝す際において、酸化物半導体膜106がアンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝されるため、酸化物半導体膜106に窒素又は/及び水素を添加することが可能である。
なお、酸化物半導体膜106に不純物元素117を添加する前に、マスク111を除去し、導電膜110、導電膜112及び導電膜114に含まれる導電膜110c、導電膜112c及び導電膜114cを形成してもよい。
こののち、図9(B)の工程を経てトランジスタ151を作製することができる。
本実施の形態に示すトランジスタは、ソース電極及びドレイン電極として機能する導電膜と、ゲート電極として機能する導電膜とが重ならないため、寄生容量を低減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは、安定して低抵抗領域を形成することが可能なため、従来と比べ、オン電流は向上し、トランジスタの電気特性のバラツキが低減する。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図12乃至図22を用いて説明する。なお、本実施の形態は、実施の形態1と比較して、低抵抗領域の作製方法が異なる。
<半導体装置の構成1>
図12及び図17に、半導体装置に含まれるトランジスタの一例として、トップゲート構造のトランジスタを示す。
図17に駆動回路に設けられるトランジスタ194及び画素部に設けられるトランジスタ190の上面図を示し、図12にトランジスタ194及びトランジスタ190の断面図を示す。図17(A)はトランジスタ194の上面図であり、図17(B)はトランジスタ190の上面図である。図12(A)は、図17(A)の一点鎖線X1−X2間の断面図、及び図17(B)の一点鎖線X3−X4間の断面図である。図12(B)は、図17(A)の一点鎖線Y1−Y2間の断面図、及び図17(B)の一点鎖線Y3−Y4間の断面図である。また、図12(A)は、トランジスタ190のチャネル長方向の断面図である。また、図12(B)は、トランジスタ190のチャネル幅方向の断面図である。
図12に示すトランジスタ190は、基板162上に形成された絶縁膜164上の酸化物半導体膜166と、酸化物半導体膜166に接する絶縁膜168と、絶縁膜168の開口部180aの一部において酸化物半導体膜166と接する導電膜170と、絶縁膜168の開口部180bの一部において酸化物半導体膜166と接する導電膜172と、絶縁膜168を介して酸化物半導体膜166と重なる導電膜174とを有する。なお、トランジスタ190上に絶縁膜176が設けられている。また、絶縁膜176上に絶縁膜178が設けられてもよい。
図12に示すトランジスタ194は、基板162上に形成された導電膜221と、導電膜221上の絶縁膜164と、絶縁膜164上の酸化物半導体膜226と、酸化物半導体膜226に接する絶縁膜168と、絶縁膜168の開口部240aの一部において酸化物半導体膜226と接する導電膜230と、絶縁膜168の開口部240bの一部において酸化物半導体膜226と接する導電膜232と、絶縁膜168を介して酸化物半導体膜226と重なる導電膜234とを有する。
トランジスタ194は、絶縁膜164を介して酸化物半導体膜226と重なる導電膜221を有することを特徴とする。すなわち、導電膜221は、ゲート電極として機能する。また、トランジスタ194は、デュアルゲート構造のトランジスタである。
導電膜234及び導電膜221が接続せず、それぞれ異なる電位が印加されることで、トランジスタ194のしきい値電圧を制御することができる。又は、図17(A)に示すように、開口部183を介して導電膜234及び導電膜221が接続され、同じ電位が印加されることで、初期特性バラつきの低減、−GBTストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。また、酸化物半導体膜226においてキャリアの流れる領域が膜厚方向において大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ194のオン電流が大きくなる共に、電界効果移動度が高くなる。トランジスタのチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることで、オン電流がさらに増大するとともに、電界効果移動度を高めることができる。
本実施の形態に示す表示装置において、駆動回路部と画素部において、トランジスタの構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち、画素部と比較して、電界効果移動度の高いトランジスタを駆動回路部に有する。
また、表示装置において、駆動回路部と画素部に含まれるトランジスタのチャネル長が異なってもよい。
代表的には、駆動回路部に含まれるトランジスタ194のチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることができる。一方、画素部に含まれるトランジスタ190のチャネル長を2.5μm以上、又は2.5μm以上20μm以下とすることができる。
駆動回路部に含まれるトランジスタ194のチャネル長を、2.5μm未満、好ましくは1.45μm以上2.2μm以下とすることで、画素部に含まれるトランジスタ190と比較して、電界効果移動度を高めることが可能であり、オン電流を増大させることができる。この結果、高速動作が可能な駆動回路部を作製することができる。
駆動回路部に含まれるトランジスタの電界効果移動度が高いことで、入力端子数を削減することができる。また、画素部に含まれるトランジスタのオン電流を高めることが可能であるため、画素部の表示むらを抑えることができる。
酸化物半導体膜166において、導電膜170、導電膜172及び導電膜174と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜226において、導電膜230、導電膜232及び導電膜234と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素としてホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン及び塩素等が酸化物半導体膜166及び酸化物半導体膜226に含まれてもよい。
また、絶縁膜176は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜176が酸化物半導体膜166及び酸化物半導体膜226に接することで、絶縁膜176に含まれる水素が酸化物半導体膜166及び酸化物半導体膜226に拡散する。この結果、酸化物半導体膜166及び酸化物半導体膜226であって、絶縁膜176と接する領域においては、水素が多く含まれる。
不純物元素として、希ガス元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と水素の相互作用により、酸化物半導体膜は導電率が高くなる。具体的には、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、キャリアである電子が生成される。この結果、導電率が高くなる。
ここで、酸化物半導体膜166近傍の拡大図を図13に示す。なお、代表例として、トランジスタ190に含まれる酸化物半導体膜166近傍の拡大図を用いて説明する。図13に示すように、酸化物半導体膜166は、導電膜170又は導電膜172と接する領域166aと、絶縁膜176と接する領域166bと、絶縁膜168と重なる領域166c及び領域166dとを有する。
領域166aは、ソース領域及びドレイン領域として機能する。導電膜170及び導電膜172と接する領域166aは、実施の形態1に示す領域106aと同様に、導電性が高まり、ソース領域及びドレイン領域として機能する。
領域166b及び領域166cは、低抵抗領域として機能する。領域166b及び領域166cには不純物元素として少なくとも希ガス及び水素が含まれる。なお、領域166bの方が領域166cより不純物元素濃度が高い。また、導電膜174の側面がテーパ形状を有する場合、領域166cの一部が、導電膜174と重なってもよい。
酸化物半導体膜166がスパッタリング法で形成される場合、領域166a乃至領域166dはそれぞれ希ガス元素を含み、且つ領域166a及び領域166dと比較して、領域166b及び領域166cの方が希ガス元素の濃度が高い。これは、酸化物半導体膜166がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜166に希ガスが含まれること、並びに領域166b及び領域166cにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域166b及び領域166cにおいて、領域166a及び領域166dと異なる希ガス元素が添加されていてもよい。
また、領域166bは絶縁膜176と接するため、領域166a及び領域166dと比較して、領域166bの方が水素の濃度が高い。また、領域166bから領域166cに水素が拡散する場合、領域166cは、領域166a及び領域166dと比較して水素濃度が高い。但し、領域166cより領域166bの方が、水素濃度が高い。
領域166b及び領域166cにおいて、二次イオン質量分析法により得られる水素の濃度は、8×1019atoms/cm以上、又は1×1020atoms/cm以上、又は5×1020atoms/cm以上とすることができる。なお、領域166a及び領域166dの二次イオン質量分析法により得られる水素濃度は、5×1019atoms/cm以下、又は1×1019atoms/cm以下、又は5×1018atoms/cm以下、又は1×1018atoms/cm以下、又は5×1017atoms/cm以下、又は1×1016atoms/cm以下とすることができる。
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜166に添加される場合、領域166b及び領域166cにのみ不純物元素を有する。このため、領域166a及び領域166dと比較して、領域166b及び領域166cの方が不純物元素の濃度が高い。なお、領域166b及び領域166cにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、5×1018atoms/cm以上1×1022atoms/cm以下、1×1019atoms/cm以上1×1021atoms/cm以下、又は5×1019atoms/cm以上5×1020atoms/cm以下とすることができる。
領域166dと比較して、領域166b及び領域166cは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域166b及び領域166cの抵抗率として、1×10−3Ωcm以上1×10Ωcm未満、又は1×10−3Ωcm以上1×10−1Ωcm未満とすることができる。
なお、領域166b及び領域166cにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域166dに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
また、領域166b及び領域166cにおいて、水素の量と比較して酸素欠損の量が多い場合、水素の量を制御することで、領域166b及び領域166cのキャリア密度を制御することができる。又は、領域166b及び領域166cにおいて、酸素欠損の量と比較して水素の量が多い場合、酸素欠損の量を制御することで、領域166b及び領域166cのキャリア密度を制御することができる。なお、領域166b及び領域166cのキャリア密度を5×1018個/cm以上、又は1×1019個/cm以上、又は1×1020個/cm以上とすることで、チャネルとソース領域及びドレイン領域との間の抵抗が小さく、オン電流の大きいトランジスタを作製することが可能である。
領域166dは、チャネルとして機能する。
絶縁膜168において、酸化物半導体膜166及び導電膜174と重なる領域、並びに酸化物半導体膜226及び導電膜234と重なる領域はゲート絶縁膜として機能する。また、絶縁膜168において、酸化物半導体膜166と、導電膜170及び導電膜172とが重なる領域、並びに酸化物半導体膜226と導電膜230及び導電膜232とが重なる領域は層間絶縁膜として機能する。
導電膜170及び導電膜172並びに導電膜230及び導電膜232は、ソース電極及びドレイン電極として機能する。また、導電膜174及び導電膜234は、ゲート電極として機能する。
本実施の形態に示すトランジスタ190及びトランジスタ194は、チャネルとして機能する領域166dと、ソース領域及びドレイン領域として機能する領域166aとの間に、低抵抗領域として機能する領域166b及び領域166cを有する。チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ190及びトランジスタ194は、オン電流が大きく、電界効果移動度が高い。
また、トランジスタ190及びトランジスタ194の作製工程において、ゲート電極として機能する導電膜174及び導電膜234と、ソース電極及びドレイン電極として機能する導電膜170及び導電膜172とが同時に形成される。このため、トランジスタ190において、導電膜174と、導電膜170及び導電膜172とが重ならず、導電膜174と、導電膜170及び導電膜172との間の寄生容量を低減することが可能である。また、トランジスタ194において導電膜234と、導電膜230及び導電膜232とが重ならず、導電膜234と、導電膜230及び導電膜232との間の寄生容量を低減することが可能である。この結果、基板162として大面積基板を用いた場合、導電膜170、導電膜172及び導電膜174、並びに導電膜230、導電膜232及び導電膜234における信号遅延を低減することが可能である。
また、トランジスタ190において、導電膜170、導電膜172及び導電膜174をマスクとして、希ガス元素を酸化物半導体膜166に添加することで、酸素欠損を有する領域が形成される。また、トランジスタ194において、導電膜230、導電膜232及び導電膜234をマスクとして、不純物元素が酸化物半導体膜226に添加することで、酸素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜176と接するため、絶縁膜176に含まれる水素が酸素欠損を有する領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成することができる。
また、本実施の形態に示すトランジスタ190及びトランジスタ194は、領域166b及び領域166cに、希ガスを添加することで、酸素欠損を形成するとともに、水素を添加している。このため、領域166b及び領域166cにおける導電率を高めることが可能であるとともに、トランジスタごとの領域166b及び領域166cの導電率のばらつきを低減することが可能である。すなわち、領域166b及び領域166cに希ガス及び水素を添加することで、領域166b及び領域166cの導電率の制御が可能である。
以下に、図12に示す構成の詳細について説明する。
基板162としては、実施の形態1に示す基板102を適宜用いることができる。
絶縁膜164としては、実施の形態1に示す絶縁膜104に示す材料を適宜用いることができる。
酸化物半導体膜166及び酸化物半導体膜226としては、実施の形態1に示す酸化物半導体膜106に示す材料及び構造を適宜用いることができる。
絶縁膜168としては、実施の形態1に示す絶縁膜108に示す材料を適宜用いることができる。
導電膜170、導電膜172及び導電膜174、並びに導電膜230、導電膜232及び導電膜234としては、実施の形態1に示す導電膜110、導電膜112及び導電膜114に示す材料を適宜用いることができる。
絶縁膜176は水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶縁膜は、窒化シリコン、窒化アルミニウム等を用いて形成することができる。
絶縁膜178としては、実施の形態1に示す絶縁膜118に示す材料を適宜用いることができる。
<半導体装置の構成2>
次に、半導体装置の別の構成について、図14を用いて説明する。ここでは、画素部に設けられたトランジスタ190の変形例としてトランジスタ191を用いて説明するが、駆動回路部のトランジスタ194に、トランジスタ191の絶縁膜164の構成、又は導電膜170、導電膜172及び導電膜174の構造を適宜適用することができる。
図14(A)乃至図14(C)に、半導体装置が有するトランジスタ191の上面図及び断面図を示す。図14(A)はトランジスタ191の上面図であり、図14(B)は、図14(A)の一点鎖線Y3−Y4間の断面図であり、図14(C)は、図14(A)の一点鎖線X3−X4間の断面図である。
図14に示すトランジスタ191は、導電膜170、導電膜172及び導電膜174が、それぞれ3層構造であることを特徴とする。また、絶縁膜164が、窒化物絶縁膜164a及び酸化物絶縁膜164bの積層構造であることを特徴とする。その他の構成は、トランジスタ190と同様であり、同様の効果を奏する。
はじめに、導電膜170、導電膜172及び導電膜174について説明する。
導電膜170は、導電膜170aと、導電膜170bと、導電膜170cとが順に積層しており、且つ導電膜170a及び導電膜170cは導電膜170bの表面を覆っている。すなわち、導電膜170a及び導電膜170cは、導電膜170bの保護膜として機能する。
導電膜170と同様に、導電膜172は、導電膜172aと、導電膜172bと、導電膜172cとが順に積層しており、且つ導電膜172a及び導電膜172cは導電膜172bの表面を覆っている。
導電膜170と同様に、導電膜174は、導電膜174aと、導電膜174bと、導電膜174cとが順に積層しており、且つ導電膜174a及び導電膜174cは導電膜174bの表面を覆っている。
導電膜170a、導電膜172a及び導電膜174aとしては、実施の形態1に示す導電膜110a、導電膜112a及び導電膜114aと同様に、導電膜170b、導電膜172b、導電膜174bに含まれる金属元素が、酸化物半導体膜166に拡散するのを防ぐ材料を適宜用いることができる。
導電膜170b、導電膜172b及び導電膜174bとしては、実施の形態1に示す導電膜110b、導電膜112b及び導電膜114bと同様に、低抵抗材料を適宜用いることができる。
導電膜170c、導電膜172c及び導電膜174cとしては、実施の形態1に示す導電膜110c、導電膜112c及び導電膜114cと同様に、導電膜170b、導電膜172b及び導電膜174bに含まれる金属元素が不動態化された膜を用いて形成することが可能である。この結果、導電膜170b、導電膜172b及び導電膜174bに含まれる金属元素が、絶縁膜176の形成工程において酸化物半導体膜166に移動することを防ぐことができる。
次に、窒化物絶縁膜164a及び酸化物絶縁膜164bが積層された絶縁膜164について説明する。
窒化物絶縁膜164a及び酸化物絶縁膜164bとしてはそれぞれ、実施の形態1に示す窒化物絶縁膜104a及び酸化物絶縁膜104bに示す材料を適宜用いることができる。
<半導体装置の構成3>
次に、半導体装置の別の構成について図15及び図16を用いて説明する。ここでは、画素部に設けられたトランジスタ190の変形例としてトランジスタ192及びトランジスタ193を用いて説明するが、駆動回路部のトランジスタ194に、トランジスタ192に含まれる酸化物半導体膜166の構成、又はトランジスタ193に含まれる酸化物半導体膜166の構成を適宜適用することができる。
図15(A)乃至図15(C)に、半導体装置が有するトランジスタ192の上面図及び断面図を示す。図15(A)はトランジスタ192の上面図であり、図15(B)は、図15(A)の一点鎖線Y3−Y4間の断面図であり、図15(C)は、図15(A)の一点鎖線X3−X4間の断面図である。
図15に示すトランジスタ192は、酸化物半導体膜166が多層構造であることを特徴とする。具体的には、酸化物半導体膜166は、絶縁膜164と接する酸化物半導体膜167aと、酸化物半導体膜167aに接する酸化物半導体膜167bと、酸化物半導体膜167b、導電膜170、導電膜172、絶縁膜168及び絶縁膜176と接する酸化物半導体膜167cとを有する。その他の構成は、トランジスタ190と同様であり、同様の効果を奏する。
酸化物半導体膜167a、酸化物半導体膜167b及び酸化物半導体膜167cはそれぞれ、実施の形態1に示す酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cに示す材料及び結晶構造を適宜用いることができる。
酸化物半導体膜167bと比較して酸素欠損の生じにくい酸化物半導体膜167a及び酸化物半導体膜167cをそれぞれ酸化物半導体膜167bの上面及び下面に接して設けることで、酸化物半導体膜167bにおける酸素欠損を低減することができる。また、酸化物半導体膜167bは、酸化物半導体膜167bを構成する金属元素の一以上を有する酸化物半導体膜167a及び酸化物半導体膜167cと接するため、酸化物半導体膜167aと酸化物半導体膜167bとの界面、酸化物半導体膜167bと酸化物半導体膜167cとの界面における界面準位密度が極めて低い。このため、酸化物半導体膜167bに含まれる酸素欠損を低減することが可能である。
また、酸化物半導体膜167aを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、酸化物半導体膜167bを構成する金属元素を一種以上含む酸化物半導体膜167cが酸化物半導体膜167bに接して設けられるため、酸化物半導体膜167bと酸化物半導体膜167cとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、酸化物半導体膜167a及び酸化物半導体膜167cは、絶縁膜164及び絶縁膜168の構成元素、又は導電膜170及び導電膜172の構成元素が酸化物半導体膜167bへ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。
図15と異なる構造のトランジスタを図16に示す。
図16(A)乃至図16(C)に、半導体装置が有するトランジスタ193の上面図及び断面図を示す。図16(A)はトランジスタ193の上面図であり、図16(B)は、図16(A)の一点鎖線Y3−Y4間の断面図であり、図16(C)は、図16(A)の一点鎖線X3−X4間の断面図である。
図16に示すトランジスタ193のように、酸化物半導体膜166が、絶縁膜164と接する酸化物半導体膜167bと、酸化物半導体膜167b及び絶縁膜168と接する酸化物半導体膜167cとの積層構造であってもよい。その他の構成は、トランジスタ190と同様であり、同様の効果を奏する。
<半導体装置の作製方法1>
次に、図12に示すトランジスタ190及びトランジスタ194の作製方法について、図18乃至図20を用いて説明する。
図18(A)に示すように、基板162上に導電膜221を形成し、及び導電膜221上に絶縁膜164を形成する。
導電膜221は、実施の形態1に示す導電膜201の形成方法を適宜用いて形成することができる。
絶縁膜164は、実施の形態1に示す絶縁膜104の形成方法を適宜用いることができる。
次に、図18(B)に示すように、絶縁膜164上に酸化物半導体膜166及び酸化物半導体膜226を形成する。次に、絶縁膜164、酸化物半導体膜166及び酸化物半導体膜226上に、絶縁膜168を形成する。酸化物半導体膜166及び酸化物半導体膜226並びに絶縁膜168はそれぞれ、実施の形態1に示す酸化物半導体膜106及び絶縁膜108の形成方法を適宜用いて形成することができる。
次に、図19(A)に示すように、絶縁膜168上にリソグラフィ工程によりマスクを形成した後、絶縁膜168の一部をエッチングして、酸化物半導体膜166の一部を露出する開口部180a及び開口部180b、並びに酸化物半導体膜226の一部を露出する開口部240a及び開口部240bを形成する。
次に、図19(B)に示すように、酸化物半導体膜166、酸化物半導体膜226及び絶縁膜168上に導電膜169を形成する。
導電膜169は、実施の形態1に示す導電膜201の形成方法を適宜用いて形成することができる。
次に、図19(C)に示すように、導電膜169上に、リソグラフィ工程によりマスク111を形成した後、エッチング溶液又は/及びエッチングガス167に導電膜169を曝して、導電膜170、導電膜172及び導電膜174、並びに導電膜230、導電膜232及び導電膜234を形成する。
導電膜169をエッチングする方法は、ウエットエッチング法又は/及びドライエッチング法を適宜用いることができる。
なお、導電膜170、導電膜172及び導電膜174、並びに導電膜230、導電膜232及び導電膜234は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
次に、図20(A)に示すように、マスク111を残したまま、酸化物半導体膜166及び酸化物半導体膜226に不純物元素177として希ガスを添加する。この結果、酸化物半導体膜においてマスク111に覆われていない領域に不純物元素が添加される。なお、不純物元素177の添加により、酸化物半導体膜には酸素欠損が形成される。
不純物元素177の添加方法としては、実施の形態1に示す不純物元素117の添加方法を適宜用いることができる。
ここで、酸化物半導体膜166に不純物元素177を添加した際の、膜厚方向における不純物元素が添加された領域の概念図を図21に示す。なお、ここでは、代表例として、トランジスタ190に含まれる酸化物半導体膜166近傍の拡大図を用いて説明する。
図21(A)に示すように、不純物元素177の添加領域は、絶縁膜164、酸化物半導体膜166及び絶縁膜168に形成される場合がある。なお、酸化物半導体膜166が露出する領域の深さ方向において、添加領域の端部195は、絶縁膜164中に位置する。
又は、図21(B)に示すように、不純物元素177の添加領域は、酸化物半導体膜166及び絶縁膜168に形成される場合がある。なお、酸化物半導体膜166が露出する領域の深さ方向において、添加領域の端部196は、絶縁膜164及び酸化物半導体膜166の界面に位置する。
又は、図21(C)に示すように、不純物元素177の添加領域は、酸化物半導体膜166及び絶縁膜168に形成される場合がある。なお、酸化物半導体膜166が露出する領域の深さ方向において、添加領域の端部197は、酸化物半導体膜166中に位置する。
こののち、図20(B)に示すように、マスク111を取り除く。
なお、ここでは、マスク111を用いて、酸化物半導体膜166及び酸化物半導体膜226に不純物元素177を添加したが、マスク111を除去した後、導電膜170、導電膜172及び導電膜174、並びに導電膜230、導電膜232及び導電膜234をマスクとして酸化物半導体膜166及び酸化物半導体膜226に不純物元素177を添加してもよい。
また、導電膜169の形成工程、導電膜169のエッチング工程、又はのちの絶縁膜176の形成工程において、酸化物半導体膜166及び酸化物半導体膜226にダメージが入り、酸素欠損が形成される場合は、不純物元素177の添加を行わなくてもよい。
次に、図20(C)に示すように、酸化物半導体膜166、絶縁膜168、導電膜170、導電膜172、導電膜174、酸化物半導体膜226、導電膜230、導電膜232及び導電膜234上に、絶縁膜176を形成し、絶縁膜176上に絶縁膜178を形成してもよい。
絶縁膜176の形成方法としては、スパッタリング法、CVD法、真空蒸着法、パルスレーザー堆積(PLD)法等がある。なお、シラン及びアンモニア、又はシラン及び窒素を原料ガスに用いたプラズマCVD法により、水素を含む窒化シリコン膜を形成することができる。また、プラズマCVD法を用いることで、酸化物半導体膜166にダメージを与えることが可能であり、酸化物半導体膜166に酸素欠損を形成することができる。
絶縁膜176には水素が含まれているため、酸化物半導体膜166及び酸化物半導体膜226において、不純物元素が添加された領域と絶縁膜176とが接することで、絶縁膜176に含まれる水素が酸化物半導体膜であって、且つ不純物元素が添加された領域に移動する。不純物元素が添加された領域には酸素欠損が含まれるため、酸化物半導体膜166及び酸化物半導体膜226に低抵抗領域を形成することができる。具体的には、図13に示す領域166b及び領域166cを形成することができる。なお、領域166cは、絶縁膜168を介して酸化物半導体膜166及び酸化物半導体膜226に添加されるため、領域166bと比較して不純物元素の濃度が低い。
なお、加熱しながら絶縁膜176を形成することで、酸化物半導体膜に含まれる水素は拡散する。しかしながら、酸素欠損に水素が移動すると、該水素はエネルギー的に安定となり、酸素欠損から水素は脱離しにくくなる。また、酸素欠損と水素の相互作用により、キャリアである電子が生成される。これらのため、加熱しながら絶縁膜176を形成することで、導電率の変動の少ない低抵抗領域を形成することができる。
こののち、加熱処理を行い、不純物元素177が添加された領域の導電性をさらに高めてもよい。加熱処理の温度は、代表的には、150℃以上基板歪み点未満、又は250℃以上450℃以下、又は300℃以上450℃以下とする。この結果、低抵抗領域の導電性を高めることが可能であると共に、低抵抗領域の導電率の変動を低減することができる。
絶縁膜178は、絶縁膜164及び絶縁膜168の形成方法を適宜用いて形成することができる。
なお、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上280℃以下、又は200℃以上240℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、又は100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、又は0.25W/cm以上0.35W/cm以下の高周波電力を供給する条件により、加熱処理により酸素を放出することが可能な酸化シリコン膜又は酸化窒化シリコン膜を絶縁膜178として形成することができる。
以上の工程により、トランジスタを作製することができる。
<半導体装置の作製方法2>
図14に示すトランジスタ191の作製方法を説明する。なお、ここでは、トランジスタ191の導電膜170、導電膜172及び導電膜174に含まれる導電膜170c、導電膜172c及び導電膜174cの形成工程と、酸化物半導体膜166に不純物元素177を添加する工程について説明する。
図18及び図19(A)乃至図19(C)の工程を経て、基板162上に絶縁膜164、酸化物半導体膜166、絶縁膜168、導電膜170、導電膜172、導電膜174及びマスク111を形成する。
次に、図20(A)に示すように、酸化物半導体膜166に不純物元素177を添加する。
次に、マスク111を除去する。
次に、導電膜170、導電膜172、導電膜174のそれぞれに含まれる導電膜170b、導電膜172b、導電膜174bを還元性雰囲気で発生させたプラズマに曝し、導電膜170b、導電膜172b及び導電膜174bの表面の酸化物を還元する。次に、200℃以上400℃以下で加熱しながら、導電膜170b、導電膜172b及び導電膜174bをシランに曝す。次に、導電膜170b、導電膜172b及び導電膜174bを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜170c、導電膜172c及び導電膜174cとして、CuSi(x>0、y>0)を形成することができる。
なお、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝す際において、酸化物半導体膜166がアンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝されるため、酸化物半導体膜166に窒素又は/及び水素を添加することが可能である。
なお、酸化物半導体膜166に不純物元素177を添加する前に、マスク111を除去し、導電膜170、導電膜172及び導電膜174に含まれる導電膜170c、導電膜172c及び導電膜174cを形成してもよい。
こののち、図20(C)の工程を経てトランジスタ191を作製することができる。
<半導体装置の作製方法3>
図12に示すトランジスタ190の別の作製方法を説明する。なお、ここでは、不純物元素の添加工程と、絶縁膜176の作製工程について図22を用いて説明する。
図18及び図19(A)乃至図19(C)の工程を経て、基板162上に絶縁膜164、酸化物半導体膜166、絶縁膜168、導電膜170、導電膜172、導電膜174及びマスク111を形成する。こののち、図22(A)に示すように、マスク111を除去する。
次に、図22(B)に示すように、酸化物半導体膜166、絶縁膜168、導電膜170、導電膜172及び導電膜174上に、絶縁膜176を形成した後、導電膜170、導電膜172及び導電膜174をマスクとして、絶縁膜176を介して酸化物半導体膜166に不純物元素177を添加する。
次に、図22(C)に示すように、絶縁膜178を形成してもよい。以上の工程により、トランジスタ190を作製することができる。
本実施の形態に示すトランジスタは、ソース電極及びドレイン電極として機能する導電膜と、ゲート電極として機能する導電膜とが重ならないため、寄生容量を低減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは、安定して低抵抗領域を形成することが可能なため、従来と比べ、オン電流は増大し、トランジスタの電気特性のバラツキが低減する。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図23乃至図35を用いて説明する。なお、本実施の形態は、実施の形態1と比較して、ゲート電極として機能する導電膜と、ソース電極として機能する導電膜及びドレイン電極として機能する導電膜との形成方法が異なる。また、トランジスタに含まれる低抵抗領域の作製方法として、実施の形態2に示す方法を用いる。
<半導体装置の構成1>
図23に、半導体装置に含まれるトランジスタの一例として、トップゲート構造のトランジスタを示す。
図28に駆動回路に設けられるトランジスタ394及び画素部に設けられるトランジスタ390の上面図を示し、図23にトランジスタ394及びトランジスタ390の断面図を示す。図28(A)はトランジスタ394の上面図であり、図28(B)はトランジスタ390の上面図である。図23(A)は、図28(A)の一点鎖線X1−X2間の断面図、及び図28(B)の一点鎖線X3−X4間の断面図である。図23(B)は、図28(A)の一点鎖線Y1−Y2間の断面図、及び図28(B)の一点鎖線Y3−Y4間の断面図である。また、図23(A)は、トランジスタ390のチャネル長方向の断面図である。また、図23(B)は、トランジスタ390のチャネル幅方向の断面図である。
図23に示すトランジスタ390は、基板362上に形成された絶縁膜364上の酸化物半導体膜366と、酸化物半導体膜366に接する導電膜368、導電膜370及び絶縁膜372と、絶縁膜372を介して酸化物半導体膜366と重なる導電膜374とを有する。なお、トランジスタ390上に絶縁膜376が設けられている。
図23に示すトランジスタ394は、基板362上に形成された絶縁膜364上の酸化物半導体膜266と、酸化物半導体膜266に接する導電膜268、導電膜270及び絶縁膜272と、絶縁膜272を介して酸化物半導体膜266と重なる導電膜274とを有する。
トランジスタ394は、絶縁膜364を介して酸化物半導体膜266と重なる導電膜261を有することを特徴とする。すなわち、導電膜261は、ゲート電極として機能する。また、トランジスタ394は、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ390と同様であり、同様の効果を奏する。
導電膜274及び導電膜261が接続されず、それぞれ異なる電位が印加されることで、トランジスタ394のしきい値電圧を制御することができる。又は、図23(B)に示すように、導電膜274及び導電膜261が接続され、同じ電位が印加されることで、初期特性バラつきの低減、−GBTストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。また、酸化物半導体膜266においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ394のオン電流が大きくなる共に、電界効果移動度が高くなる。トランジスタのチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることで、オン電流がさらに増大するとともに、電界効果移動度を高めることができる。
本実施の形態に示す表示装置において、駆動回路部と画素部において、トランジスタの構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち、画素部と比較して、電界効果移動度の高いトランジスタを駆動回路部に有する。
また、表示装置において、駆動回路部と画素部に含まれるトランジスタのチャネル長が異なってもよい。
代表的には、駆動回路部に含まれるトランジスタ394のチャネル長を2.5μm未満、又は1.45μm以上2.2μm以下とすることができる。一方、画素部に含まれるトランジスタ390のチャネル長を2.5μm以上、又は2.5μm以上20μm以下とすることができる。
駆動回路部に含まれるトランジスタ394のチャネル長を、2.5μm未満、好ましくは1.45μm以上2.2μm以下とすることで、画素部に含まれるトランジスタ390と比較して、電界効果移動度を高めることが可能であり、オン電流を増大させることができる。この結果、高速動作が可能な駆動回路部を作製することができる。また、画素部に含まれるトランジスタのオン電流を増大させることが可能であるため、画素部の表示むらを抑えることができる。
駆動回路部に含まれるトランジスタの電界効果移動度が高いことで、入力端子数を削減することができる。
酸化物半導体膜366において、導電膜368、導電膜370及び導電膜374と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜266において、導電膜268、導電膜270及び導電膜274と重ならない領域には、酸素欠損を形成する元素を有する.以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素としてホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素等が酸化物半導体膜366及び酸化物半導体膜266に含まれてもよい。
また、絶縁膜376は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜376が酸化物半導体膜366及び酸化物半導体膜266に接することで、絶縁膜376に含まれる水素が酸化物半導体膜366及び酸化物半導体膜266に拡散する。この結果、酸化物半導体膜366及び酸化物半導体膜266であって、絶縁膜376と接する領域においては、水素が多く含まれる。
不純物元素として、希ガス元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と水素の相互作用により、酸化物半導体膜は導電率が高くなる。具体的には、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、キャリアである電子が生成される。この結果、導電率が高くなる。
ここで、酸化物半導体膜366近傍の拡大図を図24に示す。なお、代表例として、トランジスタ390に含まれる酸化物半導体膜366近傍の拡大図を用いて説明する。図24に示すように、酸化物半導体膜366は、導電膜368又は導電膜370と接する領域366aと、絶縁膜376と接する領域366bと、絶縁膜372と接する領域366dとを有する。なお、導電膜374の側面がテーパ形状を有する場合、導電膜374のテーパ部と重なる領域366cを有してもよい。
領域366aは、ソース領域及びドレイン領域として機能する。導電膜368及び導電膜370と接する領域366aは、実施の形態1に示す領域106aと同様に、導電性が高まり、ソース領域及びドレイン領域として機能する。
領域366bは、低抵抗領域として機能する。領域366bには不純物元素として少なくとも希ガス及び水素が含まれる。なお、導電膜374の側面がテーパ形状を有する場合、不純物元素は導電膜374のテーパ部を通過して領域366cに添加されるため、領域366cは、領域366bと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域366cを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。
酸化物半導体膜366がスパッタリング法で形成される場合、領域366a乃至領域366dはそれぞれ希ガス元素を含み、且つ領域366a及び領域366dと比較して、領域366b及び領域366cの方が希ガス元素の濃度が高い。これは、酸化物半導体膜366がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜366に希ガスが含まれること、並びに領域366b及び領域366cにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域366b及び領域366cにおいて、領域366a及び領域366dと異なる希ガス元素が添加されていてもよい。
また、領域366bは絶縁膜376と接するため、領域366a及び領域366dと比較して、領域366bの方が水素の濃度が高い。また、領域366bから領域366cに水素が拡散する場合、領域366cは、領域366a及び領域366dと比較して水素濃度が高い。但し、領域366cより領域366bの方が、水素濃度が高い。
領域366b及び領域366cにおいて、二次イオン質量分析法により得られる水素の濃度は、8×1019atoms/cm以上、1×1020atoms/cm以上、又は5×1020atoms/cm以上とすることができる。なお、領域366a及び領域366dの二次イオン質量分析法により得られる水素濃度は、5×1019atoms/cm以下、1×1019atoms/cm以下、5×1018atoms/cm以下、1×1018atoms/cm以下、5×1017atoms/cm以下、又は1×1016atoms/cm以下とすることができる。
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜366に添加される場合、領域366b及び領域366cにのみ不純物元素を有する。このため、領域366a及び領域366dと比較して、領域366b及び領域366cの方が不純物元素の濃度が高い。なお、領域366b及び領域366cにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、1×1018atoms/cm以上1×1022atoms/cm以下、又は1×1019atoms/cm以上1×1021atoms/cm以下、又は5×1019atoms/cm以上5×1020atoms/cm以下とすることができる。
領域366dと比較して、領域366b及び領域366cは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域366b及び領域366cの抵抗率として、1×10−3Ωcm以上1×10Ωcm未満、又は1×10−3Ωcm以上1×10−1Ωcm未満とすることができる。
なお、領域366b及び領域366cにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域366dに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
領域366dは、チャネルとして機能する。
また、導電膜368、導電膜370及び導電膜374をマスクとして酸化物半導体膜366に不純物元素を添加した後、導電膜368、導電膜370及び導電膜374それぞれの上面形状における面積を縮小してもよい。これは、導電膜368、導電膜370及び導電膜374の形成工程において、導電膜368、導電膜370及び導電膜374上のマスクに対してスリミング処理を行い、より微細な構造のマスクとする。次に、該マスクを用いて導電膜368、導電膜370及び導電膜374をエッチングすることで、図24(B)に示す導電膜368d、導電膜370d、導電膜374dを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。
この結果、酸化物半導体膜366において、領域366c及びチャンネルである領域366dの間に、オフセット領域366eが形成される。なお、チャネル長方向におけるオフセット領域366eの長さは、0.1μm未満とすることで、トランジスタのオン電流の低下を抑制することが可能である。
絶縁膜372及び絶縁膜272はゲート絶縁膜として機能する。
導電膜368及び導電膜370、並びに導電膜268及び導電膜270は、ソース電極及びドレイン電極として機能する。
導電膜374及び導電膜274は、ゲート電極として機能する。
本実施の形態に示すトランジスタ390及びトランジスタ394は、チャネルとして機能する領域366dと、ソース領域及びドレイン領域として機能する領域366aとの間に、低抵抗領域として機能する領域366b及び/又は領域366cを有する。チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ390及びトランジスタ394は、オン電流が大きく、電界効果移動度が高い。
また、トランジスタ390において、導電膜374と、導電膜368及び導電膜370とが重ならず、導電膜374と、導電膜368及び導電膜370との間の寄生容量を低減することが可能である。また、トランジスタ394において導電膜274と、導電膜268及び導電膜270とが重ならず、導電膜274と、導電膜268及び導電膜270との間の寄生容量を低減することが可能である。この結果、基板362として大面積基板を用いた場合、導電膜368、導電膜370及び導電膜374、並びに導電膜268及び導電膜270及び導電膜274における信号遅延を低減することが可能である。
また、トランジスタ390において、導電膜368、導電膜370及び導電膜374をマスクとして、希ガス元素を酸化物半導体膜366に添加することで、酸素欠損を有する領域が形成される。また、トランジスタ394において、導電膜268、導電膜270及び導電膜274をマスクとして、不純物元素が酸化物半導体膜266に添加することで、酸素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜376と接するため、絶縁膜376に含まれる水素が酸素欠損を有する領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成することができる。
また、本実施の形態に示すトランジスタ390及びトランジスタ394は、領域366bに、希ガスを添加することで、酸素欠損を形成するとともに、水素を添加している。このため、領域366bにおける導電率を高めることが可能であるとともに、トランジスタごとの領域366bの導電率のばらつきを低減することが可能である。すなわち、領域366bに希ガス及び水素を添加することで、領域366bの導電率の制御が可能である。
以下に、図23に示す構成の詳細について説明する。
基板362としては、実施の形態1に示す基板102を適宜用いることができる。
絶縁膜364としては、実施の形態1に示す絶縁膜104に示す材料を適宜用いることができる。
酸化物半導体膜366及び酸化物半導体膜266としては、実施の形態1に示す酸化物半導体膜106に示す材料及び構造を適宜用いることができる。
絶縁膜372及び絶縁膜272としては、実施の形態1に示す絶縁膜108に示す材料を適宜用いることができる。
導電膜368、導電膜370及び導電膜374、並びに導電膜261、導電膜268、導電膜270及び導電膜274としては、実施の形態1に示す導電膜110、導電膜112及び導電膜114に示す材料を適宜用いることができる。
絶縁膜376としては、水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶縁膜としては、窒化シリコン、窒化アルミニウム等を用いて形成することができる。
<半導体装置の構成2>
次に、半導体装置の別の構成について、図25を用いて説明する。ここでは、画素部に設けられたトランジスタ390の変形例としてトランジスタ391を用いて説明するが、駆動回路部のトランジスタ394にトランジスタ391の絶縁膜364の構成、又は導電膜368、導電膜370及び導電膜374の構造を適宜適用することができる。
図25(A)乃至図25(C)に、半導体装置が有するトランジスタ391の上面図及び断面図を示す。図25(A)はトランジスタ391の上面図であり、図25(B)は、図25(A)の一点鎖線Y3−Y4間の断面図であり、図25(C)は、図25(A)の一点鎖線X3−X4間の断面図である。
図25に示すトランジスタ391は、導電膜368、導電膜370及び導電膜374が、3層構造であることを特徴とする。また、絶縁膜364が、窒化物絶縁膜364a及び酸化物絶縁膜364bの積層構造であることを特徴とする。その他の構成は、トランジスタ390と同様であり、同様の効果を奏する。
はじめに、導電膜368、導電膜370及び導電膜374について説明する。
導電膜368は、導電膜368aと、導電膜368bと、導電膜368cとが順に積層しており、且つ導電膜368a及び導電膜368cは導電膜368bの表面を覆っている。すなわち、導電膜368a及び導電膜368cは、導電膜368bの保護膜として機能する。
導電膜368と同様に、導電膜370は、導電膜370aと、導電膜370bと、導電膜370cとが順に積層しており、且つ導電膜370a及び導電膜370cは導電膜370bの表面を覆っている。
導電膜374は、導電膜374aと、導電膜374bとが順に積層している。
導電膜368a、導電膜370a及び導電膜374aとしては、実施の形態1に示す導電膜110a、導電膜112a及び導電膜114aと同様に、導電膜368b、導電膜370b、導電膜374bに含まれる金属元素が、酸化物半導体膜366に拡散するのを防ぐ材料を適宜用いることができる。
導電膜368b、導電膜370b及び導電膜374bとしては、実施の形態1に示す導電膜110b、導電膜112b及び導電膜114bと同様に、低抵抗材料を適宜用いることができる。
導電膜368c及び導電膜370cとしては、実施の形態1に示す導電膜110c、導電膜112c及び導電膜114cと同様に、導電膜368b及び導電膜370bに含まれる金属元素が不動態化された膜を用いて形成することが可能である。この結果、導電膜368b及び導電膜370bに含まれる金属元素が、絶縁膜376の形成工程において酸化物半導体膜366に移動することを防ぐことができる。
次に、窒化物絶縁膜364a及び酸化物絶縁膜364bが積層された絶縁膜364について説明する。
窒化物絶縁膜364a及び酸化物絶縁膜364bとしてはそれぞれ、実施の形態1に示す窒化物絶縁膜104a及び酸化物絶縁膜104bに示す材料を適宜用いることができる。
<半導体装置の構成3>
次に、半導体装置の別の構成について図26及び図27を用いて説明する。ここでは、画素部に設けられたトランジスタ390の変形例としてトランジスタ392及びトランジスタ393を用いて説明するが、駆動回路部のトランジスタ394に、トランジスタ392に含まれる酸化物半導体膜366の構成、又はトランジスタ393に含まれる酸化物半導体膜366の構成を適宜適用することができる。
図26(A)乃至図26(C)に、半導体装置が有するトランジスタ392の上面図及び断面図を示す。図26(A)はトランジスタ392の上面図であり、図26(B)は、図26(A)の一点鎖線Y3−Y4間の断面図であり、図26(C)は、図26(A)の一点鎖線X3−X4間の断面図である。
図26に示すトランジスタ392は、酸化物半導体膜366が多層構造であることを特徴とする。具体的には、酸化物半導体膜366は、絶縁膜364と接する酸化物半導体膜367aと、酸化物半導体膜367aに接する酸化物半導体膜367bと、酸化物半導体膜367b、導電膜368、導電膜370、絶縁膜372及び絶縁膜376と接する酸化物半導体膜367cとを有する。その他の構成は、トランジスタ390と同様であり、同様の効果を奏する。
酸化物半導体膜367a、酸化物半導体膜367b及び酸化物半導体膜367cはそれぞれ、実施の形態1に示す酸化物半導体膜107a、酸化物半導体膜107b及び酸化物半導体膜107cに示す材料及び結晶構造を適宜用いることができる。
酸化物半導体膜367bと比較して酸素欠損の生じにくい酸化物半導体膜367a及び酸化物半導体膜367cをそれぞれ酸化物半導体膜367bの上面及び下面に接して設けることで、酸化物半導体膜367bにおける酸素欠損を低減することができる。また、酸化物半導体膜367bは、酸化物半導体膜367bを構成する金属元素の一以上を有する酸化物半導体膜367a及び酸化物半導体膜367cと接するため、酸化物半導体膜367aと酸化物半導体膜367bとの界面、酸化物半導体膜367bと酸化物半導体膜367cとの界面における界面準位密度が極めて低い。このため、酸化物半導体膜367bに含まれる酸素欠損を低減することが可能である。
また、酸化物半導体膜367aを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、酸化物半導体膜367bを構成する金属元素を一種以上含む酸化物半導体膜367cが酸化物半導体膜367bに接して設けられるため、酸化物半導体膜367bと酸化物半導体膜367cとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、酸化物半導体膜367a及び酸化物半導体膜367cは、絶縁膜364及び絶縁膜372の構成元素が酸化物半導体膜367bへ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。
図26と異なる構造のトランジスタを図27に示す。
図27(A)乃至図27(C)に、半導体装置が有するトランジスタ393の上面図及び断面図を示す。図27(A)はトランジスタ393の上面図であり、図27(B)は、図27(A)の一点鎖線Y3−Y4間の断面図であり、図27(C)は、図27(A)の一点鎖線X3−X4間の断面図である。なお、図27(A)では、明瞭化のため、基板362、絶縁膜364、絶縁膜372、絶縁膜376などを省略している。また、図27(B)は、トランジスタ393のチャネル幅方向の断面図である。また、図27(C)は、トランジスタ393のチャネル長方向の断面図である。
図27に示すトランジスタ393のように、酸化物半導体膜366が、絶縁膜364と接する酸化物半導体膜367bと、酸化物半導体膜367b及び絶縁膜372と接する酸化物半導体膜367cの積層構造であってもよい。
<半導体装置の構成4>
次に、半導体装置の別の構成について図36を用いて説明する。ここでは、実施の形態1に示す方法を用いて低抵抗領域が形成されたトランジスタについて説明する。
図36に示すトランジスタ350は、基板362上に形成された絶縁膜364上の酸化物半導体膜306と、酸化物半導体膜306に接する導電膜368、導電膜370及び絶縁膜312と、絶縁膜312を介して酸化物半導体膜306と重なる導電膜374とを有する。なお、トランジスタ350上に絶縁膜376が設けられている。
図36に示すトランジスタ354は、基板362上に形成された導電膜261と、導電膜261上の絶縁膜364と、絶縁膜364上の酸化物半導体膜206と、酸化物半導体膜206に接する導電膜268、導電膜270及び絶縁膜312と、絶縁膜312を介して酸化物半導体膜206と重なる導電膜274とを有する。
トランジスタ354は、絶縁膜364を介して酸化物半導体膜206と重なる導電膜261を有することを特徴とする。すなわち、導電膜261は、ゲート電極として機能する。また、トランジスタ354は、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ350と同様であり、同様の効果を奏する。
トランジスタ350及びトランジスタ354において、絶縁膜312はゲート絶縁膜として機能する。また、酸化物半導体膜306及び酸化物半導体膜206並びにそれらに含まれる低抵抗領域はそれぞれ、実施の形態1に示す酸化物半導体膜306及び酸化物半導体膜206並びにそれらに含まれる低抵抗領域と同様に形成することができる。
<半導体装置の構成5>
次に、半導体装置の別の構成について、図53を用いて説明する。
図53(A)に、半導体装置が有するトランジスタ390aの断面図を示す。また、図53(B)に酸化物半導体膜366に不純物元素が添加された場合の、膜厚方向における概念図を示す。なお、図53(A)に示すトランジスタ390aの上面図及びチャネル幅方向の断面図については、それぞれ図28(B)に示す上面図、及び図23(A)に示す断面図と同様であるため、ここでの説明は省略する。
図53(A)に示すトランジスタ390aは、図23(A)に示すトランジスタ390の変形例であり、トランジスタ390が有する導電膜374の構造と相違する。また、図53(A)に示すトランジスタ390aは、トランジスタ390が有する絶縁膜372及び絶縁膜376の断面形状と相違する。図53(A)に示すトランジスタ390aにおいては、導電膜374が、2層の積層構造であり、絶縁膜372及び絶縁膜376の端部の形状の一部が曲率を有している。その他の構成は、トランジスタ390と同様であり、同様の効果を奏する。
導電膜374は、導電膜374dと導電膜374eの積層構造である。導電膜374dとしては、例えば窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン等の窒化金属膜を用いることができる。
導電膜374eとしては、先に記載の低抵抗な金属材料により形成することができる。該低抵抗な金属材料としては、例えば、アルミニウム、銅、銀又はタングステンなどがある。
また、導電膜374において、導電膜374eよりも導電膜374dの側端部が外側に突出した形状である。このように、導電膜374の形状を2層の積層構造とし、下層の導電膜が突出した形状とすることで帽子の形状に類似した導電膜とすることができる。該帽子の形状とすることで、不純物元素を添加する際に、下層の導電膜が不純物の通過を抑制できる場合がある。
また、導電膜374の加工方法としては、例えば、ドライエッチング法が挙げられる。該ドライエッチング法を用いて、導電膜374を加工する際に、絶縁膜372の側端部の一部が削られ、該側端部の形状が曲率を有する形状となる場合がある。また、絶縁膜372の側端部の形状が曲率を有する形状となる場合、絶縁膜372の上方に形成される絶縁膜376の形状も絶縁膜372の影響により、側端部の一部に曲率を有する場合がある。
次に、図53(B)を用いて、図53(A)に示すトランジスタ390aの酸化物半導体膜366に不純物元素が添加された場合の、膜厚方向における概念図について、以下説明する。
図53(B)において、酸化物半導体膜366は、領域366xと領域366yを有する。酸化物半導体膜366が例えば、結晶性の酸化物半導体膜の場合、領域366yは、領域366xに比べ結晶性が高い。該結晶性の違いは、不純物元素を添加する際に、領域366xにダメージが入ってしまい結晶性が低下するためである。
<半導体装置の作製方法1>
次に、図23に示すトランジスタ390及びトランジスタ394の作製方法について、図29乃至図31を用いて説明する。
図29(A)に示すように、基板362上に導電膜261を形成し、及び導電膜261上に、絶縁膜364を形成する。
導電膜261は、実施の形態1に示す導電膜201の形成方法を適宜用いて形成することができる。
絶縁膜364は、実施の形態1に示す絶縁膜104の形成方法を適宜用いて形成することができる。
次に、図29(B)に示すように、絶縁膜364上に酸化物半導体膜366及び酸化物半導体膜266を形成する。酸化物半導体膜366及び酸化物半導体膜266は、実施の形態1に示す酸化物半導体膜106の形成方法を適宜用いて形成することができる。
次に、図30(A)に示すように、絶縁膜364、酸化物半導体膜366及び酸化物半導体膜266上に、導電膜367を形成する。
導電膜367は、実施の形態1に示す導電膜201の形成方法を適宜用いて形成することができる。
次に、図30(B)に示すように、導電膜367上に、リソグラフィ工程によりマスクを形成した後、エッチング溶液又は/及びエッチングガスに導電膜367を曝して、導電膜368及び導電膜370、並びに導電膜268及び導電膜270を形成する。
導電膜367をエッチングする方法は、ウエットエッチング法又は/及びドライエッチング法を適宜用いることができる。
なお、導電膜368及び導電膜370並びに導電膜268及び導電膜270は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
次に、図30(C)に示すように、絶縁膜364、酸化物半導体膜366、導電膜368、導電膜370、酸化物半導体膜266、導電膜268及び導電膜270上に絶縁膜372を形成する。絶縁膜372は、実施の形態1に示す絶縁膜108の形成方法を適宜用いて形成することができる。
次に、図30(D)に示すように、絶縁膜372上に導電膜373を形成する。
導電膜373は、実施の形態1に示す導電膜201の形成方法を適宜用いて形成することができる。
次に、図31(A)に示すように、導電膜373上に、リソグラフィ工程によりマスクを形成した後、エッチング溶液又は/及びエッチングガスに導電膜373を曝して、絶縁膜372及び導電膜374、並びに絶縁膜272及び導電膜274を形成する。
導電膜373をエッチングする方法は、ウエットエッチング法又は/及びドライエッチング法を適宜用いることができる。
なお、導電膜374及び導電膜274は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
次に、図31(B)に示すように、マスクを除去した後、酸化物半導体膜366及び酸化物半導体膜266に不純物元素377として希ガスを添加する。この結果、酸化物半導体膜366において導電膜368、導電膜370及び導電膜374と重ならない領域に不純物元素が添加される。また、酸化物半導体膜266において導電膜268、導電膜270及び導電膜274と重ならない領域に不純物元素が添加される。なお、不純物元素377の添加により、酸化物半導体膜366及び酸化物半導体膜266には酸素欠損が形成される。
不純物元素377の添加方法としては、実施の形態1に示す不純物元素117の添加方法を適宜用いることができる。
ここで、酸化物半導体膜366に不純物元素377を添加した際の、膜厚方向における不純物元素が添加された領域の概念図を図32に示す。なお、ここでは、代表例として、トランジスタ390に含まれる酸化物半導体膜366近傍の拡大図を用いて説明する。
図32(A)に示すように、不純物元素377の添加領域は、絶縁膜364、酸化物半導体膜366及び絶縁膜372に形成される場合がある。なお、酸化物半導体膜366が露出する領域の深さ方向において、添加領域の端部385は、絶縁膜364中に位置する。
又は、図32(B)に示すように、不純物元素377の添加領域は、酸化物半導体膜366及び絶縁膜372に形成される場合がある。なお、酸化物半導体膜366が露出する領域の深さ方向において、添加領域の端部386は、絶縁膜364及び酸化物半導体膜366の界面に位置する。
又は、図32(C)に示すように、不純物元素377の添加領域は、酸化物半導体膜366及び絶縁膜372に形成される場合がある。なお、酸化物半導体膜366が露出する領域の深さ方向において、添加領域の端部387は、酸化物半導体膜366中に位置する。
なお、ここでは、導電膜368、導電膜370及び導電膜374をマスクとして酸化物半導体膜366に不純物元素377を添加したが、導電膜368、導電膜370及び導電膜374を形成するためのマスクを除去する前に、酸化物半導体膜366に不純物元素377を添加してもよい。
次に、図31(C)に示すように、酸化物半導体膜366、絶縁膜372、導電膜368、導電膜370及び導電膜374、並びに酸化物半導体膜266、絶縁膜272、導電膜268、導電膜270及び導電膜274上に、絶縁膜376を形成する。
絶縁膜376の形成方法としては、実施の形態2に示す絶縁膜176の形成方法を適宜用いて形成することができる。
絶縁膜376には水素が含まれているため、酸化物半導体膜366及び酸化物半導体膜266において、不純物元素が添加された領域と絶縁膜376とが接することで、絶縁膜376に含まれる水素が酸化物半導体膜であって、且つ不純物元素が添加された領域に移動する。不純物元素が添加された領域には酸素欠損が含まれるため、酸化物半導体膜366及び酸化物半導体膜266に低抵抗領域を形成することができる。具体的には、図24に示す領域366b及び領域366cを形成することができる。なお、導電膜374の側面がテーパ形状を有する場合、不純物元素は導電膜374のテーパ部を通過して領域366cに添加されるため、領域366cは領域366bと比較して不純物元素の一例である希ガス元素の濃度が低い。
こののち、加熱処理を行い、不純物元素377が添加された領域の導電性をさらに高めてもよい。加熱処理の温度は、代表的には、150℃以上基板歪み点未満、又は250℃以上450℃以下、又は300℃以上450℃以下とする。また、当該加熱処理により、領域366bに含まれる水素が領域366cに拡散する。この結果、領域366cの導電性が高まる。
以上の工程により、トランジスタを作製することができる。
<半導体装置の作製方法2>
図25に示すトランジスタ391の作製方法を説明する。なお、ここでは、トランジスタ391の導電膜368及び導電膜370に含まれる導電膜368c及び導電膜370cの形成工程と、酸化物半導体膜366に不純物元素377を添加する工程について説明する。
図29及び図30(A)乃至図30(B)の工程を経て、基板362上に絶縁膜364、酸化物半導体膜366、導電膜368及び導電膜370を形成する。
次に、導電膜368及び導電膜370に含まれる導電膜368b及び導電膜370bを還元性雰囲気で発生させたプラズマに曝し、導電膜368b及び導電膜370bの表面の酸化物を還元する。次に、200℃以上400℃以下で加熱しながら、導電膜368b及び導電膜370bをシランに曝す。次に、導電膜368b及び導電膜370bを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜368c及び導電膜370cとして、CuSi(x>0、y>0)を形成することができる。
こののち、図30(C)、図30(D)及び図31の工程を経てトランジスタ391を作製することができる。
<半導体装置の作製方法3>
図23に示すトランジスタ390の別の作製方法を説明する。なお、ここでは、不純物元素の添加工程と、絶縁膜376の作製工程について図33を用いて説明する。
図29、図30及び図31(A)の工程を経て、基板362上に絶縁膜364、酸化物半導体膜366、導電膜368、導電膜370、絶縁膜372及び導電膜374を形成する。
次に、図33(A)に示すように、酸化物半導体膜366、導電膜368、導電膜370、絶縁膜372及び導電膜374上に、絶縁膜376を形成した後、図33(B)に示すように、導電膜368、導電膜370及び導電膜374をマスクとして、酸化物半導体膜366に不純物元素377を添加する。
以上の工程により、トランジスタ390を作製することができる。
<半導体装置の作製方法4>
側壁絶縁膜を有するトランジスタの作製方法について、図34及び図35を用いて説明する。
図29、図30及び図31(A)の工程を経て、基板362上に絶縁膜364、酸化物半導体膜366、導電膜368、導電膜370、絶縁膜372及び導電膜374を形成する。なお、ここでは絶縁膜372は、エッチングされず全面に形成されている。
次に、図34(B)に示すように、導電膜368、導電膜370及び導電膜374をマスクとして、酸化物半導体膜366に不純物元素377を添加する。
次に、図34(C)に示すように、絶縁膜372及び導電膜374上に絶縁膜375を形成する。
絶縁膜375は、のちに側壁絶縁膜となる膜である。絶縁膜375は実施の形態1に示す絶縁膜104の材料及び形成方法を適宜用いることができる。
次に、絶縁膜375をRIE法(Reactive ion etching:反応性イオンエッチング)法などの異方性エッチングにより加工することで、図34(D)に示すように、導電膜374の側面に接する側壁絶縁膜331a及び側壁絶縁膜331bを自己整合的に形成することができる。
次に、図35(A)に示すように、側壁絶縁膜331a及び側壁絶縁膜331bをマスクとして絶縁膜372をエッチングして、酸化物半導体膜366の一部を露出させる。
次に、図35(B)に示すように、酸化物半導体膜366、導電膜368、導電膜370及び導電膜374上に絶縁膜376を形成する。絶縁膜376は、水素を含む膜であるため、酸化物半導体膜366において、絶縁膜376と接する領域に水素が移動する。
図35(C)は、図35(B)における酸化物半導体膜366近傍の拡大図である。酸化物半導体膜366は、導電膜368又は導電膜370と接する領域366aと、絶縁膜376と接する領域366bと、絶縁膜372と接する領域366dとを有する。また、絶縁膜372を介して側壁絶縁膜331a、331bと重なる領域366cを有する。なお、導電膜374の側面がテーパ形状を有する場合、領域366cの一部が導電膜374と重なってもよい。
領域366b及び領域366cは、低抵抗領域として機能する。領域366bには不純物元素として少なくとも希ガス及び水素が含まれる。また、領域366cは、不純物元素として少なくとも希ガス元素が含まれる。さらに、領域366bから水素が拡散される場合、領域366cに水素が含まれるが、領域366bより領域366cの方が不純物元素濃度が低い。このため、領域366cを有することでソース−ドレイン耐圧を高めることができる。
本実施の形態に示すトランジスタは、ソース電極及びドレイン電極として機能する導電膜と、ゲート電極として機能する導電膜とが重ならないため、寄生容量を低減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは、安定して低抵抗領域を形成することが可能なため、従来と比べ、オン電流は増大し、トランジスタの電気特性のバラツキが低減する。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図50乃至図52を用いて説明する。なお、本実施の形態は、実施の形態1と比較して、駆動回路部のトランジスタに含まれる酸化物半導体膜の構成が異なる。また、トランジスタに含まれる低抵抗領域の作製方法として、実施の形態3に示す方法を用いる。
<半導体装置の構成>
図50に、半導体装置に含まれるトランジスタの一例として、トップゲート構造のトランジスタを示す。
図50(A)にトランジスタ390及びトランジスタ395aの断面図を示す。また、図50(B)にトランジスタ390及びトランジスタ395bの断面図を示す。なお、図50乃至図52において、X1−X2は駆動回路部に設けられるトランジスタの断面図であり、X3−X4は画素部に設けられるトランジスタの断面図である。
図50は、駆動回路部に設けられるトランジスタと、画素部に設けられるトランジスタにおいて、酸化物半導体膜の構造が異なることを特徴とする。
図50(A)に示すトランジスタ390は、実施の形態3に示すトランジスタ390と同様に、単層の酸化物半導体膜366を有する。
一方、図50(A)に示すトランジスタ395aは、酸化物半導体膜267a及び酸化物半導体膜267bが積層された酸化物半導体膜266を有することを特徴とする。なお、上面形状において、酸化物半導体膜267aの端部の外側に酸化物半導体膜267bの端部が位置する。すなわち、酸化物半導体膜267bは、酸化物半導体膜267aの上面及び側面を覆う。また、酸化物半導体膜267aは絶縁膜364と接し、酸化物半導体膜267bは酸化物半導体膜267a及び絶縁膜272と接する。
また、図50(B)に示すトランジスタ395bは、酸化物半導体膜267a、酸化物半導体膜267b及び酸化物半導体膜267cが積層された酸化物半導体膜266を有することを特徴とする。なお、上面形状において、酸化物半導体膜267a及び酸化物半導体膜267cの端部の外側に酸化物半導体膜267bの端部が位置する。すなわち、酸化物半導体膜267bは、酸化物半導体膜267aの上面及び側面並びに酸化物半導体膜267cの側面を覆う。また、酸化物半導体膜267cは絶縁膜364と接する。酸化物半導体膜267bは絶縁膜272と接する。また、酸化物半導体膜267aは、酸化物半導体膜267b及び酸化物半導体膜267cと接する。
トランジスタ395a及びトランジスタ395bと、トランジスタ390において、酸化物半導体膜267aと酸化物半導体膜267bは、組成が異なる。一方、酸化物半導体膜267bと、酸化物半導体膜366は組成が同じである。すなわち、酸化物半導体膜267aと、酸化物半導体膜267b及び酸化物半導体膜366とは、別の工程で形成され、且つ酸化物半導体膜267b及び酸化物半導体膜366は同じ工程で形成される。
トランジスタ395a及びトランジスタ395bは、酸化物半導体膜267aにチャネルが形成される。このため、酸化物半導体膜267aは、酸化物半導体膜267bより膜厚が大きいことが好ましい。
酸化物半導体膜267aの膜厚は、3nm以上200nm以下、または10nm以上50nm以下、または20nm以上35nm以下である。酸化物半導体膜267b、及び酸化物半導体膜366の膜厚は、3nm以上200nm以下、または3nm以上100nm以下、または10nm以上100nm以下、または30nm以上50nm以下である。
酸化物半導体膜267a、酸化物半導体膜267b、及び酸化物半導体膜366は、少なくともInを含む金属酸化物膜で形成され、代表的には、In−Ga酸化物膜、In−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)等で形成される。
酸化物半導体膜267aは、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が大きい。酸化物半導体膜367aがIn−M−Zn酸化物(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、酸化物半導体膜367aを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x:y:zとすると/yは、1より大きく6以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=3:1:3、In:M:Zn=3:1:4等がある。
酸化物半導体膜267b及び酸化物半導体膜366は、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が同じ、又は小さい。酸化物半導体膜267b及び酸化物半導体膜366がIn−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、酸化物半導体膜267b及び酸化物半導体膜366を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x:y:zとすると/yは、1/6以上1以下であることが好ましい。また、z/yは、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜267b及び酸化物半導体膜366としてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:4:7、In:M:Zn=1:4:8、In:M:Zn=1:5:5、In:M:Zn=1:5:6、In:M:Zn=1:5:7、In:M:Zn=1:5:8、In:M:Zn=1:6:8等がある。
トランジスタ395a及びトランジスタ395bは、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が大きい酸化物半導体膜267aにチャネルが形成されるため、電界効果移動度が高い。代表的には、電界効果移動度が10cm/Vsより大きく60cm/Vs未満、好ましくは15cm/Vs以上50cm/Vs未満のトランジスタである。しかしながら、光が照射されるとオフ状態における電流が増大してしまう。このため、駆動回路部に遮光膜を設けることで、電界効果移動度が高く、且つオフ状態における電流の低いトランジスタとなる。この結果、高速動作が可能な駆動回路部を作製することができる。
又は、図51(A)に示すトランジスタ397a及び図51(B)に示すトランジスタ397bのように、遮光膜として機能する導電膜261を設けてもよい。さらに、導電膜261及び導電膜274を接続することで、さらにトランジスタ397a及びトランジスタ397bのオン電流を増大させるとともに、電界効果移動度を高めることができる。
一方、トランジスタ390は、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が同じ、又は小さい酸化物半導体膜にチャネルが形成されるため、酸化物半導体膜に光が照射されても、オフ電流の増大量が少ない。このため、画素部に、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が同じ、又は小さい酸化物半導体膜を有するトランジスタを設けることで、光照射の劣化が少なく、表示品質に優れた画素部を作製することができる。
酸化物半導体膜267cは、M(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)に対するInの原子数比が小さい。酸化物半導体膜267cがIn−M−Zn酸化物膜(Mは、Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd、又はHf)の場合、酸化物半導体膜267cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x:y:zとすると/yは、1/6以上1未満であることが好ましい。また、z/yは、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜267cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:4:7、In:M:Zn=1:4:8、In:M:Zn=1:5:5、In:M:Zn=1:5:6、In:M:Zn=1:5:7、In:M:Zn=1:5:8、In:M:Zn=1:6:8等がある。
また、酸化物半導体膜267cがIn−Ga酸化物膜の場合、例えば、In−Ga金属酸化物ターゲット(In:Ga=7:93)を用いて、スパッタリング法により形成することができる。また、酸化物半導体膜267cを、DC放電を用いたスパッタリング法でIn−Ga酸化物膜を成膜するためには、In:Ga=x:y[原子数比]としたときに、y/(x+y)を0.96以下、好ましくは0.95以下、例えば0.93とするとよい。
図50(B)のトランジスタ395b及び図51(B)のトランジスタ397bに設けられた酸化物半導体膜267cの膜厚は、酸化物半導体膜267aより膜厚が小さく、且つ2nm以上100nm以下、好ましくは2nm以上50nm以下、さらに好ましくは3nm以上15nm以下である。ゲート絶縁膜として機能する絶縁膜364及び酸化物半導体膜267aの間に酸化物半導体膜267cを設けることで、トランジスタのしきい値電圧の変動を低減することができる。
<半導体装置の作製方法>
次に、図51(A)に示すトランジスタ390及びトランジスタ397aの作製方法について、図52を用いて説明する。
図52(A)に示すように、基板362上に導電膜261を形成する。次に、基板362及び導電膜261上に絶縁膜364を形成する。次に、絶縁膜364上に酸化物半導体膜265aを形成する。
次に、図52(B)に示すように、酸化物半導体膜265a上にフォトリソグラフィ工程によりマスクを形成した後、酸化物半導体膜265aをエッチングして、駆動回路部に酸化物半導体膜267aを形成する。
次に、図52(C)に示すように、絶縁膜364及び酸化物半導体膜267a上に酸化物半導体膜265bを形成する。
次に、図52(D)に示すように、酸化物半導体膜265b上にフォトリソグラフィ工程によりマスクを形成した後、酸化物半導体膜265bをエッチングして、駆動回路部に酸化物半導体膜267aを覆う酸化物半導体膜267bを形成し、画素部に酸化物半導体膜366を形成する。
なお、当該工程において、酸化物半導体膜267aの上面及び側面を覆うように酸化物半導体膜267bを形成することで、後のソース電極及びドレイン電極として機能する導電膜の形成工程において、酸化物半導体膜267aをエッチングしない。この結果、トランジスタのチャネル幅方向における酸化物半導体膜267aの長さの変動を低減できるため好ましい。
こののち、図30及び図31の工程を経て、トランジスタ390及びトランジスタ397aを作製することができる。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、半導体装置の一形態を、図37乃至図39を用いて説明する。ここでは、半導体装置の一例として表示装置を用いて説明する。また、表示装置の画素部は複数の画素で構成される。ここでは、一画素に設けられるトランジスタと、該トランジスタに接続する容量素子の構造について説明する。
<半導体装置の構成1>
図37に、画素に含まれるトランジスタ150と、該トランジスタ150と接続する容量素子159の構造を示す。
図37(A)及び図37(B)に、トランジスタ150及び容量素子159の上面図及び断面図を示す。図37(A)はトランジスタ150及び容量素子159の上面図であり、図37(B)は、図37(A)の一点鎖線X3−X4間の断面図、及び一点鎖線X5−X6間の断面図である。
図37に示すトランジスタ150は、実施の形態1に示すトランジスタ150と同様の構造を有する。
また、容量素子159は、絶縁膜104上の酸化物半導体膜156と、酸化物半導体膜156に接する絶縁膜118と、絶縁膜118上の導電膜124とを有する。
絶縁膜118上には絶縁膜122が形成される。絶縁膜116、絶縁膜118及び絶縁膜122の開口部142aにおいて、導電膜124は導電膜112と接する。絶縁膜108、絶縁膜116、及び絶縁膜122の開口部142bにおいて、導電膜124は絶縁膜118と接する。
絶縁膜122は、例えば、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜を用いることができる。絶縁膜122は、厚さが500nm以上10μm以下であることが好ましい。
導電膜124は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を用いて形成することができる。
また、導電膜124は、銀、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンなどの光を反射する金属元素を用いて形成することができる。さらには、光を反射する金属元素を用いて形成された膜と、上記透光性を有する導電性材料を用いて形成された膜を積層して形成してもよい。
酸化物半導体膜156は、酸化物半導体膜106と同時に形成されるため透光性を有する。また、酸化物半導体膜106に含まれる領域106bと同様に不純物元素が添加されている。このため、酸化物半導体膜156は、導電性を有する。
導電膜124として、透光性を有する導電性材料を用いて形成する場合、容量素子159は透光性を有する。このため、表示装置の画素に容量素子159を設けることで、画素における開口率を高めることが可能である。
<半導体装置の構成2>
図38に、画素に含まれるトランジスタ190と、該トランジスタ190と接続する容量素子199の構造を示す。
図38(A)及び図38(B)に、トランジスタ190及び容量素子199の上面図及び断面図を示す。図38(A)はトランジスタ190及び容量素子199の上面図であり、図38(B)は、図38(A)の一点鎖線X3−X4間の断面図、及び一点鎖線X5−X6間の断面図である。
図38に示すトランジスタ190は、実施の形態2に示すトランジスタ190と同様の構造を有する。
また、容量素子199は、絶縁膜164上の酸化物半導体膜198と、酸化物半導体膜198に接する絶縁膜176と、絶縁膜176上の導電膜184とを有する。
絶縁膜178上には絶縁膜182が形成される。絶縁膜176、絶縁膜178及び絶縁膜182の開口部182aにおいて、導電膜184は導電膜172と接する。絶縁膜168、絶縁膜178及び絶縁膜182の開口部182bにおいて、導電膜184は絶縁膜176と接する。
絶縁膜182は、図37(B)に示す絶縁膜122の材料を適宜用いることができる。
導電膜184は、図37(B)に示す導電膜124の材料を適宜用いることができる。
酸化物半導体膜198は、酸化物半導体膜166と同時に形成されるため透光性を有する。また、酸化物半導体膜166に含まれる領域166bと同様に不純物元素が添加されている。このため、酸化物半導体膜198は、導電性を有する。
導電膜184として、透光性を有する導電性材料を用いて形成する場合、容量素子199は透光性を有する。このため、表示装置の画素に容量素子199を設けることで、画素における開口率を高めることが可能である。
また、トランジスタに含まれる酸化物半導体膜と同時に、容量素子の一方の電極として、導電性を有する酸化物半導体膜を形成することができる。このため、マスク数の増加なく、トランジスタ及び容量素子を同時に形成することができる。
<半導体装置の構成3>
図39に、画素に含まれるトランジスタ390と、該トランジスタ390と接続する容量素子399の構造を示す。
図39(A)及び図39(B)に、トランジスタ390及び容量素子399の上面図及び断面図を示す。図39(A)はトランジスタ390及び容量素子399の上面図であり、図39(B)は、図39(A)の一点鎖線X3−X4間の断面図、及び一点鎖線X5−X6間の断面図である。
図39に示すトランジスタ390は、実施の形態3に示すトランジスタ390と同様の構造を有する。
また、容量素子399は、絶縁膜364上の酸化物半導体膜396と、酸化物半導体膜396に接する絶縁膜376と、絶縁膜376上の導電膜384とを有する。
絶縁膜376上には絶縁膜382が形成される。絶縁膜376及び絶縁膜382の開口部388aにおいて、導電膜384は導電膜370と接する。絶縁膜376の開口部388bにおいて、導電膜384は絶縁膜376と接する。
絶縁膜382は、図37(B)に示す絶縁膜122の材料を適宜用いることができる。
導電膜384は、図37(B)に示す導電膜124の材料を適宜用いることができる。
酸化物半導体膜396は、酸化物半導体膜366と同時に形成されるため透光性を有する。また、酸化物半導体膜366に含まれる領域366bと同様に不純物元素が添加されている。このため、酸化物半導体膜396は、導電性を有する。
導電膜384として、透光性を有する導電性材料を用いて形成する場合、容量素子399は透光性を有する。このため、表示装置の画素に容量素子399を設けることで、画素における開口率を高めることが可能である。
また、トランジスタに含まれる酸化物半導体膜と同時に、容量素子の一方の電極として、導電性を有する酸化物半導体膜を形成することができる。このため、マスク数の増加なく、トランジスタ及び容量素子を同時に形成することができる。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体膜の構成について以下詳細に説明を行う。
<酸化物半導体の構造について>
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、微結晶酸化物半導体などがある。
<CAAC−OS>
まずは、CAAC−OSについて説明する。なお、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像ではペレット同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することができない。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、TEMによって観察したCAAC−OSについて説明する。図47(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって行うことができる。
図47(A)の領域(1)を拡大したCs補正高分解能TEM像を図47(B)に示す。図47(B)より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、CAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
図47(B)に示すように、CAAC−OSは特徴的な原子配列を有する。図47(C)は、特徴的な原子配列を、補助線で示したものである。図47(B)および図47(C)より、ペレット一つの大きさは1nm以上3nm以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。
ここで、Cs補正高分解能TEM像をもとに、基板5120上のCAAC−OSのペレット5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる(図47(D)参照。)。図47(C)で観察されたペレットとペレットとの間で傾きが生じている箇所は、図47(D)に示す領域5161に相当する。
また、図48(A)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図48(A)の領域(1)、領域(2)および領域(3)を拡大したCs補正高分解能TEM像を、それぞれ図48(B)、図48(C)および図48(D)に示す。図48(B)、図48(C)および図48(D)より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、X線回折(XRD:X−Ray Diffraction)によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図49(A)に示すように回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、CAAC−OSのout−of−plane法による構造解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を有さない結晶が含まれることを示している。より好ましいCAAC−OSは、out−of−plane法による構造解析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。
一方、CAAC−OSに対し、c軸に略垂直な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnOの結晶の(110)面に帰属される。CAAC−OSの場合は、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図49(B)に示すように明瞭なピークは現れない。これに対し、InGaZnOの単結晶酸化物半導体であれば、2θを56°近傍に固定してφスキャンした場合、図49(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、試料面に平行にプローブ径が300nmの電子線を入射させると、図55(A)に示すような回折パターン(制限視野透過電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図55(B)に示す。図55(B)より、リング状の回折パターンが確認される。したがって、電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図55(B)における第1リングは、InGaZnOの結晶の(010)面および(100)面などに起因すると考えられる。また、図55(B)における第2リングは(110)面などに起因すると考えられる。
また、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、CAAC−OSは、不純物濃度の低い酸化物半導体ということもできる。また、CAAC−OSは、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い(酸素欠損が少ない)酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、CAAC−OSを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、CAAC−OSを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、CAAC−OSは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、CAAC−OSを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
<微結晶酸化物半導体>
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶を有する酸化物半導体を、nc−OS(nanocrystalline Oxide Semiconductor)と呼ぶ。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OSに対し、ペレットよりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OSに対し、ペレットよりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
<非晶質酸化物半導体>
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能TEM像において結晶部を確認することができない。
非晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造(completely amorphous structure)と呼ぶ場合がある。また、最近接原子間距離または第2近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、CAAC−OSおよびnc−OSを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
<非晶質ライク酸化物半導体>
なお、酸化物半導体は、nc−OSと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)と呼ぶ。
a−like OSは、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、a−like OS(試料Aと表記する。)、nc−OS(試料Bと表記する。)およびCAAC−OS(試料Cと表記する。)を準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見なすことができる。なお、格子縞は、InGaZnOの結晶のa−b面に対応する。
図56は、各試料の結晶部(22箇所から45箇所)の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図56より、a−like OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図56中に(1)で示すように、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、累積照射量が4.2×10/nmにおいては2.6nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×10/nmまでの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図56中の(2)および(3)で示すように、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度であることがわかる。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満となる。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmとなる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm以上5.9g/cm未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm以上6.3g/cm未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、微結晶酸化物半導体、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
<成膜モデル>
以下では、CAAC−OSおよびnc−OSの成膜モデルの一例について説明する。
図57(A)は、スパッタリング法によりCAAC−OSが成膜される様子を示した成膜室内の模式図である。
ターゲット5130は、バッキングプレートに接着されている。バッキングプレートを介してターゲット5130と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板5120は、ターゲット5130と向かい合うように配置しており、その距離d(ターゲット−基板間距離(T−S間距離)ともいう。)は0.01m以上1m以下、好ましくは0.02m以上0.5m以下とする。成膜室内は、ほとんどが成膜ガス(例えば、酸素、アルゴン、または酸素を5体積%以上の割合で含む混合ガス)で満たされ、0.01Pa以上100Pa以下、好ましくは0.1Pa以上10Pa以下に制御される。ここで、ターゲット5130に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット5130の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン5101が生じる。イオン5101は、例えば、酸素の陽イオン(O)やアルゴンの陽イオン(Ar)などである。
ここで、ターゲット5130は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図58(A)に、一例として、ターゲット5130に含まれるInGaZnOの結晶の構造を示す。なお、図58(A)は、b軸に平行な方向からInGaZnOの結晶を観察した場合の構造である。図58(A)より、近接する二つのGa−Zn−O層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのGa−Zn−O層の間には斥力が生じる。その結果、InGaZnOの結晶は、近接する二つのGa−Zn−O層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン5101は、電界によってターゲット5130側に加速され、やがてターゲット5130と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット5100aおよびペレット5100bが剥離し、叩き出される。なお、ペレット5100aおよびペレット5100bは、イオン5101の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット5100aは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット5100bは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット5100aおよびペレット5100bなどの平板状またはペレット状のスパッタ粒子を総称してペレット5100と呼ぶ。ペレット5100の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形(例えば、正三角形)が2個合わさった四角形(例えば、ひし形)となる場合もある。
ペレット5100は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット5100の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット5100は、厚さを0.4nm以上1nm以下、好ましくは0.6nm以上0.8nm以下とする。また、例えば、ペレット5100は、幅を1nm以上3nm以下、好ましくは1.2nm以上2.5nm以下とする。ペレット5100は、上述の図56中の(1)で説明した初期核に相当する。例えば、In−Ga−Zn酸化物を有するターゲット5130にイオン5101を衝突させると、図58(B)に示すように、Ga−Zn−O層、In−O層およびGa−Zn−O層の3層を有するペレット5100が剥離する。図58(C)に、剥離したペレット5100をc軸に平行な方向から観察した構造を示す。ペレット5100は、二つのGa−Zn−O層と、In−O層と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット5100は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット5100は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、CAAC−OSが、In−Ga−Zn酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット5100は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図56中の(2)と(1)の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板5120が室温程度である場合、基板5120上におけるペレット5100の成長が起こりにくいためnc−OSとなる(図57(B)参照。)。室温程度で成膜できることから、基板5120が大面積である場合でもnc−OSの成膜が可能である。なお、ペレット5100をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット5100の構造を安定にすることができる。
図57(A)および図57(B)に示すように、例えば、ペレット5100は、プラズマ中を凧のように飛翔し、ひらひらと基板5120上まで舞い上がっていく。ペレット5100は電荷を帯びているため、ほかのペレット5100が既に堆積している領域が近づくと、斥力が生じる。ここで、基板5120の上面では、基板5120の上面に平行な向きの磁場(水平磁場ともいう。)が生じている。また、基板5120およびターゲット5130間には、電位差が与えられるため、基板5120からターゲット5130に向かう方向に電流が流れる。したがって、ペレット5100は、基板5120の上面において、磁場および電流の作用によって、力(ローレンツ力)を受ける。このことは、フレミングの左手の法則によって理解できる。
ペレット5100は、原子一つと比べると質量が大きい。そのため、基板5120の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット5100に、基板5120の上面を移動するために十分な力を与えるには、基板5120の上面において、基板5120の上面に平行な向きの磁場が10G以上、好ましくは20G以上、さらに好ましくは30G以上、より好ましくは50G以上となる領域を設けるとよい。または、基板5120の上面において、基板5120の上面に平行な向きの磁場が、基板5120の上面に垂直な向きの磁場の1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上、より好ましくは5倍以上となる領域を設けるとよい。
このとき、マグネットと基板5120とが相対的に移動すること、または回転することによって、基板5120の上面における水平磁場の向きは変化し続ける。したがって、基板5120の上面において、ペレット5100は、様々な方向から力を受け、様々な方向へ移動することができる。
また、図57(A)に示すように基板5120が加熱されている場合、ペレット5100と基板5120との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット5100は、基板5120の上面を滑空するように移動する。ペレット5100の移動は、平板面を基板5120に向けた状態で起こる。その後、既に堆積しているほかのペレット5100の側面まで到達すると、側面同士が結合する。このとき、ペレット5100の側面にある酸素原子が脱離する。脱離した酸素原子によって、CAAC−OS中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いCAAC−OSとなる。なお、基板5120の上面の温度は、例えば、100℃以上500℃未満、150℃以上450℃未満、または170℃以上400℃未満とすればよい。したがって、基板5120が大面積である場合でもCAAC−OSの成膜は可能である。
また、ペレット5100は、基板5120上で加熱されることにより、原子が再配列し、イオン5101の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット5100は、ほとんど単結晶となる。ペレット5100がほとんど単結晶となることにより、ペレット5100同士が結合した後に加熱されたとしても、ペレット5100自体の伸縮はほとんど起こり得ない。したがって、ペレット5100間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
また、CAAC−OSは、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット5100(ナノ結晶)の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット5100同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、CAAC−OSに縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、nc−OSは、ペレット5100(ナノ結晶)が無秩序に積み重なったような配列となる。
ターゲット5130をイオン5101でスパッタした際に、ペレット5100だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット5100よりも軽量であるため、先に基板5120の上面に到達する。そして、0.1nm以上10nm以下、0.2nm以上5nm以下、または0.5nm以上2nm以下の酸化亜鉛層5102を形成する。図59に断面模式図を示す。
図59(A)に示すように、酸化亜鉛層5102上にはペレット5105aと、ペレット5105bと、が堆積する。ここで、ペレット5105aとペレット5105bとは、互いに側面が接するように配置している。また、ペレット5105cは、ペレット5105b上に堆積した後、ペレット5105b上を滑るように移動する。また、ペレット5105aの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子5103が、基板5120からの加熱により結晶化し、領域5105a1を形成する。なお、複数の粒子5103は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図59(B)に示すように、領域5105a1は、ペレット5105aと一体化し、ペレット5105a2となる。また、ペレット5105cは、その側面がペレット5105bの別の側面と接するように配置する。
次に、図59(C)に示すように、さらにペレット5105dがペレット5105a2上およびペレット5105b上に堆積した後、ペレット5105a2上およびペレット5105b上を滑るように移動する。また、ペレット5105cの別の側面に向けて、さらにペレット5105eが酸化亜鉛層5102上を滑るように移動する。
そして、図59(D)に示すように、ペレット5105dは、その側面がペレット5105a2の側面と接するように配置する。また、ペレット5105eは、その側面がペレット5105cの別の側面と接するように配置する。また、ペレット5105dの別の側面において、酸化亜鉛とともにターゲット5130から剥離した複数の粒子5103が基板5120からの加熱により結晶化し、領域5105d1を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板5120上にCAAC−OSが形成される。したがって、CAAC−OSは、nc−OSよりも一つ一つのペレットが大きくなる。上述の図56中の(3)と(2)の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て10nm以上200nm以下、15nm以上100nm以下、または20nm以上50nm以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット5100が基板5120上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、CAAC−OSの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、CAAC−OSは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板5120の上面(被形成面)の構造が非晶質構造(例えば非晶質酸化シリコン)であっても、CAAC−OSを成膜することは可能である。
また、CAAC−OSは、被形成面である基板5120の上面に凹凸がある場合でも、その形状に沿ってペレット5100が配列することがわかる。例えば、基板5120の上面が原子レベルで平坦な場合、ペレット5100はa−b面と平行な平面である平板面を下に向けて並置する。ペレット5100の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がn段(nは自然数。)積み重なることで、CAAC−OSを得ることができる。
一方、基板5120の上面が凹凸を有する場合でも、CAAC−OSは、ペレット5100が凹凸に沿って並置した層がn段(nは自然数。)積み重なった構造となる。基板5120が凹凸を有するため、CAAC−OSは、ペレット5100間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット5100間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するCAAC−OSとすることができる。
このようなモデルによってCAAC−OSが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板5120上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するCAAC−OSを得ることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態7)
本実施の形態においては、先の例示したトランジスタを用いて表示機能を有する表示装置の一例について、図40乃至図42を用いて以下説明を行う。
図40(A)は、表示装置の一例を示す上面図である。図40(A)示す表示装置700は、第1の基板701上に設けられた画素部702と、第1の基板701に設けられた駆動回路部であるソースドライバ回路部704及びゲートドライバ回路部706と、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706を囲むように配置されるシール材712と、第1の基板701に対向するように設けられる第2の基板705と、を有する。なお、第1の基板701と第2の基板705は、シール材712によって封止されている。すなわち、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706は、第1の基板701とシール材712と第2の基板705によって封止されている。なお、図40(A)には図示しないが、第1の基板701と第2の基板705の間には表示素子が設けられる。
また、表示装置700は、第1の基板701上のシール材712によって囲まれている領域とは異なる領域に、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706と電気的に接続されるFPC端子部708(FPC:Flexible printed circuit)が設けられる。また、FPC端子部708には、FPC716が接続され、FPC716によって画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706に各種信号等が供給される。また、画素部702、ソースドライバ回路部704、ゲートドライバ回路部706、及びFPC端子部708には、信号線710aが各々接続されている。FPC716により供給される各種信号等は、信号線710aを介して、画素部702、ソースドライバ回路部704、ゲートドライバ回路部706、及びFPC端子部708に与えられる。
図40(B)は、表示装置の一例を示す上面図である。図40(B)に示す表示装置800としては、図40(A)に示す表示装置700の画素部702の代わりに画素部802を用い、信号線710aの代わりに信号線710bを用いる。
また、表示装置700、800にゲートドライバ回路部706を複数設けてもよい。また、表示装置700、800としては、ソースドライバ回路部704、及びゲートドライバ回路部706を画素部702、802と同じ第1の基板701に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部706のみを第1の基板701に形成しても良いし、ソースドライバ回路部704のみを第1の基板701に形成しても良い。この場合、別途用意されたソースドライバ回路、またはゲートドライバ回路等が形成された基板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を、第1の基板701に実装する構成としても良い。
また、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、COG(Chip On Glass)方法、ワイヤボンディング方法などを用いることができる。なお、本明細書中における表示装置とは、画像表示デバイス、もしくは光源(照明装置なども含む)を指す。また、コネクター、例えばFPC、TCP(Tape Carrier Package)が取り付けられたモジュール、TCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG方式により駆動回路基板、またはIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
また、表示装置700、800が有する画素部702、802、ソースドライバ回路部704及びゲートドライバ回路部706は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置700は、表示素子として液晶素子を用いる構成であり、表示装置800は、表示素子として発光素子を用いる構成である。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェアレンス・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
まず、表示装置700と表示装置800の共通部分について最初に説明し、次に異なる部分について、図41乃至図43を用いて表示装置700と表示装置800の詳細について説明する。
<表示装置の共通部分に関する説明>
図41は、図40(A)に示す一点鎖線Q−Rにおける切断面に相当する断面図である。図42は、図40(B)に示す一点鎖線V−Wにおける切断面に相当する断面図である。
図41及び図42に示す表示装置700、800は、引き回し配線部711と、画素部702、802と、ソースドライバ回路部704と、FPC端子部708と、を有する。なお、引き回し配線部711は、信号線710aまたは信号線710bを有する。
また、引き回し配線部711が有する信号線710aは、トランジスタ750、752のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、引き回し配線部711が有する信号線710bは、トランジスタ750、752のゲート電極、ソース電極、及びドレイン電極と異なる工程で形成される。なお、信号線710a、710bは、トランジスタ750、752のゲート電極として機能する導電膜と同じ工程で形成される導電膜、またはゲート電極、ソース電極、またはドレイン電極と異なる工程で形成された導電膜を用いてもよい。
また、FPC端子部708は、接続電極760、異方性導電膜780、及びFPC716を有する。なお、接続電極760は、トランジスタ750のソース電極層及びドレイン電極層として機能する導電膜と同じ工程で形成される。また、接続電極760は、FPC716が有する端子と異方性導電膜780を介して、電気的に接続される。
また、図41及び図42に示す表示装置700、800においては、画素部702、802にトランジスタ750、ソースドライバ回路部704にトランジスタ752がそれぞれ設けられる構成について、例示している。トランジスタ750は、実施の形態3に示すトランジスタ390と同じ構造であり、トランジスタ752は、実施の形態3に示すトランジスタ394と同じ構成である。なお、トランジスタ750及びトランジスタ752の構成についてはそれぞれ、トランジスタ390及びトランジスタ394の構成に限定されず、適宜他のトランジスタの構成を用いてよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有し、オフ状態における電流値(オフ電流値)を小さくすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有し、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
また、画素部のトランジスタ、及び駆動回路部に使用するトランジスタに接続する信号線として、銅元素を含む配線を用いることができる。そのため、本発明の一態様の表示装置は、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
なお、本実施の形態においては、画素部702、802に含まれるトランジスタ750と、ソースドライバ回路部704に含まれるトランジスタ752は、同一のサイズの構成としているが、これに限定されない。画素部702、及びソースドライバ回路部704に用いるトランジスタは、適宜サイズ(L/W)、または用いるトランジスタ数などを変えることができる。また、図41及び図42においては、ゲートドライバ回路部706は、図示していないが、接続先、または接続方法等を変更することで、ソースドライバ回路部704と同様の構成とすることができる。
また、図41及び図42において、トランジスタ750及びトランジスタ752が有する絶縁膜764、766上に平坦化絶縁膜770が設けられている。
絶縁膜766としては、先の実施の形態に示す絶縁膜376と、それぞれ同様の材料及び作製方法により形成することができる。
また、平坦化絶縁膜770としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜770を形成してもよい。また、平坦化絶縁膜770を設けない構成としてもよい。
また、トランジスタ750が有するソース電極及びドレイン電極として機能する導電膜の一方には、導電膜772または導電膜844が接続される。導電膜772、844は、平坦化絶縁膜770上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜772としては、可視光において透光性のある導電膜を用いると好ましい。該導電膜としては、例えば、インジウム(In)、亜鉛(Zn)、錫(Sn)の中から選ばれた一種を含む材料を用いるとよい。また、導電膜844としては、反射性のある導電膜を用いると好ましい。
<表示素子として液晶素子を用いる表示装置の構成例1>
図41に示す表示装置700は、液晶素子775を有する。液晶素子775は、導電膜772、導電膜774、及び液晶層776を有する。導電膜774は、第2の基板705側に設けられ、対向電極としての機能を有する。図41に示す表示装置700は、導電膜772と導電膜774に印加される電圧によって、液晶層776の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
なお、図41において図示しないが、導電膜772、774の液晶層776と接する側に、それぞれ配向膜を設ける構成としてもよい。
また、表示装置700は、第2の基板705側に遮光膜738、絶縁膜734、及び着色膜736を有する。液晶素子775と重なる位置に、着色膜736が設けられ、引き回し配線部711、及びソースドライバ回路部704に遮光膜738が設けられている。着色膜736及び遮光膜738は、絶縁膜734で覆われている。駆動回路部のトランジスタ752及び画素部のトランジスタ750は遮光膜738と重なるため、トランジスタの外光の照射を防ぐことができる。なお、遮光膜738の代わりに着色膜を設けてもよい。
また、図41において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
第1の基板701及び第2の基板705としては、例えばガラス基板を用いることができる。また、第1の基板701及び第2の基板705として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第1の基板701と第2の基板705の間には、スペーサ778が設けられる。スペーサ778は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層776の膜厚(セルギャップ)を制御するために設けられる。なお、スペーサ778として、球状のスペーサを用いていても良い。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、且つ視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、表示素子として液晶素子を用いる場合、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
また、ノーマリブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、MVA(Multi−Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASVモードなどを用いることができる。
また、画素部702における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、Rの画素とGの画素とBの画素とW(白)の画素の四画素から構成されてもよい。または、ペンタイル配列のように、RGBのうちの2色分で一つの色要素を構成し、色要素よって、異なる2色を選択して構成してもよい。またはRGBに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
<表示素子として発光素子を用いる表示装置>
図42に示す表示装置800は、発光素子880を有する。発光素子880は、導電膜844、EL層846、及び導電膜848を有する。表示装置800は、発光素子880が有するEL層846が発光することによって、画像を表示することができる。
また、図42に示す表示装置800には、平坦化絶縁膜770、及び導電膜844上に絶縁膜830が設けられる。絶縁膜830は、導電膜844の一部を覆う。なお、発光素子880はトップエミッション構造である。したがって、導電膜848は透光性を有し、EL層846が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜844側に光を射出するボトムエミッション構造や、導電膜844及び導電膜848の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子880と重なる位置に、着色膜836が設けられ、絶縁膜830と重なる位置、引き回し配線部711、及びソースドライバ回路部704に遮光膜838が設けられている。着色膜836及び遮光膜838は、絶縁膜834で覆われている。発光素子880と絶縁膜834の間は封止膜832で充填されている。なお、表示装置800においては、着色膜836を設ける構成について例示したが、これに限定されない。例えば、EL層846を塗り分けにより形成する場合においては、着色膜836を設けない構成としてもよい。
次に、図41に示す表示装置700の変形例である表示装置700aについて、図43を用いて説明する。
<表示素子として液晶素子を用いる表示装置の構成例2>
図43に示す表示装置700aは、液晶素子775を有する。液晶素子775は、導電膜773、導電膜777、及び液晶層776を有する。導電膜773は、第1の基板701上の平坦化絶縁膜770上に設けられ、反射電極としての機能を有する。図43に示す表示装置700aは、外光を利用し導電膜773で光を反射して着色膜836を介して表示する、所謂反射型のカラー液晶表示装置である。
なお、図43に示す表示装置700aにおいては、画素部702の平坦化絶縁膜770の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜770を有機樹脂膜等で形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機能する導電膜773は、上記凹凸に沿って形成される。したがって、外光が導電膜773に入射した場合において、導電膜773の表面で光を乱反射することが可能となり、視認性を向上させることができる。
また、表示装置700aは、第2の基板705側に遮光膜838、絶縁膜834、及び着色膜836を有する。また、表示装置700aが有する導電膜773は、トランジスタ750のソース電極またはドレイン電極と機能する導電膜と電気的に接続される。導電膜773としては、導電膜844に記載の材料及び方法を援用することで形成することができる。
また、表示装置700aは、容量素子790を有する。容量素子790は、一対の電極間に絶縁膜を有する。より具体的には、容量素子790は、トランジスタ750のソース電極またはドレイン電極として機能する導電膜と同一工程で形成される導電膜を一方の電極として用い、トランジスタ750のゲート電極として機能する導電膜と同一工程で形成される導電膜792を他方の電極として用い、上記導電膜の間には、トランジスタ750のゲート絶縁膜として機能する絶縁膜と同一工程で形成される絶縁膜を有する。
以上のように、本発明の一態様の半導体装置であるトランジスタは、様々な表示装置に適用することが可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態8)
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置について、図44を用いて説明を行う。
図44(A)に示す表示装置は、表示素子の画素を有する領域(以下、画素部502という)と、画素部502の外側に配置され、画素を駆動するための回路を有する回路部(以下、駆動回路部504という)と、素子の保護機能を有する回路(以下、保護回路506という)と、端子部507と、を有する。なお、保護回路506は、設けない構成としてもよい。
駆動回路部504の一部、または全部は、画素部502と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部504の一部、または全部が、画素部502と同一基板上に形成されていない場合には、駆動回路部504の一部、または全部は、COGやTAB(Tape Automated Bonding)によって、実装することができる。
画素部502は、X行(Xは2以上の自然数)Y列(Yは2以上の自然数)に配置された複数の表示素子を駆動するための回路(以下、画素回路501という)を有し、駆動回路部504は、画素を選択する信号(走査信号)を出力する回路(以下、ゲートドライバ504aという)、画素の表示素子を駆動するための信号(データ信号)を供給するための回路(以下、ソースドライバ504b)などの駆動回路を有する。
ゲートドライバ504aは、シフトレジスタ等を有する。ゲートドライバ504aは、端子部507を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ504aは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ504aは、走査信号が与えられる配線(以下、走査線GL_1乃至GL_Xという)の電位を制御する機能を有する。なお、ゲートドライバ504aを複数設け、複数のゲートドライバ504aにより、走査線GL_1乃至GL_Xを分割して制御してもよい。または、ゲートドライバ504aは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ504aは、別の信号を供給することも可能である。
ソースドライバ504bは、シフトレジスタ等を有する。ソースドライバ504bは、端子部507を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号(画像信号)が入力される。ソースドライバ504bは、画像信号を元に画素回路501に書き込むデータ信号を生成する機能を有する。また、ソースドライバ504bは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ504bは、データ信号が与えられる配線(以下、信号線DL_1乃至DL_Yという)の電位を制御する機能を有する。または、ソースドライバ504bは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ504bは、別の信号を供給することも可能である。
ソースドライバ504bは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ504bは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ504bを構成してもよい。
複数の画素回路501のそれぞれは、走査信号が与えられる複数の走査線GLの一つを介してパルス信号が入力され、データ信号が与えられる複数の信号線DLの一つを介してデータ信号が入力される。また。複数の画素回路501のそれぞれは、ゲートドライバ504aによりデータ信号のデータの書き込み及び保持が制御される。例えば、m行n列目の画素回路501は、走査線GL_m(mはX以下の自然数)を介してゲートドライバ504aからパルス信号が入力され、走査線GL_mの電位に応じて信号線DL_n(nはY以下の自然数)を介してソースドライバ504bからデータ信号が入力される。
図44(A)に示す保護回路506は、例えば、ゲートドライバ504aと画素回路501の間の配線である走査線GLに接続される。または、保護回路506は、ソースドライバ504bと画素回路501の間の配線である信号線DLに接続される。または、保護回路506は、ゲートドライバ504aと端子部507との間の配線に接続することができる。または、保護回路506は、ソースドライバ504bと端子部507との間の配線に接続することができる。なお、端子部507は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路506は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図44(A)に示すように、画素部502と駆動回路部504にそれぞれ保護回路506を設けることにより、ESD(Electro Static Discharge:静電気放電)などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路506の構成はこれに限定されず、例えば、ゲートドライバ504aに保護回路506を接続した構成、またはソースドライバ504bに保護回路506を接続した構成とすることもできる。あるいは、端子部507に保護回路506を接続した構成とすることもできる。
また、図44(A)においては、ゲートドライバ504aとソースドライバ504bによって駆動回路部504を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ504aのみを形成し、別途用意されたソースドライバ回路が形成された基板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を実装する構成としても良い。
また、図44(A)に示す複数の画素回路501は、例えば、図44(B)に示す構成とすることができる。
図44(B)に示す画素回路501は、液晶素子570と、トランジスタ550と、容量素子560と、を有する。
トランジスタ550として、先の実施の形態に示すトランジスタを適宜適用することができる。
液晶素子570の一対の電極の一方の電位は、画素回路501の仕様に応じて適宜設定される。液晶素子570は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路501のそれぞれが有する液晶素子570の一対の電極の一方に共通の電位(コモン電位)を与えてもよい。また、各行の画素回路501の液晶素子570の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子570を備える表示装置の駆動方法としては、TNモード、STNモード、VAモード、ASM(Axially Symmetric Aligned Micro−cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、MVAモード、PVA(Patterned Vertical Alignment)モード、IPSモード、FFSモード、又はTBA(Transverse Bend Alignment)モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ECB(Electrically Controlled Birefringence)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
m行n列目の画素回路501において、トランジスタ550のソース電極またはドレイン電極の一方は、信号線DL_nに電気的に接続され、他方は液晶素子570の一対の電極の他方に電気的に接続される。また、トランジスタ550のゲート電極は、走査線GL_mに電気的に接続される。トランジスタ550は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子560の一対の電極の一方は、電位が供給される配線(以下、電位供給線VL)に電気的に接続され、他方は、液晶素子570の一対の電極の他方に電気的に接続される。なお、電位供給線VLの電位の値は、画素回路501の仕様に応じて適宜設定される。容量素子560は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図44(B)の画素回路501を有する表示装置では、例えば、図44(A)に示すゲートドライバ504aにより各行の画素回路501を順次選択し、トランジスタ550をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路501は、トランジスタ550がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図44(A)に示す複数の画素回路501は、例えば、図44(C)に示す構成とすることができる。
また、図44(C)に示す画素回路501は、トランジスタ552、554と、容量素子562と、発光素子572と、を有する。ここでは、トランジスタ552及びトランジスタ554いずれか一方または双方に先の実施の形態に示すトランジスタを適宜適用することができる。
トランジスタ552のソース電極及びドレイン電極の一方は、データ信号が与えられる配線(信号線DL_n)に電気的に接続される。さらに、トランジスタ552のゲート電極は、ゲート信号が与えられる配線(走査線GL_m)に電気的に接続される。
トランジスタ552は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子562の一対の電極の一方は、電位が与えられる配線(以下、電位供給線VL_aという)に電気的に接続され、他方は、トランジスタ552のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子562は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ554のソース電極及びドレイン電極の一方は、電位供給線VL_aに電気的に接続される。さらに、トランジスタ554のゲート電極は、トランジスタ552のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子572のアノード及びカソードの一方は、電位供給線VL_bに電気的に接続され、他方は、トランジスタ554のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子572としては、例えば有機エレクトロルミネセンス素子(有機EL素子ともいう)などを用いることができる。ただし、発光素子572としては、これに限定されず、無機材料からなる無機EL素子を用いても良い。
なお、電位供給線VL_a及び電位供給線VL_bの一方には、高電源電位VDDが与えられ、他方には、低電源電位VSSが与えられる。
図44(C)の画素回路501を有する表示装置では、例えば、図44(A)に示すゲートドライバ504aにより各行の画素回路501を順次選択し、トランジスタ552をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路501は、トランジスタ552がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ554のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子572は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態9)
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示モジュール及び電子機器について、図45及び図46を用いて説明を行う。
図45に示す表示モジュール8000は、上部カバー8001と下部カバー8002との間に、FPC8003に接続されたタッチパネル8004、FPC8005に接続された表示パネル8006、バックライト8007、フレーム8009、プリント基板8010、バッテリー8011を有する。
本発明の一態様の半導体装置は、例えば、表示パネル8006に用いることができる。
上部カバー8001及び下部カバー8002は、タッチパネル8004及び表示パネル8006のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル8004は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル8006に重畳して用いることができる。また、表示パネル8006の対向基板(封止基板)に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル8006の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト8007は、光源8008を有する。なお、図45において、バックライト8007上に光源8008を配置する構成について例示したが、これに限定さない。例えば、バックライト8007の端部に光源8008を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機EL素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト8007を設けない構成としてもよい。
フレーム8009は、表示パネル8006の保護機能の他、プリント基板8010の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム8009は、放熱板としての機能を有していてもよい。
プリント基板8010は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー8011による電源であってもよい。バッテリー8011は、商用電源を用いる場合には、省略可能である。
また、表示モジュール8000は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
図46(A)乃至図46(H)は、電子機器を示す図である。これらの電子機器は、筐体5000、表示部5001、スピーカ5003、LEDランプ5004、操作キー5005(電源スイッチ、又は操作スイッチを含む)、接続端子5006、センサ5007(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン5008、等を有することができる。
図46(A)はモバイルコンピュータであり、上述したものの他に、スイッチ5009、赤外線ポート5010、等を有することができる。図46(B)は記録媒体を備えた携帯型の画像再生装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図46(C)はゴーグル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012、イヤホン5013、等を有することができる。図46(D)は携帯型遊技機であり、上述したものの他に、記録媒体読込部5011、等を有することができる。図46(E)はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ5014、シャッターボタン5015、受像部5016、等を有することができる。図46(F)は携帯型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図46(G)はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図46(H)は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有することができる。
図46(A)乃至図46(H)に示す電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体(外部又はカメラに内蔵)に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図46(A)乃至図46(H)に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

Claims (19)

  1. 絶縁表面上に、第1のトランジスタ及び第2のトランジスタを有し、
    前記第1のトランジスタは、第1のゲート電極と、第1の絶縁膜と、第1の酸化物半導体膜と、一対の第1の導電膜と、第2の絶縁膜と、第2のゲート電極を有し、
    前記第1の絶縁膜は、前記第1のゲート電極と前記第1の酸化物半導体膜との間に設けられ、
    前記第1のゲート電極は、前記第1のトランジスタのチャネル幅方向において、前記第1の絶縁膜及び前記第2の絶縁膜に設けられる開口部で、前記第2のゲート電極と接続され、
    前記一対の第1の導電膜は、前記第1の酸化物半導体膜と接し、
    前記第2の絶縁膜は、前記第1の酸化物半導体膜と前記第2のゲート電極との間に設けられ、
    前記第1の酸化物半導体膜は、前記第2のゲート電極及び前記一対の第1の導電膜と重ならない領域において、不純物元素を有し、
    前記第2のトランジスタは、第2の酸化物半導体膜と、一対の第2の導電膜と、前記第2の絶縁膜と、第3のゲート電極と、を有し、
    前記一対の第2の導電膜は、前記第2の酸化物半導体膜と接し、
    前記第2の絶縁膜は、前記第2の酸化物半導体膜と前記第3のゲート電極との間に設けられ、
    前記第2の酸化物半導体膜は、前記第3のゲート電極及び前記一対の第2の導電膜と重ならない領域において、前記不純物元素を有することを特徴とする半導体装置。
  2. 請求項1において、
    前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜はそれぞれ、第1の膜及び第2の膜を含む多層構造であり、
    前記第1の膜は、前記第2の膜と金属元素の原子数比が異なることを特徴とする半導体装置。
  3. 請求項1において、
    前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜はそれぞれ、第1の膜、第2の膜、及び第3の膜が順に積層された多層構造であり、
    前記第2の膜は、前記第1の膜及び前記第3の膜と、金属元素の原子数比が異なることを特徴とする半導体装置。
  4. 請求項1において、
    前記第1の酸化物半導体膜において、前記不純物元素を有する領域の不純物元素の濃度は、前記第2のゲート電極と重なる領域と比較して高く、1×1018atoms/cm以上1×1022atoms/cm以下であり、
    前記第2の酸化物半導体膜において、前記不純物元素を有する領域の不純物元素の濃度は、前記第3のゲート電極と重なる領域と比較して高く、1×1018atoms/cm以上1×1022atoms/cm以下であることを特徴とする半導体装置。
  5. 請求項1において、
    前記第1の酸化物半導体膜において、前記不純物元素を有する領域の水素濃度は、第2のゲート電極と重なる領域と比較して高く、8×1019atoms/cm以上であり、
    前記第2の酸化物半導体膜おいて、前記不純物元素を有する領域の水素濃度は、前記第3のゲート電極と重なる領域と比較して高く、8×1019atoms/cm以上であることを特徴とする半導体装置。
  6. 請求項1において、
    前記不純物元素は、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、または希ガス元素であることを特徴とする半導体装置。
  7. 請求項1において、
    前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜において、前記不純物元素を有する領域は、水素を含む膜と接することを特徴とする半導体装置。
  8. 請求項1において、
    前記一対の第1の導電膜及び前記一対の第2の導電膜の表面を含む一部は、金属珪素化物または金属珪素化窒化物を有することを特徴とする半導体装置。
  9. 請求項1において、
    前記第1のトランジスタは駆動回路部に設けられ、前記第2のトランジスタは画素部に設けられることを特徴とする半導体装置。
  10. 絶縁表面上に、第1のトランジスタ及び第2のトランジスタを有し、
    前記第1のトランジスタは、第1の酸化物半導体膜と、一対の第1の導電膜と、第1の絶縁膜と、第1のゲート電極を有し、
    前記一対の第1の導電膜は、前記第1の酸化物半導体膜と接し、
    前記第1の絶縁膜は、前記第1の酸化物半導体膜と前記第1のゲート電極との間に設けられ、
    前記第1の酸化物半導体膜は、前記第1のゲート電極及び前記一対の第1の導電膜と重ならない領域において、不純物元素を有し、
    前記第1の酸化物半導体膜は、少なくとも第1の膜及び第2の膜が前記絶縁表面側から順に積層され、
    前記第2のトランジスタは、第2の酸化物半導体膜と、一対の第2の導電膜と、前記第1の絶縁膜と、第2のゲート電極と、を有し、
    前記一対の第2の導電膜は、前記第2の酸化物半導体膜と接し、
    前記第1の絶縁膜は、前記第2の酸化物半導体膜と前記第2のゲート電極との間に設けられ、
    前記第2の酸化物半導体膜は、前記第2のゲート電極及び前記一対の第2の導電膜と重ならない領域において、前記不純物元素を有し、
    前記第2の酸化物半導体膜は、前記第1の膜と金属元素の原子数比が異なることを特徴とする半導体装置。
  11. 請求項10において、
    前記第2の酸化物半導体膜は、前記第2の膜と金属元素の原子数比が同じであることを特徴とする半導体装置。
  12. 請求項10において、
    前記第2の膜の端部は、前記第1の膜の端部より外側に位置することを特徴とする半導体装置。
  13. 請求項10において、
    前記第1のトランジスタは、前記絶縁表面及び前記第1の酸化物半導体膜の間に、第3のゲート電極及び第2の絶縁膜を有することを特徴とする半導体装置。
  14. 請求項10において、
    前記第1の酸化物半導体膜において、前記不純物元素を有する領域の前記不純物元素の濃度は、第1のゲート電極と重なる領域と比較して高く、1×1018atoms/cm以上1×1022atoms/cm以下であり、
    前記第2の酸化物半導体膜おいて、前記不純物元素を有する領域の前記不純物元素の濃度は、前記第2のゲート電極と重なる領域と比較して高く、1×1018atoms/cm以上1×1022atoms/cm以下であることを特徴とする半導体装置。
  15. 請求項10において、
    前記第1の酸化物半導体膜において、前記不純物元素を有する領域の水素濃度は、第1のゲート電極と重なる領域と比較して高く、8×1019atoms/cm以上であり、
    前記第2の酸化物半導体膜おいて、前記不純物元素を有する領域の水素濃度は、前記第2のゲート電極と重なる領域と比較して高く、8×1019atoms/cm以上であることを特徴とする半導体装置。
  16. 請求項10において、
    前記不純物元素は、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、または希ガス元素であることを特徴とする半導体装置。
  17. 請求項10において、
    前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜において、前記不純物元素を有する領域は、水素を含む膜と接することを特徴とする半導体装置。
  18. 請求項10において、
    前記一対の第1の導電膜及び前記一対の第2の導電膜の表面を含む一部が金属珪素化物または金属珪素化窒化物を有する半導体装置。
  19. 請求項10において、
    前記第1のトランジスタは駆動回路部に設けられ、前記第2のトランジスタは画素部に設けられることを特徴とする半導体装置。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111104A (ja) * 2014-12-03 2016-06-20 株式会社Joled 薄膜半導体基板の製造方法
JP2017085079A (ja) * 2015-10-27 2017-05-18 Nltテクノロジー株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
WO2017094644A1 (ja) * 2015-11-30 2017-06-08 シャープ株式会社 半導体基板及び表示装置
JP2018022713A (ja) * 2015-06-19 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、その作製方法、電子機器
JP2018022888A (ja) * 2016-07-25 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2018049919A (ja) * 2016-09-21 2018-03-29 株式会社ジャパンディスプレイ 表示装置
JPWO2017130073A1 (ja) * 2016-01-29 2018-11-15 株式会社半導体エネルギー研究所 半導体装置、及び該半導体装置を有する表示装置
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Joled 半導体装置および表示装置
JP2019192852A (ja) * 2018-04-27 2019-10-31 株式会社Joled 半導体装置の製造方法
KR20200045598A (ko) * 2018-10-22 2020-05-06 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
JPWO2019234561A1 (ja) * 2018-06-08 2021-06-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2022016470A (ja) * 2015-12-29 2022-01-21 株式会社半導体エネルギー研究所 トランジスタ
WO2022176386A1 (ja) * 2021-02-18 2022-08-25 株式会社ジャパンディスプレイ 半導体装置および半導体装置の作製方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265482B (zh) * 2013-12-02 2023-08-08 株式会社半导体能源研究所 显示装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
CN111081734A (zh) * 2014-03-17 2020-04-28 松下电器产业株式会社 薄膜晶体管元件基板及其制造方法、和有机el显示装置
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6560610B2 (ja) * 2015-12-18 2019-08-14 株式会社ジャパンディスプレイ 表示装置
KR102340066B1 (ko) 2016-04-07 2021-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법 및 플렉시블 디바이스의 제작 방법
CN205621414U (zh) * 2016-04-26 2016-10-05 京东方科技集团股份有限公司 静电放电电路、阵列基板和显示装置
CN106125387B (zh) * 2016-08-23 2019-07-30 中节能万润股份有限公司 一种pdlc显示器和pdlc电子阅读器
TW202321890A (zh) * 2016-08-29 2023-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
US20180061867A1 (en) * 2016-08-31 2018-03-01 Apple Inc. Methods of protecting semiconductor oxide channel in hybrid tft process flow
KR102586938B1 (ko) * 2016-09-05 2023-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN115857237A (zh) * 2016-09-12 2023-03-28 株式会社半导体能源研究所 显示装置及电子设备
KR102471021B1 (ko) * 2016-09-29 2022-11-25 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP7089478B2 (ja) * 2016-11-23 2022-06-22 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
KR20180076422A (ko) * 2016-12-27 2018-07-06 삼성디스플레이 주식회사 색 변환 패널 및 이를 포함하는 표시 장치
US10249695B2 (en) * 2017-03-24 2019-04-02 Apple Inc. Displays with silicon and semiconducting-oxide top-gate thin-film transistors
CN108039351B (zh) * 2017-12-04 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
US11799032B2 (en) * 2018-03-16 2023-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
CN110690228B (zh) * 2019-09-06 2022-03-08 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
TWI753712B (zh) 2020-12-21 2022-01-21 財團法人工業技術研究院 微機電紅外光感測裝置
TWI802478B (zh) * 2022-07-27 2023-05-11 友達光電股份有限公司 主動元件基板
CN116504815B (zh) * 2023-06-27 2024-02-06 南京邮电大学 一种高功率a-IGZO薄膜晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2011233889A (ja) * 2010-04-28 2011-11-17 Electronics And Telecommunications Research Institute 半導体装置及びその製造方法
JP2012169605A (ja) * 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013048217A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の処理方法および半導体装置の作製方法
JP2013247142A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体膜の形成方法、半導体装置の作製方法、及び半導体装置

Family Cites Families (219)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH027563A (ja) 1988-06-27 1990-01-11 Hitachi Ltd 半導体装置の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH08330599A (ja) 1994-11-29 1996-12-13 Sanyo Electric Co Ltd 薄膜トランジスタ、その製造方法及び表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
DE69942442D1 (de) 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
JP4558707B2 (ja) 1999-01-11 2010-10-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4127466B2 (ja) 2000-07-31 2008-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP3600229B2 (ja) * 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
US6737302B2 (en) 2001-10-31 2004-05-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for field-effect transistor
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3873814B2 (ja) 2002-05-21 2007-01-31 セイコーエプソン株式会社 電気光学装置及び電子機器
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
CN1229682C (zh) 2002-05-21 2005-11-30 精工爱普生株式会社 电光装置和电子设备
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7557498B2 (en) 2006-05-17 2009-07-07 Tpo Displays Corp. System for displaying images including electroluminescent device and method for fabricating the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5090708B2 (ja) 2006-10-20 2012-12-05 株式会社ジャパンディスプレイイースト 画像表示装置とその製造方法
JP2008129314A (ja) 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
TWI354377B (en) * 2007-05-30 2011-12-11 Au Optronics Corp Pixel structure of lcd and fabrication method ther
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
WO2009075281A1 (ja) 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
TWI642113B (zh) 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2010038820A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102378956B1 (ko) 2008-10-24 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
US20100224880A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
TWI476917B (zh) 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101073542B1 (ko) 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR101851926B1 (ko) 2009-09-04 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027656A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR20110037220A (ko) 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
EP2486595B1 (en) 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP2011091110A (ja) 2009-10-20 2011-05-06 Canon Inc 酸化物半導体素子を用いた回路及びその製造方法、並びに表示装置
CN102598280B (zh) 2009-10-21 2016-05-18 株式会社半导体能源研究所 液晶显示器件及包括该液晶显示器件的电子设备
KR102019239B1 (ko) 2009-10-30 2019-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068032A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011096153A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5133468B2 (ja) 2010-05-24 2013-01-30 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP2012015491A (ja) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd 光電変換装置
JP5269253B2 (ja) 2010-07-09 2013-08-21 シャープ株式会社 薄膜トランジスタ基板の製造方法
US8537600B2 (en) 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
JP5275523B2 (ja) 2010-11-04 2013-08-28 シャープ株式会社 表示装置、ならびに半導体装置および表示装置の製造方法
JP2012104566A (ja) 2010-11-08 2012-05-31 Toshiba Mobile Display Co Ltd 薄膜トランジスタ回路基板及びその製造方法
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9023684B2 (en) 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012191025A (ja) * 2011-03-11 2012-10-04 Dainippon Printing Co Ltd 薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法
JP5717546B2 (ja) 2011-06-01 2015-05-13 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101860859B1 (ko) 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
JP2013002295A (ja) 2011-06-13 2013-01-07 Daikin Industries Ltd スクリュー圧縮機
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8643008B2 (en) 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8994019B2 (en) 2011-08-05 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI567985B (zh) * 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6226518B2 (ja) 2011-10-24 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
KR20130055521A (ko) 2011-11-18 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102084274B1 (ko) 2011-12-15 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6111398B2 (ja) 2011-12-20 2017-04-12 株式会社Joled 表示装置および電子機器
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102101167B1 (ko) 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6148024B2 (ja) 2012-02-09 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201338173A (zh) 2012-02-28 2013-09-16 Sony Corp 電晶體、製造電晶體之方法、顯示裝置及電子機器
JP6142136B2 (ja) 2012-02-28 2017-06-07 株式会社Joled トランジスタの製造方法、表示装置の製造方法および電子機器の製造方法
US9553200B2 (en) 2012-02-29 2017-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6139187B2 (ja) * 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP6139952B2 (ja) 2012-04-13 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013235935A (ja) 2012-05-08 2013-11-21 Canon Inc 検出装置の製造方法、その検出装置及び検出システム
JP5942574B2 (ja) 2012-05-10 2016-06-29 セイコーエプソン株式会社 力検出素子、力検出モジュール、力検出ユニットおよびロボット
TWI595502B (zh) 2012-05-18 2017-08-11 半導體能源研究所股份有限公司 記憶體裝置和用於驅動記憶體裝置的方法
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
CN104350532B (zh) * 2012-06-15 2018-04-06 索尼公司 显示装置、半导体装置和制造显示装置的方法
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
DE112013007566B3 (de) 2012-08-03 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI657539B (zh) 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8927985B2 (en) 2012-09-20 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR20240025719A (ko) 2012-12-28 2024-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6456598B2 (ja) 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
US9583516B2 (en) 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2016001712A (ja) 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
CN105849796B (zh) 2013-12-27 2020-02-07 株式会社半导体能源研究所 发光装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2011233889A (ja) * 2010-04-28 2011-11-17 Electronics And Telecommunications Research Institute 半導体装置及びその製造方法
JP2012169605A (ja) * 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013048217A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の処理方法および半導体装置の作製方法
JP2013247142A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体膜の形成方法、半導体装置の作製方法、及び半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111104A (ja) * 2014-12-03 2016-06-20 株式会社Joled 薄膜半導体基板の製造方法
JP2018022713A (ja) * 2015-06-19 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、その作製方法、電子機器
JP2017085079A (ja) * 2015-10-27 2017-05-18 Nltテクノロジー株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN107017287A (zh) * 2015-10-27 2017-08-04 Nlt科技股份有限公司 薄膜晶体管、显示装置及薄膜晶体管的制造方法
CN107017287B (zh) * 2015-10-27 2022-05-06 天马微电子股份有限公司 薄膜晶体管、显示装置及薄膜晶体管的制造方法
WO2017094644A1 (ja) * 2015-11-30 2017-06-08 シャープ株式会社 半導体基板及び表示装置
US11757007B2 (en) 2015-12-29 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film and semiconductor device
JP2022016470A (ja) * 2015-12-29 2022-01-21 株式会社半導体エネルギー研究所 トランジスタ
JP7377245B2 (ja) 2015-12-29 2023-11-09 株式会社半導体エネルギー研究所 トランジスタ
US11107930B2 (en) 2016-01-29 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JPWO2017130073A1 (ja) * 2016-01-29 2018-11-15 株式会社半導体エネルギー研究所 半導体装置、及び該半導体装置を有する表示装置
US11830950B2 (en) 2016-01-29 2023-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP7293426B2 (ja) 2016-07-25 2023-06-19 株式会社半導体エネルギー研究所 トランジスタ
JP2018022888A (ja) * 2016-07-25 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2018049919A (ja) * 2016-09-21 2018-03-29 株式会社ジャパンディスプレイ 表示装置
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Joled 半導体装置および表示装置
JP2019192852A (ja) * 2018-04-27 2019-10-31 株式会社Joled 半導体装置の製造方法
JPWO2019234561A1 (ja) * 2018-06-08 2021-06-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7297743B2 (ja) 2018-06-08 2023-06-26 株式会社半導体エネルギー研究所 金属酸化物の作製方法
KR20200045598A (ko) * 2018-10-22 2020-05-06 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
KR102614573B1 (ko) * 2018-10-22 2023-12-18 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
US11950455B2 (en) 2018-10-22 2024-04-02 Samsung Display Co., Ltd. Transistor substrate and display device comprising same
WO2022176386A1 (ja) * 2021-02-18 2022-08-25 株式会社ジャパンディスプレイ 半導体装置および半導体装置の作製方法

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