KR20200045598A - 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents

트랜지스터 기판 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR20200045598A
KR20200045598A KR1020180126161A KR20180126161A KR20200045598A KR 20200045598 A KR20200045598 A KR 20200045598A KR 1020180126161 A KR1020180126161 A KR 1020180126161A KR 20180126161 A KR20180126161 A KR 20180126161A KR 20200045598 A KR20200045598 A KR 20200045598A
Authority
KR
South Korea
Prior art keywords
transistor
region
oxide semiconductor
semiconductor layer
disposed
Prior art date
Application number
KR1020180126161A
Other languages
English (en)
Other versions
KR102614573B1 (ko
Inventor
문연건
박준석
김광숙
김명화
김태상
박근철
전경진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180126161A priority Critical patent/KR102614573B1/ko
Priority to US17/287,936 priority patent/US11950455B2/en
Priority to CN201980069816.0A priority patent/CN112913028A/zh
Priority to PCT/KR2019/002030 priority patent/WO2020085584A1/ko
Publication of KR20200045598A publication Critical patent/KR20200045598A/ko
Application granted granted Critical
Publication of KR102614573B1 publication Critical patent/KR102614573B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

트랜지스터 기판은 제1 영역 및 제2 영역을 포함하는 기판, 기판 상의 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 제1 버퍼층 상의 제1 영역 및 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 제2 버퍼층 상의 제1 영역에 배치되고, 제1 산화물 반도체층 및 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 제2 버퍼층 상의 제2 영역에 배치되고, 제2 산화물 반도체층 및 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.

Description

트랜지스터 기판 및 이를 포함하는 표시 장치{TRANSISTOR SUBSTRATE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 전자 장치에 관한 것이다. 보다 상세하게는, 본 발명은 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
트랜지스터는 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들면, 트랜지스터는 액정 표시 장치, 유기 발광 표시 장치 등의 표시 장치에서 화소 회로 및 구동 회로를 구성하는 소자로 이용되고 있다.
트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되는 반도체층을 포함할 수 있다. 반도체층은 트랜지스터의 특성을 결정하는 중요한 요소이다.
이러한 반도체층은 실리콘(Si)을 포함할 수 있다. 실리콘은 결정 형태에 따라 비정질 실리콘 및 다결정 실리콘으로 나누어질 수 있다. 비정질 실리콘은 제조 공정이 단순한 반면에 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있다. 다결정 실리콘은 전하 이동도가 높은 반면에 실리콘을 결정화하는 단계가 요구되어 제조 비용이 높고 공정이 복잡하다.
비정질 실리콘과 다결정 실리콘을 보완하기 위하여 비정질 실리콘보다 전하 이동도가 높고 온/오프 비율이 높으며, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체를 이용하는 트랜지스터에 대한 연구가 진행되고 있다. 다만, 산화물 반도체는 인접한 다른 절연층으로부터 유입되는 수소에 의해 영향을 받을 수 있다.
본 발명의 일 목적은 고해상도의 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 트랜지스터 기판은 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역 및 상기 제2 영역에서 상기 제2 버퍼층의 상면은 평탄할 수 있다.
일 실시예에 있어서, 상기 제1 산화물 반도체층은 제1 소스 영역, 제1 드레인 영역, 및 이들 사이에 위치하는 제1 채널 영역을 포함할 수 있다. 상기 제2 산화물 반도체층은 제2 소스 영역, 제2 드레인 영역, 및 이들 사이에 위치하는 제2 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 채널 영역의 길이는 상기 제1 채널 영역의 길이보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 채널 영역의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛일 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 층간 절연층을 더 포함할 수 있다. 상기 제1 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제1 소스 영역 및 상기 제1 드레인 영역에 각각 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함할 수 있다. 상기 제2 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 산화물 반도체층의 전하 이동도는 상기 제2 산화물 반도체층의 전하 이동도보다 클 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층 및 상기 제2 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n 채널 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제1 산화물 반도체층과 중첩하는 금속층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 제1 게이트 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 상기 제1 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터 및 상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제3 산화물 반도체층과 중첩하는 금속층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 전하 이동도는 상기 제1 산화물 반도체층의 전하 이동도보다 클 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 제3 게이트 전극과 연결될 수 있다.
일 실시예에 있어서, 상기 트랜지스터 기판은 상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 클 수 있다.
일 실시예에 있어서, 상기 제3 산화물 반도체층의 채널 영역의 길이는 약 4.0 ㎛ 이상일 수 있다.
일 실시예에 있어서, 상기 제3 트랜지스터의 구동 범위는 상기 제1 트랜지스터의 구동 범위보다 클 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 트랜지스터 기판은 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상의 상기 제1 영역 및 상기 제2 영역에 배치되는 버퍼층, 상기 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 그리고 상기 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다. 상기 제1 영역에 배치되는 상기 버퍼층의 수소 농도는 상기 제2 영역에 배치되는 상기 버퍼층의 수소 농도보다 클 수 있다.
일 실시예에 있어서, 상기 버퍼층은 상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층 및 상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 구동부 및 화소부를 포함하는 기판, 상기 기판 상의 상기 구동부에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층, 상기 제1 버퍼층 상의 상기 구동부 및 상기 화소부에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층, 상기 제2 버퍼층 상의 상기 구동부에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제2 버퍼층 상의 상기 화소부에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 기판 상의 상기 화소부에 배치되는 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 버퍼층 상의 상기 화소부에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다. 상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 스캔선 및 상기 스캔선과 교차하는 데이터선을 더 포함할 수 있다. 상기 제2 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되며, 상기 제3 트랜지스터는 상기 표시 소자와 연결될 수 있다.
일 실시예에 있어서, 상기 제2 산화물 반도체층의 상기 채널 영역의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 상기 제3 산화물 반도체층의 상기 채널 영역의 길이는 약 4.0 ㎛ 이상일 수 있다.
본 발명의 실시예들에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터의 하부에는 실리콘 질화물을 포함하는 제1 버퍼층 및 실리콘 산화물을 포함하는 제2 버퍼층이 배치되고, 제2 트랜지스터의 하부에는 실리콘 산화물을 포함하는 제2 버퍼층만이 배치될 수 있다. 따라서, 제1 버퍼층으로부터 공급되는 수소에 의해 제1 트랜지스터의 제1 산화물 반도체층의 전하 이동도가 증가할 수 있다. 또한, 제2 트랜지스터에는 수소가 공급되지 않으므로 채널 영역의 길이가 짧은 제2 산화물 반도체층을 포함하는 제2 트랜지스터를 형성할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 구동부와 화소부에 형성되는 버퍼층의 물질이 서로 상이함에 따라, 구동부에 배치되는 제1 트랜지스터의 전하 이동도가 증가하고, 화소부에 배치되는 제2 트랜지스터의 채널 영역의 길이가 짧아질 수 있다. 따라서, 구동부에 배치되는 제1 트랜지스터들의 개수가 감소하여 구동부의 면적이 감소할 수 있다. 또한, 화소부에 형성되는 제2 트랜지스터들의 개수가 증가하여 고해상도의 표시 장치를 구현할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 2는 도 1의 트랜지스터 기판의 제1 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 3은 도 1의 트랜지스터 기판의 제2 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 6은 도 5의 트랜지스터 기판의 제3 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 8은 도 7의 트랜지스터 기판의 제4 트랜지스터의 전압-전류 관계를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 10은 도 9의 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 트랜지스터 기판 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 트랜지스터 기판을 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 트랜지스터 기판은 기판(110), 버퍼층(120), 제1 트랜지스터(TRa), 및 제2 트랜지스터(TRb)를 포함할 수 있다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 기판(110)은 제1 영역(1A) 및 제2 영역(2A)을 포함할 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 기판(110)을 통해 산소, 수분 등과 같은 불순물이 침투하는 것을 방지할 수 있다. 버퍼층(120)은 기판(110) 상에 평탄한 면을 제공할 수 있다. 버퍼층(120)은 제1 버퍼층(121) 및 제2 버퍼층(122)을 포함할 수 있다.
제1 버퍼층(121)은 기판(110) 상의 제1 영역(1A)에 배치될 수 있다. 제1 버퍼층(121)은 제2 영역(2A)에는 위치하지 않을 수 있다. 제1 버퍼층(121)은 실리콘 질화물(SiNx)을 포함할 수 있다. 실리콘 질화물(SiNx)은 상대적으로 많은 수소를 함유할 수 있다. 따라서, 제1 버퍼층(121)의 수소 농도는 상대적으로 높을 수 있다.
제2 버퍼층(122)은 제1 버퍼층(121) 상의 제1 영역(1A) 및 제2 영역(2A)에 배치될 수 있다. 제2 버퍼층(122)은 기판(110) 상에 배치되어 제1 버퍼층(121)을 덮을 수 있다. 예를 들면, 기판(110) 상의 제1 영역(1A)에는 제1 버퍼층(121) 및 제2 버퍼층(122)이 배치되고, 기판(110) 상의 제2 영역(2A)에는 제2 버퍼층(122)이 배치될 수 있다. 제2 버퍼층(122)은 실리콘 산화물(SiOx)을 포함할 수 있다. 실리콘 산화물(SiOx)은 상대적으로 적은 수소를 함유할 수 있다. 따라서, 제2 버퍼층(122)의 수소 농도는 상대적으로 낮을 수 있다. 제1 영역(1A) 및 제2 영역(2A)에서 제2 버퍼층(122)의 상면은 평탄할 수 있다. 따라서, 버퍼층(120)은 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)에 평탄한 면을 제공할 수 있다.
제1 영역(1A)에 배치되는 버퍼층(120)은 상대적으로 많은 수소를 함유하는 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)을 포함하고, 제2 영역(2A)에 배치되는 버퍼층(120)은 상대적으로 적은 수소를 함유하는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만을 포함할 수 있다. 따라서, 제1 영역(1A)에 배치되는 버퍼층(120)의 수소 농도는 제2 영역(2A)에 배치되는 버퍼층(120)의 수소 농도보다 클 수 있다.
버퍼층(120) 상의 제1 영역(1A)에는 제1 트랜지스터(TRa)가 배치되고, 버퍼층(120) 상의 제2 영역(2A)에는 제2 트랜지스터(TRb)가 배치될 수 있다. 제1 트랜지스터(TRa)는 제1 산화물 반도체층(130a), 제1 게이트 전극(150a), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)을 포함할 수 있다. 제2 트랜지스터(TRb)는 제2 산화물 반도체층(130b), 제2 게이트 전극(150b), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)을 포함할 수 있다.
일 실시예에 있어서, 각각의 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 각각의 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제1 영역(1A)에는 제1 산화물 반도체층(130a)이 배치되고, 제2 버퍼층(122) 상의 제2 영역(2A)에는 제2 산화물 반도체층(130b)이 배치될 수 있다. 제1 산화물 반도체층(130a)은 제1 소스 영역(133a), 제1 드레인 영역(135a), 및 이들 사이에 위치하는 제1 채널 영역(131a)을 포함할 수 있다. 제2 산화물 반도체층(130b)은 제2 소스 영역(133b), 제2 드레인 영역(135b), 및 이들 사이에 위치하는 제2 채널 영역(131b)을 포함할 수 있다.
제1 산화물 반도체층(130a) 및 제2 산화물 반도체층(130b)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 예를 들면, 상기 금속 산화물은 아연 산화물(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중에서 적어도 하나를 포함할 수 있다.
도 2는 도 1의 트랜지스터 기판의 제1 트랜지스터(TRa)의 전압-전류 관계를 나타내는 그래프이다. 도 3은 도 1의 트랜지스터 기판의 제2 트랜지스터(TRb)의 전압-전류 관계를 나타내는 그래프이다.
도 2 및 도 3을 참조하면, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)의 전하 이동도는 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)의 전하 이동도보다 클 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 11.9 cm2/V·sec이고, 제2 산화물 반도체층(130b)의 전하 이동도는 약 3.0 cm2/V·sec일 수 있다.
제1 영역(1A)에 위치하는 제1 산화물 반도체층(130a)과 기판(110) 사이에는 제1 버퍼층(121)이 위치할 수 있다. 제1 산화물 반도체층(130a)의 하부에는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122) 뿐만 아니라 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)이 위치할 수 있다.
절연층으로부터 산화물 반도체층에 수소가 유입되는 경우, 산화물 반도체층 내에서 캐리어의 역할을 하는 수소량이 증가함에 따라, 산화물 반도체층의 전하 이동도가 증가할 수 있다. 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)은 상대적으로 많은 수소를 함유하므로, 제1 버퍼층(121) 내의 수소가 상부로 확산되어, 충분한 양의 수소가 제1 산화물 반도체층(130a)으로 유입될 수 있다. 따라서, 제1 산화물 반도체층(130a)의 전하 이동도는 제2 산화물 반도체층(130b)의 전하 이동도보다 클 수 있다.
제2 채널 영역(131b)의 길이는 제1 채널 영역(131a)의 길이보다 작을 수 있다. 일 실시예에 있어서, 제1 채널 영역(131a)의 길이는 약 4.0 ㎛ 이상이고, 제2 채널 영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛일 수 있다. 예를 들면, 제1 채널 영역(131a)의 길이는 약 4.0 ㎛이고, 제2 채널 영역(131b)의 길이는 약 2.0 ㎛일 수 있다.
제2 영역(2A)에 위치하는 제2 산화물 반도체층(130b)과 기판(110) 사이에는 제2 버퍼층(122)만이 위치할 수 있다. 제2 산화물 반도체층(130b)의 하부에는 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 위치하고 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121)은 위치하지 않을 수 있다.
절연층으로부터 산화물 반도체층에 수소가 유입되는 경우, 산화물 반도체층이 도체화되고, 따라서, 산화물 반도체층의 유효 채널 영역의 길이가 감소할 수 있다. 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)은 상대적으로 적은 수소를 함유하므로, 수소가 제2 산화물 반도체층(130b)으로 유입되는 것을 최소화할 수 있다. 따라서, 제1 채널 영역(131a)의 길이가 상대적으로 짧더라도, 일정한 크기 이상의 유효 채널 영역의 길이를 유지할 수 있다.
제1 산화물 반도체층(130a) 상에는 제1 게이트 절연층(140a)이 배치되고, 제2 산화물 반도체층(130b) 상에는 제2 게이트 절연층(140b)이 배치될 수 있다. 제1 게이트 절연층(140a)은 제1 채널 영역(131a)과 중첩하고, 제2 게이트 절연층(140b)은 제2 채널 영역(131b)과 중첩할 수 있다. 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제1 게이트 절연층(140a)과 제2 게이트 절연층(140b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제1 게이트 절연층(140a)이 제1 소스 영역(133a) 및 제1 드레인 영역(135a)을 덮지 않고, 제2 게이트 절연층(140b)이 제2 소스 영역(133b) 및 제2 드레인 영역(135b)을 덮지 않으므로, 층간 절연층(160)은 제1 소스 영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)과 직접 접촉할 수 있다. 따라서, 제1 소스 영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제1 소스 영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)이 도체화될 수 있다.
제1 게이트 절연층(140a) 상에는 제1 게이트 전극(150a)이 배치되고, 제2 게이트 절연층(140b) 상에는 제2 게이트 전극(150b)이 배치될 수 있다. 제1 게이트 전극(150a)은 제1 산화물 반도체층(130a)과 중첩하고, 제2 게이트 전극(150b)은 제2 산화물 반도체층(130b)과 중첩할 수 있다. 구체적으로, 제1 게이트 전극(150a)은 제1 채널 영역(131a)과 중첩하고, 제2 게이트 전극(150b)은 제2 채널 영역(131b)과 중첩할 수 있다. 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제1 게이트 전극(150a)과 제2 게이트 전극(150b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
제1 게이트 전극(150a) 및 제2 게이트 전극(150b) 상에는 층간 절연층(160)이 배치될 수 있다. 층간 절연층(160)은 제2 버퍼층(122) 상의 제1 영역(1A) 및 제2 영역(2A)에 배치되어 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b), 제1 게이트 전극(150a), 및 제2 게이트 전극(150b)을 덮을 수 있다.
층간 절연층(160) 상의 제1 영역(1A)에는 제1 소스 영역(133a) 및 제1 드레인 영역(135a)에 각각 연결되는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)이 배치되고, 층간 절연층(160) 상의 제2 영역(2A)에는 제2 소스 영역(133b) 및 제2 드레인 영역(135b)에 각각 연결되는 제2 소스 전극(173b) 및 제2 드레인 전극(175b)이 배치될 수 있다. 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제1 소스 영역(133a), 제1 드레인 영역(135a), 제2 소스 영역(133b), 및 제2 드레인 영역(135b)과 접촉할 수 있다. 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
본 발명의 일 실시예에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터(TRa)의 하부에 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 제1 영역(1A)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 제1 영역(1A)의 면적이 감소할 수 있다.
또한, 본 발명의 일 실시예에 따른 트랜지스터 기판에 있어서, 제2 트랜지스터(TRb)의 하부에 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만이 배치됨에 따라, 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)이 상대적으로 짧은 길이의 제2 채널 영역(131b)을 포함할 수 있다. 따라서, 제2 영역(2A)에 배치되는 제2 트랜지스터(TRb)의 면적이 감소할 수 있고, 제2 영역(2A)에 배치되는 제2 트랜지스터들(TRb)의 개수가 증가할 수 있다.
이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 4를 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 금속층의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 4를 참조하면, 다른 실시예에 따른 트랜지스터 기판은 금속층(180)을 더 포함할 수 있다.
금속층(180)은 기판(110)과 제1 버퍼층(121) 사이의 제1 영역(1A)에 배치될 수 있다. 금속층(180)은 제1 산화물 반도체층(130a)과 중첩할 수 있다. 구체적으로, 금속층(180)은 제1 채널 영역(131a)과 중첩할 수 있다. 금속층(180)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
금속층(180)은 제1 게이트 전극(150a)과 연결될 수 있다. 예를 들면, 금속층(180)은 버퍼층(120)을 관통하는 접촉 구멍을 통해 제1 게이트 전극(150a)과 접촉할 수 있다.
금속층(180)은 제1 트랜지스터(TRa)의 게이트 전극의 역할을 할 수 있다. 이 경우, 제1 트랜지스터(TRa)는 금속층(180)을 하부 게이트 전극으로 갖고, 제1 게이트 전극(150a)을 상부 게이트 전극으로 갖는 더블 게이트형 트랜지스터일 수 있다.
게이트 전극에 인접하는 산화물 반도체층의 일부에는 전류 이동 경로가 형성될 수 있다. 제1 트랜지스터(TRa)에 있어서, 제1 게이트 전극(150a)에 인접한 제1 채널 영역(131a)의 상부 및 금속층(180)에 인접한 제1 채널 영역(131a)의 하부가 전류 이동 경로로 사용되므로, 전류 이동 경로가 확장되고, 제1 산화물 반도체층(130a)의 전하 이동도가 증가할 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 19.8 cm2/V·sec일 수 있다.
본 발명의 다른 실시예에 따른 트랜지스터 기판에 있어서, 제1 트랜지스터(TRa)의 하부에 제1 게이트 전극(150a)과 연결되는 전극층(180)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 제1 영역(1A)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 제1 영역(1A)의 면적이 감소할 수 있다.
이하, 도 5를 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 5를 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 금속층 및 제3 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 5를 참조하면, 다른 실시예에 따른 트랜지스터 기판은 금속층(180) 및 제3 트랜지스터(TRc)를 더 포함할 수 있다.
금속층(180)은 기판(110)과 제1 버퍼층(121) 사이의 제1 영역(1A)에 배치될 수 있다. 금속층(180)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 금속층(180)은 제3 트랜지스터(TRc)의 게이트 전극의 역할을 할 수 있다.
제3 트랜지스터(TRc)는 버퍼층(120) 상의 제1 영역(1A)에 배치될 수 있다. 제3 트랜지스터(TRc)는 제1 트랜지스터(TRa)와 이격될 수 있다. 제3 트랜지스터(TRc)는 제3 산화물 반도체층(130c), 제3 게이트 전극(150c), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)을 포함할 수 있다.
일 실시예에 있어서, 제3 트랜지스터(TRc)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제3 트랜지스터(TRc)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제1 영역(1A)에는 제3 산화물 반도체층(130c)이 배치될 수 있다. 제3 산화물 반도체층(130c)은 제1 산화물 반도체층(130a)과 이격될 수 있다. 제3 산화물 반도체층(130c)은 금속층(180)과 중첩할 수 있다. 제3 산화물 반도체층(130c)은 제3 소스 영역(133c), 제3 드레인 영역(135c), 및 이들 사이에 위치하는 제3 채널 영역(131c)을 포함할 수 있다. 구체적으로, 제3 채널 영역(131c)은 금속층(180)과 중첩할 수 있다.
제3 산화물 반도체층(130c)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
제3 채널 영역(131c)의 길이는 제1 채널 영역(131a)의 길이와 실질적으로 같을 수 있다. 일 실시예에 있어서, 제3 채널 영역(131c)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제3 채널 영역(131c)의 길이는 약 4.0 ㎛일 수 있다.
제3 산화물 반도체층(130c) 상에는 제3 게이트 절연층(140c)이 배치될 수 있다. 제3 게이트 절연층(140c)은 제3 채널 영역(131c)과 중첩할 수 있다. 제3 게이트 절연층(140c)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제3 게이트 절연층(140c)은 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제3 게이트 절연층(140c)이 제3 소스 영역(133c) 및 제3 드레인 영역(135c)을 덮지 않으므로, 층간 절연층(160)은 제3 소스 영역(133c) 및 제3 드레인 영역(135c)과 직접 접촉할 수 있다. 따라서, 제3 소스 영역(133c) 및 제3 드레인 영역(135c)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제3 소스 영역(133c) 및 제3 드레인 영역(135c)이 도체화될 수 있다.
제3 게이트 절연층(140c) 상에는 제3 게이트 전극(150c)이 배치될 수 있다. 제3 게이트 전극(150c)은 제3 산화물 반도체층(130c)과 중첩할 수 있다. 구체적으로, 제3 게이트 전극(150c)은 제3 채널 영역(131c)과 중첩할 수 있다. 제3 게이트 전극(150c)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제3 게이트 전극(150c)은 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
제3 게이트 전극(150c)은 금속층(180)과 연결될 수 있다. 예를 들면, 제3 게이트 전극(150c)은 버퍼층(120)을 관통하는 접촉 구멍을 통해 금속층(180)과 접촉할 수 있다. 이 경우, 제3 트랜지스터(TRc)는 금속층(180)을 하부 게이트 전극으로 갖고, 제3 게이트 전극(150c)을 상부 게이트 전극으로 갖는 더블 게이트형 트랜지스터일 수 있다.
도 6은 도 5의 트랜지스터 기판의 제3 트랜지스터(TRc)의 전압-전류 관계를 나타내는 그래프이다.
도 2 및 도 6을 참조하면, 제3 트랜지스터(TRc)의 제3 산화물 반도체층(130c)의 전하 이동도는 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)의 전하 이동도보다 클 수 있다. 일 실시예에 있어서, 제1 산화물 반도체층(130a)의 전하 이동도는 약 11.9 cm2/V·sec이고, 제3 산화물 반도체층(130c)의 전하 이동도는 약 19.8 cm2/V·sec일 수 있다.
제3 트랜지스터(TRc)의 하부에는 금속층(180)이 위치하는 반면에 제1 트랜지스터(TRa)의 하부에는 금속층(180)이 위치하지 않을 수 있다. 제1 트랜지스터(TRa)에 있어서, 제1 게이트 전극(150a)에 인접한 제1 채널 영역(131a)의 상부가 전류 이동 경로로 사용될 수 있다. 제3 트랜지스터(TRc)에 있어서, 제3 게이트 전극(150c)에 인접한 제3 채널 영역(131c)의 상부 및 금속층(180)에 인접한 제3 채널 영역(131c)의 하부가 전류 이동 경로로 사용될 수 있다. 따라서, 제3 산화물 반도체층(130c)의 전하 이동도는 제1 산화물 반도체층(130a)의 전하 이동도보다 클 수 있다.
층간 절연층(160) 상의 제1 영역(1A)에는 제3 소스 영역(133c) 및 제3 드레인 영역(135c)에 각각 연결되는 제3 소스 전극(173c) 및 제3 드레인 전극(175c)이 배치될 수 있다. 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제3 소스 영역(133c) 및 제3 드레인 영역(135c)과 접촉할 수 있다. 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
이하, 도 7을 참조하여 본 발명의 다른 실시예에 따른 트랜지스터 기판을 설명한다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 기판을 나타내는 단면도이다.
도 7을 참조하여 설명하는 다른 실시예에 따른 트랜지스터 기판은 도 1을 참조하여 설명한 일 실시예에 따른 트랜지스터 기판과 제4 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 7을 참조하면, 다른 실시예에 따른 트랜지스터 기판은 제4 트랜지스터(TRd)를 더 포함할 수 있다.
제4 트랜지스터(TRd)는 버퍼층(120) 상의 제2 영역(2A)에 배치될 수 있다. 제4 트랜지스터(TRd)는 제2 트랜지스터(TRb)와 이격될 수 있다. 제4 트랜지스터(TRd)는 제4 산화물 반도체층(130d), 제4 게이트 전극(150d), 제4 소스 전극(173d), 및 제4 드레인 전극(175d)을 포함할 수 있다.
일 실시예에 있어서, 제4 트랜지스터(TRd)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제4 트랜지스터(TRd)는 p 채널 트랜지스터일 수도 있다.
제2 버퍼층(122) 상의 제2 영역(2A)에는 제4 산화물 반도체층(130d)이 배치될 수 있다. 제4 산화물 반도체층(130d)은 제2 산화물 반도체층(130b)과 이격될 수 있다. 제4 산화물 반도체층(130d)은 제4 소스 영역(133d), 제4 드레인 영역(135d), 및 이들 사이에 위치하는 제4 채널 영역(131d)을 포함할 수 있다.
제4 산화물 반도체층(130d)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
제4 채널 영역(131d)의 길이는 제2 채널 영역(131b)의 길이보다 클 수 있다. 일 실시예에 있어서, 제2 채널 영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제2 채널 영역(131b)의 길이는 약 2.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛일 수 있다.
도 8은 도 7의 트랜지스터 기판의 제4 트랜지스터(TRd)의 전압-전류 관계를 나타내는 그래프이다.
도 3 및 도 8을 참조하면, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다.
제4 트랜지스터(TRd)의 s-factor는 제2 트랜지스터(TRb)의 s-factor보다 클 수 있다. 여기서, s-factor란 트랜지스터의 전압-전류 특성으로, 문턱 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다. s-factor는 부문턱 기울기(sub-threshold slope)로 흔히 불린다. s-factor는 트랜지스터의 게이트-소스 전압(VGS)과 드레인-소스 전류(IDS)의 관계를 나타내는 곡선(이하, V-I 곡선)의 기울기에 반비례할 수 있다.
도 3 및 도 8에 도시된 바와 같이, 제4 트랜지스터(TRd)의 V-I 곡선의 기울기가 제2 트랜지스터(TRb)의 V-I 곡선의 기울기보다 작을 수 있고, 따라서, 제4 트랜지스터(TRd)의 s-factor가 제2 트랜지스터(TRb)의 s-factor보다 클 수 있다. 일 실시예에 있어서, 제2 트랜지스터(TRb)의 s-factor는 0.37이고, 제4 트랜지스터(TRd)의 s-factor는 0.45일 수 있다. 한편, 트랜지스터의 s-factor는 트랜지스터의 구동 범위에 비례하고, 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다. 일 실시예에 있어서, 제2 트랜지스터(TRb)의 구동 범위는 3.15 V이고, 제4 트랜지스터(TRd)의 구동 범위는 4.67 V일 수 있다.
상술한 바와 같이, 제4 채널 영역(131d)의 길이는 제2 채널 영역(131b)의 길이보다 클 수 있고, 트랜지스터의 구동 범위는 트랜지스터의 산화물 반도체층의 채널 영역의 길이에 비례할 수 있다. 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다.
제4 산화물 반도체층(130d) 상에는 제4 게이트 절연층(140d)이 배치될 수 있다. 제4 게이트 절연층(140d)은 제4 채널 영역(131d)과 중첩할 수 있다. 제4 게이트 절연층(140d)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다. 제4 게이트 절연층(140d)은 제1 게이트 절연층(140a) 및 제2 게이트 절연층(140b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다. 제4 게이트 절연층(140d)이 제4 소스 영역(133d) 및 제4 드레인 영역(135d)을 덮지 않으므로, 층간 절연층(160)은 제4 소스 영역(133d) 및 제4 드레인 영역(135d)과 직접 접촉할 수 있다. 따라서, 제4 소스 영역(133d) 및 제4 드레인 영역(135d)에 인접한 층간 절연층(160)으로부터 수소가 확산되므로, 제4 소스 영역(133d) 및 제4 드레인 영역(135d)이 도체화될 수 있다.
제4 게이트 절연층(140d) 상에는 제4 게이트 전극(150d)이 배치될 수 있다. 제4 게이트 전극(150d)은 제4 산화물 반도체층(130d)과 중첩할 수 있다. 구체적으로, 제4 게이트 전극(150d)은 제4 채널 영역(131d)과 중첩할 수 있다. 제4 게이트 전극(150d)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제4 게이트 전극(150d)은 제1 게이트 전극(150a) 및 제2 게이트 전극(150b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
층간 절연층(160) 상의 제2 영역(2A)에는 제4 소스 영역(133d) 및 제4 드레인 영역(135d)에 각각 연결되는 제4 소스 전극(173d) 및 제4 드레인 전극(175d)이 배치될 수 있다. 제4 소스 전극(173d) 및 제4 드레인 전극(175d)은 층간 절연층(160)에 형성되는 접촉 구멍들을 통해 각각 제4 소스 영역(133d) 및 제4 드레인 영역(135d)과 접촉할 수 있다. 제4 소스 전극(173d) 및 제4 드레인 전극(175d)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다. 제4 소스 전극(173d) 및 제4 드레인 전극(175d)은 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)과 동일한 제조 단계에서 동일한 물질로 형성될 수 있다.
이하, 도 9 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
본 실시예에 따른 표시 장치는 전술한 실시예들에 따른 트랜지스터 기판을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 9를 참조하면, 일 실시예에 따른 표시 장치는 화소부(PP), 구동부(DP), 및 집적회로 실장부(IC)를 포함할 수 있다.
화소부(PP)는 스캔선들(SL1 내지 SLn) 및 스캔선들(SL1 내지 SLn)과 교차하는 데이터선들(DL1 내지 DLm)을 포함할 수 있다. 또한, 화소부(PP)는 서로 다른 색의 광을 방출하는 복수의 화소들(PX)을 포함할 수 있다.
구동부(DP)는 화소부(PP)의 일 측에 배치될 수 있다. 일 실시예에 있어서, 구동부(DP)는 스캔 구동부일 수 있다. 이 경우, 구동부(DP)는 외부로부터 공급되는 스캔 제어 신호에 대응하여 스캔 신호를 생성하고, 이를 스캔선들(SL1 내지 SLn)로 순차적으로 공급할 수 있다.
집적회로 실장부(IC)는 화소부(PP)의 타 측에 배치될 수 있다. 일 실시예에 있어서, 집적회로 실장부(IC)에는 데이터 구동부가 배치될 수 있다. 상기 데이터 구동부는 외부로부터 공급되는 데이터 및 데이터 제어 신호에 대응하여 데이터 신호를 생성하고, 이를 데이터선들(DL1 내지 DLm)로 공급할 수 있다.
도 10은 도 9의 표시 장치의 하나의 화소(PX)를 나타내는 회로도이다.
도 10을 참조하면, 일 실시예에 따른 표시 장치의 하나의 화소(PX)는 신호선들(SL, DL, PL), 신호선들(SL, DL, PL)에 연결된 트랜지스터들(Qs, Qd), 스토리지 커패시터(storage capacitor, CST), 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
신호선들(SL, DL, PL)은 스캔 신호를 전달하는 스캔선(SL), 데이터 신호를 전달하는 데이터선(DL), 및 구동 전압(ELVDD)을 전달하는 구동 전압선(PL)을 포함할 수 있다.
트랜지스터들(Qd, Qs)은 스위칭 트랜지스터(switching transistor)(Qs) 및 구동 트랜지스터(driving transistor)(Qd)를 포함할 수 있다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가질 수 있다. 상기 제어 단자는 스캔선(SL)에 연결되고, 상기 입력 단자는 데이터선(DL)에 연결되며, 상기 출력 단자는 구동 트랜지스터(Qd)에 연결될 수 있다. 스위칭 트랜지스터(Qs)는 스캔선(SL)에 인가되는 상기 스캔 신호에 응답하여 데이터선(DL)에 인가되는 상기 데이터 신호를 구동 트랜지스터(Qd)에 전달할 수 있다.
구동 트랜지스터(Qd)는 제어 단자, 입력 단자 및 출력 단자를 가질 수 있다. 상기 제어 단자는 스위칭 트랜지스터(Qs)에 연결되고, 상기 입력 단자는 구동 전압선(PL)에 연결되며, 상기 출력 단자는 유기 발광 다이오드(OLED)에 연결될 수 있다. 구동 트랜지스터(Qd)는 상기 제어 단자와 상기 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 유기 발광 다이오드(OLED)에 전달할 수 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(Qd)의 상기 제어 단자와 상기 입력 단자 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 구동 트랜지스터(Qd)의 상기 제어 단자에 인가되는 상기 데이터 신호를 충전하고, 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 상기 출력 단자에 연결되는 애노드(anode) 및 공통 전압(ELVSS)에 연결되는 캐소드(cathode)를 가질 수 있다. 유기 발광 다이오드(OLED)는 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시할 수 있다.
이하, 도 9 및 도 10에 도시된 표시 장치의 구체적인 구조에 대해 도 11을 참고하여 상세히 설명한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치는 구동부(DP) 및 화소부(PP)를 포함하는 기판(110), 기판(110) 상의 구동부(DP) 및 화소부(PP)에 배치되는 버퍼층(120), 버퍼층(120) 상의 구동부(DP)에 배치되는 제1 트랜지스터(TRa), 및 버퍼층(120) 상의 화소부(PP)에 배치되는 제2 트랜지스터(TRb)를 포함할 수 있다. 버퍼층(120)은 기판(110) 상의 구동부(DP)에 배치되고 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 제1 버퍼층(121) 상의 구동부(DP) 및 화소부(PP)에 배치되고, 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)을 포함할 수 있다. 제1 트랜지스터(TRa)는 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a)과 중첩하는 제1 게이트 전극(150a)을 포함하고, 제2 트랜지스터(TRb)는 제2 산화물 반도체층(130b) 및 제2 산화물 반도체층(130b)과 중첩하는 제2 게이트 전극(150b)을 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 1에 도시된 트랜지스터 기판을 포함할 수 있다. 이 경우, 화소부(PP) 및 구동부(DP)는 각각 제1 영역(1A) 및 제2 영역(2A)에 상응할 수 있다.
본 실시예에 있어서, 제2 트랜지스터(TRb)는 구동 트랜지스터(Qd)일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제2 트랜지스터(TRb)는 스위칭 트랜지스터(Qs)일 수도 있다.
제2 트랜지스터(TRb) 상에는 이를 덮는 보호막(190)이 배치될 수 있다. 보호막(190) 상에는 제1 전극(210)이 배치될 수 있다. 제1 전극(210)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 등의 반사성 금속을 포함할 수 있다. 제1 전극(210)은 제2 트랜지스터(TRb)의 제2 소스 전극(173b)과 연결되어 유기 발광 다이오드(OLED)의 상기 애노드 전극이 될 수 있다.
보호막(190) 및 제1 전극(210)의 가장자리 상에는 화소 정의막(240)이 배치될 수 있다. 화소 정의막(240)은 제1 전극(210)과 중첩하는 개구부를 가질 수 있다. 화소 정의막(240)은 폴리아크릴계, 폴리이미드계 등의 수지, 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(240)의 상기 개구부에는 발광층(220)이 배치될 수 있다. 발광층(220)은 유기물을 포함할 수 있다. 화소 정의막(240) 및 발광층(220) 상에는 제2 전극(230)이 배치될 수 있다. 제2 전극(230)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 등의 반사성 금속을 포함할 수 있다. 제2 전극(230)은 유기 발광 다이오드(OLED)의 상기 캐소드 전극이 될 수 있다. 제1 전극(210), 발광층(220), 및 제2 전극(230)은 유기 발광 다이오드(OLED)를 형성할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 트랜지스터(TRa)의 하부에 실리콘 질화물(SiNx)을 포함하는 제1 버퍼층(121) 및 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)이 배치됨에 따라, 제1 트랜지스터(TRa)의 제1 산화물 반도체층(130a)이 상대적으로 큰 전하 이동도를 가질 수 있다. 따라서, 구동부(DP)에 배치되는 제1 트랜지스터들(TRa)의 개수가 감소할 수 있고, 구동부(DP)의 면적이 감소함에 따라 표시 장치의 데드 스페이스(dead space)의 면적이 감소할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제2 트랜지스터(TRb)의 하부에 실리콘 산화물(SiOx)을 포함하는 제2 버퍼층(122)만이 배치됨에 따라, 제2 트랜지스터(TRb)의 제2 산화물 반도체층(130b)이 상대적으로 짧은 길이의 제2 채널 영역(131b)을 포함할 수 있다. 따라서, 화소부(PP)에 배치되는 제2 트랜지스터(TRb)의 면적이 감소할 수 있고, 화소부(PP)에 배치되는 제2 트랜지스터들(TRb)의 개수가 증가함에 따라 표시 장치의 해상도가 증가할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12를 참조하여 설명하는 다른 실시예에 따른 표시 장치는 도 11을 참조하여 설명한 일 실시예에 따른 표시 장치와 금속층의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 12를 참조하면, 다른 실시예에 따른 표시 장치는 기판(110)과 제1 버퍼층(121) 사이에 배치되고, 제1 산화물 반도체층(131a)과 중첩하는 금속층(180)을 더 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 4에 도시된 트랜지스터 기판을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 본 실시예에 따른 표시 장치는 도 5에 도시된 트랜지스터 기판을 포함할 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13을 참조하여 설명하는 다른 실시예에 따른 표시 장치는 도 11을 참조하여 설명한 일 실시예에 따른 표시 장치와 제4 트랜지스터의 추가를 제외하고는 실질적으로 동일하므로 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 13을 참조하면, 다른 실시예에 따른 표시 장치는 제2 버퍼층(122) 상의 화소부(PP)에 배치되는 제4 트랜지스터(TRd)를 더 포함할 수 있다. 제4 트랜지스터(TRd)는 제2 트랜지스터(TRb)와 이격될 수 있다. 제4 트랜지스터(TRd)는 제4 산화물 반도체층(130d) 및 제4 산화물 반도체층(130d)과 중첩하는 제4 게이트 전극(150d)을 포함할 수 있다.
본 실시예에 따른 표시 장치는 도 7에 도시된 트랜지스터 기판을 포함할 수 있다. 본 실시예에 있어서, 제2 트랜지스터(TRb)는 스위칭 트랜지스터(Qs)이고, 제4 트랜지스터(TRd)는 구동 트랜지스터(Qd)일 수 있다. 제1 전극(210)은 제4 트랜지스터(TRd)의 제4 소스 전극(173d)과 연결되어 유기 발광 다이오드(OLED)의 상기 애노드 전극이 될 수 있다.
제4 산화물 반도체층(130d)의 제4 채널 영역(131d)의 길이는 제2 산화물 반도체층(130b)의 제2 채널 영역(131b)의 길이보다 클 수 있다. 일 실시예에 있어서, 제2 채널 영역(131b)의 길이는 약 1.5 ㎛ 내지 약 4.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛ 이상일 수 있다. 예를 들면, 제2 채널 영역(131b)의 길이는 약 2.0 ㎛이고, 제4 채널 영역(131d)의 길이는 약 4.0 ㎛일 수 있다.
트랜지스터의 구동 범위는 트랜지스터의 산화물 반도체층의 채널 영역의 길이에 비례할 수 있다. 따라서, 제4 트랜지스터(TRd)의 구동 범위는 제2 트랜지스터(TRb)의 구동 범위보다 클 수 있다. 구동 트랜지스터(Qd)인 제4 트랜지스터(TRd)가 상대적으로 큰 구동 범위를 가짐에 따라, 유기 발광 다이오드(OLED)에 전송되는 구동 전류(Id)의 세기의 범위가 넓어질 수 있다. 따라서, 유기 발광 다이오드(OLED)가 좀 더 세밀한 계조를 표현할 수 있다.
본 발명의 예시적인 실시예들에 따른 트랜지스터 기판은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 트랜지스터 기판 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 120: 버퍼층
121: 제1 버퍼층 122: 제2 버퍼층
130a: 제1 산화물 반도체층 130b: 제2 산화물 반도체층
150a: 제1 게이트 전극 150b: 제2 게이트 전극
210: 제1 전극 220: 발광층
230: 제2 전극 1A: 제1 영역
2A: 제2 영역 DP: 구동부
PP: 화소부 TRa: 제1 트랜지스터
TRb: 제2 트랜지스터

Claims (24)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층;
    상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층;
    상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하는, 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서 상기 제2 버퍼층의 상면은 평탄한, 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 제1 산화물 반도체층은 제1 소스 영역, 제1 드레인 영역, 및 이들 사이에 위치하는 제1 채널 영역을 포함하고,
    상기 제2 산화물 반도체층은 제2 소스 영역, 제2 드레인 영역, 및 이들 사이에 위치하는 제2 채널 영역을 포함하는, 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 제2 채널 영역의 길이는 상기 제1 채널 영역의 길이보다 작은, 트랜지스터 기판.
  5. 제3 항에 있어서,
    상기 제2 채널 영역의 길이는 1.5 ㎛ 내지 4.0 ㎛인, 트랜지스터 기판.
  6. 제3 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 층간 절연층을 더 포함하고,
    상기 제1 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제1 소스 영역 및 상기 제1 드레인 영역에 각각 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하며,
    상기 제2 트랜지스터는 상기 층간 절연층 상에 배치되고, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함하는, 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 제1 산화물 반도체층의 전하 이동도는 상기 제2 산화물 반도체층의 전하 이동도보다 큰, 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층; 및
    상기 제2 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 절연층을 더 포함하는, 트랜지스터 기판.
  9. 제1 항에 있어서,
    각각의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n 채널 트랜지스터인, 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제1 산화물 반도체층과 중첩하는 금속층을 더 포함하는, 트랜지스터 기판.
  11. 제10 항에 있어서,
    상기 금속층은 상기 제1 게이트 전극과 연결되는, 트랜지스터 기판.
  12. 제1 항에 있어서,
    상기 제2 버퍼층 상의 상기 제1 영역에 배치되고, 상기 제1 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 기판과 상기 제1 버퍼층 사이에 배치되고, 상기 제3 산화물 반도체층과 중첩하는 금속층을 더 포함하는, 트랜지스터 기판.
  13. 제12 항에 있어서,
    상기 제3 산화물 반도체층의 전하 이동도는 상기 제1 산화물 반도체층의 전하 이동도보다 큰, 트랜지스터 기판.
  14. 제12 항에 있어서,
    상기 금속층은 상기 제3 게이트 전극과 연결되는, 트랜지스터 기판.
  15. 제1 항에 있어서,
    상기 제2 버퍼층 상의 상기 제2 영역에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하는, 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 큰, 트랜지스터 기판.
  17. 제15 항에 있어서,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 4.0 ㎛ 이상인, 트랜지스터 기판.
  18. 제15 항에 있어서,
    상기 제3 트랜지스터의 구동 범위는 상기 제2 트랜지스터의 구동 범위보다 큰, 트랜지스터 기판.
  19. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 영역 및 상기 제2 영역에 배치되는 버퍼층;
    상기 버퍼층 상의 상기 제1 영역에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 버퍼층 상의 상기 제2 영역에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 영역에 배치되는 상기 버퍼층의 수소 농도는 상기 제2 영역에 배치되는 상기 버퍼층의 수소 농도보다 큰, 트랜지스터 기판.
  20. 제19 항에 있어서,
    상기 버퍼층은:
    상기 기판 상의 상기 제1 영역에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층; 및
    상기 제1 버퍼층 상의 상기 제1 영역 및 상기 제2 영역에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층을 포함하는, 트랜지스터 기판.
  21. 구동부 및 화소부를 포함하는 기판;
    상기 기판 상의 상기 구동부에 배치되고, 실리콘 질화물을 포함하는 제1 버퍼층;
    상기 제1 버퍼층 상의 상기 구동부 및 상기 화소부에 배치되고, 실리콘 산화물을 포함하는 제2 버퍼층;
    상기 제2 버퍼층 상의 상기 구동부에 배치되고, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층과 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제2 버퍼층 상의 상기 화소부에 배치되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터;
    상기 기판 상의 상기 화소부에 배치되는 제1 전극;
    상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광층을 포함하는, 표시 장치.
  22. 제21 항에 있어서,
    상기 제2 버퍼층 상의 상기 화소부에 배치되고, 상기 제2 트랜지스터와 이격되며, 제3 산화물 반도체층 및 상기 제3 산화물 반도체층과 중첩하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 산화물 반도체층의 채널 영역의 길이는 상기 제2 산화물 반도체층의 채널 영역의 길이보다 큰, 표시 장치.
  23. 제22 항에 있어서,
    스캔선; 및
    상기 스캔선과 교차하는 데이터선을 더 포함하고,
    상기 제2 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되며,
    상기 제3 트랜지스터는 상기 표시 소자와 연결되는, 표시 장치.
  24. 제22 항에 있어서,
    상기 제2 산화물 반도체층의 상기 채널 영역의 길이는 1.5 ㎛ 내지 4.0 ㎛이고,
    상기 제3 산화물 반도체층의 상기 채널 영역의 길이는 4.0 ㎛ 이상인, 표시 장치.
KR1020180126161A 2018-10-22 2018-10-22 트랜지스터 기판 및 이를 포함하는 표시 장치 KR102614573B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180126161A KR102614573B1 (ko) 2018-10-22 2018-10-22 트랜지스터 기판 및 이를 포함하는 표시 장치
US17/287,936 US11950455B2 (en) 2018-10-22 2019-02-20 Transistor substrate and display device comprising same
CN201980069816.0A CN112913028A (zh) 2018-10-22 2019-02-20 晶体管基底和包括晶体管基底的显示装置
PCT/KR2019/002030 WO2020085584A1 (ko) 2018-10-22 2019-02-20 트랜지스터 기판 및 이를 포함하는 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180126161A KR102614573B1 (ko) 2018-10-22 2018-10-22 트랜지스터 기판 및 이를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20200045598A true KR20200045598A (ko) 2020-05-06
KR102614573B1 KR102614573B1 (ko) 2023-12-18

Family

ID=70331011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180126161A KR102614573B1 (ko) 2018-10-22 2018-10-22 트랜지스터 기판 및 이를 포함하는 표시 장치

Country Status (4)

Country Link
US (1) US11950455B2 (ko)
KR (1) KR102614573B1 (ko)
CN (1) CN112913028A (ko)
WO (1) WO2020085584A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090559A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114188354B (zh) * 2021-12-02 2023-11-28 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法和显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224595A (ja) * 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP2011112724A (ja) * 2009-11-24 2011-06-09 Sony Corp 表示装置およびその駆動方法ならびに電子機器
KR101421288B1 (ko) * 2013-02-28 2014-07-18 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판
KR20140117229A (ko) * 2013-03-26 2014-10-07 엘지디스플레이 주식회사 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법
KR20140131137A (ko) * 2013-05-03 2014-11-12 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 이용한 평판표시장치
JP2015144250A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2017188505A (ja) * 2016-04-01 2017-10-12 株式会社Ｊｏｌｅｄ 半導体装置およびその半導体装置を用いたアクティブマトリクス基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579220B2 (en) 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
KR101073542B1 (ko) 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101073543B1 (ko) 2009-09-04 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
KR20140087693A (ko) 2012-12-31 2014-07-09 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102227474B1 (ko) 2013-11-05 2021-03-15 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
US9634038B2 (en) 2014-02-25 2017-04-25 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
KR102226236B1 (ko) * 2014-10-13 2021-03-11 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102478470B1 (ko) * 2015-06-25 2022-12-19 삼성디스플레이 주식회사 박막 트랜지스터 기판, 및 유기 발광 표시 장치
US10109650B2 (en) 2016-04-01 2018-10-23 Joled Inc. Semiconductor device and active matrix substrate using semiconductor device
KR102530003B1 (ko) 2016-12-15 2023-05-08 삼성디스플레이 주식회사 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR20180079082A (ko) 2016-12-30 2018-07-10 엘지디스플레이 주식회사 유기발광 표시패널 및 이를 이용한 유기발광 표시장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224595A (ja) * 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP2011112724A (ja) * 2009-11-24 2011-06-09 Sony Corp 表示装置およびその駆動方法ならびに電子機器
KR101421288B1 (ko) * 2013-02-28 2014-07-18 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판
KR20140117229A (ko) * 2013-03-26 2014-10-07 엘지디스플레이 주식회사 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법
KR20140131137A (ko) * 2013-05-03 2014-11-12 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 이용한 평판표시장치
JP2015144250A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2017188505A (ja) * 2016-04-01 2017-10-12 株式会社Ｊｏｌｅｄ 半導体装置およびその半導体装置を用いたアクティブマトリクス基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090559A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
WO2020085584A1 (ko) 2020-04-30
US20210399074A1 (en) 2021-12-23
CN112913028A (zh) 2021-06-04
KR102614573B1 (ko) 2023-12-18
US11950455B2 (en) 2024-04-02

Similar Documents

Publication Publication Date Title
KR102109166B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 기판
US10580799B2 (en) Thin film transistor and display device comprising the same
KR102565380B1 (ko) 박막 트랜지스터 기판
KR102465381B1 (ko) 유기 발광 표시 장치
CN109585456B (zh) 有源矩阵基板、液晶显示装置、有机el显示装置
KR20100082940A (ko) 유기전계발광 표시 장치 및 그의 제조 방법
KR102465559B1 (ko) 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102530003B1 (ko) 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR102308621B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US11495652B2 (en) Organic light emitting diode display device and method of manufacturing organic light emitting diode display device
US20220005888A1 (en) Array Substrate and Method for Manufacturing the Same, and Display Device
US9728122B2 (en) Organic light emitting diode display
KR102614573B1 (ko) 트랜지스터 기판 및 이를 포함하는 표시 장치
KR20200060629A (ko) 표시 장치 및 이의 제조 방법
US20220005837A1 (en) Display device
KR102217078B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 기판
KR20220007756A (ko) 표시 장치와 그의 제조 방법
KR20210113529A (ko) 표시 기판 및 이를 포함하는 표시 장치
KR20210056479A (ko) 표시 장치 및 표시 장치의 제조 방법
KR102492534B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 기판
KR102284198B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 기판
KR102168224B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 기판
EP4016629A1 (en) Display device and method of manufacturing display device
TWI775153B (zh) 薄膜電晶體、製造薄膜電晶體的方法及包含薄膜電晶體的顯示設備
US20220415986A1 (en) Transistor and display device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant