KR20200060629A - 표시 장치 및 이의 제조 방법 - Google Patents

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손상우
신상원
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판 상에 배치되고 금속 산화물을 포함하고 액티브 패턴, 상기 액티브 패턴 상의 채널 영역과 중첩하고, 상기 액티브 패턴과 동일한 금속 산화물을 포함하는 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 갖는 게이트 전극을 포함하는 트랜지스터, 상기 트랜지스터와 전기적으로 연결된 화소 전극 및 상기 화소 전극과 대향하는 공통 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 신뢰성 향상 및 공정 단순화를 위한 표시 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용될 수 있다. 박막 트랜지스터를 포함하는 표시 기판은 박막 트랜지스터와 이에 연결되는 화소 전극 외에도, 박막 트랜지스터에 게이트 신호를 전달하는 게이트 배선, 데이터 전압을 전달하는 데이터 배선 등의 다양한 신호 배선들을 포함할 수 있다.
박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되는 액티브층을 포함할 수 있다. 액티브층은 트랜지스터의 특성을 결정하는 중요한 요소이다.
이러한 액티브층은 실리콘(Si)을 포함할 수 있다. 실리콘은 결정 형태에 따라 비정질 실리콘 및 다결정 실리콘으로 나누어질 수 있다. 비정질 실리콘은 제조 공정이 단순한 반면에 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있다. 다결정 실리콘은 전하 이동도가 높은 반면에 실리콘을 결정화하는 단계가 요구되어 제조 비용이 높고 공정이 복잡하다.
비정질 실리콘과 다결정 실리콘을 보완하기 위하여 비정질 실리콘보다 전하 이동도가 높고 온/오프 비율이 높으며, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
본 발명의 일 목적은 신뢰성 향상 및 공정 단순화를 위한 표시장치를 제공하는 것이다.
본 발명의 일 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 기판 상에 배치되고 산화물 반도체를 포함하는 액티브 패턴, 상기 액티브 패턴 상의 채널 영역과 중첩하고, 상기 액티브 패턴과 동일한 산화물을 포함하는 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 갖는 게이트 전극을 포함하는 트랜지스터, 상기 트랜지스터와 전기적으로 연결된 화소 전극, 및 상기 화소 전극과 대향하는 공통 전극을 포함한다.
일 실시예에 따르면, 상기 표시 장치는 상기 액티브 패턴 상의 채널 영역과 중첩하고 상기 액티브 패턴과 상기 제1 게이트 베리어층 사이에 배치된 게이트 절연 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 액티브 패턴 및 상기 제1 게이트 베리어층 각각은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층의 아연 산화물(ZnOx) 및 인듐 산화물(InOx) 조성비는 9 : 1일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 베리어층은 200 Å 이하의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층은 200 Å 이하의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 표시 장치는 상기 기판과 상기 액티브 패턴 사이에 배치되고, 상기 채널 영역과 중첩하는 바텀 게이트 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 표시 장치는 상기 화소 전극과 상기 공통 전극 사이에 배치된 유기 발광층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 표시 장치는 제1 스토리지 전극과 제2 스토리지 전극을 포함하는 스토리지 커패시터 및 상기 게이트 전극과 연결되는 게이트 라인을 더 포함할 수 있고, 상기 제1 스토리지 전극 및 상기 게이트 라인은 상기 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 저산소 분압 조건에서 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 패터닝하여 트랜지스터의 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 고산소 분압 조건에서 상기 액티브 패턴과 동일한 산화물을 포함하는 제1 게이트 베리어층을 형성하는 단계, 상기 제1 게이트 베리어층 상에 금속 산화물 합금을 포함하는 제2 게이트 베리어층을 형성하는 단계, 상기 제2 게이트 베리어층 상에 게이트 금속층을 형성하는 단계, 상기 제1 게이트 베리어층, 상기 제2 게이트 베리어층 및 상기 게이트 금속층을 동시에 패터닝하여 상기 액티브 패턴의 채널 영역 상에 3 중막 구조의 게이트 전극을 형성하는 단계, 상기 트랜지스터와 연결되는 화소 전극을 형성하는 단계, 및 상기 화소 전극과 대향하는 공통 전극을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 저산소 분압 조건은 40 % 이하일 수 있다.
일 실시예에 따르면, 상기 고산소 분압 조건은 약 60 % 이상일 수 있다.
일 실시예에 따르면, 상기 게이트 전극을 형성하는 단계는 상기 액티브 패턴 상의 채널 영역과 상기 제1 게이트 베리어층 사이에 배치된 게이트 절연 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 액티브 패턴 및 상기 제1 게이트 베리어층 각각은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층의 아연 산화물(ZnOx) 및 인듐 산화물(InOx) 조성비는 9 : 1 일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 베리어층은 200 Å 이하의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제2 게이트 베리어층은 200 Å 이하의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 게이트 전극을 형성하는 단계는 제1 스토리지 전극과 제2 스토리지 전극을 포함하는 스토리지 커패시터 및 상기 게이트 전극과 연결되는 게이트 라인을 형성하는 단계를 더 포함하고, 상기 제1 스토리지 전극 및 상기 게이트 라인은 상기 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 가질 수 있다.
상기와 같은 본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법에 따르면, 게이트 전극을 제1 게이트 베리어층, 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 가질 수 있다.
따라서, 상기 산화물 반도체를 포함하는 액티브 패턴을 저산소 분압 조건에서 형성하여 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극이 고산소 분압 조건에서 형성되는 제1 게이트 베리어층을 포함함으로써 상기 저산소 분압 조건에서 형성된 액티브 패턴의 산소 결함을 보상할 수 있다. 또한, 상기 게이트 전극이 게이트 금속층의 산화를 방지하기 위한 제2 게이트 베리어층을 포함함으로써 상기 게이트 전극 및 상기 게이트 라인의 산화를 방지할 수 있다. 또한, 상기 제1 게이트 베리어층, 상기 제2 게이트 베리어층 및 상기 게이트 금속층을 동시에 식각함으로써 제조 공정을 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2은 도 1의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 3a 내지 도 3c는 산화물 반도체층의 산소 분압 감소에 따른 트랜지스터의 소자 특성을 설명하기 위한 그래프들이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 표시 패널(100) 및 소스 구동부(400)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다.
상기 표시 패널(100)은 상기 표시 영역(DA)에 배열된 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GL) 및 복수의 화소들(P)을 포함할 수 있다.
상기 복수의 데이터 라인들(DL)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다.
상기 복수의 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다.
상기 복수의 화소들(P)은 상기 제1 방향(D1)으로 배열된 화소들을 포함하는 화소 열과 상기 제2 방향(D2)으로 배열된 화소들을 포함하는 화소 행을 포함할 수 있다.
예를 들면, 각 화소는 화소 회로를 포함하고, 상기 화소 회로는 적어도 하나의 트랜지스터(T1, R2), 스토리지 커패시터(CST) 및 광을 이용하여 영상을 표시하는 표시 소자를 포함할 수 있다. 상기 표시 소자는 액정 커패시터 및 유기 발광 다이오드일 수 있다.
일 실시예에서, 상기 표시 소자는 유기 발광 다이오드(OLED)일 수 있다.
제1 트랜지스터(TR1)는 상기 유기 발광 다이오드(OLED)를 발광하기 위해 상기 유기 발광 다이오드(OLED)에 구동 전류를 제공할 수 있다.
제2 트랜지스터(TR2)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL)에 연결되고, 상기 데이터 라인(DL)에 인가된 데이터 전압을 상기 제1 트랜지스터(TR1)에 제공할 수 있다.
일 실시예에서, 상기 트랜지스터들(TR1, TR2)은 산화물 반도체를 포함하는 액티브 패턴을 포함한다.
일 실시예에서, 상기 트랜지스터들(TR1, TR2)의 게이트 전극, 상기 스토리지 커패시터(CST)의 제1 스토리지 전극 및 상기 게이트 라인(GL)은 제1 게이트 베리어층, 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조의 게이트 전극층을 가질 수 있다.
일 실시예에서, 상기 게이트 전극층은 IGZO/ZIO 합금/Cu 구조의 3중막 구조를 가질 수 있다.
상기 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동부(300)는 상기 표시 패널(100)의 주변 영역(PA)에 배치될 수 있다. 상기 게이트 구동부(300)는 상기 트랜지스터와 동일한 제조 공정을 통해 상기 주변 영역(PA)에 직접 형성된 복수의 회로 트랜지스터들을 포함할 수 있다.
일 실시예에서, 상기 복수의 회로 트랜지스터들은 산화물 반도체를 포함하는 액티브 패턴을 포함할 수 있다.
일 실시예에서, 상기 복수의 회로 트랜지스터들의 게이트 전극은 제1 게이트 베리어층, 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3중 구조의 게이트 전극층을 포함할 수 있다.
상기 소스 구동부(400)는 상기 표시 패널(100)의 주변 영역(PA)에 형성된 복수의 패드들과 연결될 수 있다.
상기 소스 구동부(400)는 상기 데이터 라인(DL)에 제공되는 데이터 전압을 생성하는 데이터 구동 회로가 실장될 수 있다.
도 2는 도 1에 도시된 표시 패널을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 상기 표시 패널(100)은 기판(101) 상의 표시 영역(DA)에 배치된 트랜지스터(TR), 스토리지 커패시터(CST), 유기 발광 다이오드(OLED)를 포함하고, 상기 기판(101) 상의 주변 영역(PA)에 배치된 패드(PD)를 포함할 수 있다.
구체적으로, 기판(101) 상에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 기판(101)을 통해 산소, 수분 등과 같은 불순물이 침투하는 것을 방지할 수 있다.
버퍼층(120)은 상기 기판(101) 상에 평탄한 면을 제공할 수 있다. 상기 버퍼층(120)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등을 포함할 수 있다.
일 실시예에 있어서, 트랜지스터(TR)는 n 채널 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 트랜지스터(TR)는 p 채널 트랜지스터일 수도 있다. 상기 트랜지스터(TR)는 탑 게이트 구조를 가지며, 액티브 패턴, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
버퍼층(120) 상에는 액티브 패턴(130)이 배치될 수 있다. 상기 액티브 패턴(130)은 소스 영역(131), 드레인 영역(132), 및 이들 사이에 위치하는 채널 영역(133)을 포함할 수 있다.
액티브 패턴(130)은 산화물 반도체를 포함할 수 있다.
상기 액티브 패턴(130)은 금속 산화물, 또는 금속과 금속 산화물의 조합을 포함할 수 있다.
예를 들면, 상기 금속 산화물은 주석 산화물(SnO2), 아연-주석 산화물(ZTO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-아연-주석 산화물(IGZTO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO) 등을 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴(130)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴(130)은 이동도 향상을 위해 저산소 조건에서 형성된 금속 산화물을 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴(130)은 산소 분압은 약40 % 이하의 조건에서 형성된 금속 산화물을 포함할 수 있다.
상기 액티브 패턴(130) 상에는 제1 게이트 절연 패턴(151) 및 제2 게이트 절연 패턴(153)이 배치될 수 있다. 상기 제1 및 제2 게이트 절연 패턴(151)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다.
상기 제1 게이트 절연 패턴(151)은 상기 채널 영역(133)과 중첩할 수 있다.
상기 제2 게이트 절연 패턴(153)은 상기 스토리지 커패시터(CST)의 제1 스토리지 전극(169)이 형성되는 영역에 대응하여 배치될 수 있다. 또한, 도시되지 않았으나, 상기 게이트 라인(GL)이 형성되는 영역에 대응하여 배치될 수 있다.
상기 제1 게이트 절연 패턴(151) 상에는 게이트 전극(165)이 배치될 수 있다. 상기 게이트 전극(165)은 채널 영역(133)과 중첩할 수 있다.
상기 게이트 전극(165)은 제1 게이트 베리어층(161), 제2 게이트 베리어층(162) 및 게이트 금속층(163)이 상기 제1 게이트 절연 패턴(151)상에 순차적으로 적층된 3 중막 구조를 가질 수 있다.
상기 제1 게이트 베리어층(161)은 상기 액티브 패턴(130)과 동일한 금속 산화물을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(161)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(161)은 상기 액티브 패턴(130)의 저산소 조건 보다 높은 고산소 분압 조건에서 형성될 수 있다.
상기 제1 게이트 베리어층(161)을 상기 액티브 패턴(130)의 저산소 조건 보다 높은 고산소 분압 조건에서 형성함으로써 상기 액티브 패턴(130)의 저산소 분압 공정에서 발생된 산소 결함을 채울 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(161)은 산소 분압은 약 60 % 이상에서 형성될 수 있다.
상기 제2 게이트 베리어층(162)은 상기 금속 산화물 합금을 포함할 수 있다. 상기 제2 게이트 베리어층(162)은 상부에 배치되는 상기 게이트 금속층(163)과의 산화를 방지할 수 있다.
일 실시예에서, 상기 제2 게이트 베리어층(162)은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금(ZIO alloy)을 포함할 수 있다.
일 실시예에서, 상기 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 조성비는 9 : 1일 수 있다. 상기 조성비는 상기 게이트 전극(165)의 3 중막을 동시에 식각하는 식각 공정에서 식각 프로파일을 고려하여 설정될 수 있다.
상기 게이트 금속층(163)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 게이트 금속층(163)은 구리(Cu)를 포함할 수 있다.
상기 제2 게이트 절연 패턴(153) 상에는 상기 스토리지 커패시터(CST)의 제1 스토리지 전극(169)이 배치될 수 있다.
상기 스토리지 커패시터(CST)의 상기 제1 스토리지 전극(169)은 제1 게이트 베리어층(166), 제2 게이트 베리어층(167) 및 게이트 금속층(168)이 상기 제2 게이트 절연 패턴(153) 상에 순차적으로 적층된 3 중막 구조를 가질 수 있다.
또한, 도시되지 않았으나, 제2 게이트 절연 패턴(153) 상에는 상기 게이트 라인(GL)이 배치될 수 있다. 상기 게이트 라인(GL)은 제1 게이트 베리어층(166), 제2 게이트 베리어층(167) 및 게이트 금속층(168)이 상기 제2 게이트 절연 패턴(153) 상에 순차적으로 적층된 3 중막 구조를 가질 수 있다.
상기 제1 게이트 베리어층(166)은 상기 액티브 패턴(130)과 동일한 금속 산화물을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(166)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(166)은 상기 액티브 패턴(130)의 저산소 분압 조건 보다 높은 고산소 분압 조건에서 형성될 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(166)은 산소 분압은 약 60 % 이상에서 형성될 수 있다.
상기 제2 게이트 베리어층(167)은 상기 금속 산화물 합금을 포함할 수 있다. 상기 제2 게이트 베리어층(167)은 상부에 배치되는 상기 게이트 금속층(168)의 산화를 방지할 수 있다.
일 실시예에서, 상기 제2 게이트 베리어층(167)은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금(ZIO alloy)을 포함할 수 있다.
일 실시예에서, 상기 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 조성비는 9 : 1일 수 있다. 상기 조성비는 상기 제1 스토리지 전극(169) 및 상기 게이트 라인(GL)의 3 중막을 동시에 식각하는 식각 공정에서 식각 프로파일을 고려하여 설정될 수 있다.
상기 게이트 금속층(168)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 게이트 금속층(168)은 구리(Cu)를 포함할 수 있다.
층간 절연층(170)은 상기 게이트 전극(165) 및 상기 제1 스토리지 전극(169)이 형성된 상기 기판(101) 상에 형성될 수 있다. 상기 층간 절연층(170)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다.
소스 전극(181), 드레인 전극(182) 및 스토리지 커패시터(CST)의 제2 스토리지 전극(183)은 상기 층간 절연층(170) 상의 표시 영역(DA)에 배치될 수 있다. 라인 단부(185)는 상기 층간 절연층(170) 상의 주변 영역(PA)에 배치될 수 있다.
상기 소스 전극(181), 상기 드레인 전극(182), 제2 스토리지 전극(183) 및 상기 라인 단부(185)는 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
상기 소스 전극(181) 및 상기 드레인 전극(182)은 상기 층간 절연층(170)에 형성된 콘택홀들을 통해서 상기 액티브 패턴(130)의 소스 영역(131) 및 드레인 영역(132)에 각각 전기적으로 연결될 수 있다.
상기 제2 스토리지 전극(183)은 상기 제1 스토리지 전극(169)과 중첩되는 영역에 배치될 수 있다.
상기 라인 단부(185)는 상기 표시 영역(DA)에 배치된 신호 라인의 단부에 대응될 수 있다. 상기 신호 라인은 데이터 라인, 전압 라인 등을 포함할 수 있다.
보호층(190)은 상기 소스 전극(181), 상기 드레인 전극(182), 제2 스토리지 전극(183) 및 상기 라인 단부(185)가 형성된 상기 기판(101) 상에 배치될 수 있다. 상기 보호층(190)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 절연 물질을 포함할 수 있다.
연결 전극(211)은 상기 보호층(190) 상의 표시 영역(DA)에 배치될 수 있다. 패드 전극(215)은 상기 보호층(190) 상의 주변 영역(PA)에 배치될 수 있다. 상기 연결 전극(211) 및 상기 패드 전극(215)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 등의 투명한 도전 물질을 포함할 수 있다.
상기 연결 전극(211)은 상기 보호층(190)에 형성된 콘택홀을 통해 상기 트랜지스터의 전극, 예컨대, 소스 전극(131)과 전기적으로 연결될 수 있다. 상기 패드 전극(215)은 상기 보호층(190)에 형성된 콘택홀을 통해 상기 라인 단부(185)와 전기적으로 연결될 수 있다.
평탄화막(220)은 상기 연결 전극(211) 및 상기 패드 전극(215)이 형성된 상기 기판(101) 상에 상부면을 평탄하게 하기 위해 두꺼운 두께로 배치될 수 있다. 상기 평탄화막(220)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등의 유기 물질을 포함할 수 있다.
상기 평탄화막(220)은 표시 영역(DA)에서 상기 연결 전극(211)을 노출하는 비아 홀을 포함하고, 상기 주변 영역(PA)에서는 제거될 수 있다. 도시된 바와 같이, 상기 평탄화막(220)은 상기 패드 전극(215)을 노출하도록 제거될 수 있다.
화소 전극(230)은 상기 평탄화막(220) 상의 화소 영역에 배치될 수 있다. 상기 화소 전극(230)은 반사 전극으로 제공될 수 있다. 이 경우, 상기 화소 전극(230)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 또는 상기 금속의 합금을 포함할 수 있다. 또한, 상기 화소 전극(230)은 일함수가 높은 투명 도전성 물질을 포함할 수도 있다. 예를 들면, 상기 화소 전극(230)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다.
일 실시예에 있어서, 상기 화소 전극(230)은 상기 금속 및 상기 투명 도전성 물질을 포함하는 복층 구조를 가질 수도 있다.
상기 화소 전극(230)은 상기 비아 홀을 통해 상기 연결 전극(211)과 전기적으로 연결될 수 있다. 즉, 상기 화소 전극(230)은 트랜지스터(TR)와 전기적으로 연결될 수 있다.
화소 정의막(240)은 상기 평탄화막(220) 상의 표시 영역(DA)에 배치되고, 상기 화소 영역을 정의하기 위해 상기 화소 전극(230)을 노출하는 개구를 포함할 수 있다. 상기 화소 정의막(220)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다.
유기 발광층(250)은 상기 화소 전극(230)을 노출하는 상기 화소 정의막(240)의 개구 내에 배치될 수 있다. 상기 유기 발광층(250)은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 그리고 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
공통 전극(260)은 상기 화소 전극(230)과 대향하여 배치되고, 상기 유기 발광층(250)이 형성된 상기 기판(101) 상 복수의 화소 영역들에 공통으로 배치될 수 있다. 상기 공통 전극(260)은Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 일 함수가 낮은 금속 또는 상기 금속의 합금을 포함할 수 있다.
일 실시예에 있어서, 상기 화소 전극(230)과 유기 발광층(250) 사이에는 정공 수송층(hole transport layer, HTL)이 배치될 수 있다. 또한, 유기 발광층 유기 발광층(250)과 상기 공통 전극(260) 사이에는 전자 수송층(electron transport layer, ETL)이 배치될 수 있다. 상기 정공 수송층 및/또는 상기 전자 수송층은 복수의 화소들에 공통적으로 연속적으로 제공될 수 있다.
상기 화소 전극(230), 유기 발광층(250) 및 상기 공통 전극(260)에 의해 발광 소자(OLED)가 정의될 수 있다. 상기 화소 전극(230) 및 상기 공통 전극(260)은 각각 유기 발광 다이오드(OLED)의 양극(anode) 및 음극(cathode)으로 제공될 수 있다.
도 3a 내지 도 3c는 산화물 반도체층의 산소 분압 감소에 따른 트랜지스터의 소자 특성을 설명하기 위한 그래프들이다.
도 3a는 산소 분압 공정에 따른 캐리어 농도 변화를 나타낸 그래프이고, 도 3b는 산소 분압 공정에 따른 이동도 변화를 나타낸 그래프이고, 도 3c는 산소 분압 공정에 따른 문턱 전압 변화를 나타낸 그래프이다.
도 3a, 도 3b 및 도 3c를 참조하면, 트랜지스터의 액티브층으로 산화물 반도체층을 형성하는 공정에서, 산소 분압 조건이 감소할수록 산화물 반도체층의 캐리어 농도가 점점 증가함을 확인할 수 있다.
아래 표는 에너지 밴드 옵셋으로 계산된 산소 분압 조건(%)에 따른 반도체 캐리어 농도이다.
<표>
Figure pat00001
상기 산소 분압 조건(%)이 저산소 조건인 40 % 이하에서 캐리어 농도가 급격히 증가하는 것을 알 수 있다. 상기 캐리어 농도가 증가하면 결과적으로 반도체의 전도도가 증가할 수 있다.
상기 전도도가 증가하면 트랜지스터의 특성인 이동도가 증가할 수 있고, 또한, 문턱 전압(Vth)이 네가티브측으로 이동할 수 있다. 따라서, 트랜지스터의 신뢰성이 향상될 수 있다.
한편, 도 3b 및 도 3c에 도시된 바와 같이, 상기 산소 분압 조건(%)이 낮아질수록 이동도 및 문턱 전압과 같은 트랜지스터의 신뢰성이 향상할 수 있으나, 상기 산소 분압 조건(%)이 약 20% 이하에서는 소스 및 드레인 사이에 단락(short)이 발생할 수 있다.
따라서, 상기 산화물 반도체층의 형성 공정에서, 저산소 분압 조건을 적용하기 위해서는 소자 안정성 확보를 위한 추가 공정 및 추가 층이 필요할 수 있다.
일 실시예에서 있어서, 상기 산화물 반도체를 포함하는 액티브층을 트랜지스터의 신뢰성을 향상시키기 위해 약 40 % 이하의 저산소 분압 조건으로 형성하고, 후속 공정인 게이트 전극을 형성하는 공정에서, 저산소 분압 조건에서 형성된 액티브층의 산소 결함을 보상하기 위해 약60% 이상의 고산소 분압 조건에서 제1 게이트 베리어층을 형성할 수 있다. 상기 제1 게이트 베리어층은 상기 트랜지스터의 액티브층에 사용되는 산화물 반도체를 포함할 수 있다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(101) 상에 버퍼층(120)을 형성할 수 있다. 예를 들면, 기판(101) 상에 화학 기상 증착(CVD), 스퍼터링(sputtering) 등을 이용하여 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 버퍼층(120)을 형성할 수 있다.
상기 버퍼층(120)이 형성된 기판(101) 상에 산화물 반도체층(130a)을 형성할 수 있다.
예를 들면, 화학 기상 증착(CVD)을 이용하여 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO) 등으로 산화물 반도체층(130a)을 형성할 수 있다.
상기 산화물 반도체층을 형성하는 공정에서, 산소 분압 조건은 약40 % 이하의 설정할 수 있다.
상기 산화물 반도체층(130a)은 약 40 % 이하의 산소 분압 조건에 의해 형성됨으로써 트랜지스터의 이동도 및 문턱 전압 등과 같은 신뢰성은 향상될 수 있다. 한편, 상기 약 40 % 이하의 저산소 분압 조건에 의해 상기 산화물 반도체층(130a)은 캐리어 농도가 증가되어 산소 결합이 많이 발생할 수 있다.
상기 산화물 반도체층(130a)은 포토 공정(photolithography)을 통해 패터닝 되고, 상기 버퍼층(120) 상에 액티브 패턴(130)을 형성할 수 있다.
도 5를 참조하면, 상기 액티브 패턴(130)이 형성된 기판(101) 상에 게이트 절연층(150)을 형성한다.
상기 게이트 절연층(150)은 화학 기상 증착(chemical vapor deposition, CVD)을 이용하여 형성될 수 있다.
상기 게이트 절연층(150)이 형성된 기판(101) 상에 제1 게이트 베리어층(160a)을 형성할 수 있다.
상기 제1 게이트 베리어층(160a)은 상기 액티브 패턴(130)과 동일한 금속 산화물을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(160a)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 베리어층(160a)은 식각 공정시 언더 컷(under cut)을 고려하여 200 옹스트롱(Å) 이하의 두께를 가질 수 있다.
예를 들면, 상기 제1 게이트 베리어층(160a)은 화학 기상 증착(CVD)을 이용하여 형성될 수 있다. 상기 제1 게이트 베리어층(160a)의 형성 공정시 산소 분압 조건은 약 60 % 이상의 고산소 분압 조건으로 설정할 수 있다.
상기 제1 게이트 베리어층(160a)은 상기 고산소 분압 조건에서 증착될 때 발생된 산소는 저산소 분압 조건에서 형성된 상기 액티브 패턴(130)에 산소를 공급해 줄 수 있다. 따라서 상기 제1 게이트 베리어층(160a)은 저산소 분압 조건에서 형성된 상기 액티브 패턴(130)의 산소 결합을 보상해줄 수 있다.
제2 게이트 베리어층(160b)은 상기 제1 게이트 베리어층(160a)이 형성된 기판(101) 상에 형성할 수 있다.
일 실시예에서, 상기 제2 게이트 베리어층(160b)은 식각 공정시 언더 컷(under cut)을 고려하여 200 옹스트롱(Å) 이하의 두께를 가질 수 있다.
상기 제2 게이트 베리어층(160b)은 상기 금속 산화물 합금을 포함할 수 있다. 상기 제2 게이트 베리어층(160b)은 상기 제2 게이트 베리어층(160b)의 상부에 배치되는 상기 게이트 금속층(168)과의 산화를 방지할 수 있다.
일 실시예에서, 상기 제2 게이트 베리어층(160b)은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금(ZIO alloy)을 포함할 수 있다.
일 실시예에서, 상기 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 조성비는 9 : 1일 수 있다. 상기 조성비는 식각 공정시 하부의 제1 게이트 베리어층(160a)과 상부의 게이트 금속층(160c)의 식각 프로파일을 고려하여 설정될 수 있다.
상기 제2 게이트 베리어층(160b)이 형성된 기판(101) 상에 게이트 금속층(160c)을 형성한다.
상기 게이트 금속층(160c)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo) 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 게이트 금속층(160c)은 구리(Cu)를 포함할 수 있다.
상기 게이트 금속층(160c)이 형성된 기판(101) 상에 포토레지스트층을 형성할 수 있다. 상기 포토레지스트층은 감광성 유기물로 형성될 수 있다.
상기 포토레지스트층을 패터닝하여 상기 게이트 전극이 형성되는 제1 영역(A1)에 제1 포토레지스트 패턴(PR1)을 형성하고, 상기 스토리지 커패시터(CST)가 형성된 제2 영역(A2)에 제2 포토레지스트 패턴(PR2)을 형성한다. 또한, 도시되지 않았으나, 상기 제2 포토레지스트 패턴(PR2)은 상기 게이트 라인(GL)이 형성되는 영역에 형성될 수 있다.
상기 제1 및 제2 포토레지스트 패턴들(PR1, PR2)을 이용한 식각 공정으로, 상기 게이트 절연층(150), 상기 제1 게이트 베리어층(160a), 상기 제2 게이트 베리어층(160b) 및 상기 게이트 금속층(160c)을 동시에 패터닝할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
도 6을 참조하면, 상기 액티브 패턴(130)의 채널 영역(133) 상에는 제1 게이트 베리어층(161), 제2 게이트 베리어층(162) 및 게이트 금속층(163)이 순차적으로 적층된 3 중막 구조의 게이트 전극(165)이 형성될 수 있다. 상기 액티브 패턴(130)과 상기 게이트 전극(165)의 제1 게이트 베리어층(161) 사이에는 제1 게이트 절연 패턴(151)이 배치될 수 있다.
또한, 상기 스토리지 커패시터의 형성 영역에 대응하는 상기 버퍼층(120) 상에는 제1 게이트 베리어층(166), 제2 게이트 베리어층(167) 및 게이트 금속층(168)이 순차적으로 적층된 3 중막 구조의 제1 스토리지 전극(169)이 형성될 수 있다. 상기 버퍼층(120)과 상기 제1 스토리지 전극(169)의 제1 게이트 베리어층(166) 사이에는 제2 게이트 절연 패턴(153)이 배치될 수 있다.
또한, 도시되지 않았으나, 상기 게이트 라인(GL)의 형성 영역에 대응하는 상기 버퍼층(120) 상에는 제1 게이트 베리어층(166), 제2 게이트 베리어층(167) 및 게이트 금속층(168)이 순차적으로 적층된 3 중막 구조의 게이트 라인 (GL)이 형성될 수 있다. 상기 버퍼층(120)과 상기 게이트 라인 (GL)의 제1 게이트 베리어층(166) 사이에는 제2 게이트 절연 패턴(153)이 배치될 수 있다.
앞서 설명된 바와 같이, 상기 제1 게이트 베리어층(160a), 상기 제2 게이트 베리어층(160b) 및 상기 게이트 금속층(160c)을 한 번의 식각 공정으로 동시에 패터닝함으로써 제조 공정을 단순화할 수 있다.
이어, 도핑 공정을 이용하여 상기 게이트 전극(165)과 중첩하는 상기 액티브 패턴(130)의 채널 영역(133)의 양단부에 소스 영역(131) 및 드레인 영역(133)을 형성할 수 있다. 상기 액티브 패턴(130)은 소스 영역(131), 드레인 영역(132) 및 채널 영역(133)을 포함할 수 있다.
도 7을 참조하면, 상기 게이트 전극(165) 및 상기 제1 스토리지 전극(169)이 형성된 기판(101) 상에 층간 절연층(170)을 형성한다.
상기 층간 절연층(170)은 화학 기상 증착(CVD), 스퍼터링(sputtering) 등을 이용하여 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있다.
상기 층간 절연층(170)을 식각하여, 상기 액티브 패턴(130)의 상기 소스 영역(131) 및 상기 드레인 영역(132)을 노출하는 콘택홀들을 형성할 수 있다.
소스 금속층을 상기 콘택홀들이 형성된 상기 층간 절연층(170) 상에 형성한다. 상기 소스 금속층은 화학 기상 증착(CVD), 스퍼터링(sputtering) 등을 이용하여 상기 층간 절연층(170)에 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등으로 형성될 수 있다.
상기 소스 금속층을 패터닝하여 상기 소스 영역(131)과 콘택홀을 통해 연결되는 소스 전극(181)을 형성하고, 상기 드레인 영역(132)과 콘택홀을 통해 연결되는 드레인 전극(182)을 형성한다. 또한, 상기 소스 금속층을 패터닝하여 상기 스토리지 커패시터(CST)의 제2 스토리지 전극(183)을 상기 제1 스토리지 전극(169)과 중첩하여 형성한다. 또한, 상기 소스 금속층을 패터닝하여 데이터 라인을 포함하는 복수의 신호 라인들을 형성할 수 있다. 상기 신호 라인의 단부인 라인 단부(185)는 상기 주변 영역(PA)에 형성될 수 있다.
도 8을 참조하면, 상기 소스 전극(181), 상기 드레인 전극(182), 제2 전극(183) 및 상기 라인 단부(185)가 형성된 상기 기판(101) 상에 보호층(190)을 형성한다. 상기 보호층(190)은 화학 기상 증착(CVD), 스퍼터링(sputtering) 등을 이용하여 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있다.
상기 보호층(190)을 식각하여 상기 트랜지스터의 전극, 예컨대 소스 전극(181) 및 상기 라인 단부(185)를 노출하는 콘택홀들을 형성할 수 있다.
투명 도전층을 상기 콘택홀들이 형성된 상기 보호층(190) 상에 형성한다. 상기 투명 도전층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 등을 포함할 수 있다.
상기 투명 도전층을 식각하여, 상기 소스 전극(181)과 콘택홀을 통해 연결되는 연결 전극(211) 및 상기 라인 단부(185)와 콘택홀을 통해 연결되는 패드 전극(215)을 형성할 수 있다.
도 9를 참조하면, 평탄화막(220)은 상기 연결 전극(211) 및 상기 패드 전극(215)이 형성된 상기 기판(101) 상에 상부면을 평탄화하기 위해 두꺼운 두께로 형성될 수 있다.
상기 평탄화막(220)은 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 폴리에스테르계 수지 등의 유기 물질을 포함할 수 있다.
상기 평탄화막(220)은 식각하여 상기 연결 전극(211)을 노출하는 비아 홀을 형성하고, 상기 주변 영역(PA)에서는 상기 패드 전극(215)을 노출하도록 제거될 수 있다.
화소 전극층은 상기 평탄화막(220) 상에 형성될 수 있다. 상기 화소 전극층은 예를 들면, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다.
상기 화소 전극층은 패터닝되어 화소 전극(230)을 형성할 수 있다. 상기 화소 전극(230)은 상기 평탄화막(220) 상의 화소 영역에 형성되고, 상기 비아 홀을 통해서 상기 연결 전극(211)과 전기적으로 연결될 수 있다. 상기 화소 전극(230)은 상기 연결 전극(211)을 통해 트랜지스터와 전기적으로 연결될 수 있다.
도 10을 참조하면, 화소 정의막(240)은 상기 화소 전극(230)이 형성된 평탄화막(220) 상에 형성될 수 있다. 상기 화소 정의막(220)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다.
상기 화소 정의막(240)은 패터닝되고, 상기 화소 전극(230)을 노출하는 개구를 형성할 수 있다.
유기 발광층(250)은 상기 화소 전극(230)을 노출하는 상기 화소 정의막(240)의 개구 내에 형성될 수 있다. 상기 유기 발광층(250)은 잉크젯 프린팅 방식으로 형성될 수 있다. 상기 유기 발광층(250)은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 그리고 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
도 2를 참조하면, 공통 전극(260)은 상기 유기 발광층(250)이 형성된 상기 기판(101) 상의 복수의 화소 영역들에 공통으로 형성될 수 있다. 상기 공통 전극(260)은Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 일 함수가 낮은 금속 또는 상기 금속의 합금을 포함할 수 있다.
이상의 실시예에 따르면, 게이트 전극을 제1 게이트 베리어층, 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 가질 수 있다.
따라서, 상기 산화물 반도체를 포함하는 액티브 패턴을 저산소 분압 조건에서 형성하여 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 게이트 전극이 고산소 분압 조건에서 형성되는 제1 게이트 베리어층을 포함함으로써 상기 저산소 분압 조건에서 형성된 액티브 패턴의 산소 결함을 보상할 수 있다.
또한, 상기 게이트 전극이 게이트 금속층의 산화를 방지하기 위한 제2 게이트 베리어층을 포함함으로써 상기 게이트 전극 및 상기 게이트 라인의 산화를 방지할 수 있다.
또한, 상기 제1 게이트 베리어층, 상기 제2 게이트 베리어층 및 상기 게이트 금속층을 동시에 식각함으로써 제조 공정을 단순화할 수 있다.
이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 상세한 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 11을 참조하면, 상기 표시 장치는 트랜지스터(TR_1)를 포함한다.
상기 트랜지스터(TR_1)는 바텀 게이트 전극(110), 액티브 패턴(130), 게이트 전극(165), 소스 전극(181) 및 드레인 전극(182)을 포함할 수 있다.
상기 바텀 게이트 전극(110)은 상기 액티브 패턴(130)의 하부에 배치되고, 상기 게이트 전극(165)은 상기 액티브 패턴(130)의 상부에 배치될 수 있다.
구체적으로, 상기 바텀 게이트 전극(110)은 상기 기판(101)과 상기 버퍼층(120) 사이에 배치될 수 있다. 즉, 상기 바텀 게이트 전극(110)은 상기 기판(101) 상에 배치되고, 상기 바텀 게이트 전극(110) 상에 상기 버퍼층(120)이 배치되고, 상기 버퍼층(120) 상에 상기 액티브 패턴(130)이 배치되고, 상기 액티브 패턴(130)상에 상기 게이트 전극(165)이 배치될 수 있다.
상기 바텀 게이트 전극(110)과 상기 액티브 패턴(130)의 채널 영역(133) 및 상기 게이트 전극(165)은 서로 중첩될 수 있다.
상기 바텀 게이트 전극(110)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중에서 적어도 하나를 포함할 수 있다.
상기 바텀 게이트 전극(110)은 상기 트랜지스터의 다른 전극, 예컨대, 소스 전극(181)과 콘택홀을 통해 전기적으로 연결될 수 있다. 또는 도시되지 않았으나, 상기 바텀 게이트 전극(110)은 상기 게이트 전극(165)과 전기적으로 연결될 수 있다.
게이트 전극에 인접하는 액티브 패턴의 일부에는 전류 이동 경로가 형성될 수 있다. 상기 바텀 게이트 전극(110)을 포함하는 트랜지스터(TR_1)에 있어서, 게이트 전극(165)에 인접한 채널 영역(133)의 상부 및 상기 바텀 게이트 전극(110)에 인접한 채널 영역(133)의 하부가 전류 이동 경로로 사용되므로, 전류 이동 경로가 확장되고, 액티브 패턴(130)의 전하 이동도가 증가할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12를 참조하면, 상기 표시 장치는 트랜지스터(TR_2)를 포함한다.
상기 트랜지스터(TR_1)는 바텀 게이트 전극(110), 액티브 패턴(130), 게이트 전극(165), 소스 전극(181) 및 드레인 전극(182)을 포함할 수 있다.
상기 바텀 게이트 전극(110)과 상기 액티브 패턴(130)의 채널 영역(133) 및 상기 게이트 전극(165)은 서로 중첩될 수 있다.
상기 바텀 게이트 전극(110)은 독립적인 바이어스 전압 라인(BVL)과 전기적으로 연결될 수 있다.
상기 바이어스 전압 라인(BVL)은 상기 트랜지스터(TR_2)의 특성을 개선하기 위해 설정된 바이어스 전압이 인가될 수 있다.
상기 바이어스 전압 라인(BVL)은 소스 금속층으로부터 형성된 신호 라인일 수 있다. 상기 바이어스 전압 라인(BVL)은 콘택홀을 통해 상기 바텀 게이트 전극(110)과 전기적으로 연결될 수 있다.
이상의 본 발명의 실시예들에 따르면, 게이트 전극을 제1 게이트 베리어층, 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 가질 수 있다.
따라서, 상기 산화물 반도체를 포함하는 액티브 패턴을 저산소 분압 조건에서 형성하여 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극이 고산소 분압 조건에서 형성되는 제1 게이트 베리어층을 포함함으로써 상기 저산소 분압 조건에서 형성된 액티브 패턴의 산소 결함을 보상할 수 있다. 또한, 상기 게이트 전극이 게이트 금속층의 산화를 방지하기 위한 제2 게이트 베리어층을 포함함으로써 상기 게이트 전극 및 상기 게이트 라인의 산화를 방지할 수 있다. 또한, 상기 제1 게이트 베리어층, 상기 제2 게이트 베리어층 및 상기 게이트 금속층을 동시에 식각함으로써 제조 공정을 단순화할 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범상에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 기판 상에 배치되고 산화물 반도체를 포함하고 액티브 패턴;
    상기 액티브 패턴 상의 채널 영역과 중첩하고, 상기 액티브 패턴과 동일한 산화물을 포함하는 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 갖는 게이트 전극을 포함하는 트랜지스터;
    상기 트랜지스터와 전기적으로 연결된 화소 전극; 및
    상기 화소 전극과 대향하는 공통 전극을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 액티브 패턴 상의 채널 영역과 중첩하고 상기 액티브 패턴과 상기 제1 게이트 베리어층 사이에 배치된 게이트 절연 패턴을 더 포함하는 표시 장치.
  3. 제1항에 있어서, 상기 액티브 패턴 및 상기 제1 게이트 베리어층 각각은 인듐-갈륨-아연 산화물(IGZO)을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제2 게이트 베리어층은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제2 게이트 베리어층의 아연 산화물(ZnOx) 및 인듐 산화물(InOx) 조성비는 9 : 1 인 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 제1 게이트 베리어층은 200 Å 이하의 두께를 갖는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 제2 게이트 베리어층은 200 Å 이하의 두께를 갖는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 기판과 상기 액티브 패턴 사이에 배치되고, 상기 채널 영역과 중첩하는 바텀 게이트 전극을 더 포함하는 표시 장치.
  9. 제1항에 있어서, 상기 화소 전극과 상기 공통 전극 사이에 배치된 유기 발광층을 더 포함하는 표시 장치.
  10. 제1항에 있어서, 제1 스토리지 전극과 제2 스토리지 전극을 포함하는 스토리지 커패시터 및 상기 게이트 전극과 연결되는 게이트 라인을 더 포함하고,
    상기 제1 스토리지 전극 및 상기 게이트 라인은 상기 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 갖는 것을 특징으로 하는 표시 장치.
  11. 기판 상에 저산소 분압 조건에서 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층을 패터닝하여 트랜지스터의 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 고산소 분압 조건에서 상기 액티브 패턴과 동일한 산화물을 포함하는 제1 게이트 베리어층을 형성하는 단계;
    상기 제1 게이트 베리어층 상에 금속 산화물 합금을 포함하는 제2 게이트 베리어층을 형성하는 단계;
    상기 제2 게이트 베리어층 상에 게이트 금속층을 형성하는 단계;
    상기 제1 게이트 베리어층, 상기 제2 게이트 베리어층 및 상기 게이트 금속층을 동시에 패터닝하여 상기 액티브 패턴의 채널 영역 상에 3 중막 구조의 게이트 전극을 형성하는 단계;
    상기 트랜지스터와 연결되는 화소 전극을 형성하는 단계; 및
    상기 화소 전극과 대향하는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11항에 있어서, 상기 저산소 분압 조건은 약 40 % 이하인 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제11항에 있어서, 상기 고산소 분압 조건은 약 60 % 이상인 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 액티브 패턴 상의 채널 영역과 상기 제1 게이트 베리어층 사이에 배치된 게이트 절연 패턴을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  15. 제11항에 있어서, 상기 액티브 패턴 및 상기 제1 게이트 베리어층 각각은 인듐-갈륨-아연 산화물(IGZO)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제11항에 있어서, 상기 제2 게이트 베리어층은 아연 산화물(ZnOx) 및 인듐 산화물(InOx)의 합금을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제14항에 있어서, 상기 제2 게이트 베리어층의 아연 산화물(ZnOx) 및 인듐 산화물(InOx) 조성비는 9 : 1 인 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제11항에 있어서, 상기 제1 게이트 베리어층은 200 Å 이하의 두께를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제11항에 있어서, 상기 제2 게이트 베리어층은 200 Å 이하의 두께를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는
    제1 스토리지 전극과 제2 스토리지 전극을 포함하는 스토리지 커패시터 및 상기 게이트 전극과 연결되는 게이트 라인을 형성하는 단계를 더 포함하고,
    상기 제1 스토리지 전극 및 상기 게이트 라인은 상기 제1 게이트 베리어층, 금속 산화물 합금을 포함하는 제2 게이트 베리어층 및 게이트 금속층이 순차적으로 적층된 3 중막 구조를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
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