KR20140012693A - 박막 트랜지스터 및 그 제조 방법과 표시 장치 - Google Patents

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KR20140012693A
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히데히토 기타카도
스미오 가토
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샤프 가부시키가이샤
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Abstract

제조 비용을 억제하면서, 전류 구동력을 대폭 개선할 수 있는 박막 트랜지스터를 제공한다. 열처리에 의해, 티타늄 전극(65)에 의해 산소를 빼앗긴 IGZO층(45)은 저저항 영역(40b)이 되고, 산소를 빼앗기지 않은 IGZO층(45)은 고저항 영역(40a)으로서 남는다. 이 상태에서, 게이트 전극(20)에 게이트 전압을 인가하면, 고저항 영역(40a)과의 경계에 가까운 저저항 영역(40b)의 전자가, 각각 티타늄 전극(65) 측으로 이동한다. 그 결과, 저저항 영역(40b)의 길이가 짧아지고, 반대로 고저항 영역(40a)의 길이는 그만큼 길어진다. 그러나, 전기적 채널 길이(Le)는 노광 장치의 한계 해상도인 소스/드레인 간 스페이스(Lch)보다도 짧아지고, 전류 구동력이 커진다.

Description

박막 트랜지스터 및 그 제조 방법과 표시 장치{THIN-FILM TRANSISTOR AND METHOD FOR MANUFACTURING SAME, AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 및 그 제조 방법과 표시 장치에 관한 것으로, 특히 산화물 반도체로 이루어지는 채널층을 갖는 박막 트랜지스터 및 그 제조 방법과 표시 장치에 관한 것이다.
최근, 산화인듐갈륨아연(이하, 「IGZO」라고 함) 등의 산화물 반도체의 우수한 성질에 착안하여, 산화물 반도체를 채널층으로 하는 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」라고 함)의 개발이 진행되고 있다.
이와 같은 TFT의 전류 구동력을 높이기 위해서는, 채널 길이를 짧게 하는 것이 가장 효과적이다. 채널 길이는 소스 전극의 단부와 드레인 전극의 단부 사이의 길이와 동등하게, 이 길이는 노광 장치의 해상도 한계에 의해 결정된다. 해상도 한계는, 노광 장치에 사용되는 노광광의 파장에 의해 결정되고, 노광광의 파장이 짧으면 짧을수록, 해상도 한계는 향상된다. 구체적으로는, g선(파장 436㎚) 및 h선(파장 405㎚)에 의한 노광이 가능한 노광 장치(이하, 「g선+h선 노광 장치」라고 함)를 사용하면 해상도 한계는 3㎛인 데 반해, i선(파장 365㎚)에 의한 노광이 가능한 노광 장치(이하, 「i선 노광 장치」라고 함)를 사용함으로써 해상도 한계는 1.5㎛까지 향상된다. 이로 인해, 포토리소그래피 공정의 변동을 고려한 TFT의 채널 길이는, g선+h선 노광 장치를 사용한 경우에는 4㎛ 정도인 데 반해, i선 노광 장치를 사용한 경우에는 2㎛ 정도까지 짧게 할 수 있다.
그러나, i선 노광 장치는 g선+h선 노광 장치에 비해 고가이며, 대형 기판을 노광 가능한 대형의 i선 노광 장치는 보다 고가로 된다. 따라서, 예를 들어 G8 사이즈(2200mm×2500mm)의 대형 기판에 TFT를 형성할 때의 제조 비용을 조금이라도 저감하기 위해서, 대형의 i선 노광 장치가 아니라, 대형의 g선+h선 노광 장치가 사용되는 경우가 많다. 이 경우, TFT의 채널 길이는 전술한 바와 같이 3 내지 4㎛가 된다. 따라서, g선+h선 노광 장치를 사용한 경우에도, 채널 길이를 짧게 하는 방법이 요구되고 있다.
특허문헌 1에는, 산화물 반도체로 이루어지는 채널층을 갖는 TFT의 전류 구동력을 높이기 위해서, 소스 전극 및 드레인 전극과 접하는 산화물 반도체층을 환원함으로써 산화물 반도체층을 저저항화하고, 소스 전극 및 드레인 전극과 채널층의 컨택트 저항을 낮게 하는 것이 개시되어 있다.
일본 특허 공개 제2010-232647호 공보
그러나, 채널층이 저저항화된 영역은, 소스 전극 및 드레인 전극의 하부에만 형성된다. 이로 인해, TFT의 채널 길이는, 소스 전극의 단부와 드레인 전극의 단부 사이의 길이와 동일한 3 내지 4㎛이며, 노광 장치의 해상도 한계 이상으로 짧게 할 수는 없다. 그 결과, TFT의 전류 구동력은, 소스 전극 및 드레인 전극과 채널층의 컨택트 저항값이 낮아짐에 따라 수％ 정도 개선되는 데 그쳐, TFT의 전류 구동력을 대폭 개선하는 것은 어렵다.
따라서, 본 발명의 목적은, 제조 비용을 억제하면서, 전류 구동력을 대폭 개선할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다. 또한, 본 발명의 다른 목적은, 그와 같은 박막 트랜지스터를 이용하여 하이 프레임 레이트화 및 고정밀화가 가능한 표시 장치를 제공하는 것이다.
본 발명의 제1 국면은, 절연 기판 위에 형성된 박막 트랜지스터로서,
상기 절연 기판 위에 형성된 게이트 전극과,
상기 게이트 전극을 덮도록 형성된 게이트 절연막과,
상기 게이트 전극이 끼워지도록, 소정의 거리를 이격하여 상기 게이트 절연막 위에 형성된 소스 전극 및 드레인 전극과,
상기 소스 전극과 상기 드레인 전극 사이에 끼워진 상기 게이트 절연막 위에 형성되고, 일단부 및 타단부가 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 접속된 산화물 반도체층을 포함하는 채널층을 구비하고,
상기 산화물 반도체층은, 제1 저항값을 갖는 2개의 제1 영역과, 상기 2개의 제1 영역 사이에 끼워지고, 상기 제1 저항값보다도 높은 제2 저항값을 갖는 제2 영역을 포함하고,
상기 제2 영역의 길이는, 상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이의 길이보다도 짧은 것을 특징으로 한다.
본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,
상기 게이트 전극에 소정의 전압이 인가되었을 때, 상기 제1 영역의 길이가 짧아진 양만큼 상기 제2 영역의 길이가 길어지는 것을 특징으로 한다.
본 발명의 제3 국면은, 본 발명의 제1 국면에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 상기 산화물 반도체층으로부터 산소를 빼앗음과 함께 상기 산화물 반도체층에 수소를 공급하는 금속으로 이루어지는 금속 전극을 포함하고,
상기 금속 전극은, 상기 산화물 반도체층과 직접 접하고 있는 것을 특징으로 한다.
본 발명의 제4 국면은, 본 발명의 제1 국면에 있어서,
상기 소스 전극은 상기 산화물 반도체층의 일단부를 덮도록 형성되고, 상기 드레인 전극은 상기 산화물 반도체층의 타단부를 덮도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제5 국면은, 본 발명의 제4 국면에 있어서,
상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이에 끼워진 영역의 상기 산화물 반도체층 위에, 상기 제2 영역을 덮도록 형성된 에칭 스토퍼층을 더 포함하고,
상기 소스 전극 및 상기 드레인 전극은, 상기 에칭 스토퍼층에 형성된 컨택트 홀을 통하여 상기 채널층의 상기 2개의 제1 영역과 각각 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 제6 국면은, 본 발명의 제1 국면에 있어서,
상기 산화물 반도체층의 일단부는 상기 소스 전극의 일단부를 덮도록 형성되고, 상기 산화물 반도체층의 타단부는 상기 드레인 전극의 일단부를 덮도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제7 국면은, 본 발명의 제6 국면에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 상기 산화물 반도체층으로부터 산소를 빼앗음과 함께 상기 산화물 반도체층에 수소를 공급하는 금속 전극을 적어도 1개 포함하고, 복수의 금속 전극을 적층한 적층 금속 전극으로 이루어지며,
상기 적층 금속 전극은, 상기 복수의 금속 전극의 표면의 적어도 일부가 노출되도록 형성된 계단 형상의 단차를 갖고,
상기 산화물 반도체층의 일단부 및 타단부는, 상기 계단 형상의 단차를 덮도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제8 국면은, 본 발명의 제3 국면 또는 제7 국면에 있어서,
상기 금속 전극은 티타늄 전극인 것을 특징으로 한다.
본 발명의 제9 국면은, 본 발명의 제8 국면에 있어서,
상기 산화물 반도체층은 산화인듐갈륨아연층이며, 상기 티타늄 전극은 상기 산화인듐갈륨아연층과 직접 접하고 있는 것을 특징으로 한다.
본 발명의 제10 국면은, 본 발명의 제9 국면에 있어서,
상기 게이트 전극에 전압이 인가되었을 때의 상기 제2 영역의 길이는, 상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이의 길이보다도 1 내지 3㎛만큼 짧은 것을 특징으로 한다.
본 발명의 제11 국면은, 본 발명의 제1 국면에 있어서,
상기 산화물 반도체층은 미결정 산화물 반도체로 이루어지는 것을 특징으로 한다.
본 발명의 제12 국면은, 절연 기판 위에 형성된 박막 트랜지스터의 제조 방법으로서,
상기 절연 기판 위에 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 위에, 산화인듐갈륨아연층으로 이루어지는 채널층을 형성하는 공정과,
상기 채널층의 일단부 및 타단부를 덮도록 소스 전극 및 드레인 전극을 각각 형성하는 공정과,
상기 소스 전극 및 상기 드레인 전극을 형성한 후에 열처리하는 공정을 구비하고,
상기 열처리하는 공정은, 온도를 250℃ 이상 350℃ 이하로 하고, 시간을 0.5시간 이상 3시간 이하로 하는 처리인 것을 특징으로 한다.
본 발명의 제13 국면은, 본 발명의 제12 국면에 있어서,
상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 패시베이션막을 형성하는 공정과,
상기 패시베이션막에, 상기 소스 전극 및 상기 드레인 전극에 각각 도달하는 컨택트 홀을 개공하는 공정을 더 포함하고,
상기 열처리하는 공정은, 상기 패시베이션막에 상기 컨택트 홀을 개공한 후에 행하는 것을 특징으로 한다.
본 발명의 제14 국면은, 본 발명의 제12 국면에 있어서,
상기 소스 전극 및 상기 드레인 전극을 형성하는 공정은, 스퍼터링법을 이용하여, 상기 산화인듐갈륨아연층의 표면에 티타늄막을 성막하는 공정을 포함하고,
상기 티타늄막을 성막하는 공정은, 상기 티타늄막의 막 두께와 성막 시의 파워를 조정하여 성막하는 것을 특징으로 한다.
본 발명의 제15 국면은, 화상을 표시하는 액티브 매트릭스형 표시 장치로서,
복수의 게이트 배선과, 상기 복수의 게이트 배선과 교차하는 복수의 소스 배선과, 상기 복수의 게이트 배선과 상기 복수의 소스 배선의 교차점에 각각 대응하여 매트릭스 형상으로 배치된 복수의 화소 형성부를 갖는 표시부와,
상기 복수의 화소 형성부를 구동하는 구동 회로를 구비하고,
상기 구동 회로는, 제1 국면에 따른 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 한다.
본 발명의 제16 국면은, 본 발명의 제15 국면에 있어서,
상기 화소 형성부는, 대응하는 게이트 배선에 인가되는 신호에 따라서 온 또는 오프하는 스위칭 소자를 포함하고,
상기 스위칭 소자는, 제1 국면에 따른 박막 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제1 국면에 의하면, 채널층에 형성된 2개의 제1 영역 사이에 끼워진 제2 영역의 저항값은, 제1 영역의 저항값보다도 높으므로, 제2 영역은 박막 트랜지스터의 채널로서 기능한다. 제1 영역을 형성함으로써, 노광 장치의 해상도 한계에 의해 정해지는 소스 전극의 단부와 드레인 전극의 단부 사이의 길이보다도 제2 영역의 길이를 짧게 할 수 있다. 이에 의해, 전기적 채널 길이가 짧아지므로, 박막 트랜지스터의 전류 구동력이 커진다.
상기 제2 국면에 의하면, 게이트 전극에 전압을 인가함으로써, 제1 영역의 길이가 짧아진 양만큼 제2 영역의 길이가 길어진다. 그러나, 제2 영역의 길이는, 소스 전극의 단부와 드레인 전극의 단부 사이의 길이보다도 짧아지므로, 종래의 박막 트랜지스터와 비교하여 전류 구동력을 크게 할 수 있다.
상기 제3 국면에 의하면, 금속 전극은, 산화물 반도체층으로부터 산소를 빼앗음과 함께, 산화물 반도체층에 수소를 공급한다. 산화물 반도체층은 환원되고, 또한 그 내부에 수소가 확산되어, 산화물 반도체층에 저항값이 낮은 제1 영역이 형성된다. 이에 의해, 전기적 채널 길이가 짧아지므로, 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제4 국면에 의하면, 채널 에치 구조의 박막 트랜지스터에 있어서도, 제1 영역을 형성함으로써 전기적 채널 길이를 짧게 한다. 이에 의해, 채널 에치 구조의 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제5 국면에 의하면, 에치 스토퍼 구조의 박막 트랜지스터에 있어서도, 제1 영역을 형성함으로써 전기적 채널 길이를 짧게 한다. 이에 의해, 에치 스토퍼 구조의 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제6 국면에 의하면, 보텀 컨택트 구조의 박막 트랜지스터에 있어서도, 제1 영역을 형성함으로써 전기적 채널 길이를 짧게 한다. 이에 의해, 보텀 컨택트 구조의 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제7 국면에 의하면, 보텀 컨택트 구조의 박막 트랜지스터에 있어서, 소스 전극 및 드레인 전극은 계단 형상의 단차를 갖고, 단차의 표면에는 산화물 반도체층으로부터 산소를 빼앗음과 함께 산화물 반도체층의 수소를 공급하는 금속 전극의 표면이 노출되어 있다. 산화물 반도체층은 금속 전극에 의해 환원되고, 또한 그 내부에 수소가 확산된다. 이에 의해, 금속 전극과 직접 접촉하고 있는 산화물 반도체층의 일단부 및 타단부에, 저항값이 낮은 제1 영역이 형성되고, 제2 영역의 길이가 짧아진다. 그 결과, 전기적 채널 길이가 짧아지므로, 보텀 컨택트 구조의 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제8 국면에 의하면, 티타늄층은 산화물 반도체층으로부터 산소를 빼앗음과 함께, 산화물 반도체층에 수소를 공급하는 능력이 높으므로, 산화물 반도체층에 제1 영역이 형성되기 쉬워진다. 이에 의해, 전기적 채널 길이가 짧아지므로, 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제9 국면에 의하면, 산화인듐갈륨아연층은 티타늄 전극에 의해 환원되기 쉽고, 또한 그 내부에 수소가 확산되기 쉬우므로, 제1 영역이 형성되기 쉬워진다. 이에 의해, 전기적 채널 길이가 짧아지므로, 박막 트랜지스터의 전류 구동력을 크게 할 수 있다.
상기 제10 국면에 의하면, 제2 영역의 길이를, 소스 전극의 단부와 드레인 전극의 단부 사이의 길이보다도 1 내지 3㎛만큼 짧게 함으로써, 소스 전극의 단부와 드레인 전극의 단부 사이의 길이를 해상도 한계까지 좁게 한 경우에도, 박막 트랜지스터를 정상적으로 동작시킬 수 있다.
상기 제11 국면에 의하면, 산화물 반도체막은 미결정 반도체로 이루어지므로, 박막 트랜지스터의 온 저항이 작아진다. 이에 의해, 전류 구동력을 크게 할 수 있다.
상기 제12 국면에 의하면, 0.5시간 내지 3시간의 열처리를 행함으로써, 짧은 처리 시간으로 게이트 전압 스트레스에 의한 임계값 전압의 시프트를 충분히 억제할 수 있다. 또한, 250℃ 내지 350℃의 열처리를 행함으로써, 제1 영역이 형성되기 쉬워져서, 제1 영역의 길이 변동을 작게 할 수 있다.
상기 제13 국면에 의하면, 채널층의 산화인듐갈륨아연층을 환원하기 위한 열처리와, 컨택트 홀을 에칭했을 때 받은 대미지를 회복시키기 위한 열처리를 1회의 열처리로 행할 수 있다. 이에 의해, 박막 트랜지스터의 제조 공정을 간략화할 수 있다.
상기 제14 국면에 의하면, 소스 전극 및 드레인 전극에 포함되는 티타늄막을 스퍼터링법에 의해 성막할 때 그 막 두께 및 파워를 조정함으로써, 제2 영역의 길이를 노광 장치의 해상도 한계 이상으로 짧게 할 수 있으므로, 전류 구동력이 큰 박막 트랜지스터를 형성할 수 있다.
상기 제15 국면에 의하면, 전류 구동력이 큰 제1 국면에 따른 박막 트랜지스터를 이용하여 구동 회로를 구성함으로써, 구동 회로의 동작 속도가 빨라져서, 하이 프레임 레이트화하기 쉬워진다. 또한, 구동 회로의 회로 규모를 작게 할 수 있으므로, 표시부의 프레임을 작게 할 수 있음과 함께, 표시 장치의 소비 전력을 억제할 수 있다.
상기 제16 국면에 의하면, 화소 형성부의 스위칭 소자로서 제1 국면에 따른 박막 트랜지스터를 이용함으로써, 화소 용량에, 화상 신호의 신호 전압을 단시간에 충전할 수 있으므로, 화소 형성부의 수를 늘려서 고정밀화를 도모하는 것이 가능해진다.
도 1은 기초 검토에서 사용한 보텀 게이트형 TFT의 구성을 나타내는 단면도이다.
도 2는 도 1에 도시한 TFT에 있어서, 게이트 전압을 바꿨을 때의 소스/드레인 간 스페이스의 길이와, 소스/드레인 전극 간의 저항값의 관계를 나타내는 도면이다.
도 3은 도 1에 도시한 TFT에 있어서, ΔL 영역의 길이의 게이트 전압 의존성을 나타내는 도면이다.
도 4는 도 1에 도시한 TFT에 있어서, 소스/드레인 간 스페이스에 있어서의 전자 캐리어 농도의 분포를 나타내는 도면이다.
도 5는 도 1에 도시한 TFT에 있어서, ΔL 영역의 저항값의 게이트 전압 의존성을 나타내는 도면이다.
도 6의 (a) 내지 (d)는 도 1에 도시한 TFT에 있어서, IGZO층이 티타늄 전극에 의해 환원되는 모습을 나타내는 모식 단면도이다.
도 7의 (a)는 본 발명의 제1 실시 형태에 따른 보텀 게이트형 TFT의 구성을 나타내는 평면도이며, 도 7의 (b)는 도 7의 (a)에 도시한 A-A선을 따른 단면도이다.
도 8의 (a) 내지 (c)는 도 7의 (a) 및 도 7의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 9의 (a) 내지 (c)는 도 7의 (a) 및 도 7의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 10은 도 7의 (a) 및 도 7의 (b)에 도시한 TFT의 각종 프로세스 조건과 저저항 영역의 길이 관계를 나타내는 도면이다.
도 11은 도 10에 도시한 실험 1의 프로세스 조건으로 제조한 TFT의 단면도이다.
도 12는 도 10에 도시한 실험 2의 프로세스 조건으로 제조한 TFT의 단면도이다.
도 13은 도 7의 (a) 및 도 7의 (b)에 도시한 TFT의 게이트 전압-드레인 전류 특성을 나타내는 도면이다.
도 14의 (a)는 본 발명의 제2 실시 형태에 따른 보텀 게이트형 TFT의 구성을 나타내는 평면도이며, 도 14의 (b)는 도 14의 (a)에 도시한 TFT의 B-B선을 따른 단면도이다.
도 15의 (a) 내지 (d)는 도 14의 (a) 및 도 14의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 16의 (a) 내지 (c)는 도 14의 (a) 및 도 14의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 17의 (a) 및 (b)는 도 14의 (a) 및 도 14의 (b)에 도시한 TFT의 채널층 부근의 확대 단면도이다.
도 18의 (a)는 본 발명의 제3 실시 형태에 따른 보텀 게이트형 TFT의 구성을 나타내는 평면도이며, 도 18의 (b)는 도 18의 (a)에 도시한 TFT의 C-C선을 따른 단면도이다.
도 19의 (a) 내지 (d)는 도 18의 (a) 및 도 18의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 20의 (a) 내지 (c)는 도 18의 (a) 및 도 18의 (b)에 도시한 TFT의 각 제조 공정을 나타내는 공정 단면도이다.
도 21은 도 18의 (a) 및 도 18의 (b)에 도시한 TFT의 채널층을 구성하는 IGZO층이 열처리에 의해 환원되는 모습을 나타내는 확대 단면도이다.
도 22는 제1 내지 제3 실시 형태에 따른 TFT 중 어느 하나를 포함하는 액정 표시 장치의 구성을 나타내는 블록도이다.
도 23은 도 22에 도시한 액정 표시 장치의 액정 패널에 설치된 화소 형성부 내의 패턴 배치를 나타내는 평면도이다.
<1. 기초 검토>
도 1은, 기초 검토에서 사용한 보텀 게이트형 TFT(10)의 구성을 나타내는 단면도이다. 도 1에 도시한 바와 같이, TFT(10)는, 절연 기판(15) 위에 형성된 게이트 전극(20)과, 게이트 전극(20)을 덮도록 형성된 게이트 절연막(30)과, 게이트 전극(20)에 대응하는 게이트 절연막(30)의 표면 위의 위치에 형성된 섬 형상의 채널층(40)과, 채널층(40)의 좌측 상면으로부터 좌측의 게이트 절연막(30) 위에 연장되는 소스 전극(60a)과, 채널층(40)의 우측 상면으로부터 우측의 게이트 절연막(30) 위에 연장되는 드레인 전극(60b)을 포함한다.
TFT(10)에 있어서, 채널층(40)은 IGZO층으로 이루어지고, IGZO층은 소스 전극(60a) 및 드레인 전극(60b)에 포함되는 티타늄(Ti) 전극(도시생략)과 접하고 있다. 티타늄 전극은, IGZO층으로 구성 원소의 하나인 산소를 빼앗음으로써 IGZO층을 환원하고, 빼앗은 산소에 의해 산화된다. 또한, 티타늄 전극에 포함되는 수소가 IGZO층에 공급되고, 공급된 수소는 IGZO층의 내부로 확산된다. 이와 같이, 산소를 빼앗김과 함께, 수소가 확산된 IGZO층은 저저항 영역으로 되고, 산소를 빼앗기지 않고, 수소도 확산되지 않은 IGZO층은 고저항 영역으로서 남는다. 이에 의해, 채널층(40)의 양측에는 저저항 영역(40b:「제1 영역」이라고도 함)이 형성된다. 또한, 2개의 저저항 영역(40b)의 사이에 끼워진 채널층(40)의 중앙에는, 고저항 영역(40a:「제2 영역」이라고도 함)이 남고, TFT(10)의 채널로서 기능한다.
그러나, 물리 분석 또는 화학 분석에 의해 고저항 영역(40a) 또는 저저항 영역(40b)의 크기(길이)를 구하는 것은 곤란하다. 또한 후술하는 바와 같이, 저저항 영역(40b)의 크기가 TFT 특성의 측정에 따라 변화하고, 그에 수반하여 고저항 영역(40a)의 크기도 변화한다. 따라서, 이하에 설명하는 방법에 의해 TFT(10)의 채널 길이를 구한다.
TFT(10)에 있어서, 소스 전극(60a)의 단부와 드레인 전극(60b)의 단부 사이에 끼워진 스페이스(이하, 「소스/드레인 간 스페이스」라고 함)의 길이를 Lch, TFT 특성을 측정함으로써 구한 TFT(10)의 채널 길이(이하, 「전기적 채널 길이」)를 Le로 하였을 때, 다음의 수학식 1로 표현되는 길이 ΔL의 영역을 ΔL 영역이라 한다.
Figure pct00001
소스/드레인 전극(60a, 60b) 간의 전압을 Vgs, 드레인 전류를 Imeas로 하였을 때, 소스/드레인 전극(60a, 60b) 간의 저항값 Rmeas는, 다음의 수학식 2로 표현된다.
Figure pct00002
또한, 드레인 전류 Imeas는, 채널 폭 1㎛당 전류이며, 소스/드레인 전극(60a, 60b) 간에 흐르는 전체 전류를 채널 폭으로 나눈 값이다.
소스/드레인 전극(60a, 60b) 간의 저항값 Rmeas로부터, 전기적 채널 길이 Le의 저항값을 뺀 저항값 Rext는, 주로 ΔL 영역의 저항값이며, 또한 소스 전극(60a) 및 드레인 전극(60b)과 채널층(40)의 컨택트 저항값도 포함한다.
ΔL 영역의 길이 ΔL 및 저항값 Rext를 구하는 방법을 설명한다. 도 2는, 게이트 전압을 바꿨을 때의 소스/드레인 간 스페이스의 길이 Lch와, 소스/드레인 전극(60a, 60b) 간의 저항값 Rmeas의 관계를 나타내는 도면이다. 도 2에 도시한 바와 같이, 게이트 전극(20)에 6±1V를 인가하였을 때의 TFT 특성의 채널 길이 의존성을 나타내는 데이터로부터, 게이트 전압이 5V일 때의 직선과, 게이트 전압이 7V일 때의 직선이 얻어진다. 2개의 직선의 교점에 있어서의 채널 길이 성분(횡축 성분)이 길이 ΔL을 나타내고, 저항 성분(종축 성분)이 저항값 Rext를 나타낸다.
이와 같이 하여, 게이트 전압을 바꾸어, ΔL 영역의 길이 ΔL과 저항값 Rext의 게이트 전압 의존성을 구한다. 도 3은, ΔL 영역의 길이 ΔL의 게이트 전압 의존성을 나타내는 도면이다. 소스 전극(60a) 및 드레인 전극(60b)에 포함되는 티타늄 전극은, 열처리에 의해 채널층(40)을 구성하는 IGZO층으로부터 산소를 빼앗아 IGZO층을 환원하고, 빼앗은 산소에 의해 산화된다. 또한, 티타늄 전극에 포함되어 있는 수소가 IGZO층에 공급되고, 공급된 수소는 IGZO층의 내부로 확산된다. 이에 의해, 채널층(40)에, 저항값이 낮은 영역이 형성된다. 이 저항값이 낮은 영역이 ΔL 영역이며, 그 길이 ΔL은, 빼앗긴 산소와 내부로 확산된 수소에 의해 정해진다. 도 3에 도시한 바와 같이, ΔL 영역의 길이 ΔL은, 열처리 온도가 높을수록 길어지는 것을 알 수 있다.
도 4는, 소스/드레인 간 스페이스에 있어서의 전자 캐리어 농도 Next의 분포를 나타내는 도면이다. 도 4에 도시한 바와 같이, 소스/드레인 간 스페이스의 길이 Lch가 8.7㎛인 경우, 전자 캐리어 농도 Next는, 소스 전극 및 드레인 전극의 단부(각각 x=0㎛ 및 8㎛의 위치)에서, 전자 캐리어 농도 Next가 가장 높고, 소스/드레인 간 스페이스의 내측이 될수록 전자 캐리어 농도 Next는 낮게 되어 있다. 또한, 게이트 전극(20)에 인가하는 게이트 전압을 높게 하면, 채널의 전자 캐리어 농도 Next가 증가하고, ΔL 영역의 전자 캐리어 농도 Next가 낮은 영역의 농도를 초과하게 된다. 이에 의해, ΔL 영역의 전자 캐리어 농도 Next가 낮은 영역은 채널에 유입되므로, ΔL 영역은 전자 캐리어 농도 Next가 높은 영역만이 되고, 그 길이 ΔL이 감소한다. 그 결과, 도 3에 도시한 바와 같이, 전기적 채널 길이 Le는 길어지고, ΔL 영역의 길이 ΔL은 짧아진다.
도 5는, ΔL 영역의 저항값 Rext의 게이트 전압 의존성을 나타내는 도면이다. 도 5에 도시한 바와 같이, 게이트 전압을 높게 함으로써 ΔL 영역의 길이 ΔL이 짧아지면, 그 저항값 Rext는 낮아진다. 이것은, 게이트 전압이 높아지면, ΔL 영역 내측의 전자 캐리어 농도 Next가 낮은 영역은 채널로 변화하고, ΔL 영역의 저항값에 관여하는 영역은 ΔL 영역 내의 전자 캐리어 농도 Next가 높은 영역만으로 되기 때문이다. 또한, 게이트 전압이 높은 영역에서는, 열처리 온도가 높을수록, 저항값 Rext도 높게 되어 있다. 이것은, 열처리 온도가 높을수록, ΔL 영역의 길이 ΔL이 길어지기 때문이다.
이와 같이, ΔL 영역의 길이 ΔL은, 게이트 전압에 의존한다. ΔL 영역 중, TFT(10)가 온 상태일 때의 드레인 전류 Imeas에 대한 기여가 큰 영역은, 전자 캐리어 농도 Next가 낮은 채널 내측의 영역이 아니라, 소스 전극(60a) 및 드레인 전극(60b)의 단부에 가까운 영역이다. 따라서, 본 명세서에 있어서의 ΔL 영역의 길이 ΔL은, 게이트 전극(20)에 20 내지 30V를 인가하였을 때 도 3으로부터 구해지는 길이인 것으로 정의한다. 또한, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch와, ΔL 영역의 길이 ΔL로부터, 다음의 수학식 3에 의해 구해진다.
Figure pct00003
또한, 도 1에 도시한 저저항 영역(40b)은 ΔL 영역, 즉 길이가 ΔL의 영역을 말하며, 고저항 영역(40a)은 소스/드레인 간 스페이스로부터 저저항 영역(40b)을 제외한 영역, 즉 길이가 전기적 채널 길이 Le인 영역을 말한다. 전술한 바와 같이, 열처리에 의해 채널층(40)에 포함되는 IGZO층은 산소를 빼앗겨 환원되고, 산소를 빼앗은 티타늄 전극은 산화된다. 또한, 티타늄 전극에 포함되어 있는 수소가 IGZO층에 공급된다. 공급된 수소는 IGZO층의 내부로 확산된다. 이러한 IGZO층의 환원 및 수소의 확산에 의해, 길이 ΔL의 저저항 영역(40b)이 형성된다.
TFT(10)의 채널층(40)이 IGZO층(45)을 포함하고, 소스 전극(60a) 및 드레인 전극(60b)이 티타늄 전극(65)을 포함하는 경우에 대하여, IGZO층(45)이 티타늄 전극(65)에 의해 환원되는 모습을 설명한다. 도 6의 (a) 내지 도 6의 (d)는 IGZO층(45)이 티타늄 전극(65)에 의해 환원되는 모습을 나타내는 모식 단면도이다. 도 6의 (a) 내지 도 6의 (d)를 참조하면서, IGZO층(45)의 환원이 진행되는 모습을 설명한다.
도 6의 (a)에 도시한 바와 같이, IGZO층(45) 위에 티타늄 전극(65)을 형성한다. 이 공정에서는, 열처리가 실시되지 않았으므로, IGZO층(45)은 환원되어 있지 않다. 이때, IGZO층(45)의 산소 농도는 높고, 티타늄 전극(65)의 산소 농도는 낮으므로, IGZO층(45)과 티타늄 전극(65)의 계면에서 산소 농도 구배가 급준하게 되어 있다.
도 6의 (b)에 도시한 바와 같이, 열처리를 행함으로써, 우선 티타늄 전극(65)의 하부의 IGZO층(45)에 포함되는 산소가 티타늄 전극(65)에 의해 빼앗겨진다. 이에 의해, IGZO층(45)이 환원됨과 동시에, 티타늄 전극(65)이 산화된다. 티타늄 전극(65) 하부의 IGZO층(45)은 산소를 빼앗김으로써 산소 농도가 저하되고, 저저항 영역(40b)이 된다.
도 6의 (c)에 도시한 바와 같이, 계면으로부터 이격되어 있는 소스/드레인 간 스페이스 내의 IGZO층(45)에 포함되는 산소가 계면에 순서대로 공급되고, 티타늄 전극(65)에 의해 빼앗겨진다. 티타늄 전극(65)은 IGZO층(45)으로부터 빼앗은 산소에 의해 산화된다. 이와 같이 하여, 티타늄 전극(65)은 그 하부의 IGZO층(45)뿐만 아니라, 나아가 소스/드레인 간 스페이스의 IGZO층(45)으로부터도 산소를 빼앗겨 환원된다. 또한, 티타늄 전극(65)으로부터 수소가 공급되고, IGZO층(45)의 내부로 확산된다. 이로 인해, 저저항 영역(40b)은 소스/드레인 간 스페이스 내의 IGZO층(45)까지 넓어진다. 한편, 환원되지 않은 IGZO층(45)은 고저항 영역(40a)으로서 남는다.
도 6의 (d)에 도시한 바와 같이, 게이트 전극(20)에 게이트 전압을 인가하면, 고저항 영역(40a)과의 경계에 가까운 저저항 영역(40b)의 전자가, 각각 티타늄 전극(65) 측으로 이동한다. 이에 의해, 저저항 영역(40b)의 길이가 짧아지고, 반대로 고저항 영역(40a)의 길이는 그만큼 길어진다. 이와 같이, 게이트 전극(20)에 20 내지 30V를 인가했을 때의 고저항 영역(40a)의 길이가 전기적 채널 길이 Le가 된다. 이 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 짧으므로, 전류 구동력이 종래의 박막 트랜지스터와 비교하여 커진다.
또한, 이하의 각 실시 형태에서는, 저저항 영역은, 산소를 빼앗겨 환원됨으로써 형성되는 것으로 하고, 티타늄 전극으로부터 공급된 수소가 확산되는 것의 설명은 생략한다.
<2. 제1 실시 형태>
<2.1 TFT의 구성>
도 7의 (a)는 본 발명의 제1 실시 형태에 따른 보텀 게이트형 TFT(100)의 구성을 나타내는 평면도이며, 도 7의 (b)는 도 7의 (a)에 도시한 A-A선을 따른 단면도이다. 도 7의 (a) 및 도 7의 (b)에 도시한 TFT(100)는, 채널 에치 구조의 TFT라고도 불린다. 도 7의 (a) 및 도 7의 (b)를 참조하여, TFT(100)의 구성을 설명한다.
유리 기판 등의 절연 기판(15) 위에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)은 예를 들어 티타늄막 위에 구리(Cu)막을 적층한 적층 금속막에 의해 구성되어 있다. 또한, 게이트 전극(20)은 절연 기판(15) 측으로부터 티타늄막, 알루미늄(Al)막, 티타늄막을 순서대로 적층한 적층 금속막에 의해 구성되어 있어도 된다.
게이트 전극(20)을 포함하는 절연 기판(15)의 전체를 덮도록, 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 질화실리콘(SiNx)막(35) 위에 산화실리콘(SiO2)막(36)을 적층한 적층 절연막에 의해 구성되어 있다. 이와 같이, 질화실리콘막(35) 위에 산화실리콘막(36)을 적층한 것은, 게이트 절연막(30)이 후술하는 채널층(40)이 되는 산화물 반도체층으로부터 산소를 빼앗기 어렵게 하기 위해서이다.
게이트 전극(20)에 대응하는 게이트 절연막(30)의 표면 위의 위치에, 섬 형상의 채널층(40)이 형성되어 있다. 채널층(40)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO 층으로 이루어진다. 채널층(40)의 양측에는, 각각 저저항 영역(40b)이 형성되어 있다. 2개의 저저항 영역(40b)의 사이에 끼워진 채널층(40)의 중앙에는, 저저항 영역(40b)보다도 저항값이 높은 고저항 영역(40a)이 남는다.
IGZO층의 막 두께는, 30 내지 50㎚ 정도가 바람직하다. 이것은, 이하의 이유에 의한다. IGZO층의 막 두께가 30㎛보다도 얇아지면, TFT(100)의 TFT 특성이 불안정해지고, 또한 온도 및 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 발생한다. 한편, 막 두께가 50㎚보다도 두꺼워지면, 게이트 전압에 의한 제어성이 나빠져서, 누설 전류(특히 게이트 전압이 0V일 때의 누설 전류)가 증대한다.
본 실시 형태에서 이용되는 IGZO층의 조성비는, 다음의 수학식 4로 나타낸다.
Figure pct00004
그러나, IGZO층의 조성비는, 다음의 수학식 5로 나타내는 경우이어도 되며, 또는 기타 조성비이어도 된다.
Figure pct00005
또한, 본 실시 형태에서 이용되는 IGZO층은 비정질막인 것이 가장 바람직하지만, 미결정막 또는 다결정막 등의 결정성막이어도 된다. 미결정막인 경우에는, TFT(100)의 온저항이 작아져서, 전류 구동력이 커진다.
또한, TFT(100)의 채널층(40)으로서 사용 가능한 산화물 반도체는, IGZO에 한정되지 않고, In-Zn-O계, In-Zn-Sn-O계 또는 In-Zn-Si-O계 등이어도 된다. 구체적으로는, IZO, ITO, ZnO, SnO, WO, IO 등이어도 된다.
채널층(40)의 상면에서 소정의 거리를 이격하여 형성된 소스 전극(60a) 및 드레인 전극(60b)이 배치되어 있다. 소스 전극(60a)은 채널층(40)의 좌측 상면으로부터 좌측의 게이트 절연막(30) 위까지 연장되도록 형성되어 있다. 드레인 전극(60b)은 채널층(40)의 우측 상면으로부터 우측의 게이트 절연막(30) 위까지 연장되도록 형성되어 있다. 소스 전극(60a) 및 드레인 전극(60b)의 단부는, 좌우의 저저항 영역(40b) 위에 각각 위치하도록 형성되어 있다.
소스 전극(60a) 및 드레인 전극(60b)은 예를 들어 막 두께 100㎚의 티타늄 전극(65) 위에 막 두께 300 내지 1000㎚의 구리 전극(66)을 적층한 적층 금속막에 의해 구성되어 있다. 이와 같이, 소스 전극(60a) 및 드레인 전극(60b)을 적층 금속막에 의해 구성하는 것은, 티타늄 전극(65)의 저항값이 높으므로, 저항값이 낮은 구리 전극(66)을 적층함으로써, 소스 전극(60a) 및 드레인 전극(60b)의 저항값을 낮추기 위해서이다. 또한, 소스 전극(60a) 및 드레인 전극(60b)에 티타늄 전극(65)이 포함되어 있는 것은 이하의 이유에 의한다. 즉, 티타늄은 산화물 반도체(특히 IGZO)로부터 산소를 빼앗아 환원하는 능력이 높으므로, 저저항 영역(40b)을 형성하기 쉽기 때문이다. 또한, 소스 전극(60a) 및 드레인 전극(60b)의 저항값이 높아도 좋은 경우에는, 소스 전극(60a) 및 드레인 전극(60b)은 티타늄 전극(65)만으로 구성되어 있어도 된다.
또한, 소스 전극(60a) 및 드레인 전극(60b)은 티타늄, 알루미늄, 구리, 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 등의 단층 금속막, 알루미늄-네오디뮴(Nd), 티타늄-알루미늄, 몰리브덴-텅스텐, 인듐-주석의 단층 합금막, 티타늄막, 알루미늄막, 티타늄막을 순서대로 적층하거나, 티타늄막 위에 알루미늄막을 적층하거나, 티타늄막 위에 몰리브덴막을 적층한 적층 금속막 등으로 이루어지는 전극이어도 된다.
소스 전극(60a)의 단부는 게이트 전극(20)의 좌측부의 상방에 배치되고, 드레인 전극(60b)의 단부는 게이트 전극(20)의 우측부의 상방에 배치되어 있다. 이로 인해, 게이트 전극(20)에 소정의 전압이 인가되었을 때, 게이트 전극(20)으로부터의 전계에 의해, 채널층(40)의 각 저저항 영역(40b)에 전자가 유기되고, 고농도 캐리어층이 형성된다. 고농도 캐리어층이 형성됨으로써, 소스 전극(60a) 및 드레인 전극(60b)은 2개의 저저항 영역(40b)과 각각 오믹 접속된다.
소스 전극(60a) 및 드레인 전극(60b)을 포함하는 절연 기판(15)의 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 막 두께 300㎚의 산화실리콘막으로 이루어진다. 패시베이션막(70)에는, 소스 전극(60a) 및 드레인 전극(60b)의 표면에 도달하는 컨택트 홀(71a, 71b)이 각각 개공되어 있다. 소스 전극(60a) 및 드레인 전극(60b)은 컨택트 홀(71a, 71b)을 통하여, 패시베이션막(70) 위에 형성된 외부 배선(80a, 80b)과 각각 전기적으로 접속되어 있다.
TFT(100)에서는, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 짧다. 바람직하게는, 후술하는 바와 같이, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 1 내지 3㎛ 정도 짧다. 전기적 채널 길이 Le를 소스/드레인 간 스페이스의 길이 Lc보다도 1 내지 3㎛만큼 짧게 함으로써, 소스/드레인 간 스페이스를 해상도 한계까지 좁게 한 경우에도, TFT(100)는 정상적으로 동작한다. 또한, 도 7의 (a) 및 도 7의 (b)에 도시한 전기적 채널 길이 Le는, 게이트 전극(20)에 20 내지 30V를 인가했을 때의 TFT(100)의 채널 길이를 나타낸다.
<2.2 TFT의 제조 방법>
도 8의 (a) 내지 도 8의 (c) 및 도 9의 (a) 내지 도 9의 (c)는 도 7의 (a) 및 도 7의 (b)에 도시한 TFT(100)의 각 제조 공정을 나타내는 공정 단면도이다.
도 8의 (a)에 도시한 바와 같이, 절연 기판(15) 위에 예를 들어 스퍼터링법을 이용하여, 티타늄막(도시생략) 및 구리막(도시생략)을 연속하여 성막한다. 이어서, 구리막의 표면에, 포토리소그래피법을 이용하여 레지스트 패턴(도시생략)을 형성한다. 레지스트 패턴을 마스크로 하여, 구리막, 티타늄막의 순서로 웨트 에칭법에 의해 에칭하고, 게이트 전극(20)을 형성한다. 그 후, 레지스트 패턴을 박리한다. 이에 의해, 티타늄막 위에 구리막을 적층한 게이트 전극(20)이 형성된다.
도 8의 (b)에 도시한 바와 같이, 게이트 전극(20)을 포함하는 절연 기판(15)의 전체를 덮도록, 플라즈마 화학 기상 성장법(Chemical Vapor Deposition: 이하, 「플라즈마 CVD법」이라고 함)을 이용하여, 질화실리콘막(35) 및 산화실리콘막(36)을 연속하여 성막하고, 게이트 절연막(30)을 형성한다.
도 8의 (c)에 도시한 바와 같이, 게이트 절연막(30)의 표면에, 스퍼터링법을 이용하여, 인듐, 갈륨, 아연 및 산소를 포함하는 IGZO막(41)을 성막한다. IGZO막(41)은 산화인듐(In2O3)과 산화갈륨(Ga2O3)과 산화아연(ZnO)을 각각 등몰로 혼합하여 소결한 타깃을 이용하여, DC(Direct Current) 스퍼터링법에 의해 성막한다. IGZO막(41)의 막 두께는 30 내지 50㎚이다.
다음으로, IGZO막(41)의 표면에 레지스트 패턴(48)을 형성한다. 레지스트 패턴(48)을 마스크로 하여 IGZO막(41)을 드라이 에칭법에 의해 에칭하고, 레지스트 패턴(48)을 박리한다. 이에 의해, 게이트 절연막(30) 위의 게이트 전극(20)에 대응하는 위치에, 섬 형상의 채널층(40)이 되는 IGZO층을 형성한다.
다음으로, 대기 중에서 온도를 350℃로 하여, 열처리를 1시간 행한다. 열처리를 행함으로써, 산화실리콘막(36) 등의 게이트 절연막(30)의 막질이 향상되고, 온도 스트레스 및 게이트 전압 스트레스에 의한 임계값 전압의 시프트량을 억제할 수 있다. 또한, 산화실리콘막(36)과 채널층(40)의 계면의 결함이 감소하므로, TFT(100)의 상승 특성을 개선할 수 있다. 이와 같이, 소스 전극(60a) 및 드레인 전극(60b)을 형성하기 전에 열처리를 행하는 경우에는, 티타늄 전극(65)에 의한 IGZO층의 환원을 고려할 필요가 없으므로, TFT 특성의 개선만을 목적으로 하는 고온의 열처리가 가능해진다.
도 9의 (a)에 도시한 바와 같이, 스퍼터링법을 이용하여 소스 메탈막(61)을 성막한다. 소스 메탈막(61)은 막 두께 30 내지 100㎚의 티타늄막(62) 위에 막 두께 300 내지 1000㎚의 구리막(63)을 적층한 적층 금속막에 의해 구성된다. 이때, 티타늄막(62)의 막 두께 및 스퍼터링 시의 파워는, 후술하는 열처리 조건과 함께, 전기적 채널 길이 Le와 깊이 관계되어 있는 것을 알았다. 따라서, 이러한 조건에 대해서는 후술한다.
다음으로, 소스 메탈막(61) 위에 포토리소그래피법을 이용하여, 게이트 전극(20)의 상방에서 소정의 거리를 이격하여 좌우로 분리된 레지스트 패턴(68)을 형성한다. 레지스트 패턴(68)에 형성된 소정의 거리는, 게이트 전극(20)의 길이보다도 짧으므로, 레지스트 패턴(68)의 단부는, 게이트 전극(20)의 좌우 측부와 각각 겹치도록 형성되어 있다.
도 9의 (b)에 도시한 바와 같이, 레지스트 패턴(68)을 마스크로 하여, 웨트 에칭법에 의해, 소스 메탈막(61)의 구리막(63) 및 티타늄막(62)을 순서대로 에칭하고, 티타늄 전극(65) 및 구리 전극(66)을 적층한 소스 전극(60a) 및 드레인 전극(60b)을 형성한다. 이에 의해, 소스 전극(60a)은 채널층(40)의 좌측 상면으로부터 좌측의 게이트 절연막(30) 위까지 연장된다. 드레인 전극(60b)은 채널층(40)의 우측 상면으로부터 우측의 게이트 절연막(30) 위까지 연장된다. 또한, 채널층(40) 위에 에칭 스토퍼층은 형성되어 있지 않다. 그러나, 웨트 에칭법에 의해 소스 메탈막(61)을 에칭하므로, 소스 전극(60a) 및 드레인 전극(60b)을 형성할 때, 채널층(40)은 거의 감소되지 않는다.
소스 전극(60a) 및 드레인 전극(60b)을 포함하는 절연 기판(15)의 전체를 덮도록, 플라즈마 CVD법을 이용하여, 패시베이션막(70)이 되는 산화실리콘막을 성막한다. 또한, 패시베이션막(70)은 채널층(40)과 직접 접하고 있으므로, 패시베이션막(70)에는, 채널층(40)을 구성하는 IGZO층을 환원하기 어려운 산화실리콘막을 이용하는 것이 바람직하다.
드라이 에칭법을 이용하여, 패시베이션막(70)에, 소스 전극(60a) 및 드레인 전극(60b)의 표면에 각각 도달하는 컨택트 홀(71a, 71b)을 개공한다. 이어서, 대기 중에서 온도를 300℃로 하고, 시간을 1시간으로 하는 열처리를 행한다. 열처리에 의해, 채널층(40)을 구성하는 IGZO층으로부터 티타늄 전극(65)으로 산소가 이동한다. 이에 의해, 채널층(40)의 양측에는 저저항 영역(40b)이 형성된다. 2개의 저저항 영역(40b)의 사이에 끼워진 채널층(40)의 중앙에는, 저저항 영역(40b)보다도 저항값이 높은 고저항 영역(40a)이 남는다. 이 열처리에 의해, TFT(100)의 전기적 채널 길이 Le가 정해진다.
또한, 이 열처리에 의해, 컨택트 홀(71a, 71b)의 에칭 시에 소스 전극(60a) 및 드레인 전극(60b)에 발생하는 대미지를 회복시킬 수 있다. 또한, 패시베이션막(70)에 포함되어 있는 산소가 채널층(40)의 고저항 영역(40a)에 공급되므로, 고저항 영역(40a)은 높은 저항값을 유지할 수 있다. 또한, 열처리 온도 및 시간은, 티타늄막(62)의 막 두께 및 성막 시의 파워도 고려하여 정해지므로, 그 상세는 후술한다.
도 9의 (c)에 도시한 바와 같이, 컨택트 홀(71a, 71b)을 포함하는 패시베이션막(70) 위에 금속막(도시생략)을 성막하고, 레지스트 패턴(도시생략)을 마스크로 하여 금속막을 패터닝한다. 이에 의해, 컨택트 홀(71a, 71b)을 각각 통하여 소스 전극(60a) 및 드레인 전극(60b)과 전기적으로 접속되는 외부 배선(80a, 80b)이 형성된다.
또한, 상기 설명에서는, 열처리를, 소스 메탈막(61)을 성막하기 전과, 컨택트 홀(71a, 71b)의 형성 후에 행하였다. 그러나, 소스 메탈막(61)을 성막하기 전의 열처리를 생략하고, 컨택트 홀(71a, 71b)의 형성 후에 종합적으로 열처리를 행하여도 된다. 컨택트 홀(71a, 71b)의 형성 후에 열처리를 행하는 경우에는, 티타늄 전극(65)에 의한 IGZO층의 환원이 진행되므로, 고온에서 장시간의 열처리를 행할 수는 없다. 이로 인해, TFT 특성을 충분히 향상시키는 것은 곤란하다. 그러나, 열처리의 횟수를 1회 저감시킬 수 있으므로, TFT(100)의 제조 공정을 간략화할 수 있다.
<2.3 전기적 채널 길이와 프로세스 조건>
티타늄막(62)에 의한 IGZO막(41)의 환원에 의해 정해지는 저저항 영역(40b)의 길이 ΔL은, 티타늄막(62)의 막 두께, 티타늄막(62)을 스퍼터링에 의해 성막할 때의 파워, 및 티타늄막(62)의 성막 후(예를 들어 컨택트 홀(71a, 71b)의 형성 후)의 열처리 조건(온도 및 시간)에 의해 큰 영향을 받는 것을 알았다. 따라서, 이들 프로세스 조건과, 저저항 영역(40b)의 길이 ΔL의 관계를 조사하는 실험을 행하였다. 도 10은, 각종 프로세스 조건과 저저항 영역(40b)의 길이 ΔL의 관계를 나타내는 도면이다. 또한, 실험에서 사용한 TFT의 소스/드레인 간 스페이스의 길이 Lch는 5㎛이다.
실험에서 사용한 프로세스 조건에 대하여 설명한다. 티타늄막(62)의 막 두께를 30㎚ 또는 70㎚ 중 어느 하나로 하고, 스퍼터링법에 의한 성막 시의 파워를 2㎾ 또는 7㎾ 중 어느 하나로 하였다. 또한, 티타늄막(62)의 성막 후의 열처리는, 대기 중에서 온도를 250 내지 350℃의 범위 내로 변화시키고, 처리 시간은 어느 경우에나 1시간으로 하였다. 이들 프로세스 조건을 조합하여 실험을 행하였다.
실험 1에서는, 티타늄막(62)의 막 두께를 100㎚로 하고, 파워를 2㎾로 하여, 350℃에서 1시간의 열처리를 행하였다. 이때, 저저항 영역(40b)의 길이 ΔL은 0 ㎛이었다. 따라서, TFT(101)의 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch와 동일한 5㎛이며, 전기적 채널 길이 Le를 짧게 할 수는 없었다.
도 11은, 실험 1의 프로세스 조건으로 제조한 TFT(101)의 단면도이다. 도 11에 있어서, 도 7의 (b)에 도시한 TFT(100)의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 붙이고 그 설명을 생략한다. 도 11에 도시한 바와 같이, TFT(101)의 채널층(40)에서는, 저저항 영역(40b)의 길이 ΔL은 0㎛이며, 소스/드레인 간 스페이스의 길이 Lch와 전기적 채널 길이 Le가 일치하고 있다. 이로 인해, 전기적 채널 길이 Le는 노광 장치의 해상도 한계에 의해 결정되며, 그 이하로 할 수는 없다.
실험 2에서는, 티타늄막(62)의 막 두께를 30㎚로 하고, 파워를 7㎾로 하여, 350℃에서 1시간의 열처리를 행하였다. 이때, 저저항 영역(40b)의 길이 ΔL은 5㎛이었다. 이 경우, TFT의 전기적 채널 길이 Le는 0㎛가 되고, TFT(102)는 항상 도통 상태가 되었다.
도 12는, 실험 2의 프로세스 조건으로 제조한 TFT(102)의 단면도이다. 도 12에 있어서, 도 7의 (b)에 도시한 TFT(100)의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 그 설명을 생략한다. 도 12에 도시한 바와 같이, TFT(102)의 채널층(40)에서는, 고저항 영역이 소멸되고, 전체가 저저항 영역(40b)으로 되었다. 이로 인해, TFT(102)는 항상 도통 상태로 되어 있으며, 트랜지스터로서의 기능이 상실되었다.
실험 3에서는, 티타늄막(62)의 막 두께를 30㎚로 하고, 파워를 7㎾로 하여, 300℃에서 1시간의 열처리를 행하였다. 이때, 저저항 영역(40b)의 길이 ΔL은 3 ㎛이었다. 이 경우, TFT의 전기적 채널 길이 Le는 2㎛가 되고, 정상적으로 동작한다는 것을 알았다.
실험 4에서는, 티타늄막(62)의 막 두께를 70㎚로 하고, 파워를 7㎾로 하여, 300℃에서 1시간의 열처리를 행하였다. 이때, 저저항 영역(40b)의 길이 ΔL은 2㎛이었다. 이 경우, TFT의 전기적 채널 길이 Le는 3㎛가 되고, 정상적으로 동작한다는 것을 알았다. 실험 3과 실험 4의 결과로부터, 티타늄막(62)의 막 두께를 두껍게 하면, 저저항 영역(40b)의 길이 ΔL은 짧아지고, 전기적 채널 길이 Le는 길어진다는 것을 알았다.
실험 5에서는, 티타늄막(62)의 막 두께를 70㎚로 하고, 파워를 7㎾로 하여, 250℃에서 1시간의 열처리를 행하였다. 이때, 저저항 영역(40b)의 길이 ΔL은 1 ㎛이었다. 이 경우, TFT의 전기적 채널 길이 Le는 4㎛가 되고, 정상적으로 동작한다는 것을 알았다. 또한, 실험 4 및 실험 5의 결과로부터, 열 처리 온도를 낮게 하면, 저저항 영역(40b)의 길이 ΔL은 짧아지고, 전기적 채널 길이 Le는 길어진다는 것을 알았다.
실험 3 내지 실험 5의 결과로부터, 저저항 영역(40b)의 길이 ΔL이 1 내지 3 ㎛이면, TFT는 정상적으로 동작한다는 것을 알았다. 이러한 점에서, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 1 내지 3㎛ 정도 짧은 것이 바람직하다.
또한, 티타늄막(62)의 성막 시의 파워가 작을수록, 저저항 영역(40b)의 길이 ΔL은 짧아지고, 전기적 채널 길이 Le는 길어진다는 것을 알았다. 이와 같이, 저저항 영역(40b)의 길이 ΔL은, 주로 티타늄막(62)의 막 두께 및 성막 시의 파워에 의해 결정된다. 티타늄막(62)의 막 두께가 두꺼우면서, 성막 시의 파워가 작은 경우에, 저저항 영역(40b)의 길이 ΔL은 가장 짧아지고, 전기적 채널 길이 Le는 가장 길어진다. 이와 같이, 티타늄막(62)의 막 두께 및 파워를 조정함으로써, 고저항 영역(40a)의 길이를 노광 장치의 해상도 한계 이상으로 짧게 할 수 있으므로, 전류 구동력이 큰 박막 트랜지스터를 형성할 수 있다.
또한, 실험 1 내지 5에서는, 열처리 시간을 1시간으로 하였지만, 0.5시간 이상 3시간 이하로 하여도 된다. 0.5시간보다도 짧은 시간으로 열 처리한 경우에는, 저저항 영역(40b)의 길이 ΔL의 변동이 억제되므로, 전기적 채널 길이 Le의 변동도 억제된다. 그러나, 게이트 전압 스트레스에 의한 임계값 전압의 시프트를 충분히 억제할 수 없다. 한편, 3시간보다도 오랜 시간으로 열 처리한 경우에는, 스루풋(throughput)이 나빠진다. 또한, 250℃보다도 낮은 온도로 열처리한 경우에는, 임계값 전압의 시프트를 억제할 수 없으며, 또한 저저항 영역(40b)이 형성되기 어려워진다. 한편, 350℃보다도 높은 온도로 열처리한 경우에는, 저저항 영역(40b)의 길이 ΔL의 변동이 커지므로, 전기적 채널 길이 Le의 변동이 커진다.
또한, 실험 6은 후술하는 제2 실시 형태에 따른 TFT(200)에 대한 실험 결과이므로, 제2 실시 형태에 있어서 설명한다.
<2.4 게이트 전압-드레인 전류 특성>
도 13은, 도 7의 (a) 및 도 7의 (b)에 도시한 TFT(100)의 게이트 전압-드레인 전류 특성을 나타내는 도면이다. 도 13에 있어서, TFT(100A)는 저저항 영역(40b)의 길이 ΔL이 2㎛의 TFT이며, TFT(100B)는 저저항 영역(40b)의 길이 ΔL이 0㎛의 TFT이며, TFT(100C)는 저저항 영역(40b)의 길이 ΔL이 4.5㎛의 TFT이다. 또한, TFT(100A 내지 100C)의 소스/드레인 간 스페이스의 길이 Lch는 어느 것이나 4.5㎛이다.
TFT(100A)에서는, 300℃에서 1시간의 열처리를 행하였다. 이 경우, 저저항 영역(40b)의 길이 ΔL은 2㎛이므로, 전기적 채널 길이 Le는 2.5㎛이다. TFT(100B)에서는, 채널층(40)을 구성하는 IGZO층과 직접 접하는 티타늄 전극(65)의 막 두께는 100㎚이며, 250℃에서 1시간의 열처리를 행하였다. 이 경우, 저저항 영역(40b)의 길이 ΔL은 0㎛이므로, 전기적 채널 길이 Le는 4.5㎛인 그대로이다. TFT(100c)에서는, 저저항 영역(40b)의 길이 ΔL이 소스/드레인 간 스페이스의 길이와 동일하므로, 전기적 채널 길이 Le는 0㎛이다.
도 13으로부터 알 수 있는 바와 같이, TFT(100A)의 드레인 전류 Ids는, TFT(100B)의 드레인 전류 Ids에 비해 1.8배나 커졌다는 것을 알 수 있다. 이것은, TFT(100A)의 전기적 채널 길이 Le가, TFT(100B)의 전기적 채널 길이 Le에 비해, 2.0㎛만큼 짧아졌기 때문이라고 생각된다. 이러한 점에서, 저저항 영역(40b)의 길이 Δ를 제어함으로써, 전기적 채널 길이 Le를 조정하고, 전류 구동력이 우수한 TFT(100A)를 제조할 수 있음을 알 수 있다. 또한, TFT(100C)에서는, 전기적 채널 길이 Le는 0㎛가 되었으므로, 게이트 전압에 의해 드레인 전류 Ids를 제어할 수 없음을 나타내고 있다.
<3. 제2 실시 형태>
<3.1 TFT의 구성>
도 14의 (a)는 본 발명의 제2 실시 형태에 따른 보텀 게이트형 TFT(200)의 구성을 나타내는 평면도이며, 도 14의 (b)는 도 14의 (a)에 도시한 TFT(200)의 B-B 선을 따른 단면도이다. 도 14의 (a) 및 도 14의 (b)에 도시한 TFT(200)는 에치 스토퍼 구조의 TFT라고도 말해진다.
도 14의 (a) 및 도 14의 (b)를 참조하여, TFT(200)의 구성을 설명한다. 유리 기판 등의 절연 기판(15) 위에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)을 포함하는 절연 기판(15)의 전체를 덮도록, 게이트 절연막(30)이 형성되어 있다. 또한, 게이트 전극(20) 및 게이트 절연막(30)의 구성은, 제1 실시 형태에 따른 TFT(100)와 동일하므로, 동일한 참조 부호를 붙이고 그 설명을 생략한다.
게이트 전극(20)에 대응하는 게이트 절연막(30)의 표면 위의 위치에, 섬 형상의 채널층(40)이 형성되어 있다. 채널층(40)은 IGZO층으로 이루어진다. 채널층(40)은 그 양측에 형성된 저저항 영역(40b)과, 2개의 저저항 영역(40b)의 사이에 끼워진 채널층(40)의 중앙에 남겨진 고저항 영역(40a)을 포함한다. 또한, IGZO층의 막 두께, 결정성, 조성비 등은 제1 실시 형태에 따른 TFT(100)의 경우와 각각 동일하기 때문에, 그 설명을 생략한다.
TFT(100)의 경우와 달리, 채널층(40) 및 게이트 절연막(30) 위에 에칭 스토퍼층(150)이 형성되어 있다. 에칭 스토퍼층(150)은 후술하는 소스 전극(160a) 및 드레인 전극(160b)을 에칭에 의해 형성할 때, 채널층(40)의 표면이 에칭되지 않도록 보호함과 함께, 배선의 부하 용량을 저감하는 기능을 갖는다. 이로 인해, 에칭 스토퍼층(150)의 막 두께는 두꺼운 편이 바람직하지만, 너무 두꺼우면 성막 시간이 길어져서, 스루풋이 떨어진다고 하는 문제가 있다. 따라서, 에칭 스토퍼층(150)의 바람직한 막 두께는 100 내지 500㎚이다. 또한, 에칭 스토퍼층(150)은 직접 접하는 채널층(40)을 구성하는 IGZO층으로부터 산소를 빼앗기 어렵게 하기 위해서, 산화실리콘막에 의해 형성되어 있다.
에칭 스토퍼층(150)에는, 채널층(40)의 저저항 영역(40b)에 도달하는 컨택트 홀(151a, 151b)이 각각 개공되어 있다. 에칭 스토퍼층(150) 중, 컨택트 홀(151a, 151b) 사이에 끼워진 에칭 스토퍼층(150c)의 상면에 소정의 거리를 이격하여 형성된 소스 전극(160a) 및 드레인 전극(160b)이 배치되어 있다. 소스 전극(160a)은 에칭 스토퍼층(150c)의 좌측 상면으로부터 좌측의 게이트 절연막(30) 위까지 연장되도록 형성되어 있음과 함께, 컨택트 홀(151a)을 통하여, 채널층(40)의 저저항 영역(40b)이어도 전기적으로 접속되어 있다. 드레인 전극(160b)은 에칭 스토퍼층(150c)의 우측 상면으로부터 우측의 게이트 절연막(30) 위까지 연장되도록 형성되어 있음과 함께, 컨택트 홀(151b)을 통하여, 채널층(40)의 저저항 영역(40b)이어도 전기적으로 접속되어 있다. 또한, 소스 전극(160a) 및 드레인 전극(160b)의 막 두께 및 재료는, TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
소스 전극(160a)의 단부는, 에칭 스토퍼층(150c)의 좌측 상면에 배치되고, 드레인 전극(160b)의 단부는, 에칭 스토퍼층(150c)의 우측 상면에 배치되어 있다. 이로 인해, TFT(100)의 경우와 마찬가지로, 게이트 전극(20)에 게이트 전압이 인가되면, 저저항 영역(40b)에 전자가 유기되고, 고농도 캐리어층이 형성된다. 고농도 캐리어층이 형성됨으로써, 소스 전극(160a) 및 드레인 전극(160b)은 2개의 저저항 영역(40b)과 각각 오믹 접속된다.
소스 전극(60a) 및 드레인 전극(60b)을 포함하는 절연 기판(15)의 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 막 두께 300㎚의 산화실리콘막으로 이루어진다. 패시베이션막(70)에는, 소스 전극(60a) 및 드레인 전극(60b)의 표면에 도달하는 컨택트 홀(71a, 71b)이 각각 개공되어 있다. 소스 전극(60a) 및 드레인 전극(60b)은 컨택트 홀(71a, 71b)을 통하여, 패시베이션막(70) 위에 형성된 외부 배선(80a, 80b)과 각각 전기적으로 접속되어 있다.
TFT(200)에서는, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 짧다. 전기적 채널 길이 Le는, TFT(100)의 경우와 마찬가지로, 소스/드레인 간 스페이스의 길이 Lch보다도 1 내지 3㎛ 정도 짧은 것이 바람직하다. 전기적 채널 길이 Le를 소스/드레인 간 스페이스의 길이 Lc보다도 1 내지 3㎛만큼 짧게 함으로써, 소스/드레인 간 스페이스를 해상도 한계까지 좁게 한 경우에도, TFT(200)는 정상적으로 동작한다. 또한, 도 14의 (a) 및 도 14의 (b)에 도시한 전기적 채널 길이 Le는, 게이트 전극(20)에 20 내지 30V를 인가했을 때의 TFT(200)의 채널 길이를 나타낸다.
<3.2 TFT의 제조 방법>
도 15의 (a) 내지 도 15의 (d) 및 도 16의 (a) 내지 도 16의 (c)는 도 14의 (a) 및 도 14의 (b)에 도시한 TFT(200)의 각 제조 공정을 나타내는 공정 단면도이다.
TFT(200)의 제조 공정 중, 도 15의 (a) 내지 도 15의 (c)에 도시한, 절연 기판(15) 위에 게이트 전극(20), 게이트 절연막(30) 및 채널층(40)을 순차 형성하는 공정은, 도 8의 (a) 내지 도 8의 (c)에 도시한 공정과 동일하다. 따라서, 도 15의 (a) 내지 도 15의 (c)에 도 8의 (a) 내지 도 8의 (c)와 동일한 참조 부호를 붙이고, 그 설명을 생략한다.
도 15의 (d)에 도시한 바와 같이, 플라즈마 CVD법을 이용하여, 채널층(40)을 덮고, 막 두께가 100 내지 500㎚인 산화실리콘막(151)을 성막한다. 산화실리콘막(151) 위에 레지스트 패턴(158)을 형성한다. 레지스트 패턴(158)을 마스크로 하여, 산화실리콘막(151)을 드라이 에칭법에 의해 에칭하고, 채널층(40)의 표면에 각각 도달하는 컨택트 홀(151a, 151b)이 개공된 에칭 스토퍼층(150)을 형성한다. 이 에칭 스토퍼층(150) 중, 컨택트 홀(151a, 151b) 사이에 끼워진 부분을 특히 에칭 스토퍼층(150c)이라 한다.
다음으로, 350℃에서 1시간의 열처리를 행한다. 이 열처리는, 게이트 전압 스트레스에 의한 임계값 전압의 시프트를 억제하는 등의 신뢰성의 향상, 및 컨택트에칭 시에 IGZO층에 발생한 대미지를 회복함에 따른 TFT 특성의 향상을 도모하는 것을 목적으로 하는 것으로, 컨택트 홀(151a, 151b)을 개공한 후, 후술하는 소스 메탈막(161)을 성막하기 전에 행한다.
도 16의 (a)에 도시한 바와 같이, 스퍼터링법을 이용하여, 컨택트 홀(151a, 151b)을 포함하는 에칭 스토퍼층(150) 위에 소스 메탈막(161)을 성막한다. 소스 메탈막(161)의 구성, 막 두께 및 성막 조건은 TFT(100)의 소스 메탈막(61)의 경우와 동일하기 때문에, 그 설명을 생략한다.
다음으로, 소스 메탈막(161) 위에 포토리소그래피법을 이용하여, 에칭 스토퍼층(150)의 상방에서 소정의 거리를 이격하여 좌우로 분리된 레지스트 패턴(168)을 형성한다.
도 16의 (b)에 도시한 바와 같이, 레지스트 패턴(168)을 마스크로 하여, 드라이 에칭법을 이용하여, 소스 메탈막(161)에 포함되는 구리막(162) 및 티타늄막(163)을 순서대로 에칭하고, 티타늄 전극(165) 및 구리 전극(166)에 의해 구성되는 소스 전극(160a) 및 드레인 전극(160b)을 형성한다. 이에 의해, 소스 전극(160a)은 에칭 스토퍼층(150c)의 좌측 상면으로부터 좌측의 게이트 절연막(30) 위까지 연장됨과 함께, 컨택트 홀(151a)을 통하여 채널층(40)과도 전기적으로 접속된다. 드레인 전극(160b)은 에칭 스토퍼층(150c)의 우측 상면으로부터 우측의 게이트 절연막(30) 위까지 연장됨과 함께, 컨택트 홀(151b)을 통하여 채널층(40)과도 전기적으로 접속된다. 또한, 소스 전극(160a) 및 드레인 전극(160b)과, 게이트 전극(20)의 위치 관계는 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
도 16의 (c)에 도시한 패시베이션막(70)의 형성으로부터 외부 배선(80a, 80b)의 형성까지는, 컨택트 홀(71a, 71b)의 형성 후의 열처리를 제외하고, TFT(100)의 경우와 동일하므로, 그 설명을 생략한다. 컨택트 홀(71a, 71b)의 형성 후의 열처리에 의해, 채널층(40)의 양측에는 저저항 영역(40b)이 형성되고, 2개의 저저항 영역(40b)의 사이에 끼워진 채널층(40)의 중앙에 고저항 영역(40a)이 남는다. 이와 같이 하여, 도 14의 (a) 및 도 14의 (b)에 도시한 TFT(200)가 형성된다.
<3.3 컨택트 홀 형성 후의 열처리 조건>
제1 실시 형태에서는, 컨택트 홀 형성 후의 열처리 온도는 300℃이었지만, 본 실시 형태에서는 350℃로 높게 하였다. 이 이유에 대하여 설명한다. 도 17의 (a) 및 도 17의 (b)는 TFT(200)의 채널층(40) 부근의 확대 단면도이다.
도 17의 (a)에 도시한 바와 같이, 소스 전극(160a) 및 드레인 전극(160b)에 포함되는 티타늄 전극(165)이 에칭 스토퍼층(150) 위에 형성되어 있다. 티타늄 전극(165)은 에칭 스토퍼층(150)에 형성된 컨택트 홀(151a, 151b)을 통하여 채널층(40)을 구성하는 IGZO층(45)과 전기적으로 접속되어 있다. 티타늄 전극(165)에 전압이 인가되면, 그 전계에 의해, 티타늄 전극(165)에 대응하는 IGZO층(45)의 위치에 전자가 유기된다. 그 결과, 에칭 스토퍼층(150) 위의 티타늄 전극(165)에 대응하는 IGZO층(45)의 위치에, 고농도 캐리어층이 형성된다.
고농도 캐리어층이 형성된 채널층(40)의 전기적 채널 길이 Le를 짧게 하기 위해서는, 에칭 스토퍼층(150c)의 바로 아래의 IGZO층(45)을 보다 많이 환원할 필요가 있다. 그러나, 에칭 스토퍼층(150c)의 바로 아래의 IGZO층(45)은 컨택트 홀(151a, 151b)의 위치로부터 이격된 위치에 있다. 따라서, 도 17의 (b)에 도시한 바와 같이, 열처리 온도를 높게 하여, 소스/드레인 간 스페이스 내의 IGZO층(45b)에 포함되는 산소를 티타늄 전극(165)까지 이동시켜 빼앗을 필요가 있다. 이와 같이 하여 산소를 빼앗긴 IGZO층(45b)은 저저항 영역(40b)이 된다. 또한, 2개의 저저항 영역(40b) 사이에 끼워진 IGZO층(45a)은 산소를 빼앗기지 않으므로, 고저항 영역(40a)으로서 남는다. 이에 의해, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 짧아진다.
예를 들어, 에칭 스토퍼층(150c)의 길이가 7.5㎛인 경우, 도 10에 도시한 실험 6의 결과로부터, 게이트 전극(20)에 20 내지 30V를 인가했을 때의 저저항 영역(40b)의 길이 ΔL은 5㎛가 되므로, 전기적 채널 길이 Le는 2.5㎛로 된다. 이러한 점에서, TFT(200)에 게이트 전압을 인가했을 때, 에칭 스토퍼층(150c)의 양단의 바로 아래에 위치하는 IGZO층(45)에, 길이 2.5㎛의 저저항 영역(40b)이 각각 형성되었음을 알 수 있다. 이 결과, 도 10의 실험 1에 나타내는 경우와 비교하여, 전기적 채널 길이 Le를 2㎛ 짧게 할 수 있다.
<3.4 효과>
본 실시 형태에 의하면, 제1 실시 형태에 따른 TFT(100)의 경우와 마찬가지로, TFT(200)의 전류 구동력을 높게 할 수 있다.
<4. 제3 실시 형태>
<4.1 TFT의 구성>
도 18의 (a)는 본 발명의 제3 실시 형태에 따른 보텀 게이트형 TFT(300)의 구성을 나타내는 평면도이며, 도 18의 (b)는 도 18의 (a)에 도시한 TFT(300)의 C-C선을 따른 단면도이다. 도 18의 (a) 및 도 18의 (b)에 도시한 TFT(300)는, 보텀 컨택트 구조의 TFT라고도 말해진다.
도 18의 (a) 및 도 18의 (b)를 참조하여, TFT(300)의 구성을 설명한다. 절연 기판(15) 위에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)을 포함하는 절연 기판(15)의 전체를 덮도록, 게이트 절연막(30)이 형성되어 있다. 또한, 게이트 전극(20) 및 게이트 절연막(30)의 구성은, 제1 실시 형태에 따른 TFT(100)의 경우와 동일하므로, 동일한 참조 부호를 붙이고 그 설명을 생략한다.
게이트 전극(20)의 상방의 게이트 절연막(30) 위에 소정의 거리를 이격하여 형성된 소스 전극(260a) 및 드레인 전극(260b)이 형성되어 있다. 소스 전극(260a) 및 드레인 전극(260b)은 게이트 절연막(30)의 표면에 티타늄 전극(265), 구리 전극(266) 및 티타늄 전극(267)이 순서대로 적층된 적층 금속막에 의해 구성되어 있다. 소스 전극(260a)에서는, 구리 전극(266) 및 티타늄 전극(267)의 단부는, 티타늄 전극(265)의 단부보다도 좌측으로 후퇴되어 있다. 드레인 전극(260b)에서는, 구리 전극(266) 및 티타늄 전극(267)의 단부는, 티타늄 전극(265)의 단부보다도 우측으로 후퇴되어 있다. 이에 의해, 소스 전극(260a) 및 드레인 전극(260b)의 단부에는, 티타늄 전극(265)이 각각 내측으로 튀어나온 계단 형상의 단차가 형성되어 있다.
소스 전극(260a)과 드레인 전극(260b) 사이에 끼워진 게이트 절연막(30) 위에는, IGZO층으로 이루어지는 채널층(240)이 형성되어 있다. 채널층(240)의 일단부는 소스 전극(260a)의 상면까지 연장되고, 타단부는 드레인 전극(260b)의 상면까지 연장되어 있다. 소스 전극(260a)과 접하는 채널층(40)의 일단부, 및 드레인 전극(260b)과 접하는 채널층(40)의 타단부는, 티타늄 전극(265) 및 티타늄 전극(267)과 직접 접하고 있다. 이로 인해, 채널층(240)의 양측에는, 티타늄 전극(265) 및 티타늄 전극(267)에 의해 환원된 저저항 영역(240b:「제1 영역」이라고도 함)이 형성되어 있다. 2개의 저저항 영역(240b) 사이에 끼워진 채널층(40)의 중앙에는, 환원되지 않은 고저항 영역(240a:「제2 영역」이라고도 함)이 남는다.
소스 전극(260a)의 단부는 게이트 전극(20)의 좌측부의 상방에 배치되고, 드레인 전극(260b)의 단부는 게이트 전극(20)의 우측부의 상방에 배치되어 있다. 이로 인해, 게이트 전극(20)에 소정의 전압이 인가되었을 때, 게이트 전극(20)으로부터의 전계에 의해, 채널층(240)의 각 저저항 영역(240b)에 전자가 유기되고, 고농도 캐리어층이 형성된다. 고농도 캐리어층이 형성됨으로써, 소스 전극(260a) 및 드레인 전극(260b)은 2개의 저저항 영역(240b)과 각각 오믹 접속된다.
소스 전극(260a) 및 드레인 전극(260b)을 포함하는 절연 기판(15)의 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 막 두께 300㎚의 산화실리콘막으로 이루어진다. 패시베이션막(70)에는, 소스 전극(260a) 및 드레인 전극(260b)의 표면에 도달하는 컨택트 홀(71a, 71b)이 각각 개공되어 있다. 소스 전극(60a) 및 드레인 전극(60b)은 컨택트 홀(71a, 71b)을 통하여, 패시베이션막(70) 위에 형성된 외부 배선(80a, 80b)과 각각 전기적으로 접속되어 있다.
TFT(300)에서는, 전기적 채널 길이 Le는, 소스/드레인 간 스페이스의 길이 Lch보다도 짧다. 전기적 채널 길이 Le는, TFT(100)의 경우와 마찬가지로, 소스/드레인 간 스페이스의 길이 Lch보다도 1 내지 3㎛ 정도 짧은 것이 바람직하다. 전기적 채널 길이 Le를 소스/드레인 간 스페이스의 길이 Lc보다도 1 내지 3㎛만큼 짧게 함으로써, 소스/드레인 간 스페이스를 해상도 한계까지 좁게 한 경우에도, TFT(300)는 정상적으로 동작한다. 또한, 도 18의 (a) 및 도 18의 (b)에 도시한 전기적 채널 길이 Le는, 게이트 전극(20)에 20 내지 30V를 인가했을 때의 TFT(300)의 채널 길이를 나타낸다.
<4.2 TFT의 제조 방법>
도 19의 (a) 내지 도 19의 (d) 및 도 20의 (a) 내지 도 20의 (c)는 도 18의 (a) 및 도 18의 (b)에 도시한 TFT(300)의 각 제조 공정을 나타내는 공정 단면도이다.
TFT(300)의 제조 공정 중, 도 19의 (a) 내지 도 19의 (b)에 도시한, 절연 기판(15) 위에 게이트 전극(20)을 형성하는 공정, 및 게이트 절연막(30)을 형성하는 공정은, 도 8의 (a) 및 도 8의 (b)에 도시한 공정과 동일하다. 따라서, 도 19의 (a) 및 도 19의 (b)에는, 도 8의 (a) 및 도 8의 (b)와 동일한 참조 부호를 붙이고 그 설명을 생략한다.
도 19의 (c)에 도시한 바와 같이, 스퍼터링법을 이용하여, 게이트 절연막(30) 위에 소스 메탈막(261)을 성막한다. 소스 메탈막(261)은 티타늄막(262), 구리막(263), 티타늄막(264)의 순서대로 적층한 적층 금속막이다. 이어서, 소스 메탈막(261) 위에 포토리소그래피법을 이용하여, 게이트 전극(20)의 상방에서 소정의 거리를 이격하여 좌우로 분리된 레지스트 패턴(268)을 형성한다. 레지스트 패턴(268)을 마스크로 하여, 웨트 에칭법을 이용하여, 소스 메탈막(261)에 포함되는 티타늄막(264) 및 구리막(263)을 순서대로 에칭하고, 소스 전극(260a) 및 드레인 전극(260b)에 포함되는 티타늄 전극(267) 및 구리 전극(266)을 형성한다.
도 19의 (d)에 도시한 바와 같이, 레지스트 패턴(268)을 박리하고, 티타늄 전극(267) 및 구리 전극(266)을 덮고, 레지스트 패턴(268)보다도 개구부를 좁게 한 레지스트 패턴(269)을 형성한다. 레지스트 패턴(269)을 마스크로 하여, 웨트 에칭법을 이용하여 티타늄막(262)을 에칭하고, 티타늄 전극(265)을 형성한다. 이에 의해, 소스 전극(260a) 및 드레인 전극(260b)은 티타늄 전극(267) 및 구리 전극(266)의 단부가 티타늄 전극(265)의 단부보다도 후퇴된 계단 형상의 단차를 갖는 구조가 된다. 소스 전극(260a)은 게이트 전극(20)의 좌측 상방으로부터 좌측으로 연장되고, 드레인 전극(260b)은 게이트 전극(20)의 우측 상방으로부터 우측으로 연장된다. 또한, 소스 전극(260a) 및 드레인 전극(260b)의 단부와, 게이트 전극(20)의 측부의 위치 관계는 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
도 20의 (a)에 도시한 바와 같이, 스퍼터링법을 이용하여, 막 두께 30 내지 50㎚의 IGZO막(도시생략)을 성막한다. IGZO막 위에 형성한 레지스트 패턴(248)을 이용하여 IGZO막을 에칭함으로써, 소스/드레인 간 스페이스에 IGZO층으로 이루어지는 채널층(240)을 형성한다. 채널층(240)의 일단부는 소스 전극(260a)의 상면까지 연장되고, 타단부는 드레인 전극(260b)의 상면까지 연장된다. 이에 의해, IGZO층의 좌측 하방면은, 소스 전극(260a)에 포함되는 티타늄 전극(267) 및 티타늄 전극(265)의 단부 표면과 직접 접하고, IGZO층의 우측 하면은, 드레인 전극(260b)에 포함되는 티타늄 전극(267) 및 티타늄 전극(265)의 단부 표면과 직접 접한다.
도 20의 (b)에 도시한 바와 같이, 채널층(240), 소스 전극(260a) 및 드레인 전극(260b)을 포함하는 절연 기판(15)의 전체를 덮도록, 패시베이션막(70)을 성막한다. 이어서, 패시베이션막(70)에, 소스 전극(260a) 및 드레인 전극(260b)의 표면에 각각 도달하는 컨택트 홀(71a, 71b)을 개공한다. 또한, 이들 공정은, 제1 실시 형태의 경우와 동일하므로, 상세한 설명을 생략한다.
컨택트 홀(71a, 71b)을 개공한 후에, 대기 중에서 온도를 350℃로 하고, 시간을 1시간으로 하는 열처리를 행한다. 열처리에 의해, 채널층(240)을 구성하는 IGZO층으로부터 소스 전극(260a) 및 드레인 전극(260b)의 티타늄 전극(265, 267)으로 산소가 이동하고, IGZO층이 환원된다. 이에 의해, 채널층(240)의 양측에 저저항 영역(240b)이 형성되고, 2개의 저저항 영역(240b)의 사이에 끼워진 IGZO층은 고저항 영역(240a)으로서 남는다. 또한, 컨택트 홀(71a, 71b)의 에칭에 의해 소스 전극(260a) 및 드레인 전극(260b)에 발생한 대미지가 회복되고, TFT 특성이 개선된다. 또한, IGZO층이 환원되는 모습은 후술한다.
도 20의 (c)에 도시한 패시베이션막(70)의 형성으로부터 외부 배선(80a, 80b)의 형성까지는, 컨택트 홀(71a, 71b)을 형성한 후의 열처리를 제외하고, TFT(100)의 경우와 동일하므로, 그 설명을 생략한다. 컨택트 홀(71a, 71b)을 형성한 후의 열처리에 의해, 채널층(240)의 양측에는 저저항 영역(240b)이 형성되고, 2개의 저저항 영역(240b)의 사이에 끼워진 채널층(240)의 중앙에 고저항 영역(240a)이 남는다. 이와 같이 하여, 도 18의 (a) 및 도 18의 (b)에 도시한 TFT(300)가 형성된다.
도 21은, 채널층(240)을 구성하는 IGZO층이 열처리에 의해 환원되는 모습을 나타내는 TFT(300)의 확대 단면도이다. 도 21에 도시한 바와 같이, 채널층(240)을 구성하는 IGZO층은, 소스 전극(260a)의 티타늄 전극(265, 267)의 표면 및 측면과 직접 접하고 있다. 열처리에 의해, IGZO층은, 티타늄 전극(265, 267)의 표면 및 측면과 직접 접하는 영역으로부터 환원되므로, 티타늄 전극(265, 267)과 접하는 영역을 기점으로 하여 저저항 영역(240b)이 넓어진다.
<4.3 효과>
본 실시 형태에 의하면, 제1 실시 형태에 따른 TFT(100)의 경우와 마찬가지로, TFT(300)의 전류 구동력을 높게 할 수 있다.
<4.4 변형예>
TFT(300)에서는, 소스 전극(260a) 및 드레인 전극(260b)은 티타늄 전극(265), 구리 전극(266), 티타늄 전극(267)을 순서대로 적층한 적층 금속막에 의해 구성되어 있는 것으로 하였다. 그러나, 적층 금속막에는, 티타늄 전극(265) 및 티타늄 전극(267) 중 적어도 어느 한쪽만이 포함되어 있으면 된다. 이 경우, 채널층(240)을 구성하는 IGZO층이 티타늄 전극(265, 267)과 접하는 면적이 감소되므로, IGZO층이 환원되는 속도가 느려진다. 따라서, 저저항 영역(240b)의 길이 ΔL을 충분히 길게 하기 위해서, 열 처리 시의 온도를 높게 하거나, 처리 시간을 길게 하거나 할 필요가 있다.
<5. 제4 실시 형태>
도 22는, 제1 내지 제3 실시 형태에 따른 TFT(100 내지 300) 중 어느 하나를 포함하는 액정 표시 장치(1)의 구성을 나타내는 블록도이다. 도 22에 도시한 액정 표시 장치(1)는 액정 패널(2)과, 표시 제어 회로(3)와, 게이트 드라이버(4)와, 소스 드라이버(5)를 포함한다. 액정 패널(2)에는, 수평 방향으로 연장하는 n개(n은 1 이상의 정수)의 게이트 배선 G1 내지 Gn과, 게이트 배선 G1 내지 Gn과 교차하는 방향으로 연장되는 m개(m은 1 이상의 정수)의 소스 배선 S1 내지 Sm이 형성되어 있다. i번째의 게이트 배선 Gi(i는 1 이상 n 이하의 정수)와 j번째의 소스 배선 Sj(j는 1 이상 m 이하의 정수)의 교점 근방에는, 각각 화소 형성부 Pij가 배치되어 있다.
표시 제어 회로(3)에는, 액정 표시 장치(1)의 외부로부터 수평 동기 신호나 수직 동기 신호 등의 제어 신호 SC와 화상 신호 DT가 공급된다. 표시 제어 회로(3)는 이들 신호에 기초하여, 게이트 드라이버(4)에 대하여 제어 신호 SC1을 출력하고, 소스 드라이버(5)에 대하여 제어 신호 SC2와 화상 신호 DT를 출력한다.
게이트 드라이버(4)는 게이트 배선 G1 내지 Gn에 접속되고, 소스 드라이버(5)는 소스 배선 S1 내지 Sm에 접속되어 있다. 게이트 드라이버(4)는 선택 상태를 나타내는 하이 레벨의 신호를 게이트 배선 G1 내지 Gn에 순서대로 부여한다. 이에 의해, 게이트 배선 G1 내지 Gn이 1개씩 순서대로 선택된다. 예를 들어, i번째의 게이트 배선 Gi가 선택되었을 때, 1행분의 화소 형성부 Pi1 내지 Pim이 일괄하여 선택된다. 소스 드라이버(5)는 각 소스 배선 S1 내지 Sm에 대하여 화상 신호 DT에 따른 신호 전압을 부여한다. 이에 의해, 선택된 1행분의 화소 형성부 Pi1 내지 Pim에 화상 신호 DT에 따른 신호 전압이 기입된다. 이와 같이 하여, 액정 표시 장치(1)는 액정 패널(2)에 화상을 표시한다. 또한, 액정 패널(2)을 「표시부」라 하고, 게이트 드라이버(4) 및 소스 드라이버(5)를 총괄하여 「구동 회로」라 하기도 한다.
도 23은, 액정 패널(2)에 설치된 화소 형성부 Pij 내의 패턴 배치를 나타내는 평면도이다. 도 23에 도시한 바와 같이, 액정 패널(2)은 수평 방향으로 연장하는 i번째의 게이트 배선 Gi와, 게이트 배선 Gi와 교차하는 방향으로 연장되는 j번째의 소스 배선 Sj와, 게이트 배선 Gi와 소스 배선 Sj에 둘러싸인 영역에 배치된 화소 형성부 Pij를 포함한다. 화소 형성부 Pij는, 스위칭 소자로서 기능하는 TFT로서, 도 7의 (a) 및 도 7의 (b)에 도시한 TFT(100)를 포함한다. TFT(100)의 게이트 전극(20)은 게이트 배선 Gi와 전기적으로 접속되어 있다. 게이트 전극(20)의 상방에는, 섬 형상의 채널층(40)이 형성되어 있다. 채널층(40)의 일단부는, 소스 배선 Sj에 접속된 소스 전극과 전기적으로 접속되고, 채널층(40)의 타단부는, 드레인 전극과 전기적으로 접속되어 있다. 또한, 드레인 전극은, 컨택트 홀(6)을 통하여 화소 전극(7)과 접속되어 있다. 화소 전극(7)은 대향 전극(도시생략)과 함께, 화상 신호 DT에 따른 신호 전압을 소정 시간 유지하는 화소 용량을 구성한다.
액정 패널(2)에 설치된 각 화소 형성부 Pij의 스위칭 소자로서, 구동 전류력이 큰 TFT(100)를 이용하면, TFT(100)는, 소스 배선 Sj로부터 부여되는 화상 신호DT의 신호 전압을, 단시간에 화소 용량으로 충전할 수 있다. 이에 의해, 화소 형성부 Pij의 수를 증가시킬 수 있으므로, 고정밀화를 도모하는 것이 가능해진다.
또한, TFT(100)를 이용하여, 액정 패널(2)의 프레임에 게이트 드라이버(4) 및 소스 드라이버(5)를 형성할 수도 있다. 이 경우, TFT(100)의 온 전류가 크므로, 게이트 드라이버(4) 및 소스 드라이버(5)의 동작 속도가 빨라져서, 하이 프레임 레이트화를 실현할 수 있다. 또한, 게이트 드라이버(4) 및 소스 드라이버(5)의 회로 규모를 작게 할 수 있으므로, 액정 패널(2)의 프레임을 작게 할 수 있음과 함께, 액정 표시 장치(1)의 소비 전력을 저감할 수 있다.
또한, 도 22 및 도 23에서는, TFT(100)를 이용한 경우에 대하여 설명하였지만, TFT(100) 대신에 TFT(200 또는 300)를 이용하여도 된다.
또한, 전술한 설명에서는, TFT(210)를 액정 표시 장치(1)에 적용하는 경우에 대하여 설명하였지만, 유기 EL(ElectroLuminescence) 표시 장치에 적용할 수도 있다.
본 발명은 액티브 매트릭스 형 액정 표시 장치 등과 같은 표시 장치에 이용되는 박막 트랜지스터에 적합하며, 특히 그 화소 형성부에 형성되는 스위칭 소자, 또는 화소 형성부를 구동하는 구동 회로의 트랜지스터에 적합하다.
1: 액정 표시 장치
2: 액정 패널
4: 게이트 드라이버
5: 소스 드라이버
20: 게이트 전극
30: 게이트 절연막
40: 채널층(IGZO층)
40a, 240a: 고저항 영역
40b, 240b: 저저항 영역
60a, 160a, 260a: 소스 전극
60b, 160b, 260b: 드레인 전극
65, 165, 265, 267: 티타늄 전극
71a, 71b, 151a, 151b: 컨택트 홀
100, 200, 300: 박막 트랜지스터(TFT)
150, 150c: 에칭 스토퍼층

Claims (16)

  1. 절연 기판 위에 형성된 박막 트랜지스터로서,
    상기 절연 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극을 덮도록 형성된 게이트 절연막과,
    상기 게이트 전극이 끼워지도록, 소정의 거리를 이격하여 상기 게이트 절연막 위에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극 사이에 끼워진 상기 게이트 절연막 위에 형성되고, 일단부 및 타단부가 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 접속된 산화물 반도체층을 포함하는 채널층을 구비하고,
    상기 산화물 반도체층은, 제1 저항값을 갖는 2개의 제1 영역과, 상기 2개의 제1 영역 사이에 끼워지고, 상기 제1 저항값보다도 높은 제2 저항값을 갖는 제2 영역을 포함하고,
    상기 제2 영역의 길이는, 상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이의 길이보다도 짧은 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극에 소정의 전압이 인가되었을 때, 상기 제1 영역의 길이가 짧아진 양만큼 상기 제2 영역의 길이가 길어지는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 상기 산화물 반도체층으로부터 산소를 빼앗음과 함께 상기 산화물 반도체층에 수소를 공급하는 금속으로 이루어지는 금속 전극을 포함하고,
    상기 금속 전극은, 상기 산화물 반도체층과 직접 접하고 있는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 소스 전극은 상기 산화물 반도체층의 일단부를 덮도록 형성되고, 상기 드레인 전극은 상기 산화물 반도체층의 타단부를 덮도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이에 끼워진 영역의 상기 산화물 반도체층 위에, 상기 제2 영역을 덮도록 형성된 에칭 스토퍼층을 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극은, 상기 에칭 스토퍼층에 형성된 컨택트 홀을 통하여 상기 채널층의 상기 2개의 제1 영역과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 산화물 반도체층의 일단부는 상기 소스 전극의 일단부를 덮도록 형성되고, 상기 산화물 반도체층의 타단부는 상기 드레인 전극의 일단부를 덮도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 상기 산화물 반도체층으로부터 산소를 빼앗음과 함께 상기 산화물 반도체층에 수소를 공급하는 금속 전극을 적어도 1개 포함하고, 복수의 금속 전극을 적층한 적층 금속 전극으로 이루어지고,
    상기 적층 금속 전극은, 상기 복수의 금속 전극의 표면의 적어도 일부가 노출되도록 형성된 계단 형상의 단차를 갖고,
    상기 산화물 반도체층의 일단부 및 타단부는, 상기 계단 형상의 단차를 덮도록 형성되어 있는 것을 특징 하는 박막 트랜지스터.
  8. 제3항 또는 제7항에 있어서,
    상기 금속 전극은 티타늄 전극인 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 산화물 반도체층은 산화인듐갈륨아연층이며, 상기 티타늄 전극은 상기 산화인듐갈륨아연층과 직접 접하고 있는 것을 특징으로 하는 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 게이트 전극에 전압이 인가되었을 때의 상기 제2 영역의 길이는, 상기 소스 전극의 단부와 상기 드레인 전극의 단부 사이의 길이보다도 1 내지 3㎛만큼 짧은 것을 특징으로 하는 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 산화물 반도체층은 미결정 산화물 반도체로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  12. 절연 기판 위에 형성된 박막 트랜지스터의 제조 방법으로서,
    상기 절연 기판 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에, 산화인듐갈륨아연층으로 이루어지는 채널층을 형성하는 공정과,
    상기 채널층의 일단부 및 타단부를 덮도록 소스 전극 및 드레인 전극을 각각 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에 열처리하는 공정을 구비하고,
    상기 열처리하는 공정은, 온도를 250℃ 이상 350℃ 이하로 하고, 시간을 0.5시간 이상 3시간 이하로 하는 처리인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에, 패시베이션막을 형성하는 공정과,
    상기 패시베이션막에, 상기 소스 전극 및 상기 드레인 전극에 각각 도달하는 컨택트 홀을 개공하는 공정을 더 포함하고,
    상기 열처리하는 공정은, 상기 패시베이션막에 상기 컨택트 홀을 개공한 후에 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제12항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정은, 스퍼터링법을 이용하여, 상기 산화인듐갈륨아연층의 표면에 티타늄막을 성막하는 공정을 포함하고,
    상기 티타늄막을 성막하는 공정은, 상기 티타늄막의 막 두께와 성막 시의 파워를 조정하여 성막하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 화상을 표시하는 액티브 매트릭스형의 표시 장치로서,
    복수의 게이트 배선과, 상기 복수의 게이트 배선과 교차하는 복수의 소스 배선과, 상기 복수의 게이트 배선과 상기 복수의 소스 배선의 교차점에 각각 대응하여 매트릭스 형상으로 배치된 복수의 화소 형성부를 갖는 표시부와,
    상기 복수의 화소 형성부를 구동하는 구동 회로를 구비하고,
    상기 구동 회로는, 제1항에 기재된 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서,
    상기 화소 형성부는, 대응하는 게이트 배선에 인가되는 신호에 따라서 온 또는 오프하는 스위칭 소자를 포함하고,
    상기 스위칭 소자는, 제1항에 기재된 박막 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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