CN114156311A - 显示装置和用于制造显示装置的方法 - Google Patents

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Abstract

本公开涉及显示装置和用于制造显示装置的方法。该显示装置包括基板、被设置在基板上的有源图案、与有源图案重叠的栅电极、覆盖有源图案的无机绝缘层、源金属图案以及蚀刻延迟图案。源金属图案包括被设置在无机绝缘层上的第一部分和穿过无机绝缘层并且电接触有源图案的第二部分。蚀刻延迟图案被设置在有源图案与源金属图案的第一部分之间，接触源金属图案的第二部分，并且包括与无机绝缘层不同的材料。

Description

显示装置和用于制造显示装置的方法
技术领域
本公开涉及显示装置和用于制造显示装置的方法。
背景技术
与其它类型的显示装置相比，有机发光显示装置可以具有作为显示装置的优异特性。例如，有机发光显示装置可以以低功耗显示图像而无需附加光源，并且可以具有小的厚度和轻的重量。
有机发光显示装置的显示面板可以包括含有聚合物材料的柔性基底基板。包括柔性基底基板的显示面板可以被设计成具有弯曲区域。显示面板中的无机层可以在弯曲区域中被去除，以防止由于被施加在弯曲区域中的弯曲应力而导致的裂纹。
发明内容
本公开提供了可以使用更小的掩模制造的显示装置。
本公开进一步提供了用于制造该显示装置的方法。
根据实施例，显示装置包括基板、被设置在基板上的有源图案、与有源图案重叠的栅电极、覆盖有源图案的无机绝缘层、源金属图案以及蚀刻延迟图案。源金属图案包括被设置在无机绝缘层上的第一部分和穿过无机绝缘层并且电接触有源图案的第二部分。蚀刻延迟图案被设置在有源图案与源金属图案的第一部分之间，接触源金属图案的第二部分，并且包括与无机绝缘层不同的材料。
在实施例中，源金属图案的第二部分可以穿过蚀刻延迟图案。
在实施例中，蚀刻延迟图案可以包括金属。
在实施例中，蚀刻延迟图案可以至少包括钼。
在实施例中，蚀刻延迟图案可以被设置在与栅电极相同的层中。
在实施例中，显示装置可以进一步包括与栅电极重叠的电容器电极图案。蚀刻延迟图案可以被设置在与电容器电极图案相同的层中。
在实施例中，有源图案可以包括硅。
在实施例中，有源图案可以包括金属氧化物。
在实施例中，显示装置可以进一步包括被设置在蚀刻延迟图案与源金属图案的第一部分之间的无机绝缘层。
根据实施例，提供了用于制造显示装置的方法。根据该方法，有源图案被形成在基板上。下无机层被形成在有源图案上。蚀刻延迟图案被形成在下无机层上。蚀刻延迟图案与有源图案重叠。上无机层被形成在蚀刻延迟图案上。包括第一开口的光刻胶图案被形成在上无机层上。第一开口与蚀刻延迟图案重叠。上无机层在与第一开口重叠的第一蚀刻区域中被去除。蚀刻延迟图案在第一蚀刻区域中被去除。下无机层在第一蚀刻区域中被去除以暴露有源图案。
在实施例中，包括第一部分和第二部分的源金属图案可以被形成。第一部分可以被设置在上无机层上，并且第二部分可以接触有源图案。
在实施例中，蚀刻延迟图案的至少一部分和上无机层可以通过第一干法蚀刻工艺被去除。
在实施例中，蚀刻延迟图案的剩余部分可以通过湿法蚀刻工艺被去除。
在实施例中，下无机层可以通过第二干法蚀刻工艺被去除。
在实施例中，栅电极可以被形成在下无机层上。栅电极可以与有源图案重叠。
在实施例中，蚀刻延迟图案可以被设置在与栅电极相同的层中。
在实施例中，与栅电极重叠的电容器电极图案可以被形成。蚀刻延迟图案可以被设置在与电容器电极图案相同的层中。
在实施例中，光刻胶图案可以进一步包括不与蚀刻延迟图案重叠的第二开口。第二蚀刻区域中的上无机层和下无机层以及第一蚀刻区域中的上无机层可以被同时去除。
在实施例中，有源图案可以包括硅。
在实施例中，有源图案可以包括金属氧化物。
根据本公开的实施例，当以不同的蚀刻深度蚀刻多个区域时，可以使用蚀刻延迟图案。因此，可以防止对被设置在蚀刻延迟图案下方的元件的损坏。此外，可以利用单个掩模执行一个或多个蚀刻工艺，从而可以提高制造效率。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的一个或多个实施例的方面。
图1是图示根据实施例的显示装置的截面图。
图2是图示根据实施例的显示装置的平面图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12和图13是图示根据实施例的用于制造显示装置的方法的截面图。
图14是图示根据实施例的显示装置的像素区域的电路图。
图15是图示根据实施例的显示装置的像素区域的平面图。
图16是图示根据另一实施例的显示装置的截面图。
图17、图18、图19、图20、图21和图22是图示根据实施例的用于制造显示装置的方法的截面图。
具体实施方式
在下文中将参考附图来描述根据本发明构思的各种实施例的显示装置和用于制造显示装置的方法，在附图中示出了一些实施例。
图1是图示根据实施例的显示装置的截面图。图2是图示根据实施例的显示装置的平面图。图2可以示出显示装置的展开状态，以在平面图中图示弯曲区域和连接区域。
参考图1和图2，显示装置100包括显示区域DA和与显示区域DA相邻的外围区域PA。显示区域DA可以包括多个像素区域PX。在实施例中，发光元件和电连接到该发光元件的驱动元件可以被设置在像素区域PX中的每一个中。在平面图中，外围区域PA可以围绕显示区域DA的至少一部分。
显示装置100可以进一步包括弯曲区域BA和连接区域CA。弯曲区域BA可以从外围区域PA的一侧延伸，并且可以向下弯曲。连接区域CA可以从弯曲区域BA延伸，以在显示装置100的厚度方向上被设置在显示区域DA和/或外围区域PA下方。参考图2，在显示装置100的展开状态下，弯曲区域BA可以被设置在显示区域DA与连接区域CA之间。
连接区域CA可以电连接到驱动装置(未示出)。多个连接焊盘PD可以被设置在连接区域CA中。连接焊盘PD可以从驱动装置接收驱动信号或者电力电压。连接焊盘PD可以电连接到被设置在弯曲区域BA和外围区域PA中的传送布线TL。传送布线TL可以将驱动信号或者电力电压传送到显示区域DA中的像素区域PX。此外，传送布线TL可以将驱动信号传送到被设置在外围区域PA中的驱动电路(未示出)。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12和图13是图示根据实施例的用于制造显示装置的方法的截面图。图3、图5、图7、图8、图11和图13可以图示图1和图2中所示的显示装置100的像素区域PX的一部分。图4、图6、图9、图10和图12可以图示沿着图2的线I-I’截取的显示装置100的弯曲区域BA的截面图。
参考图3，阻挡层112和缓冲层114被形成在像素区域PX中的基底基板110上。
基底基板110可以包括至少一个聚合物膜。例如，聚合物膜可以包括聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚醚酮、聚碳酸酯、聚芳酯、聚醚砜、聚酰亚胺或者其任意组合。例如，基底基板110可以包括至少两个聚合物膜和被设置在该至少两个聚合物膜之间的无机阻挡层。
阻挡层112和缓冲层114可以包括无机材料。例如，阻挡层112和缓冲层114中的每一个可以包括氧化硅、氮化硅、氮氧化硅或者其任意组合，并且可以具有单层结构或者多层结构。在实施例中，阻挡层112可以包括氧化硅，并且缓冲层114可以具有包括氮化硅的下层和包括氧化硅的上层的堆叠结构。
有源图案AP和覆盖有源图案AP的第一绝缘层120被形成在缓冲层114上。包括栅电极GE和蚀刻延迟图案EDP的第一栅金属图案被形成在第一绝缘层120上。
例如，有源图案AP可以包括多晶硅(polysilicon)。在实施例中，非晶硅层可以被形成在缓冲层114上并且被结晶以形成多晶硅层。
例如，非晶硅层可以通过溅射、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等来形成。非晶硅层可以通过准分子激光退火(ELA)、循序性侧向结晶(SLS)等来结晶。
多晶硅层可以通过光刻等被图案化以形成与有源图案AP相对应的半导体图案。
半导体图案的至少一部分可以被掺杂有杂质。在实施例中，半导体图案可以被掺杂有诸如硼等的p型杂质。然而，本公开不限于此。例如，半导体图案可以被掺杂有诸如磷、砷等的n型杂质。例如，半导体图案可以在不同的部分中具有不同浓度的n型杂质。
第一绝缘层120可以包括无机材料，并且可以具有单层结构或者多层结构。例如，第一绝缘层120可以包括氧化硅、氮化硅、氮氧化硅或者其任意组合。此外，第一绝缘层120可以包括诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或者其任意组合的绝缘金属氧化物。在实施例中，第一绝缘层120可以包括氧化硅。第一绝缘层120可以被称为第一栅绝缘层。
在实施例中，第一栅金属层被形成在第一绝缘层120上并且被图案化以形成包括栅电极GE和蚀刻延迟图案EDP的第一栅金属图案。
栅电极GE和蚀刻延迟图案EDP可以与有源图案AP重叠。在实施例中，蚀刻延迟图案EDP可以包括彼此间隔开的多个图案。
第二绝缘层130被形成在第一栅金属图案和第一绝缘层120上。在实施例中，第二栅金属层被形成在第二绝缘层130上并且被图案化以形成包括电容器电极图案CP的第二栅金属图案。第三绝缘层140被形成在第二栅金属图案和第二绝缘层130上。
第一栅金属图案和第二栅金属图案中的每一个可以包括金属、金属合金、金属氮化物、导电金属氧化物等。例如，第一栅金属层和第二栅金属层中的每一个可以包括金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)、钽(Ta)或者其合金，并且可以具有单层结构或者包括不同的金属层的多层结构。在实施例中，第一栅金属图案和第二栅金属图案中的每一个可以具有包括钼的单层结构，或者可以具有包括钼层的多层结构。
例如，电容器电极图案CP的至少一部分可以与存储电容器(例如，图14的存储电容器CST)的电容器电极相对应。在实施例中，第二栅金属图案可以进一步包括传送初始化信号、屏蔽图案等的信号布线。
第二绝缘层130和第三绝缘层140中的每一个可以包括无机材料，并且可以具有单层结构或者多层结构。例如，第二绝缘层130和第三绝缘层140中的每一个可以包括氧化硅、氮化硅、氮氧化硅或者其任意组合。此外，第二绝缘层130和第三绝缘层140中的每一个可以包括诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或者其任意组合的绝缘金属氧化物。在实施例中，第二绝缘层130可以包括氮化硅，并且第三绝缘层140可以具有包括氧化硅的下层和包括氮化硅的上层的堆叠结构。第二绝缘层130可以被称为第一层间绝缘层，并且第三绝缘层140可以被称为第二层间绝缘层。
光刻胶图案PR1被形成在第三绝缘层140上。光刻胶图案PR1可以包括与蚀刻延迟图案EDP重叠的第一开口OP1。因此，第三绝缘层140的上表面可以通过第一开口OP1暴露。
图4图示图2的沿着线I-I’截取的截面图。参考图4，阻挡层112、缓冲层114、第一绝缘层120、第二绝缘层130和第三绝缘层140可以被设置在弯曲区域BA中。阻挡层112、缓冲层114、第一绝缘层120、第二绝缘层130和第三绝缘层140可以从显示装置100的显示区域DA延伸。弯曲区域BA可以被设置在外围区域PA与连接区域CA之间。
光刻胶图案PR1可以不被设置在弯曲区域BA中。例如，光刻胶图案PR1可以包括与弯曲区域BA重叠的第二开口OP2。因此，第三绝缘层140的上表面可以在弯曲区域BA中被暴露。
参考图5和图6，被设置在像素区域PX和弯曲区域BA中的无机层通过使用光刻胶图案PR1作为掩模的第一蚀刻工艺来蚀刻。例如，第一蚀刻工艺可以是干法蚀刻工艺。
无机层的蚀刻深度可以根据需要适当地调整。如图6中所示，第三绝缘层140、第二绝缘层130、第一绝缘层120和缓冲层114在弯曲区域BA中可以被完全地去除，并且阻挡层112在弯曲区域BA中可以被部分地去除。然而，本公开不限于此。无机层的去除可以根据无机层的厚度和蚀刻深度而变化。
例如，弯曲区域BA中去除的无机层的厚度总和可以为大约
Figure BDA0003197975450000061
至大约
Figure BDA0003197975450000062
蚀刻深度可以根据第一蚀刻工艺之后的第二蚀刻工艺的蚀刻深度来调整。在实施例中，在第一蚀刻工艺之后保留在弯曲区域BA中的阻挡层112的厚度可以类似于第一绝缘层120的厚度。
与第一开口OP1重叠的无机层可以通过第一蚀刻工艺在像素区域PX中被蚀刻。例如，第三绝缘层140和第二绝缘层130可以在与第一开口OP1重叠的区域中被蚀刻。在实施例中，蚀刻延迟图案EDP的至少一部分可以通过第一蚀刻工艺被蚀刻或者被去除。
蚀刻延迟图案EDP可以包括与无机层不同的材料，例如金属。因此，蚀刻延迟图案EDP可以具有与无机层不同的蚀刻速率。例如，蚀刻延迟图案EDP可以包括钼。在根据实施例的干法蚀刻工艺中，氧化硅与钼的蚀刻选择比(或者蚀刻比率)可以为大约4，并且氮化硅与钼的蚀刻选择比可以为大约7。因此，蚀刻延迟图案EDP可以减小蚀刻延迟图案EDP被设置在其中的区域中的蚀刻深度。例如，蚀刻延迟图案EDP的至少一部分可以在第一蚀刻工艺结束时被保留。因此，被设置在蚀刻延迟图案EDP下方的第一绝缘层120可以不通过第一蚀刻工艺被蚀刻。
例如，与第一开口OP1重叠的区域(或者蚀刻延迟图案EDP)可以被称为第一蚀刻区域，并且与第二开口OP2重叠的区域可以被称为第二蚀刻区域。
参考图7，蚀刻延迟图案EDP的在第一蚀刻工艺之后保留在与第一开口OP1重叠的区域中的一部分被去除，以暴露蚀刻延迟图案EDP下方的第一绝缘层120。
例如，蚀刻延迟图案EDP可以通过湿法蚀刻工艺被去除。根据蚀刻延迟图案EDP的材料，各种蚀刻组合物可以被用于蚀刻蚀刻延迟图案EDP。
参考图8和图9，被设置在像素区域PX和弯曲区域BA中的无机层通过使用光刻胶图案PR1作为掩模的第二蚀刻工艺被第二次蚀刻。在一个实施例中，第二蚀刻工艺可以是干法蚀刻工艺。
例如，阻挡层112可以在弯曲区域BA中被去除以暴露基底基板110的上表面。与第一开口OP1重叠的第一绝缘层120也可以在像素区域PX中被去除，以形成接触孔CH，从而暴露有源图案AP的一部分。
在实施例中，在第二蚀刻工艺中在弯曲区域BA中去除的阻挡层112的厚度可以类似于通过第二蚀刻工艺在像素区域PX中去除的第一绝缘层120的厚度。因此，有源图案AP的过蚀刻在第二蚀刻工艺中可以被最小化，以防止对有源图案AP的损坏。
例如，在第一蚀刻工艺中蚀刻的绝缘层可以被称为上无机层，并且在第二蚀刻工艺中蚀刻的绝缘层可以被称为下无机层。
参考图10，光刻胶图案PR1被去除，并且填充构件FL可以在弯曲区域BA中被形成在基底基板110上。例如，填充构件FL可以包括诸如酚醛树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂、硅氧烷树脂、环氧树脂等的有机材料。
参考图11和图12，源金属图案被形成。源金属图案包括穿过像素区域PX中的对应的接触孔以分别电接触有源图案AP的源区和漏区的源图案SP和漏图案DP。在实施例中，源图案SP可以是传送电力电压的电力布线。然而，本公开不限于此。例如，源图案SP可以是传送数据信号的数据线或者传送其它信号的连接图案。
源图案SP和漏图案DP中的至少一个可以接触蚀刻延迟图案EDP。例如，源图案SP和漏图案DP可以穿过蚀刻延迟图案EDP以电接触有源图案AP。例如，在平面图中，蚀刻延迟图案EDP可以具有围绕源金属图案的接触部分的形状。
在实施例中，源图案SP可以包括被设置在第三绝缘层140上并且在水平方向上延伸的第一部分SPa，以及穿过第三绝缘层140、第二绝缘层130和第一绝缘层120以电接触有源图案AP的第二部分SPb。蚀刻延迟图案EDP可以接触第二部分SPb。类似地，漏图案DP可以包括被设置在第三绝缘层140上并且在水平方向上延伸的第一部分，以及穿过第三绝缘层140、第二绝缘层130和第一绝缘层120以电接触有源图案AP的第二部分。
参考图2和图12，源金属图案可以进一步包括被设置在弯曲区域BA中的传送布线TL。传送布线TL可以从连接区域CA延伸到外围区域PA中。
在实施例中，传送布线TL可以被设置在填充构件FL上。因此，可以防止由于可能形成在传送布线TL下方的结构的大高度差而导致的传送布线TL的断开。然而，本公开不限于此。例如，根据实施例的显示装置100可以不包括填充构件FL，并且可以包括接触基底基板110的传送布线TL。
在实施例中，源金属层被形成在第三绝缘层140上并且被图案化以形成源金属图案。例如，源金属图案可以包括金属、金属合金、金属氮化物、导电金属氧化物等。例如，源金属图案可以包括金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)、钽(Ta)或者其合金，并且可以具有单层结构或者包括不同的金属层的多层结构。
参考图13，第四绝缘层150被形成以覆盖源金属图案。例如，第四绝缘层150可以包括诸如酚醛树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂、硅氧烷树脂、环氧树脂等的有机材料。第四绝缘层150可以被称为通孔绝缘层或者有机绝缘层。
有机发光二极管200的第一电极EL1和像素限定层PDL被形成在第四绝缘层150上。
第一电极EL1可以与有机发光二极管200的阳极相对应。例如，根据显示装置100的发射类型，第一电极EL1可以被形成为透射电极或者反射电极。在第一电极EL1是透射电极的情况下，第一电极EL1可以包括铟锡氧化物、铟锌氧化物、锌锡氧化物、氧化铟、氧化锌、氧化锡等。在第一电极EL1是反射电极的另一种情况下，第一电极EL1可以包括金(Au)、银(Ag)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镁(Mg)、铬(Cr)、钨(W)、钼(Mo)、钛(Ti)或者其任意组合，并且可以具有包括可以被用于透射电极的材料的堆叠结构。
像素限定层PDL包括暴露第一电极EL1的一部分的开口。例如，像素限定层PDL可以包括有机绝缘材料。
有机发光二极管200的有机发光层OL被形成在第一电极EL1上。有机发光层OL可以至少包括发射层，并且可以进一步包括空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)和电子注入层(EIL)中的至少一个。
在实施例中，有机发光层OL可以发射红光、绿光或者蓝光。在另一实施例中，有机发光层OL可以发射白光。发射白光的有机发光层OL可以具有包括红色发光层、绿色发光层和蓝色发光层的多层结构，或者包括红色发光材料、绿色发光材料和蓝色发光材料的混合物的单层结构。
在实施例中，有机发光层OL可以通过丝网印刷、喷墨印刷、真空蒸发等来形成。
有机发光二极管200的第二电极EL2被形成在有机发光层OL上。第二电极EL2可以与有机发光二极管200的阴极相对应。根据显示装置100的发射类型，第二电极EL2可以被形成为透射电极或者反射电极。例如，第二电极EL2可以包括金属、金属合金、金属氮化物、金属氟化物、导电金属氧化物或者其任意组合。
例如，第二电极EL2可以被形成为在多个像素区域PX上方连续延伸的公共层。在实施例中，覆盖层和/或阻挡层可以被进一步形成在第二电极EL2上。
封装层EN可以被形成在有机发光二极管200上。在实施例中，封装层EN可以具有无机薄膜和有机薄膜的堆叠结构。
例如，有机薄膜可以包括诸如聚(甲基)丙烯酸酯等的固化的聚合物树脂。例如，固化的聚合物树脂可以通过单体的交联反应来形成。例如，无机薄膜可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或者其任意组合。
如以上所论述的，当以不同的蚀刻深度蚀刻多个区域(例如，第一蚀刻区域和第二蚀刻区域)时，可以使用蚀刻延迟图案EDP。因此，可以防止对被设置在蚀刻延迟图案EDP下方的元件的损坏。此外，可以利用单个掩模执行以上描述的一个或多个蚀刻工艺，从而可以提高显示装置100的制造效率。
图14是图示根据实施例的显示装置100的像素区域PX的电路图。图15是图示根据实施例的显示装置100的像素区域PX的平面图。
参考图14和图15，显示装置100的像素区域PX可以包括第一晶体管TR1、第二晶体管TR2、第三晶体管TR3_1和TR3_2、第四晶体管TR4_1和TR4_2、第五晶体管TR5、第六晶体管TR6、第七晶体管TR7、有机发光二极管OLED、有源图案AP、栅电极GE(参见例如图13)、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、蚀刻延迟图案EDP、电容器电极图案CP、屏蔽图案SDP、初始化电压布线Vint、数据线DL以及电力布线PL。
第一扫描线SL1可以将扫描信号GW传送到第二晶体管TR2以及第三晶体管TR3_1和TR3_2。有源图案AP的与第一扫描线SL1重叠的一部分可以与第二晶体管TR2以及第三晶体管TR3_1和TR3_2的沟道相对应。
第二扫描线SL2可以将数据初始化信号GI和二极管初始化信号GB分别传送到第四晶体管TR4_1和TR4_2以及第七晶体管TR7。有源图案AP的与第二扫描线SL2重叠的一部分可以与第四晶体管TR4_1和TR4_2以及第七晶体管TR7的沟道相对应。
第三扫描线SL3可以将发射控制信号EM传送到第五晶体管TR5和第六晶体管TR6。有源图案AP的与第三扫描线SL3重叠的一部分可以与第五晶体管TR5和第六晶体管TR6的沟道相对应。
有源图案AP的与栅电极GE重叠的一部分可以与第一晶体管TR1的沟道相对应。栅电极GE可以通过第一连接布线CL1电连接到有源图案AP的与第四晶体管TR4_1和TR4_2的输出端子相对应的一部分。
在实施例中，第一至第三扫描线SL1、SL2和SL3可以在第一方向D1上延伸。
在实施例中，栅电极GE以及第一至第三扫描线SL1、SL2和SL3可以被设置在相同的层中。例如，栅电极GE以及第一至第三扫描线SL1、SL2和SL3可以被称为第一栅金属图案。然而，本公开不限于此。例如，栅电极GE以及第一至第三扫描线SL1、SL2和SL3中的至少一个可以被设置在与其它层不同的层中。
电容器电极图案CP可以电连接到电力布线PL以接收高电力电压ELVDD。电容器电极图案CP可以与栅电极GE重叠以形成存储电容器CST。电容器电极图案CP可以被设置在栅电极GE上，并且可以包括与栅电极GE重叠的开口OP。第一连接布线CL1可以通过开口OP电接触栅电极GE。
屏蔽图案SDP可以与第三晶体管TR3_1和TR3_2的沟道之间的有源图案AP重叠。屏蔽图案SDP可以电连接到电力布线PL以接收高电力电压ELVDD。
初始化电压布线Vint可以将初始化电压VINT传送到第四晶体管TR4_1和TR4_2。
在实施例中，电容器电极图案CP、屏蔽图案SDP和初始化电压布线Vint可以被设置在相同的层中。例如，电容器电极图案CP、屏蔽图案SDP和初始化电压布线Vint可以被称为第二栅金属图案。然而，本公开不限于此。例如，电容器电极图案CP、屏蔽图案SDP和初始化电压布线Vint中的至少一个可以被设置在与其它层不同的层中。
数据线DL可以传送数据信号DATA。数据线DL可以电连接到有源图案AP以将数据信号DATA传送到第二晶体管TR2。
电力布线PL可以传送高电力电压ELVDD。电力布线PL可以电连接到有源图案AP以将高电力电压ELVDD传送到第五晶体管TR5。
在实施例中，数据线DL和电力布线PL可以在与第一方向D1交叉的第二方向D2上延伸。
在实施例中，第一连接布线CL1、数据线DL和电力布线PL可以被设置在相同的层中。例如，第一连接布线CL1、数据线DL和电力布线PL可以被称为第一源金属图案。第一源金属图案可以进一步包括第二连接布线CL2和第三连接布线CL3。第二连接布线CL2可以将第六晶体管TR6电连接到有机发光二极管OLED的第一电极。有机发光二极管OLED的第二电极可以连接到低电力电压ELVSS。第三连接布线CL3可以将初始化电压布线Vint电连接到有源图案AP。然而，本公开不限于此。例如，第一至第三连接布线CL1、CL2和CL3、数据线DL以及电力布线PL中的至少一个可以被设置在与其它层不同的层中。第一晶体管TR1根据第二晶体管TR2的开关操作接收数据信号DATA并且向有机发光二极管OLED提供驱动电流ID，并且有机发光二极管OLED根据流过第一晶体管TR1的驱动电流ID发光。存储电容器CST可以用于恒定地保持被施加到第一晶体管T1的栅电极GE的数据电压。
在一些实施例中，除了有源图案AP、第一栅金属图案、第二栅金属图案和第一源金属图案之外，根据实施例的显示装置100的像素区域PX可以进一步包括另一有源层和/或另一金属层。
在实施例中，蚀刻延迟图案EDP可以被设置在源金属图案在其中电接触有源图案AP的区域中。蚀刻延迟图案EDP可以被设置在源金属图案与有源图案AP之间。显示装置100可以包括多个蚀刻延迟图案EDP。蚀刻延迟图案EDP可以被设置在数据线DL与有源图案AP之间、电力布线PL与有源图案AP之间或者第一至第三连接布线CL1、CL2和CL3与有源图案AP之间。源金属图案可以穿过蚀刻延迟图案EDP以电接触有源图案AP。
在实施例中，蚀刻延迟图案EDP可以被设置在与栅电极GE相同的层中。在此情形下，蚀刻延迟图案EDP可以被包括在第一栅金属图案中。
蚀刻延迟图案EDP可以具有各种形状。例如，蚀刻延迟图案EDP在平面图中可以具有矩形形状、三角形形状、圆形形状等。
图16是图示根据另一实施例的显示装置的截面图。
参考图16，显示装置包括与有源图案AP和源金属图案重叠的蚀刻延迟图案EDP’。蚀刻延迟图案EDP’被设置在覆盖有源图案AP的无机绝缘层上。源金属图案可以接触蚀刻延迟图案EDP’。例如，源金属图案可以被设置在蚀刻延迟图案EDP’上，并且可以穿过蚀刻延迟图案EDP’以电接触有源图案AP。例如，源金属图案可以包括彼此间隔开的源图案SP和漏图案DP。蚀刻延迟图案EDP’各自可以被设置在源图案SP的第一部分SPa与有源图案AP之间以及漏图案DP的第一部分与有源图案AP之间。源图案SP的第二部分SPb可以穿过蚀刻延迟图案EDP’以接触有源图案AP。
在实施例中，蚀刻延迟图案EDP’可以被设置在与被设置于栅电极GE上的电容器电极图案CP相同的层中。因此，蚀刻延迟图案EDP’可以被设置在与栅电极GE不同的层中。例如，第一绝缘层120和第二绝缘层130可以被设置在蚀刻延迟图案EDP’与有源图案AP之间。第三绝缘层140可以被设置在蚀刻延迟图案EDP’与源金属图案之间。
图17、图18、图19、图20、图21和图22是图示根据实施例的制造显示装置的方法的截面图。
参考图17，阻挡层112和缓冲层114被形成在像素区域PX中的基底基板110上。
第一有源图案AP1和覆盖第一有源图案AP1的第一绝缘层120被形成在缓冲层114上。包括第一栅电极GE1的第一栅金属图案被形成在第一绝缘层120上。在实施例中，第一有源图案AP1可以包括多晶硅(polysilicon)。
第一栅金属层被形成在第一绝缘层120上并且被图案化以形成包括第一栅电极GE1的第一栅金属图案。第二绝缘层132被形成在第一栅金属图案上。第二栅金属层被形成在第二绝缘层132上并且被图案化以形成包括电容器电极图案CP的第二栅金属图案。
第二栅金属图案可以进一步包括底部栅图案BP。底部栅图案BP可以与被设置在底部栅图案BP上的第二有源图案AP2重叠。底部栅图案BP可以阻挡入射到第二有源图案AP2的下表面上的光，以防止包括第二有源图案AP2的驱动元件的特性变化。例如，底部栅图案BP可以接收被施加到第二栅电极GE2的相同的栅信号。
第三绝缘层134被形成在第二栅金属图案上。第二有源图案AP2、覆盖第二有源图案AP2的第四绝缘层136、被形成在第四绝缘层136上的第三栅金属图案以及覆盖第三栅金属图案的第五绝缘层142被形成在第三绝缘层134上。
第二有源图案AP2可以包括金属氧化物半导体。例如，第二有源图案AP2可以包括含有铟(In)、锌(Zn)、镓(Ga)、锡(Sn)、钛(Ti)、铝(Al)、铪(Hf)、锆(Zr)和/或镁(Mg)的二元化合物(ABx)、三元化合物(ABxCy)或者四元化合物(ABxCyDz)。例如，第二有源图案AP2可以包括氧化锌(ZnOx)、氧化镓(GaOx)、氧化钛(TiOx)、氧化锡(SnOx)、氧化铟(InOx)、铟镓氧化物(IGO)、铟锌氧化物(IZO)、铟锡氧化物(ITO)、镓锌氧化物(GZO)、锌镁氧化物(ZMO)、锌锡氧化物(ZTO)、锌锆氧化物(ZnZrxOy)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟镓铪氧化物(IGHO)、锡铝锌氧化物(TAZO)、铟镓锡氧化物(IGTO)等。
第三栅金属图案包括与第二有源图案AP2重叠的第二栅电极GE2。第三栅金属图案可以包括与第一栅金属图案和/或第二栅金属图案相同的材料。
在实施例中，第三栅金属图案进一步包括蚀刻延迟图案EDP”。蚀刻延迟图案EDP”与第二有源图案AP2重叠。蚀刻延迟图案EDP”可以与第二栅电极GE2间隔开，第四绝缘层136被置于蚀刻延迟图案EDP”与第二栅电极GE2之间。
第一绝缘层120、第二绝缘层132、第三绝缘层134、第四绝缘层136和第五绝缘层142中的每一个可以包括无机材料，并且可以具有单层结构或者多层结构。例如，第一绝缘层120、第二绝缘层132、第三绝缘层134、第四绝缘层136和第五绝缘层142中的每一个可以包括氧化硅、氮化硅、氮氧化硅或者其任意组合。此外，第一绝缘层120、第二绝缘层132、第三绝缘层134、第四绝缘层136和第五绝缘层142中的每一个可以包括诸如氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或者其任意组合的绝缘金属氧化物。
在实施例中，第一绝缘层120可以包括氧化硅。第二绝缘层132可以包括氮化硅。第三绝缘层134可以具有包括氮化硅的下层和包括氧化硅的上层的堆叠结构。第四绝缘层136可以包括氧化硅。第五绝缘层142可以具有包括氧化硅的下层和包括氮化硅的上层的堆叠结构。
光刻胶图案PR1’被形成在第五绝缘层142上。光刻胶图案PR1’可以包括与蚀刻延迟图案EDP”重叠的第一开口OP1’和与第一有源图案AP1重叠的第二开口OP2’。第五绝缘层142的上表面可以通过第一开口OP1’和第二开口OP2’暴露。
参考图18，与第一开口OP1’和第二开口OP2’重叠的无机层通过使用光刻胶图案PR1’作为掩模的第一蚀刻工艺来蚀刻。在实施例中，第一蚀刻工艺可以是干法蚀刻工艺。
无机层的蚀刻深度可以根据需要适当地调整。在实施例中，第五绝缘层142、第四绝缘层136、第三绝缘层134和第二绝缘层132可以在与第二开口OP2’重叠的区域中被去除。然而，本公开不限于此。去除的无机层可以根据无机层的厚度和蚀刻深度而变化。例如，第一绝缘层120的一部分可以在与第二开口OP2’重叠的区域中被进一步去除，或者第二绝缘层132的至少一部分可以保留在与第二开口OP2’重叠的区域中。
蚀刻深度可以根据第一蚀刻工艺之后的第二蚀刻工艺的蚀刻深度来调整。在实施例中，在第一蚀刻工艺之后保留在与第二开口OP2’重叠的区域中的无机层的厚度可以类似于第四绝缘层136的厚度。
在与上述工艺相同的工艺中，无机层可以在与第一开口OP1’重叠的区域中被蚀刻。例如，第五绝缘层142可以在与第一开口OP1’重叠的区域中被去除。在实施例中，蚀刻延迟图案EDP”的至少一部分可以被蚀刻或者被去除。
蚀刻延迟图案EDP”可以包括与无机层不同的材料，例如金属。因此，蚀刻延迟图案EDP”可以具有与无机层不同的蚀刻速率。例如，蚀刻延迟图案EDP”可以包括钼。因此，蚀刻延迟图案EDP”可以减小蚀刻延迟图案EDP”被设置在其中的区域中的蚀刻深度。例如，蚀刻延迟图案EDP”的至少一部分可以在第一蚀刻工艺结束时被保留。因此，被设置在蚀刻延迟图案EDP”下方的第四绝缘层136可以不通过第一蚀刻工艺被蚀刻。
参考图19，蚀刻延迟图案EDP"的在第一蚀刻工艺之后保留在与第一开口OP1’重叠的区域中的一部分被去除，以暴露蚀刻延迟图案EDP"下方的第四绝缘层136。
例如，蚀刻延迟图案EDP”可以通过湿法蚀刻工艺被去除。根据蚀刻延迟图案EDP”的材料，各种蚀刻组合物可以被用于蚀刻蚀刻延迟图案EDP”。
参考图20，与第一开口OP1’和第二开口OP2’重叠的无机层通过第二蚀刻工艺被第二次蚀刻。在实施例中，第二蚀刻工艺可以是干法蚀刻工艺。
例如，第四绝缘层136可以在与第一开口OP1’重叠的区域中被去除，以形成第二接触孔CH2，从而暴露第二有源图案AP2的上表面。第一绝缘层120可以在与第二开口OP2’重叠的区域中被去除，以形成暴露第一有源图案AP1的上表面的第一接触孔CH1。
参考图21，光刻胶图案PR1’被去除，并且通过接触孔接触第一有源图案AP1和第二有源图案AP2的第一源金属图案被形成。例如，第一源金属图案可以包括第一源图案SP1、第一漏图案DP1、第二源图案SP2和第二漏图案DP2。第一源图案SP1和第一漏图案DP2可以电接触第一有源图案AP1。第二源图案SP2和第二漏图案DP2可以电接触第二有源图案AP2。
例如，第二源图案SP2和第二漏图案DP2中的至少一个可以接触蚀刻延迟图案EDP”。例如，第二源图案SP2可以包括被设置在第五绝缘层142上的第一部分SP2a，以及穿过蚀刻延迟图案EDP”以电接触第二有源图案AP2的第二部分SP2b。
参考图22，第六绝缘层152被形成以覆盖第一源金属图案。例如，第六绝缘层152可以包括诸如酚醛树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂、硅氧烷树脂、环氧树脂等的有机材料。第六绝缘层152可以被称为第一通孔绝缘层或者第一有机绝缘层。
第二源金属图案被形成在第六绝缘层152上。例如，第二源金属图案可以包括穿过第六绝缘层152以电接触第一漏图案DP1的连接电极CE。例如，第二源金属图案可以包括与第一源金属图案相同的材料。
此后，第七绝缘层162被形成以覆盖第二源金属图案。第七绝缘层162可以包括有机绝缘材料。第七绝缘层162可以被称为第二通孔绝缘层或者第二有机绝缘层。
有机发光二极管200的第一电极EL1和像素限定层PDL被形成在第七绝缘层162上。有机发光二极管200的有机发光层OL被形成在第一电极EL1上。有机发光二极管200的第二电极EL2被形成在有机发光层OL上。
封装层EN可以被形成在有机发光二极管200上。在实施例中，封装层EN可以具有包括无机薄膜和有机薄膜的堆叠结构。
在实施例中，第一有源图案AP1和第二有源图案AP2的过蚀刻在使用蚀刻延迟图案EDP”暴露第一有源图案AP1和第二有源图案AP2的第二蚀刻工艺中可以被最小化。因此，可以防止对第一有源图案AP1和第二有源图案AP2的损坏，并且可以使用相同的掩模来形成暴露第一有源图案AP1和第二有源图案AP2的接触孔。
本文中公开的实施例可以被应用于各种显示装置。可应用的显示装置的示例包括但不限于：车辆显示装置、船舶显示装置、飞机显示装置、便携式通信装置、用于显示图像或者用于传送信息的显示装置、医疗显示装置等。
以上内容是对本公开的一些实施例的说明，并且不应被解释为对本公开的限制。尽管已经描述了本公开的一些实施例，但是本领域的技术人员将容易理解，所公开的实施例中的各种修改是可能的，而在本质上不脱离本发明构思的新颖教导和方面。因此，这种修改旨在被包括在本发明构思的范围内。因此，将理解，以上内容是对各种实施例的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例以及其它实施例的修改旨在被包括在如所附权利要求及其等同物中所阐述的本发明构思的范围内。

Claims (10)

1.一种显示装置，包括：
基板；
有源图案，被设置在所述基板上；
栅电极，与所述有源图案重叠；
无机绝缘层，覆盖所述有源图案；
源金属图案，包括被设置在所述无机绝缘层上的第一部分和穿过所述无机绝缘层并且电接触所述有源图案的第二部分；以及
蚀刻延迟图案，被设置在所述有源图案与所述源金属图案的所述第一部分之间，接触所述源金属图案的所述第二部分，并且包括与所述无机绝缘层不同的材料。
2.根据权利要求1所述的显示装置，其中，所述源金属图案的所述第二部分穿过所述蚀刻延迟图案。
3.根据权利要求1或2所述的显示装置，其中，所述蚀刻延迟图案包括金属。
4.根据权利要求3所述的显示装置，其中，所述蚀刻延迟图案包括钼。
5.根据权利要求1所述的显示装置，其中，所述蚀刻延迟图案被设置在与所述栅电极相同的层中。
6.根据权利要求1所述的显示装置，进一步包括与所述栅电极重叠的电容器电极图案，其中，所述蚀刻延迟图案被设置在与所述电容器电极图案相同的层中。
7.根据权利要求1或2所述的显示装置，其中，所述有源图案包括硅。
8.根据权利要求1或2所述的显示装置，其中，所述有源图案包括金属氧化物。
9.根据权利要求1所述的显示装置，进一步包括被设置在所述蚀刻延迟图案与所述源金属图案的所述第一部分之间的无机绝缘层。
10.一种用于制造显示装置的方法，所述方法包括：
在基板上形成有源图案；
在所述有源图案上形成下无机层；
在所述下无机层上形成蚀刻延迟图案，所述蚀刻延迟图案与所述有源图案重叠；
在所述蚀刻延迟图案上形成上无机层；
在所述上无机层上形成包括第一开口的光刻胶图案，所述第一开口与所述蚀刻延迟图案重叠；
在与所述第一开口重叠的第一蚀刻区域中去除所述上无机层；
在所述第一蚀刻区域中去除所述蚀刻延迟图案；并且
在所述第一蚀刻区域中去除所述下无机层以暴露所述有源图案。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220011246A (ko) * 2020-07-20 2022-01-28 삼성디스플레이 주식회사 표시 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162415A (ja) * 1995-12-09 1997-06-20 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
JP2000286423A (ja) * 1998-05-26 2000-10-13 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP5019677B2 (ja) * 2001-06-25 2012-09-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US20050260804A1 (en) * 2004-05-24 2005-11-24 Tae-Wook Kang Semiconductor device and method of fabricating the same
JP2007173652A (ja) * 2005-12-23 2007-07-05 Mitsubishi Electric Corp 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
KR20140062800A (ko) * 2012-11-15 2014-05-26 마호군 배관용 스케일 제거장치
KR101990554B1 (ko) * 2012-11-15 2019-06-19 삼성디스플레이 주식회사 유기발광표시장치 및 이의 제조방법
US10020354B2 (en) * 2015-04-17 2018-07-10 Apple Inc. Organic light-emitting diode displays with silicon and semiconducting oxide thin-film transistors
CN105609567A (zh) * 2016-03-29 2016-05-25 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、阵列基板、显示装置
US10763451B2 (en) * 2016-09-01 2020-09-01 Innolux Corporation Display device
CN106684154A (zh) * 2016-12-30 2017-05-17 信利（惠州）智能显示有限公司 薄膜晶体管及其制备方法、阵列基板
CN107359177B (zh) * 2017-06-28 2020-03-31 武汉华星光电半导体显示技术有限公司 一种柔性背板的制作方法、液晶显示面板以及oled显示面板
KR20200023573A (ko) * 2018-08-23 2020-03-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20200087912A (ko) * 2019-01-11 2020-07-22 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
CN110211974B (zh) * 2019-06-12 2022-05-24 厦门天马微电子有限公司 一种阵列基板、显示面板及阵列基板的制造方法
KR20210042197A (ko) * 2019-10-08 2021-04-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210056479A (ko) * 2019-11-08 2021-05-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210113529A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR20210117389A (ko) * 2020-03-18 2021-09-29 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210152083A (ko) * 2020-06-05 2021-12-15 삼성디스플레이 주식회사 표시 장치
KR20220004836A (ko) * 2020-07-02 2022-01-12 삼성디스플레이 주식회사 표시 장치
KR20220072009A (ko) * 2020-11-23 2022-06-02 삼성디스플레이 주식회사 표시 장치

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