CN112913028A - 晶体管基底和包括晶体管基底的显示装置 - Google Patents

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Abstract

一种晶体管基底可以包括：基底，包括第一区域和第二区域；第一缓冲层，设置在基底的第一区域上，并且包括氮化硅；第二缓冲层，设置在第二区域和第一缓冲层的第一区域上，并且包括氧化硅；第一晶体管，布置在第二缓冲层的第一区域上，并且包括第一氧化物半导体层和与第一氧化物半导体层叠置的第一栅电极；以及第二晶体管，布置在第二缓冲层的第二区域上，并且包括第二氧化物半导体层和与第二氧化物半导体层叠置的第二栅电极。

Description

晶体管基底和包括晶体管基底的显示装置
技术领域
实施例涉及一种电子装置。更具体地，实施例涉及一种晶体管基底和包括晶体管基底的显示装置。
背景技术
晶体管用于诸如显示装置的各种电子装置。例如，晶体管用作构成诸如液晶显示装置和有机发光显示装置的显示装置中的像素电路和驱动电路的元件。
晶体管可以包括栅电极、源电极、漏电极以及电连接到源电极和漏电极的半导体层。半导体层是决定晶体管的特性的重要因素。
半导体层可以包括硅(Si)。根据结晶形式，硅可以分类为非晶硅和多晶硅。虽然非晶硅具有简单的制造工艺，但是由于低电荷迁移率而限制了制造高性能的晶体管。虽然多晶硅具有高电荷迁移率，但是需要硅结晶步骤，因此制造成本高且工艺复杂。
为了补充非晶硅和多晶硅，已经对使用氧化物半导体的晶体管进行了研究，氧化物半导体与非晶硅相比具有更高的电荷迁移率和更高的导通/截止速率，并且与多晶硅相比具有更低的成本和更高的均匀性。然而，氧化物半导体会受到从其它相邻的绝缘层引入的氢的影响。
发明内容
技术问题
本发明的目的是提供一种具有高分辨率的晶体管基底和包括晶体管基底的显示装置。
然而，本发明的目的不限于此，并且可以在不脱离本发明的精神和范围的情况下进行各种扩展。
技术方案
为了实现本发明的上述目的，一种晶体管基底可以包括：基底，包括第一区域和第二区域；第一缓冲层，在基底上设置在第一区域中，并且包括氮化硅；第二缓冲层，在第一缓冲层上设置在第一区域和第二区域中，并且包括氧化硅；第一晶体管，在第二缓冲层上设置在第一区域中，并且包括第一氧化物半导体层和与第一氧化物半导体层叠置的第一栅电极；以及第二晶体管，在第二缓冲层上设置在第二区域中，并且包括第二氧化物半导体层和与第二氧化物半导体层叠置的第二栅电极。
在一个实施例中，第二缓冲层可以在第一区域和第二区域中具有平坦的顶表面。
在一个实施例中，第一氧化物半导体层可以包括第一源区、第一漏区和位于第一源区与第一漏区之间的第一沟道区，第二氧化物半导体层可以包括第二源区、第二漏区和位于第二源区与第二漏区之间的第二沟道区。
在一个实施例中，第二沟道区可以具有比第一沟道区的长度短的长度。
在一个实施例中，第二沟道区的长度可以为1.5μm至4.0μm。
在一个实施例中，晶体管基底还可以包括：层间绝缘层，设置在第一栅电极和第二栅电极上。第一晶体管还可以包括设置在层间绝缘层上并且分别连接到第一源区和第一漏区的第一源电极和第一漏电极，第二晶体管还可以包括设置在层间绝缘层上并且分别连接到第二源区和第二漏区的第二源电极和第二漏电极。
在一个实施例中，第一氧化物半导体层可以具有比第二氧化物半导体层的电荷迁移率大的电荷迁移率。
在一个实施例中，晶体管基底还可以包括：第一栅极绝缘层，设置在第一氧化物半导体层与第一栅电极之间；以及第二栅极绝缘层，设置在第二氧化物半导体层与第二栅电极之间。
在一个实施例中，第一晶体管和第二晶体管中的每个可以为n沟道晶体管。
在一个实施例中，晶体管基底还可以包括：金属层，设置在基底与第一缓冲层之间，并且与第一氧化物半导体层叠置。
在一个实施例中，金属层可以连接到第一栅电极。
在一个实施例中，晶体管基底还可以包括：第三晶体管，在第二缓冲层上设置在第一区域中，与第一晶体管间隔开，并且包括第三氧化物半导体层和与第三氧化物半导体层叠置的第三栅电极；以及金属层，设置在基底与第一缓冲层之间，并且与第三氧化物半导体层叠置。
在一个实施例中，第三氧化物半导体层可以具有比第一氧化物半导体层的电荷迁移率大的电荷迁移率。
在一个实施例中，金属层可以连接到第三栅电极。
在一个实施例中，晶体管基底还可以包括：第三晶体管，在第二缓冲层上设置在第二区域中，与第二晶体管间隔开，并且包括第三氧化物半导体层和与第三氧化物半导体层叠置的第三栅电极。
在一个实施例中，第三氧化物半导体层的沟道区的长度可以比第二氧化物半导体层的沟道区的长度长。
在一个实施例中，第三氧化物半导体层的沟道区的长度可以为4.0μm或更长。
在一个实施例中，第三晶体管的驱动范围可以比第二晶体管的驱动范围大。
为了实现本发明的上述目的，一种晶体管基底可以包括：基底，包括第一区域和第二区域；缓冲层，在基底上设置在第一区域和第二区域中；第一晶体管，在缓冲层上设置在第一区域中，并且包括第一氧化物半导体层和与第一氧化物半导体层叠置的第一栅电极；以及第二晶体管，在缓冲层上设置在第二区域中，并且包括第二氧化物半导体层和与第二氧化物半导体层叠置的第二栅电极。设置在第一区域中的缓冲层可以具有比设置在第二区域中的缓冲层的氢浓度高的氢浓度。
在一个实施例中，缓冲层可以包括：第一缓冲层，在基底上设置在第一区域中并且包括氮化硅；以及第二缓冲层，在第一缓冲层上设置在第一区域和第二区域中，并且包括氧化硅。
为了实现本发明的上述目的，一种显示装置可以包括：基底，包括驱动部和像素部；第一缓冲层，在基底上设置在驱动部中，并包括氮化硅；第二缓冲层，在第一缓冲层上设置在驱动部和像素部中，并且包括氧化硅；第一晶体管，在第二缓冲层上设置在驱动部中，并且包括第一氧化物半导体层和与第一氧化物半导体层叠置的第一栅电极；第二晶体管，在第二缓冲层上设置在像素部中，并且包括第二氧化物半导体层和与第二氧化物半导体层叠置的第二栅电极；第一电极，在基底上设置在像素部中；第二电极，面向第一电极；以及发光层，设置在第一电极与第二电极之间。
在一个实施例中，显示装置还可以包括：第三晶体管，在第二缓冲层上设置在像素部中，与第二晶体管间隔开，并且包括第三氧化物半导体层和与第三氧化物半导体层叠置的第三栅电极。第三氧化物半导体层的沟道区的长度可以比第二氧化物半导体层的沟道区的长度长。
在一个实施例中，显示装置还可以包括：扫描线；以及数据线，与扫描线交叉。第二晶体管可以连接到扫描线和数据线，第三晶体管可以连接到显示元件。
在一个实施例中，第二氧化物半导体层的沟道区可以具有1.5μm至4.0μm的长度，第三氧化物半导体层的沟道区可以具有4.0μm或更长的长度。
有益效果
在根据实施例的晶体管基底中，包括氮化硅的第一缓冲层和包括氧化硅的第二缓冲层可以设置在第一晶体管下方，并且仅第二缓冲层(包括氧化硅)可以设置在第二晶体管下方。因此，第一晶体管的第一氧化物半导体层的电荷迁移率可以由于从第一缓冲层供应的氢而增大。此外，由于氢不被供应到第二晶体管，因此可以形成包括具有短的沟道区的第二氧化物半导体层的第二晶体管。
在根据实施例的显示装置中，形成在驱动部和像素部中的缓冲层的材料可以彼此不同，使得设置在驱动部中的第一晶体管的电荷迁移率可以增大，并且设置在像素部中的第二晶体管的沟道区的长度可以减小。因此，可以减少设置在驱动部中的第一晶体管的数量，从而减小驱动部的面积。此外，可以增加设置在像素部中的第二晶体管的数量，从而实现具有高分辨率的显示装置。
然而，本发明的效果不限于上述效果，并且可以在不脱离本发明的精神和范围的情况下进行各种扩展。
附图说明
图1是示出根据本发明的一个实施例的晶体管基底的剖视图。
图2是示出图1中的晶体管基底的第一晶体管的电压-电流关系的曲线图。
图3是示出图1中的晶体管基底的第二晶体管的电压-电流关系的曲线图。
图4是示出根据本发明的另一实施例的晶体管基底的剖视图。
图5是示出根据本发明的另一实施例的晶体管基底的剖视图。
图6是示出图5中的晶体管基底的第三晶体管的电压-电流关系的曲线图。
图7是示出根据本发明的另一实施例的晶体管基底的剖视图。
图8是示出图7中的晶体管基底的第四晶体管的电压-电流关系的曲线图。
图9是示出根据本发明的一个实施例的显示装置的平面图。
图10是示出图9的显示装置中的一个像素PX的电路图。
图11是示出根据本发明的一个实施例的显示装置的剖视图。
图12是示出根据本发明的另一实施例的显示装置的剖视图。
图13是示出根据本发明的另一实施例的显示装置的剖视图。
具体实施方式
在下文中，将参照附图详细地解释根据本发明的实施例的晶体管基底和显示装置。在附图中，相同或相似的附图标记用于相同的组件。
在下文中，将参照图1描述根据本发明的一个实施例的晶体管基底。
图1是示出根据本发明的一个实施例的晶体管基底的剖视图。
参照图1，根据一个实施例的晶体管基底可以包括基底110、缓冲层120、第一晶体管TRa和第二晶体管TRb。
基底110可以是包括玻璃、石英、陶瓷、塑料等的绝缘基底。基底110可以包括第一区域1A和第二区域2A。
缓冲层120可以设置在基底110上。缓冲层120可以防止诸如氧和湿气的杂质通过基底110进行渗透。缓冲层120可以在基底110上提供平坦的表面。缓冲层120可以包括第一缓冲层121和第二缓冲层122。
第一缓冲层121可以在基底110上设置在第一区域1A中。第一缓冲层121可以不设置在第二区域2A中。第一缓冲层121可以包括氮化硅(SiNx)。氮化硅(SiNx)可以包含相对大量的氢。因此，第一缓冲层121的氢浓度可以相对高。
第二缓冲层122可以在第一缓冲层121上设置在第一区域1A和第二区域2A中。第二缓冲层122可以设置在基底110上，以覆盖第一缓冲层121。例如，第一缓冲层121和第二缓冲层122可以在基底110上设置在第一区域1A中，第二缓冲层122可以在基底110上设置在第二区域2A中。第二缓冲层122可以包括氧化硅(SiOx)。氧化硅(SiOx)可以包含相对少的氢。因此，第二缓冲层122的氢浓度可以相对低。第二缓冲层122可以在第一区域1A和第二区域2A中具有平坦的顶表面。因此，缓冲层120可以为第一晶体管TRa和第二晶体管TRb提供平坦的表面。
设置在第一区域1A中的缓冲层120可以包括第一缓冲层121和第二缓冲层122，第一缓冲层121包括包含相对大量氢的氮化硅(SiNx)，第二缓冲层122包括氧化硅(SiOx)，并且设置在第二区域2A中的缓冲层120可以仅包括第二缓冲层122，第二缓冲层122包括包含相对少量氢的氧化硅(SiOx)。因此，设置在第一区域1A中的缓冲层120的氢浓度可以比设置在第二区域2A中的缓冲层120的氢浓度大。
第一晶体管TRa可以在缓冲层120上设置在第一区域1A中，第二晶体管TRb可以在缓冲层120上设置在第二区域2A中。第一晶体管TRa可以包括第一氧化物半导体层130a、第一栅电极150a、第一源电极173a和第一漏电极175a。第二晶体管TRb可以包括第二氧化物半导体层130b、第二栅电极150b、第二源电极173b和第二漏电极175b。
在一个实施例中，第一晶体管TRa和第二晶体管TRb中的每个可以是n沟道晶体管。然而，本发明不限于此。在另一实施例中，第一晶体管TRa和第二晶体管TRb中的每个可以是p沟道晶体管。
第一氧化物半导体层130a可以在第二缓冲层122上设置在第一区域1A中，第二氧化物半导体层130b可以在第二缓冲层122上设置在第二区域2A中。第一氧化物半导体层130a可以包括第一源区133a、第一漏区135a和位于其间的第一沟道区131a。第二氧化物半导体层130b可以包括第二源区133b、第二漏区135b和位于其间的第二沟道区131b。
第一氧化物半导体层130a和第二氧化物半导体层130b可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物、或诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属及其氧化物的组合。例如，金属氧化物可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)和氧化铟锌锡(IZTO)中的至少一种。
图2是示出图1中的晶体管基底的第一晶体管TRa的电压-电流关系的曲线图。图3是示出图1中的晶体管基底的第二晶体管TRb的电压-电流关系的曲线图。
参照图2和图3，第一晶体管TRa的第一氧化物半导体层130a的电荷迁移率可以比第二晶体管TRb的第二氧化物半导体层130b的电荷迁移率大。在一个实施例中，第一氧化物半导体层130a的电荷迁移率可以为约11.9cm2/V·sec，第二氧化物半导体层130b的电荷迁移率可以为约3.0cm2/V·sec。
第一缓冲层121可以定位在位于第一区域1A中的第一氧化物半导体层130a与基底110之间。包括氮化硅(SiNx)的第一缓冲层121以及包括氧化硅(SiOx)的第二缓冲层122可以位于第一氧化物半导体层130a下方。
当氢从绝缘层引入到氧化物半导体层中时，在氧化物半导体层中用作载流子的氢的量增大，因此氧化物半导体层的电荷迁移率可以增大。因为包括氮化硅(SiNx)的第一缓冲层121包含相对大量的氢，所以第一缓冲层121中的氢向上扩散，使得足够量的氢可以引入到第一氧化物半导体层130a中。因此，第一氧化物半导体层130a的电荷迁移率可以比第二氧化物半导体层130b的电荷迁移率大。
第二沟道区131b的长度可以比第一沟道区131a的长度短。在一个实施例中，第一沟道区131a的长度可以大于或者等于约4.0μm，第二沟道区131b的长度可以为约1.5μm至约4.0μm。例如，第一沟道区131a的长度可以为约4.0μm，第二沟道区131b的长度可以为约2.0μm。
仅第二缓冲层122可以定位在位于第二区域2A中的第二氧化物半导体层130b与基底110之间。在第二氧化物半导体层130b下方，可以定位包括氧化硅(SiOx)的第二缓冲层122，并且可以不定位包括氮化硅(SiNx)的第一缓冲层121。
当氢从绝缘层引入到氧化物半导体层中时，氧化物半导体层可以变得导电，使得氧化物半导体层的有效的沟道区的长度可以减小。由于包括氧化硅(SiOx)的第二缓冲层122包含相对少量的氢，因此氢可以最小化地引入到第二氧化物半导体层130b中。因此，即使当第一沟道区131a具有相对短的长度时，也可以将有效的沟道区的长度保持为具有预定尺寸或更大。
第一栅极绝缘层140a可以设置在第一氧化物半导体层130a上，第二栅极绝缘层140b可以设置在第二氧化物半导体层130b上。第一栅极绝缘层140a可以与第一沟道区131a叠置，第二栅极绝缘层140b可以与第二沟道区131b叠置。第一栅极绝缘层140a和第二栅极绝缘层140b可以包括诸如氧化硅(SiOx)和氮化硅(SiNx)的绝缘材料。第一栅极绝缘层140a和第二栅极绝缘层140b可以在相同的制造步骤中由相同的材料形成。由于第一栅极绝缘层140a不覆盖第一源区133a和第一漏区135a并且第二栅极绝缘层140b不覆盖第二源区133b和第二漏区135b，因此层间绝缘层160可以与第一源区133a、第一漏区135a、第二源区133b和第二漏区135b直接接触。因此，由于氢从与第一源区133a、第一漏区135a、第二源区133b和第二漏区135b相邻的层间绝缘层160扩散，所以第一源区133a、第一漏区135a、第二源区133b和第二漏区135b可以变得导电。
第一栅电极150a可以设置在第一栅极绝缘层140a上，第二栅电极150b可以设置在第二栅极绝缘层140b上。第一栅电极150a可以与第一氧化物半导体层130a叠置，第二栅电极150b可以与第二氧化物半导体层130b叠置。具体地，第一栅电极150a可以与第一沟道区131a叠置，第二栅电极150b可以与第二沟道区131b叠置。第一栅电极150a和第二栅电极150b可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第一栅电极150a和第二栅电极150b可以在相同的制造步骤中由相同的材料形成。
层间绝缘层160可以设置在第一栅电极150a和第二栅电极150b上。层间绝缘层160可以在第二缓冲层122上设置在第一区域1A和第二区域2A中，以覆盖第一氧化物半导体层130a、第二氧化物半导体层130b、第一栅电极150a和第二栅电极150b。
分别连接到第一源区133a和第一漏区135a的第一源电极173a和第一漏电极175a可以在层间绝缘层160上设置在第一区域1A中，分别连接到第二源区133b和第二漏区135b的第二源电极173b和第二漏电极175b可以在层间绝缘层160上设置在第二区域2A中。第一源电极173a、第一漏电极175a、第二源电极173b和第二漏电极175b可以分别通过形成在层间绝缘层160中的接触孔来与第一源区133a、第一漏区135a、第二源区133b和第二漏区135b接触。第一源电极173a、第一漏电极175a、第二源电极173b和第二漏电极175b可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第一源电极173a、第一漏电极175a、第二源电极173b和第二漏电极175b可以在相同的制造步骤中由相同的材料形成。
在根据本发明的一个实施例的晶体管基底中，由于包括氮化硅(SiNx)的第一缓冲层121和包括氧化硅(SiOx)的第二缓冲层122设置在第一晶体管TRa下方，因此第一晶体管TRa的第一氧化物半导体层130a可以具有相对大的电荷迁移率。因此，可以减少设置在第一区域1A中的第一晶体管TRa的数量，并且可以减小第一区域1A的面积。
此外，在根据本发明的一个实施例的晶体管基底中，由于仅第二缓冲层122(包括氧化硅(SiOx))设置在第二晶体管TRb下方，因此第二晶体管TRb的第二氧化物半导体层130b可以包括具有相对短的长度的第二沟道区131b。因此，可以减小设置在第二区域2A中的第二晶体管TRb的面积，并且可以增加设置在第二区域2A中的第二晶体管TRb的数量。
在下文中，将参照图4描述根据本发明的另一实施例的晶体管基底。
图4是示出根据本发明的另一实施例的晶体管基底的剖视图。
由于根据参照图4描述的另一实施例的晶体管基底除了添加金属层之外与根据参照图1描述的一个实施例的晶体管基底基本相同，因此将省略对基本相同或相似的构造的描述。
参照图4，根据另一实施例的晶体管基底还可以包括金属层180。
金属层180可以设置在第一区域1A中并且在基底110与第一缓冲层121之间。金属层180可以与第一氧化物半导体层130a叠置。具体地，金属层180可以与第一沟道区131a叠置。金属层180可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。
金属层180可以连接到第一栅电极150a。例如，金属层180可以通过穿过缓冲层120形成的接触孔来与第一栅电极150a接触。
金属层180可以用作第一晶体管TRa的栅电极。在这种情况下，第一晶体管TRa可以是使金属层180作为下栅电极并且使第一栅电极150a作为上栅电极的双栅型晶体管。
电流流动路径可以形成在氧化物半导体层的与栅电极相邻的部分处。在第一晶体管TRa中，由于第一沟道区131a的与第一栅电极150a相邻的上部和第一沟道区131a的与金属层180相邻的下部用作电流流动路径，所以可以扩大电流流动路径，并且可以增大第一氧化物半导体层130a的电荷迁移率。在一个实施例中，第一氧化物半导体层130a的电荷迁移率可以为约19.8cm2/V·sec。
在根据本发明的另一实施例的晶体管基底中，由于连接到第一栅电极150a的电极层180设置在第一晶体管TRa下方，因此第一晶体管TRa的第一氧化物半导体层130a可以具有相对大的电荷迁移率。因此，可以减少设置在第一区域1A中的第一晶体管TRa的数量，并且可以减小第一区域1A的面积。
在下文中，将参照图5描述根据本发明的另一实施例的晶体管基底。
图5是示出根据本发明的另一实施例的晶体管基底的剖视图。
由于参照图5描述的根据另一实施例的晶体管基底除了添加金属层和第三晶体管之外与参照图1描述的根据一个实施例的晶体管基底基本相同，因此将省略对基本相同或相似的构造的描述。
参照图5，根据另一实施例的晶体管基底还可以包括金属层180和第三晶体管TRc。
金属层180可以设置在第一区域1A中并且在基底110与第一缓冲层121之间。金属层180可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。金属层180可以用作第三晶体管TRc的栅电极。
第三晶体管TRc可以在缓冲层120上设置在第一区域1A中。第三晶体管TRc可以与第一晶体管TRa间隔开。第三晶体管TRc可以包括第三氧化物半导体层130c、第三栅电极150c、第三源电极173c和第三漏电极175c。
在一个实施例中，第三晶体管TRc可以是n沟道晶体管。然而，本发明不限于此。在另一实施例中，第三晶体管TRc可以是p沟道晶体管。
第三氧化物半导体层130c可以在第二缓冲层122上设置在第一区域1A中。第三氧化物半导体层130c可以与第一氧化物半导体层130a间隔开。第三氧化物半导体层130c可以与金属层180叠置。第三氧化物半导体层130c可以包括第三源区133c、第三漏区135c和位于其间的第三沟道区131c。具体地，第三沟道区131c可以与金属层180叠置。
第三氧化物半导体层130c可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物、或诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属及其氧化物的组合。
第三沟道区131c的长度可以与第一沟道区131a的长度基本相同。在一个实施例中，第三沟道区131c的长度可以大于或者等于约4.0μm。例如，第三沟道区131c的长度可以为约4.0μm。
第三栅极绝缘层140c可以设置在第三氧化物半导体层130c上。第三栅极绝缘层140c可以与第三沟道区131c叠置。第三栅极绝缘层140c可以包括诸如氧化硅(SiOx)和氮化硅(SiNx)的绝缘材料。第三栅极绝缘层140c可以在相同的制造步骤中由与第一栅极绝缘层140a和第二栅极绝缘层140b相同的材料形成。由于第三栅极绝缘层140c不覆盖第三源区133c和第三漏区135c，因此层间绝缘层160可以与第三源区133c和第三漏区135c直接接触。因此，由于氢从与第三源区133c和第三漏区135c相邻的层间绝缘层160扩散，所以第三源区133c和第三漏区135c可以变得导电。
第三栅电极150c可以设置在第三栅极绝缘层140c上。第三栅电极150c可以与第三氧化物半导体层130c叠置。具体地，第三栅电极150c可以与第三沟道区131c叠置。第三栅电极150c可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第三栅电极150c可以在相同的制造步骤中由与第一栅电极150a和第二栅电极150b相同的材料形成。
第三栅电极150c可以连接到金属层180。例如，第三栅电极150c可以通过穿过缓冲层120形成的接触孔来与金属层180接触。在这种情况下，第三晶体管TRc可以是使金属层180作为下栅电极并且使第三栅电极150c作为上栅电极的双栅型晶体管。
图6是示出图5中的晶体管基底的第三晶体管TRc的电压-电流关系的曲线图。
参照图2和图6，第三晶体管TRc的第三氧化物半导体层130c的电荷迁移率可以比第一晶体管TRa的第一氧化物半导体层130a的电荷迁移率大。在一个实施例中，第一氧化物半导体层130a的电荷迁移率可以为约11.9cm2/V·sec，第三氧化物半导体层130c的电荷迁移率可以为约19.8cm2/V·sec。
尽管金属层180可以位于第三晶体管TRc的下部处，但是金属层180可以不位于第一晶体管TRa的下部处。在第一晶体管TRa中，第一沟道区131a的与第一栅电极150a相邻的上部可以用作电流路径。在第三晶体管TRc中，第三沟道区131c的与第三栅电极150c相邻的上部和第三沟道区131c的与金属层180相邻的下部用作电流流动路径。因此，第三氧化物半导体层130c的电荷迁移率可以比第一氧化物半导体层130a的电荷迁移率大。
分别连接到第三源区133c和第三漏区135c的第三源电极173c和第三漏电极175c可以在层间绝缘层160上设置在第一区域1A中。第三源电极173c和第三漏电极175c可以分别通过形成在层间绝缘层160中的接触孔来与第三源区133c和第三漏区135c接触。第三源电极173c和第三漏电极175c可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第三源电极173c和第三漏电极175c可以在相同的制造步骤中由与第一源电极173a、第一漏电极175a、第二源电极173b和第二漏电极175b相同的材料形成。
在下文中，将参照图7描述根据本发明的另一实施例的晶体管基底。
图7是示出根据本发明的另一实施例的晶体管基底的剖视图。
由于参照图7描述的根据另一实施例的晶体管基底除了添加第四晶体管之外与参照图1描述的根据一个实施例的晶体管基底基本相同，因此将省略对基本相同或相似的构造的描述。
参照图7，根据另一实施例的晶体管基底还可以包括第四晶体管TRd。
第四晶体管TRd可以在缓冲层120上设置在第二区域2A中。第四晶体管TRd可以与第二晶体管TRb间隔开。第四晶体管TRd可以包括第四氧化物半导体层130d、第四栅电极150d、第四源电极173d和第四漏电极175d。
在一个实施例中，第四晶体管TRd可以是n沟道晶体管。然而，本发明不限于此。在另一实施例中，第四晶体管TRd可以是p沟道晶体管。
第四氧化物半导体层130d可以在第二缓冲层122上设置在第二区域2A中。第四氧化物半导体层130d可以与第二氧化物半导体层130b间隔开。第四氧化物半导体层130d可以包括第四源区133d、第四漏区135d和位于其间的第四沟道区131d。
第四氧化物半导体层130d可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物、或诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属及其氧化物的组合。
第四沟道区131d的长度可以比第二沟道区131b的长度长。在一个实施例中，第二沟道区131b的长度可以为约1.5μm至约4.0μm，第四沟道区131d的长度可以大于或者等于约4.0μm。例如，第二沟道区131b的长度可以为约2.0μm，第四沟道区131d的长度可以为约4.0μm。
图8是示出图7中的晶体管基底的第四晶体管TRd的电压-电流关系的曲线图。
参照图3和图8，第四晶体管TRd的驱动范围可以比第二晶体管TRb的驱动范围大。
第四晶体管TRd的s因子可以比第二晶体管TRb的s因子大。“s因子”表示晶体管的电压-电流特性，并且指示当施加等于或者小于阈值电压的栅极电压时将漏极电流增大10倍所需的栅极电压。“s因子”通常被称为“亚阈值斜率(sub-threshold slope)”。s因子可以与表示晶体管的栅极-源极电压VGS和漏极-源极电流IDS之间的关系的曲线(在下文中，被称为‘V-I曲线’)的斜率成反比。
如图3和图8中所示，第四晶体管TRd的V-I曲线的斜率可以比第二晶体管TRb的V-I曲线的斜率小，因此，第四晶体管TRd的s因子可以比第二晶体管TRb的s因子大。在一个实施例中，第二晶体管TRb的s因子可以为0.37，第四晶体管TRd的s因子可以为0.45。同时，s因子可以与晶体管的驱动范围成比例，因此，第四晶体管TRd的驱动范围可以比第二晶体管TRb的驱动范围大。在一个实施例中，第二晶体管TRb的驱动范围可以为3.15V，第四晶体管TRd的驱动范围可以为4.67V。
如上所述，第四沟道区131d的长度可以比第二沟道区131b的长度长，并且晶体管的驱动范围可以与晶体管的氧化物半导体层的长度成比例。因此，第四晶体管TRd的驱动范围可以比第二晶体管TRb的驱动范围大。
第四栅极绝缘层140d可以设置在第四氧化物半导体层130d上。第四栅极绝缘层140d可以与第四沟道区131d叠置。第四栅极绝缘层140d可以包括诸如氧化硅(SiOx)和氮化硅(SiNx)的绝缘材料。第四栅极绝缘层140d可以在相同的制造步骤中由与第一栅极绝缘层140a和第二栅极绝缘层140b相同的材料形成。由于第四栅极绝缘层140d不覆盖第四源区133d和第四漏区135d，因此层间绝缘层160可以与第四源区133d和第四漏区135d直接接触。因此，由于氢从与第四源区133d和第四漏区135d相邻的层间绝缘层160扩散，所以第四源区133d和第四漏区135d可以变得导电。
第四栅电极150d可以设置在第四栅极绝缘层140d上。第四栅电极150d可以与第四氧化物半导体层130d叠置。具体地，第四栅电极150d可以与第四沟道区131d叠置。第四栅电极150d可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第四栅电极150d可以在相同的制造步骤中由与第一栅电极150a和第二栅电极150b相同的材料形成。
分别连接到第四源区133d和第四漏区135d的第四源电极173d和第四漏电极175d可以在层间绝缘层160上设置在第二区域2A中。第四源电极173d和第四漏电极175d可以分别通过形成在层间绝缘层160中的接触孔来与第四源区133d和第四漏区135d接触。第四源电极173d和第四漏电极175d可以包括铜(Cu)、铜合金、铝(Al)、铝合金、钼(Mo)和钼合金中的至少一种。第四源电极173d和第四漏电极175d可以在相同的制造步骤中由与第一源电极173a、第一漏电极175a、第二源电极173b和第二漏电极175b相同的材料形成。
在下文中，将参照图9至图11描述根据本发明的一个实施例的显示装置。
根据实施例的显示装置可以包括根据上述实施例的晶体管基底。
图9是示出根据本发明的一个实施例的显示装置的平面图。
参照图9，根据一个实施例的显示装置可以包括像素部PP、驱动部DP和集成电路安装部IC。
像素部PP可以包括扫描线SL1至SLn以及与扫描线SL1至SLn交叉的数据线DL1至DLm。此外，像素部PP可以包括发射具有彼此不同颜色的光的多个像素PX。
驱动部DP可以设置在像素部PP的一侧处。在一个实施例中，驱动部DP可以是扫描驱动部。在这种情况下，驱动部DP可以响应于从外部供应的扫描控制信号而生成扫描信号，并且向扫描线SL1至SLn顺序地供应扫描信号。
集成电路安装部IC可以设置在像素部PP的另一侧处。在一个实施例中，数据驱动单元可以设置在集成电路安装部IC中。数据驱动单元可以响应于从外部供应的数据和数据控制信号而生成数据信号，并且向数据线DL1至DLm供应数据信号。
图10是示出图9的显示装置中的一个像素PX的电路图。
参照图10，根据一个实施例的显示装置中的一个像素PX可以包括信号线SL、DL和PL、连接到信号线SL、DL和PL的晶体管Qs和Qd、存储电容器CST以及有机发光二极管OLED。
信号线SL、DL和PL可以包括传输扫描信号的扫描线SL、传输数据信号的数据线DL和传输驱动电压ELVDD的驱动电压线PL。
晶体管Qd和Qs可以包括开关晶体管Qs和驱动晶体管Qd。
开关晶体管Qs可以具有控制端子、输入端子和输出端子。控制端子可以连接到扫描线SL，输入端子可以连接到数据线DL，输出端子可以连接到驱动晶体管Qd。开关晶体管Qs可以响应于施加到扫描线SL的扫描信号而将施加到数据线DL的数据信号传输到驱动晶体管Qd。
驱动晶体管Qd可以具有控制端子、输入端子和输出端子。控制端子可以连接到开关晶体管Qs，输入端子可以连接到驱动电压线PL，输出端子可以连接到有机发光二极管OLED。驱动晶体管Qd可以将驱动电流Id传输到有机发光二极管OLED，驱动电流Id具有根据施加在控制端子与输出端子之间的电压而变化的大小。
存储电容器CST可以连接在驱动晶体管Qd的控制端子与输入端子之间。存储电容器CST可以被充有施加到驱动晶体管Qd的控制端子的数据信号，并且即使在开关晶体管Qs截止之后也保持数据信号。
有机发光二极管OLED可以具有连接到驱动晶体管Qd的输出端子的阳极和连接到共电压ELVSS的阴极。有机发光二极管OLED可以通过发射根据驱动电流Id而变化的强度的光来显示图像。
在下文中，将参照图11详细地描述图9和图10中所示的显示装置的详细结构。
图11是示出根据本发明的一个实施例的显示装置的剖视图。
参照图11，根据一个实施例的显示装置可以包括：基底110，包括驱动部DP和像素部PP；缓冲层120，在基底110上设置在驱动部DP和像素部PP中；第一晶体管TRa，在缓冲层120上设置在驱动部DP中；以及第二晶体管TRb，在缓冲层120上设置在像素部PP中。缓冲层120可以包括第一缓冲层121和第二缓冲层122，第一缓冲层121在基底110上设置在驱动部DP中并且包括氮化硅(SiNx)，第二缓冲层122在第一缓冲层121上设置在驱动部DP和像素部PP中并且包括氧化硅(SiOx)。第一晶体管TRa可以包括第一氧化物半导体层130a和与第一氧化物半导体层130a叠置的第一栅电极150a，第二晶体管TRb可以包括第二氧化物半导体层130b和与第二氧化物半导体层130b叠置的第二栅电极150b。
根据实施例的显示装置可以包括图1中所示的晶体管基底。在这种情况下，像素部PP和驱动部DP可以分别对应于第一区域1A和第二区域2A。
在实施例中，第二晶体管TRb可以是驱动晶体管Qd。然而，本发明不限于此。在另一实施例中，第二晶体管TRb可以是开关晶体管Qs。
用于覆盖第二晶体管TRb的保护膜190可以设置在第二晶体管TRb上。第一电极210可以设置在保护膜190上。第一电极210可以包括透明导电材料(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3))或反射金属(诸如锂(Li)、钙(Ca)、氟化锂/钙(LiF/Ca)、氟化锂/铝(LiF/Al)、铝(Al)、银(Ag)、镁(Mg)和金(Au))。第一电极210可以连接到第二晶体管TRb的第二源电极173b，以成为有机发光二极管OLED的阳极电极。
像素限定层240可以设置在保护膜190和第一电极210的周边上。像素限定层240可以具有与第一电极210叠置的开口。像素限定层240可以包括聚丙烯酸类或聚酰亚胺类树脂以及二氧化硅基无机材料。
发光层220可以设置在像素限定层240的开口中。发光层220可以包括有机材料。第二电极230可以设置在像素限定层240和发光层220上。第二电极230可以包括透明导电材料(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3))或反射金属(诸如锂(Li)、钙(Ca)、氟化锂/钙(LiF/Ca)、氟化锂/铝(LiF/Al)、铝(Al)、银(Ag)、镁(Mg)和金(Au))。第二电极230可以是有机发光二极管OLED的阴极电极。第一电极210、发光层220和第二电极230可以形成有机发光二极管OLED。
在根据本发明的一个实施例的显示装置中，由于包括氮化硅(SiNx)的第一缓冲层121和包括氧化硅(SiOx)的第二缓冲层122设置在第一晶体管TRa下方，所以第一晶体管TRa的第一氧化物半导体层130a可以具有相对大的电荷迁移率。因此，可以减少设置在驱动部DP中的第一晶体管TRa的数量。此外，随着驱动部DP的面积减小，显示装置的无效空间的面积可以减小。
此外，在根据本发明的一个实施例的显示装置中，由于仅第二缓冲层122(包括氧化硅(SiOx))设置在第二晶体管TRb下方，因此第二晶体管TRb的第二氧化物半导体层130b可以包括具有相对短的长度的第二沟道区131b。因此，可以减小设置在像素部PP中的第二晶体管TRb的面积。此外，随着设置在像素部PP中的第二晶体管TRb的数量增加，显示装置的分辨率可以增大。
图12是示出根据本发明的另一实施例的显示装置的剖视图。
由于参照图12描述的根据另一实施例的显示装置除了添加金属层之外与参照图11描述的根据一个实施例的显示装置基本相同，因此将省略对基本相同或相似的构造的描述。
参照图12，根据另一实施例的显示装置还可以包括设置在基底110与第一缓冲层121之间并且与第一氧化物半导体层131a叠置的金属层180。
根据实施例的显示装置可以包括图4中所示的晶体管基底。然而，本发明不限于此。根据实施例的显示装置可以包括图5中所示的晶体管基底。
图13是示出根据本发明的另一实施例的显示装置的剖视图。
由于参照图13描述的根据另一实施例的显示装置除了添加第四晶体管之外与参照图11描述的根据一个实施例的显示装置基本相同，因此将省略对基本相同或相似的构造的描述。
参照图13，根据另一实施例的显示装置还可以包括在第二缓冲层122上设置在像素部PP中的第四晶体管TRd。第四晶体管TRd可以与第二晶体管TRb间隔开。第四晶体管TRd可以包括第四氧化物半导体层130d和与第四氧化物半导体层130d叠置的第四栅电极150d。
根据实施例的显示装置可以包括图7中所示的晶体管基底。在实施例中，第二晶体管TRb可以是开关晶体管Qs，第四晶体管TRd可以是驱动晶体管Qd。第一电极210可以连接到第四晶体管TRd的第四源电极173d，以成为有机发光二极管OLED的阳极电极。
第四氧化物半导体层130d的第四沟道区131d的长度可以比第二氧化物半导体层130b的第二沟道区131b的长度长。在一个实施例中，第二沟道区131b的长度可以为约1.5μm至约4.0μm，第四沟道区131d的长度可以大于或者等于约4.0μm。例如，第二沟道区131b的长度可以为约2.0μm，第四沟道区131d的长度可以为约4.0μm。
晶体管的驱动范围可以与晶体管的氧化物半导体层的长度成比例。因此，第四晶体管TRd的驱动范围可以比第二晶体管TRb的驱动范围大。当作为驱动晶体管Qd的第四晶体管TRd具有相对大的驱动范围时，可以使传输到有机发光二极管OLED的驱动电流Id的强度范围变宽。因此，有机发光二极管OLED可以表达更细节的灰度。
工业实用性
根据本发明的实施例的晶体管基底可以应用于包括在计算机、笔记本电脑、移动电话、智能电话、智能平板、PMP、PDA或MP3播放器等中的显示装置。
尽管已经参照附图描述了根据本发明的实施例的晶体管基底和显示装置，但是所示的实施例是示例，并且可以由相关技术领域的普通技术人员在不脱离所附权利要求书中描述的本发明的技术精神的情况下进行修改和改变。
附图标记的描述
110：基底120：缓冲层
121：第一缓冲层122：第二缓冲层130a：第一氧化物半导体层130b：第二氧化物半导体层150a：第一栅电极150b：第二栅电极
210：第一电极220：发光层
230：第二电极1A：第一区域
2A：第二区域DP：驱动部
PP：像素部TRa：第一晶体管
TRb：第二晶体管

Claims (24)

1.一种晶体管基底，所述晶体管基底包括：
基底，包括第一区域和第二区域；
第一缓冲层，在所述基底上设置在所述第一区域中，并且包括氮化硅；
第二缓冲层，在所述第一缓冲层上设置在所述第一区域和所述第二区域中，并且包括氧化硅；
第一晶体管，在所述第二缓冲层上设置在所述第一区域中，并且包括第一氧化物半导体层和与所述第一氧化物半导体层叠置的第一栅电极；以及
第二晶体管，在所述第二缓冲层上设置在所述第二区域中，并且包括第二氧化物半导体层和与所述第二氧化物半导体层叠置的第二栅电极。
2.根据权利要求1所述的晶体管基底，其中，所述第二缓冲层在所述第一区域和所述第二区域中具有平坦的顶表面。
3.根据权利要求1所述的晶体管基底，其中，所述第一氧化物半导体层包括第一源区、第一漏区和位于所述第一源区与所述第一漏区之间的第一沟道区，所述第二氧化物半导体层包括第二源区、第二漏区和位于所述第二源区与所述第二漏区之间的第二沟道区。
4.根据权利要求3所述的晶体管基底，其中，所述第二沟道区具有比所述第一沟道区的长度短的长度。
5.根据权利要求3所述的晶体管基底，其中，所述第二沟道区的长度为1.5μm至4.0μm。
6.根据权利要求3所述的晶体管基底，所述晶体管基底还包括：
层间绝缘层，设置在所述第一栅电极和所述第二栅电极上，其中，
所述第一晶体管还包括设置在所述层间绝缘层上并且分别连接到所述第一源区和所述第一漏区的第一源电极和第一漏电极，所述第二晶体管还包括设置在所述层间绝缘层上并且分别连接到所述第二源区和所述第二漏区的第二源电极和第二漏电极。
7.根据权利要求1所述的晶体管基底，其中，所述第一氧化物半导体层具有比所述第二氧化物半导体层的电荷迁移率大的电荷迁移率。
8.根据权利要求1所述的晶体管基底，所述晶体管基底还包括：
第一栅极绝缘层，设置在所述第一氧化物半导体层与所述第一栅电极之间；以及
第二栅极绝缘层，设置在所述第二氧化物半导体层与所述第二栅电极之间。
9.根据权利要求1所述的晶体管基底，其中，所述第一晶体管和所述第二晶体管中的每个为n沟道晶体管。
10.根据权利要求1所述的晶体管基底，所述晶体管基底还包括：
金属层，设置在所述基底与所述第一缓冲层之间，并且与所述第一氧化物半导体层叠置。
11.根据权利要求10所述的晶体管基底，其中，所述金属层连接到所述第一栅电极。
12.根据权利要求1所述的晶体管基底，所述晶体管基底还包括：
第三晶体管，在所述第二缓冲层上设置在所述第一区域中，与所述第一晶体管间隔开，并且包括第三氧化物半导体层和与所述第三氧化物半导体层叠置的第三栅电极；以及
金属层，设置在所述基底与所述第一缓冲层之间，并且与所述第三氧化物半导体层叠置。
13.根据权利要求12所述的晶体管基底，其中，所述第三氧化物半导体层具有比所述第一氧化物半导体层的电荷迁移率大的电荷迁移率。
14.根据权利要求12所述的晶体管基底，其中，所述金属层连接到所述第三栅电极。
15.根据权利要求1所述的晶体管基底，所述晶体管基底还包括：
第三晶体管，在所述第二缓冲层上设置在所述第二区域中，与所述第二晶体管间隔开，并且包括第三氧化物半导体层和与所述第三氧化物半导体层叠置的第三栅电极。
16.根据权利要求15所述的晶体管基底，其中，所述第三氧化物半导体层的沟道区的长度比所述第二氧化物半导体层的沟道区的长度长。
17.根据权利要求15所述的晶体管基底，其中，所述第三氧化物半导体层的沟道区的长度为4.0μm或更长。
18.根据权利要求15所述的晶体管基底，其中，所述第三晶体管的驱动范围比所述第二晶体管的驱动范围大。
19.一种晶体管基底，所述晶体管基底包括：
基底，包括第一区域和第二区域；
缓冲层，在所述基底上设置在所述第一区域和所述第二区域中；
第一晶体管，在所述缓冲层上设置在所述第一区域中，并且包括第一氧化物半导体层和与所述第一氧化物半导体层叠置的第一栅电极；以及
第二晶体管，在所述缓冲层上设置在所述第二区域中，并且包括第二氧化物半导体层和与所述第二氧化物半导体层叠置的第二栅电极，其中，
设置在所述第一区域中的所述缓冲层具有比设置在所述第二区域中的所述缓冲层的氢浓度高的氢浓度。
20.根据权利要求19所述的晶体管基底，其中，所述缓冲层包括：
第一缓冲层，在所述基底上设置在所述第一区域中，并且包括氮化硅；以及
第二缓冲层，在所述第一缓冲层上设置在所述第一区域和所述第二区域中，并且包括氧化硅。
21.一种显示装置，所述显示装置包括：
基底，包括驱动部和像素部；
第一缓冲层，在所述基底上设置在所述驱动部中，并且包括氮化硅；
第二缓冲层，在所述第一缓冲层上设置在所述驱动部和所述像素部中，并且包括氧化硅；
第一晶体管，在所述第二缓冲层上设置在所述驱动部中，并且包括第一氧化物半导体层和与所述第一氧化物半导体层叠置的第一栅电极；
第二晶体管，在所述第二缓冲层上设置在所述像素部中，并且包括第二氧化物半导体层和与所述第二氧化物半导体层叠置的第二栅电极；
第一电极，在所述基底上设置在所述像素部中；
第二电极，面向所述第一电极；以及
发光层，设置在所述第一电极与所述第二电极之间。
22.根据权利要求21所述的显示装置，所述显示装置还包括：
第三晶体管，在所述第二缓冲层上设置在所述像素部中，与所述第二晶体管间隔开，并且包括第三氧化物半导体层和与所述第三氧化物半导体层叠置的第三栅电极，其中，
所述第三氧化物半导体层的沟道区的长度比所述第二氧化物半导体层的沟道区的长度长。
23.根据权利要求22所述的显示装置，所述显示装置还包括：
扫描线；以及
数据线，与所述扫描线交叉，其中，
所述第二晶体管连接到所述扫描线和所述数据线，所述第三晶体管连接到显示元件。
24.根据权利要求22所述的显示装置，其中，所述第二氧化物半导体层的所述沟道区具有1.5μm至4.0μm的长度，所述第三氧化物半导体层的所述沟道区具有4.0μm或更长的长度。
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