KR102168224B1 - 박막 트랜지스터 및 이를 구비하는 표시 기판 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 표시 기판은 베이스 기판, 버퍼층, 제1 반도체 활성층을 포함하는 제1 박막 트랜지스터, 게이트 절연막, 제1 층간 절연막, 상기 제1 박막 트랜지스터와 전기적으로 연결되고, 제2 반도체 활성층을 포함하는 제2 박막 트랜지스터, 제2 층간 절연막, 및 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함할 수 있다. 상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 층간 절연막 위에 배치되며, 상기 제1 층간 절연막은 상기 제1 캐패시터 전극을 커버하고, 상기 제2 캐패시터 전극은 상기 제2 층간 절연막 위에 배치될 수 있다.
Description
본 발명은 박막 트랜지스터 및 이를 구비하는 표시 기판에 관한 것으로, 보다 상세하게는 액티브 타입의 표시 장치에 사용되는 박막 트랜지스터 및 이를 구비하는 표시 기판에 관한 것이다.
표시 기판은 액정 표시 장치(Liquid Crystal Display)와 유기 발광 표시 장치(Organic Electro-Luminescence Display)와 같은 평판 표시 장치의 경량화 및 박형화를 이루기 위한 것으로서 현재 널리 사용되고 있다.
상기 표시 기판은 복수의 화소가 매트릭스(Matrix) 형태로 배치되고, 각 화소에 별도의 전원을 인가하여 화상을 표시한다. 상기 표시 기판은 절연막에 의하여 상호 절연되며, 평면상에서 교차하는 게이트 라인 및 데이터 라인과 같은 신호 라인들을 구비한다. 여기서, 상기 게이트 라인은 화상을 표시하기 위하여 상기 각 화소에 인가되는 전압을 스위칭하기 위하여 박막 트랜지스터를 각 화소에 연결되며, 상기 박막 트랜지스터를 제어하기 위한 신호를 전달한다. 또한, 상기 데이터 라인은 상기 각 화소에 인가될 전압을 전달한다.
한편, 상기 박막 트랜지스터의 소스 전극, 드레인 전극과 상기 데이터 라인은 도전 물질로 알루미늄 또는 구리가 주로 사용된다. 그러나, 상기 알루미늄 및 구리는 부식 및 산화에 취약할 수 있다.
본 발명의 일 목적은 소스 전극 및 드레인 전극의 부식을 방지할 수 있는 박막 트랜지스터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터를 구비하는 표시 기판을 제공하는 데에 있다.
본 발명의 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 위에 배치된 버퍼층, 제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하고, 상기 버퍼층 위에 배치되는 제1 박막 트랜지스터, 상기 제1 게이트 전극 및 상기 제1 반도체 활성층 사이에 배치되는 게이트 절연막, 상기 제1 게이트 전극을 커버하는 제1 층간 절연막, 상기 제1 박막 트랜지스터와 전기적으로 연결되고, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 상기 제2 게이트 전극을 커버하는 제2 층간 절연막, 및 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함할 수 있다.
상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 제1 게이트 전극은 상기 제1 반도체 활성층 위에 배치되고, 상기 제2 반도체 활성층은 상기 제1 층간 절연막 위에 배치되며, 상기 제1 층간 절연막은 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제1 캐패시터 전극을 커버하고, 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 및 상기 제2 캐패시터 전극은 상기 제2 층간 절연막 위에 배치될 수 있다.
상기 제1 물질은 산화물 반도체를 포함하고, 상기 제2 물질은 폴리 실리콘을 포함할 수 있다.
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 제1 물질은 폴리 실리콘을 포함하고, 상기 제2 물질은 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 제2 박막 트랜지스터와 전기적으로 연결되는 유기 발광 소자를 더 포함할 수 있다.
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은 제1 도전막 및 상기 제1 도전막 위에 배치되는 제2 도전막을 포함할 수 있다.
상기 제1 도전막 및 상기 제2 도전막 중 적어도 하나는 알루미늄 또는 티타늄을 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 몰리브덴을 포함할 수 있다.
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은 몰리브덴을 포함할 수 있다.
상기와 같은 박막 트랜지스터 및 표시 기판은 소스 전극, 드레인 전극 및 데이터 라인이 몰리브덴-니켈 합금을 포함하는 도전막을 구비하여, 상기 소스 전극, 드레인 전극, 및 상기 데이터 패드의 부식 및 산화를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4는 도 1의 PA 영역의 확대도이다.
도 5는 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 9는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 12는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 14는 고온 고습 조건에서, Mo/Al/Mo 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
도 15는 고온 고습 조건에서, Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4는 도 1의 PA 영역의 확대도이다.
도 5는 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 9는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 12는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 14는 고온 고습 조건에서, Mo/Al/Mo 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
도 15는 고온 고습 조건에서, Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 액정 표시 장치 또는 유기 전계 발광 표시 장치와 같은 평판 표시 장치에 사용 가능하다. 본 실시예에서는 상기 표시 기판(DS)이 상기 유기 전계 발광 표시 장치에 적용되는 경우를 예로서 설명한다.
상기 유기 전계 발광 표시 장치는, 영상을 표시하기 위한 표시부(10)을 구비하는 표시 기판(DS), 스캔 드라이브(scan drive, 20) 및 데이터 드라이브(data drive, 30)를 포함할 수 있다.
상기 스캔 드라이브(20) 및 상기 데이터 드라이브(30)는 각각 신호 배선들과 접속되어 상기 표시부(10)와 전기적으로 연결될 수 있다. 여기서, 상기 신호 배선은 스캔 라인(SL1, SL2, SLn), 데이터 라인(DL1, DL2, DLm) 및 전원 공급 라인(VL)을 포함하며, 어느 하나의 신호 배선은 타 신호 배선과 교차할 수 있다.
이를 보다 상세히 설명하면, 상기 스캔 드라이브(20)는 다수의 상기 스캔 라인(SL1, SL2, SLn)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 스캔 드라이브(20)는 상기 스캔 라인(SL1, SL2, SLn)들을 통해 상기 표시부(10)로 스캔 신호를 보낼 수 있다. 상기 스캔 라인(SL1, SL2, SLn)들은 상기 표시 기판(DS) 상에서 일 방향, 예를 들면, 제1 방향으로 연장될 수 있다.
상기 데이터 드라이브(30)는 상기 표시 기판(DS)의 패드 영역(PA)에 배치되느 패드(미도시)를 통하여 상기 데이터 라인(DL1, DL2, DLm)들에 전기적으로 연결된다. 따라서, 상기 데이터 드라이브(30)는 다수의 상기 데이터 라인(DL1, DL2, DLm)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 데이터 드라이브(30)는 상기 데이터 라인(DL1, DL2, DLm)들을 통해 상기 표시부(10)로 데이터 신호를 보낼 수 있다.
상기 데이터 라인(DL1, DL2, DLm)들은 상기 스캔 라인(SL1, SL2, SLn)들과 다른 방향, 예를 들면, 제2 방향으로 연장되어 상기 스캔 라인(SL1, SL2, SLn)과 교차할 수 있다. 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들은 서로 교차할 수 있다.
상기 전원 공급 라인(VL)들은 상기 표시부(10)로 전원을 인가할 수 있다. 상기 전원 공급 라인(VL)들은 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들과 서로 교차할 수 있다.
상기 표시부(10)는 다수의 화소(PX)들을 포함할 수 있다. 각 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인, 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인, 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 캐패시터(C) 및 유기 발광 소자(OLED)를 포함할 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들 중 대응하는 상기 스캔 라인 및 상기 데이터 라인에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층, 상기 반도체 활성층에 절연된 게이트 전극, 및 상기 반도체 활성층에 접속하는 소스 전극 및 드레인 전극을 구비한다.
한편, 상기 유기 전계 발광 표시 장치의 구동을 간략하게 설명하면, 상기 스캔 드라이브(20)로부터 스캔 신호가, 상기 데이터 드라이브(30)로부터 데이터 신호가 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들을 따라 상기 각 화소(PX)로 전달된다. 상기 스캔 신호 및 상기 데이터 신호를 받는 상기 각 화소(PX)의 스위칭 박막 트랜지스터(TRs)는 상기 구동 박막 트랜지스터(TRd)를 온/오프할 수 있다. 상기 구동 박막 트랜지스터(TRd)는 상기 데이터 신호에 따른 구동 전류를 상기 유기 발광 소자(OLED)에 공급한다. 상기 구동 전류를 공급받은 유기 발광 소자(OLED)는 상기 구동 전류를 이용하여 광을 생성할 수 있다.
한편, 상기 데이터 신호를 일정기간 저장하기 위한 캐패시터(C)가 상기 스위칭 박막 트랜지스터(TRs)의 상기 드레인 전극 및 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극 사이에 연결되어 위치한다. 상기 캐패시터(C)에 저장된 데이터 신호는 상기 스위칭 박막 트랜지스터(TRs)가 오프된 상태에서도 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극에 일정한 데이터 신호를 인가할 수 있다.
상세하게 도시되어 있지는 않지만, 상기 유기 전계 발광 표시 장치는 상기 구동 박막 트랜지스터의 문턱 전압을 보상하기 위하여, 추가적으로 다수의 박막 트랜지스터들 및 캐패시터들을 더 포함할 수 있다.
이하, 도 2 및 도 3을 이용하여 상기 표시 기판(DS)의 구조를 보다 구체적으로 설명하며, 상기 표시 기판(DS)에서 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)가 배치되는 방향을 "상부"로 가정하여 설명한다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이며, 도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 기판(DS)의 상기 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인(DL1), 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인(SL1), 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 유기 발광 소자(OLED)를 포함할 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 상기 스캔 라인(SL1) 및 상기 데이터 라인(DL1)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
이를 보다 상세히 설명하면, 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 광 투과가 가능한 유리 또는 투명 플라스틱 재질의 베이스 기판(100) 상에 배치된 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
상기 반도체 활성층(SA)은 다결정 실리콘(p-Si) 또는 산화물 반도체를 포함할 수 있다. 또한, 상기 반도체 활성층(SA)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있으며, 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체 활성층(SA)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체 활성층(SA)의 상부 및 하부에 상기 산화물 반도체 활성층(SA)으로 유입되는 광을 차단하기 위한 광 차단막을 배치할 수도 있다.
한편, 상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 사이에는 버퍼층(110)이 배치될 수 있다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있으며, 상기 실리콘 산화막 및 상기 실리콘 질화막을 포함하는 다중막 구조일 수 있다. 상기 버퍼층(110)은 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다.
상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 상에는 상기 반도체 활성층(SA)을 커버하여, 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시키는 게이트 절연막(120)이 배치된다. 상기 게이트 절연막(120)은 실리콘 산화물(SiO2) 및/또는 실리콘 질화물(SiNx)을 포함한다.
상기 게이트 절연막(120)의 상에는 일방향으로 연장된 스캔 라인(SL1)이 배치된다. 상기 스캔 라인(SL1)의 일부는 상기 화소(PX)로 연장되어 상기 반도체 활성층(SA)의 상기 채널 영역과 중첩하는 상기 게이트 전극(GE)일 수 있다.
상기 게이트 절연막(120) 및 상기 게이트 전극(GE) 상에는 층간 절연막(130)이 배치될 수 있다. 상기 층간 절연막(130)은 상기 게이트 절연막(120)과 같이 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 상기 층간 절연막(130)은 상기 반도체 활성층(SA)의 상기 소스 영역 및 상기 드레인 영역의 일부를 노출시키는 콘택 홀을 구비한다.
상기 층간 절연막(130) 상에는 상기 스캔 라인(SL1)과 절연되어 교차하는 데이터 라인(DL1) 및 전원 공급 라인(VL), 및 상기 게이트 전극(GE)과 절연되는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 콘택 홀을 통하여 상기 소스 영역 및 상기 드레인 영역과 접속한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 도전성 금속 및 도전성 폴리머를 포함할 수 있다.
상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(141)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다.
한편, 상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다.
상기 제 1 캐패시터 전극(C1)은 상기 스캔 라인(Sl1, SL2, SLn)들 및 상기 게이트 전극(GE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제1 캐패시터 전극(C1)은 상기 게이트 절연막(120) 상에 배치될 수 있다.
상기 제2 캐패시터 전극(C2)은 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제2 캐패시터 전극(C2)은 상기 층간 절연막(130) 상에 배치되며, 상기 제1 도전막(141) 및 상기 제2 도전막(145)의 이중층 구조일 수 있다. 상기 제2 캐패시터 전극(C2)은 경우에 따라 상기 제1 도전막(141) 및 상기 제2 도전막(145) 중 어느 하나를 생략하는 것이 가능하다.
상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 캐패시터(C) 상에는 보호막(150)이 배치될 수 있다. 상기 보호막(150)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(150)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 유기 발광 소자(OLED)는 상기 보호막(150) 상에 배치된다. 또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. 여기서, 상기 제1 전극(160) 및 상기 제2 전극(180) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 본 실시예에서는 상기 제1 전극(160)이 애노드 전극이며, 상기 제2 전극(180)이 캐소드 전극인 경우를 예로써 설명한다.
상기 제1 전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다. 상기 제1 전극(160)은 상기 유기 발광 소자(OLED)의 발광 효율 향상을 위하여 반투과 반사막(미도시)을 구비할 수도 있다.
상기 유기막(170)은 상기 화소 정의막(PDL)에 의하여 노출된 상기 제1 전극(160) 상에 배치된다. 상기 유기막(170)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(170)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 빛을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HbL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
또한, 상기 유기막(170)에서 출사되는 광의 색상은 적색, 녹색, 청색 및 백색 중 하나일 수 있다. 예를 들면, 상기 유기 발광 소자(OLED)의 발광 형태가 RGB 타입인 경우, 상기 각 화소(PX)의 상기 유기막(170)에서 출사되는 광의 색상은 적색, 녹색 및 청색 중 하나일 수 있다. 또한, 상기 유기 발광 소자(OLED)의 발광 형태가 WOLED 타입인 경우, 상기 유기막(170)에서 출사되는 광의 색상은 백색일 수 있다. 한편, 본 실시예에서는 상기 유기막(170)에서 출사되는 광의 색상이 적색, 녹색, 청색 및 백색 중 하나인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 유기막(170)에서 출사되는 광의 색상은 마젠타(Magenta), 시안(Cyan) 또는 옐로(Yellow)일 수도 있다.
상기 제2 전극(180)은 광 반사가 가능하며, 상기 제1 전극(160)에 비하여 일함수가 낮은 Mo, MoW, Cr, Al, AlNd 및 Al 합금 중 적어도 하나를 포함할 수 있다.
한편 본 실시예에서는 상기 유기막(170)에서 생성된 광이 상기 제1 전극(160) 방향으로 출사되는 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 전극(160)이 상기 유기막(170)에서 생성된 광을 반사시킬 수 있는 반사막(미도시)을 구비하고, 상기 제2 전극(180)이 광을 투과시킬 수 있는 구조로 이루어지는 경우, 상기 유기막(170)에서 생성된 광은 상기 제2 전극(180) 방향으로 출사될 수 있다.
도 4는 도 1의 PA 영역의 확대도이며, 도 5는 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 4 내지 도 5를 참조하면, 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다.
상기 데이터 패드(PD)는 상기 데이터 라인(DL1)과 동일한 구조를 가질 수 있다. 예를 들면, 상기 데이터 패드(PD)는 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(141)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu) 및 구리 합금(Cu-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다.
이하, 도 6 내지 도 13을 통하여 본 발명의 다른 실시예들을 설명한다. 도 6 내지 도 13에 있어서, 도 1 내지 도 5에 도시된 구성 요소에 대한 구체적인 설명은 생략한다. 또한, 도 6 내지 도 13에서는 중복된 설명을 피하기 위하여, 도 1 내지 도 5와 다른 점을 위주로 설명한다.
도 6은 본 발명의 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 단면도이며, 도 7은 본 발명의 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 6 및 도 7을 설명하면, 표시 기판(DS)의 각 화소는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 제3 도전막(147)을 포함할 수 있다.
상기 제1 도전막(141)은 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나를 포함할 수 있다.
상기 제2 도전막(145) 및 상기 제3 도전막(147)은 동일한 물질을 포함할 수 있으며, 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(145)의 산화 및 부식을 방지할 수 있다. 상기 제2 도전막(145) 및 상기 제3 도전막(147)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni)-티탄(Ti) 합금일 수 있다. 상기 몰리브덴 합금 전체 조성에서, 상기 니켈의 함량은 15at% 내지 30at%일 수 있으며, 상기 티탄의 함량은 10at% 내지 20at% 이하일 수 있다.
한편, 상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. 상기 제 1 캐패시터 전극(C1)은 상기 스캔 라인(Sl1) 및 상기 게이트 전극(GE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다.
상기 제2 캐패시터 전극(C2)은 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제2 캐패시터 전극(C2)은 상기 층간 절연막(130) 상에 배치된 상기 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 상기 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 상기 제3 도전막(147)을 포함할 수 있다.
또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이며, 도 9는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이며, 도 10은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 8 내지 도 10을 참조하면, 표시 기판(DS)의 각 화소(PX)는 데이터 라인(DL1), 스캔 라인(SL1), 및 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd) 중 하나, 예를 들면, 상기 스위칭 박막 트랜지스터(TRs)는 탑 게이트(top gate) 구조의 박막 트랜지스터일 수 있으며, 다른 하나, 예를 들면, 상기 구동 박막 트랜지스터(TRd)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 베이스 기판(100) 상에 배치되는 제1 반도체 활성층(SA1), 상기 제1 반도체 활성층(SA1)에 절연된 제1 게이트 전극(GE1), 및 상기 제1 반도체 활성층(SA1)에 접속하는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 구비한다.
상기 구동 박막 트랜지스터(TRd)는 상기 게이트 절연막(120) 상에 배치되는 제2 게이트 전극(GE2), 상기 제2 게이트 전극(GE2)에 절연되고 중첩하는 제2 반도체 활성층(SA2), 상기 제2 반도체 활성층(SA2)에 접속하는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 구비한다.
상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다.
이를 보다 상세히 설명하면, 베이스 기판(100) 상에 버퍼층(110)이 배치되고, 상기 버퍼층(110) 상에 제1 반도체 활성층(SA1)이 배치된다.
상기 제1 반도체 활성층(SA1)은 다결정 실리콘(p-Si) 또는 산화물 반도체를 포함할 수 있다. 예를 들면, 상기 제1 반도체 활성층(SA1)은 다결정 실리콘을 포함할 수 있다.
상기 제1 반도체 활성층(SA1) 및 상기 버퍼층(110) 상에는 상기 제1 반도체 활성층(SA1)을 커버하여, 상기 제1 반도체 활성층(SA1) 및 상기 제1 게이트 전극(GE1)을 절연시키는 게이트 절연막(120)이 배치된다.
상기 게이트 절연막(120)의 상에는 일방향으로 연장된 스캔 라인(SL1), 상기 스캔 라인(SL1)에서 상기 화소(PX)로 연장되어 상기 제1 반도체 활성층(SA1)의 채널 영역과 중첩하는 상기 제1 게이트 전극(GE1), 제1 캐패시터 전극(C1) 및 제2 게이트 전극(GE2)이 배치된다.
상기 제1 게이트 전극(GE1), 상기 제1 캐패시터 전극(C1), 상기 제2 게이트 전극(GE2) 및 상기 게이트 절연막(120) 상에는 제1 층간 절연막(131)이 배치된다.
상기 제1 층간 절연막(131) 상에는 상기 제2 게이트 전극(GE2)과 중첩되는 제2 반도체 활성층(SA2)이 배치된다. 즉, 상기 제1 층간 절연막(131)은 상기 구동 박막 트랜지스터(TRd)의 게이트 절연막으로 작용할 수 있다. 또한, 상기 제2 반도체 활성층(SA2)은 비정질 실리콘(a-Si) 또는 산화물 반도체를 포함할 수 있다. 예를 들면, 상기 제2 반도체 활성층(SA2)은 산화물 반도체를 포함할 수 있으며, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제2 반도체 활성층(SA2) 및 상기 제1 층간 절연막(131) 상에는 제2 층간 절연막(135)이 형성된다.
상기 제2 층간 절연막(135) 상에는 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 캐패시터 전극(C2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)이 배치된다.
여기서, 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 캐패시터 전극(C2), 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제2 도전막(145)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다.
또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이며, 도 12는 도 11의 Ⅲ-Ⅲ' 라인에 따른 단면도이며, 도 13은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 11 내지 도 13을 참조하면, 표시 기판(DS)의 각 화소(PX)는 데이터 라인(DL1), 스캔 라인(SL1), 및 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다.
상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 모두 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다.
상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다.
상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 제3 도전막(147)을 포함할 수 있다.
상기 제1 도전막(141)은 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나를 포함할 수 있다.
상기 제2 도전막(145) 및 상기 제3 도전막(147)은 동일한 물질을 포함할 수 있으며, 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(145)의 산화 및 부식을 방지할 수 있다. 상기 제2 도전막(145) 및 상기 제3 도전막(147)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni)-티탄(Ti) 합금일 수 있다. 상기 몰리브덴 합금 전체 조성에서, 상기 니켈의 함량은 15at% 내지 30at%일 수 있으며, 상기 티탄의 함량은 10at% 내지 20at% 이하일 수 있다.
또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다.
도 14는 고온 고습 조건에서, Mo/Al/Mo 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이며, 도 15는 고온 고습 조건에서, Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
우선, 도 14를 참조하면, 온도 85℃, 절대 습도 85%의 조건에서 Mo/Al/Mo 구조를 가지는 도전막을 240시간 동안 방치한 결과, 상기 Mo/Al/Mo 구조를 가지는 도전막에 부식이 발생하였다.
도 15를 참조하면, 온도 85℃, 절대 습도 85%의 조건에서 Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막을 240시간 동안 방치한 결과, 상기 Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막에 부식이 발생하지 않았다.
즉, 상기 Al막 상부 및 하부의 Mo-Ni-Ti 합금이 상기 Al막의 부식 및 산화를 방지함을 알 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10; 표시부 20; 스캔 드라이브
30; 데이터 드라이브 100; 베이스 기판
110; 버퍼층 120; 게이트 절연막
130, 131, 135; 층간 절연막 141; 제1 도전막
145; 제2 도전막 147; 제3 도전막
150; 보호막 160; 제1 전극
170; 유기막 180; 제 2 전극
DS; 표시 기판 PX; 화소
SL1, SL2, SLn; 스캔 라인 DL1, DL2, DLm; 데이터 라인
VL; 전원 공급 라인 TRs; 스위칭 박막 트랜지스터
TRd; 구동 박막 트랜지스터 OLED; 유기 발광 소자
C; 캐패시터 C1; 제 1 캐패시터 전극
C2; 제2 캐패시터 전극 SA, SA1, SA2; 반도체 활성층
GE, GE1, GE2; 게이트 전극 SE, SE1, SE2; 소스 전극
DE, DE1, DE2; 드레인 전극
30; 데이터 드라이브 100; 베이스 기판
110; 버퍼층 120; 게이트 절연막
130, 131, 135; 층간 절연막 141; 제1 도전막
145; 제2 도전막 147; 제3 도전막
150; 보호막 160; 제1 전극
170; 유기막 180; 제 2 전극
DS; 표시 기판 PX; 화소
SL1, SL2, SLn; 스캔 라인 DL1, DL2, DLm; 데이터 라인
VL; 전원 공급 라인 TRs; 스위칭 박막 트랜지스터
TRd; 구동 박막 트랜지스터 OLED; 유기 발광 소자
C; 캐패시터 C1; 제 1 캐패시터 전극
C2; 제2 캐패시터 전극 SA, SA1, SA2; 반도체 활성층
GE, GE1, GE2; 게이트 전극 SE, SE1, SE2; 소스 전극
DE, DE1, DE2; 드레인 전극
Claims (10)
- 베이스 기판;
상기 베이스 기판 위에 배치된 버퍼층;
제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하고, 상기 버퍼층 위에 배치되는 제1 박막 트랜지스터;
상기 제1 게이트 전극 및 상기 제1 반도체 활성층 사이에 배치되는 게이트 절연막;
상기 제1 게이트 전극을 커버하는 제1 층간 절연막;
상기 제1 박막 트랜지스터와 전기적으로 연결되고, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
상기 제2 게이트 전극을 커버하는 제2 층간 절연막; 및
제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함하고,
상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고,
상기 제1 게이트 전극은 상기 제1 반도체 활성층 위에 배치되고,
상기 제2 반도체 활성층은 상기 제1 층간 절연막 위에 배치되며,
상기 제1 층간 절연막은 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제1 캐패시터 전극을 커버하고,
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 및 상기 제2 캐패시터 전극은 상기 제2 층간 절연막 위에 배치되는 표시 기판. - 제1 항에 있어서,
상기 제1 물질은 산화물 반도체를 포함하고, 상기 제2 물질은 폴리 실리콘을 포함하는 표시 기판. - 제2 항에 있어서,
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함하는 표시 기판. - 제1 항에 있어서,
상기 제1 물질은 폴리 실리콘을 포함하고, 상기 제2 물질은 산화물 반도체를 포함하는 표시 기판. - 제4 항에 있어서,
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함하는 표시 기판. - 제1 항에 있어서,
상기 제2 박막 트랜지스터와 전기적으로 연결되는 유기 발광 소자를 더 포함하는 표시 기판. - 제1 항에 있어서,
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은,
제1 도전막; 및
상기 제1 도전막 위에 배치되는 제2 도전막을 포함하는 표시 기판. - 제7 항에 있어서,
상기 제1 도전막 및 상기 제2 도전막 중 적어도 하나는 알루미늄 또는 티타늄을 포함하는 표시 기판. - 제1 항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 몰리브덴을 포함하는 표시 기판. - 제1 항에 있어서,
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은 몰리브덴을 포함하는 표시 기판.
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