JPH027563A

JPH027563A - 半導体装置の製造方法

Info

Publication number: JPH027563A
Application number: JP63158376A
Authority: JP
Inventors: Genshirou Kawachi; 玄士朗河内; Masao Yoshimura; 雅夫吉村; Kikuo Ono; 記久雄小野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-06-27
Filing date: 1988-06-27
Publication date: 1990-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体装置の製造方法に係り、特に、アクティ
ブマトリックス方式の液晶デイスプレィに好適な半導体
装置の製造方法に関する。

（従来の技術）ＴＦＴＪＪ板を用いたアクティブマトリックス方式の液
晶デイスプレィは、画面サイズの大型化に適した方法と
して有望である。液晶デイスプレィは光照射下での駆動
が不可避であるが、ＴＰＴ基板は、光照射による光発生
電流及び光照射による温度上昇によって生じる熱発生電
流によってオフ抵抗が低下し、更に雰囲気温度の上昇に
よる液晶抵抗の低下により、画像の保持特性が低下し、
コントラストが低下するという問題がある。この問題の
対策としては、液晶容量と並列に蓄積容量を設ける方法
が従来から知られている。

第２図は、従来技術の蓄積容量を有するＴＰＴアクティ
ブマトリックス基板の１つの画素の製造工程を説明する
ための断面図である。以下、この構造のアクティブマト
リックス基板を作製する工程を同図に従って説明する。

まず、ガラス基板１上にＴＰＴの能動層となる半導体膜
、例えば多結晶シリコン（以下、ｐｏｌｙ−Ｓｉと略す
る）を堆積し、その後第１回目のパターニングをして能
動領域１０を得る［同図（ａ）］。

次に、前記能動領域１０の表面にゲート絶縁膜として５
ｉ０２膜を常圧ＣＶＤ法により堆積し、続いてゲート電
極となる多結晶シリコン膜を減圧ＣＶＤ法により堆積し
、その後第２回目のパターニングをしてＴＰＴのゲート
絶縁膜１１、ゲートｐｏｌｙ−３ｉ膜を得る。

次に、イオン注入法により前記能動領域１０およびゲー
トｐｏｌｙ−３ｔ電極１５にリンを注入し、その後熱処
理を施して、それぞれをソース領域１３−１、ドレイン
領域１３−２、およびゲート電極１２とする［同図（ｂ
）］。

次に、第１ＴＶ１目の層間絶縁膜１４を堆積し、続いて
第１層目の透明導電膜、例えばＩＴＯ膜をスパッタ法で
堆積した後、第３回目のパターニングをして蓄積容量の
共通電極３０を得る。

次に、第１層目のＡ１膜をスパッタ法により堆積した後
、第４回口のパターニングをして蓄積容量の共通電極の
引き出し線２０と走査電極２１とを得る［同図（Ｃ）］
。

次に、第２層目の層間絶縁膜４０を常圧ＣＶＤ法により
堆積し、その後第５回目のパターニングをして必要な場
所にコンタクトのためのスルーホール２９を開孔する［
同図（ｄ）］。

次に、第２層目のＡＩ膜をスパッタ法により堆積した後
、第６回目のパターニングをして信号電極２２とドレイ
ン電極２３とを形成する［同図（ｅ）］。

最後に、第２層目のＩＴＯ膜をスバ・フタ法で堆積した
後、第７回目のパターニングをして画素駆動電極３１を
形成することによってアクティブマトリックス基板が完
成する［同図（ｆ）］。

以上のように、従来技術の製造工程では、ホトリソグラ
フィ（以下、ホトと略する）工程が、■ｐｏｌｙ−Ｓｔ
のパターニング、■ゲート電極およびゲート絶縁膜のパ
ターニング、■１層目のＩＴＯのパターニング、■１層
目のＡＩ膜のパターニング、■コンタクトスルーホール
の開孔、■２層目（１）ＡＩ膜のパターニング、■２層
目のＩＴＯのパターニングの計７回必要であった。

このように、従来例ではホト工程数が７回と多く、これ
が製造歩留りの向上、コスト低減を阻む主要因となって
いる。また、特に液晶デイスプレィ用のＴＰＴアクティ
ブマトリックス基板においては、基板１枚が１個のデバ
イスであるため、ＴＰＴ基板の歩留り向上は極めて重要
であり、その為にはホト工程数の低減が必要となる。

ホト工程数を低減させる例としては、正スタガード型の
ＴＰＴにおいて、ゲート電極と、蓄積容量を得るための
共通電極とを同時に形成し、ホト工程数を１回減らす方
法が特開昭５８−１３０５６１号公報に開示されている
。

又、逆スタガード型のＴＰＴに関しても、上記と同様の
技術が特開昭５７−１３２１９１号公報に開示されてい
る。

第４図は、従来技術により製造された逆スタガード型Ｔ
ＰＴの断面図であり、第２図と同一の符号は同一または
同等部分を表わしている。

（発明が解決しようとする課題）上記した従来技術は、それまで別々のホト工程で行われ
ていたゲート電極と共通電極とのホト工程を統合し、従
来７回であったホト工程を６回にするに止どまり、歩留
りを向上させるためにはホト工程をさらに減じる必要が
ある。

また、ＴＰＴのソース領域およびドレイン領域の不純物
の活性化、およびチャネル層の粒径の大型化をレーザビ
ームを用いて同時に行おうとしても、従来の正スタガー
ド構造のＴＰＴではゲート電極が不透明であったために
チャネル層にレーザビームが届かず、同時に行うことは
できなかった。

さらに、従来の逆スタガード構造のＴＰＴでは、レーザ
ビームを基板側から照射することとなるが、この方法で
は基板からＴＰＴへの不純物の拡散現象が起こり、ＴＰ
Ｔに悪影響を及ぼす可能性があった。

本発明は、上記した問題を解決し、ホト工程数をさらに
絨じることが可能な半導体装置およびその製造方法を提
供することにある。

（課題を解決するための手段）」二記した問題点を解決するために、本発明は、絶縁性
基板の主表面に互いに近接して配置された薄膜半導体素
子およびコンデンサ部からなる薄膜半導体装置の製造方
法において、前記薄膜半導体素子のゲート電極およびゲート絶縁膜と
、該ゲート電極に接続される走査電極配線と、前記コン
デンサ部の下側の電極と、該電極の引き出し線とを同一
のマスクで同時にパターニングするようにした点に特徴
がある。

さらに、前記薄膜半導体素子の第１の電極に接続される
信号線電極と第２の電極に接続される前記コンデンサ部
の上側の電極とを同一のマスクで同時にパターニングす
るようにした点に特徴がある。

さらに、絶縁性基板上の凸部の側壁にサイド・ウォール
を形成するようにした点に特徴がある。

（作用）上記した構成によれば、従来別々に行われていたゲート
電極およびゲート絶縁膜のパターニングと、前記第１層
目のＩＴＯ，すなわちコンデンサ部の下側の電極のパタ
ーニングと、前記第１層目のＡＩ膜、すなわちゲート電
極に接続される走査電極配線および下側電極の引き出し
線のパターニングとを同一のマスクを用いて同時に行う
ことができるので、ホト工程を２回減らすことができ、
歩留まりを向上させることができる。

さらに、従来別々に行われていた２層目のＡｌ膜、すな
わち薄膜半導体素子の第１の電極に接続される信号線電
極のパターニングと、２層目のＩＴＯｌすなわち薄膜半
導体素子の第２の電極に接続される前記コンデンサ部の
上側の電極のパタニングとを同一のマスクを用いて同時
に行うことができるので、ホト工程をさらに１回減らす
ことができ、歩留まりをさらに同一ヒさせることができ
る。

さらに、絶縁性基板」二の凸部の側壁にサイド・ウォー
ルを形成し、それを層間絶縁膜として用いれば、コンタ
クトスルーホールを開孔するためのホト工程をさらに１
回減らすことができ、歩留まりをさらに向上させること
ができる。

（実施例）以下、本発明の実施例を図を用いて説明する。

第１図は、本発明を適用したＴＰＴ基板の製造方法を説
明するための断面図であり、第２図と同一の符号は同一
または同等部分を表わしている。

初めに、ガラス基板１上に能動層となるｐｏｌｙ−８１
膜を減圧ＣＶＤ法により６００℃で堆積し、その後第１
回目のパターニングをして素子領域１０を得る［同図（
ａ）］。

次に、常圧ＣＶＤ法によりＳｉＯ２膜を全面に１０００
人堆積し、続いてスパッタリング法によりＩＴＯ膜を全
面１０００人を堆積する。その後、レジスト５０を用い
てこれらの膜に第２回目のパターニングを施してゲート
絶縁膜１１、ゲート電極１２、蓄積容量の共通電極３０
、および走査線電極２１を同時に形成する。なお、この
とき共通電極３０の引き出し線（図示せず）も同時に形
成される。

次に、リンイオンを加速電圧２０ＫＶで能動層１０に注
入し、さらに熱処理を加えてソース領域１３−１、ドレ
イン領域１３−２を形成する［同図（ｂ）］。

次に、ＰＳＧ膜を常圧ＣＶＤ法により４０５℃で６００
０人堆積して層間絶縁膜４０を形成し、その後第３回目
のパターニングをしてコンタクトスルーホールを開口す
る［同図（Ｃ）］。

次に、スパッタによりＡＩ膜を５０００人堆積し、その
後第４回目のパターニングをして信号線電極２２とドレ
イン電極２３とを形成する［同図（ｄ）］。

最後に、スパッタによりＩＴＯを１０００人堆積し、そ
の後第５回目のパターニングをして画素駆動電極３１を
形成することによってアクティブマトリックス基板が完
成する［同図（ｅ）］。

以上のように、本実施例ではパターニングのためのホト
工程は５回でよいことになる。

第６図は本発明の第２の実施例の断面図であり、前記と
同一の符号は、同一または同等部分を表わしている。

この実施例では、コンタクトスルーホール開孔までの工
程は第１図（Ｃ）までに説明した第一の実施例と同様で
あるが、前記信号線電極２２およびドレイン電極２３を
ＡＩを用いず画素電極３１と同一のＩＴＯをもって構成
した点に特徴がある。

このため、第１図に関して説明した第４回目のＡＩのパ
ターニングが不要となり、ホト工程数は４回となる。

第７図は本発明の第３の実施例の断面図であり、前記と
同一の符号は、同一または同等部分を表わしている。

本実施例では、ゲート絶縁膜１１、ゲート電極１２、層
間絶縁膜４０を連続して形成し、パタニングした後、常
圧ＣＶＤによりＳｉＯ２膜を６０００人堆積し、その後
ＣＨＦ３ガスを用いた異方性エツチングによりゲート領
域、共通電極、素子領域１０、走査線電極２１の側面に
サイドウオール４１を形成する。この後第２層目のＩＴ
Ｏを堆積し、その後パターニングをして信号線電極２２
と画素駆動電極３１とを形成する。

この方法では、コンタクトスルーホール開口のためのホ
ト工程か省略できるため、全工程でホト工程数を３回に
まで低減できる。

以上の実施例では、蓄積容量の共通電極としてＩＴＯ膜
を例にとって説明したが、ＩＴＯだけではなく　Ｓ　ｎ
　Ｏ２膜や１　ｎ　０２膜なども使用できる。

また、非常に薄いＣｒ、、Ｎｉ−Ｃｒ合金、Ａｕ膜など
や、ドーピングされた非常に薄い非晶質または多結晶Ｓ
ｉ膜や、Ｓ　ｉ　−Ｎ、　Ｓ　１−Ｃ５５ｉ　−０合金
なども使用できる。

第５図は本発明の第４の実施例の断面図であり、前記と
同一の符号は同一または同等部分を表わしている。本実
施例では、ゲート絶縁膜１１、ゲート電極１２及び蓄積
容量の共通電極３０を堆積後、さらに連続して第３の絶
縁膜４２を堆積した後にこれらをパターニングする。そ
の後、ＴＰＴのソース領域１３−１、ドレイン領域１３
−２を形成し、さらに第２の絶縁膜である層間絶縁膜４
０を堆積することで、蓄積容量として機能する絶縁膜を
２層構造とする。本実施例によれば、絶縁膜のピンホー
ルによる絶縁破壊を低減することができる。

更に、本実施例によれば、この第３の絶縁膜４２０体を
ソース、ドレイン領域を形成するためのドーピング時の
マスクとして用いることができる。この場合、第１図に
示したイオン注入法によりソース、ドレイン領域を形成
すると、注入時のダメージによって第３の絶縁膜４２の
絶縁耐圧が低下して好ましくない。よりダメージの小さ
いドーピング法としてはプラズマドーピング法がある。

この方法は特開昭５９−２１８７２７号公報にその実施
例が示されているが、例えばＰＨ３やＢ　２　Ｈｅなと
のドーパントガス中でグロー放電を発生させ、プラズマ
状態となったガスによって不純物イオンを導入するもの
であって、ドーピング時のダメージが小さいという特徴
をもつ。

第８図はプラズマドーピングの一実施例を説明するため
のプラズマ処理装置の断面図である。真空容器１０１中
のアノード電極１０３に、ＴＦＴが形成されたガラス基
板１０９を設置し、容器中へＨで希釈したＰＨ３ガスを
導入する。ガス濃度は１〜５％、容器内圧力は０．５〜
５’ｒｏｒｒ程度が良い。

次に、加熱ヒーター０４によりガラス基板１０９を２０
０〜３００℃に加熱しながらアノード電極１０３に対向
するカソード電極１０２に高周波電圧を印加し、両電極
間に発生したグロー放電によってＰＨ３ガスをプラズマ
状態１０７とする。

不純物の導入は、プラズマ中で励起されたＰ。

ＰＨ，ＰＨ２などのラジカル分子の拡散や、ピＰＨ＋　
ＰＨ２＋などのイオン打ち込みによって行われるが、イ
オンの加速エネルギーはイオン注入法に比べ非常に小さ
くＩＫＶ以下であるため、高濃度にドーピングしても打
ち込んだ基板に与える損傷は小さい。

第９図はプラズマドーピングの別の実施例を説明するた
めのプラズマ処理装置の断面図である。

この場合には、プラズマ１０７中のイオンは加速電源１
１１に接続された加速電極１１０によって引き出されて
、１〜５１ＣＶ程度の比較的低い電圧で加速され、ＴＰ
Ｔ基板１０９に打ち込まれる。

この場合も加速電圧が小さいため、注入イオンがＴＰＴ
基板１０９に与える損傷は少ない。

以上説明したプラズマドーピング法を用いてＴＰＴのソ
ース、ドレイン領域を形成すれば、上記第５図に示した
第３の絶縁膜４２に対する損傷を小さくでき、従ってこ
の膜をそのまま層間絶縁膜として用いることが可能とな
る。

また逆に、プラズマドーピング法を用いる場合には、透
明導電膜の上にこの第３の絶縁膜を形成することは必須
である。これは以下の理由による。

もし、第３の絶縁膜を設けずに、ＴＰＴのゲート電極１
２と蓄積容量の画素電極３０とを構成する透明導電膜を
直接プラズマにさらすと、プラズマ中のＨ＋イオンある
いはＨラジカルによって透明導電膜が還元されて光の透
過率が低下してしまう。

また、透明導電膜としてＩＴＯを用いた場合には表面に
Ｉｎが析出して黒く変色する現象が観察される。このよ
うな透明導電膜の失透は画素部の光透過率を低下させ、
コントラストの高い高品位の画像を得ることを困難にす
る。

このＨプラズマによる透明導電膜の失透現象は、透明導
電膜をＳ　ｉＯ２やリン硅酸ガラス（ＰＳＧ）等の絶縁
膜で保護することにより、はぼ完全に防ぐことかできる
。従って、プラズマドーピングを用いる場合には、上記
の第３の絶縁膜を形成することは必須であり、更にプラ
ズマドーピング法はドーピング時の膜の損傷を小さくで
きるために、この第３の絶縁膜をそのまま層間絶縁膜と
して使用することが可能となる。

第３図は、ゲート電極１２、共通電極３０を透明導電膜
で形成し、さらに層間絶縁膜４０を形成後ＸｅＣ１２エ
キシマレーザ−１１２等のレーザビームを照射して半導
体膜１０の表面を再結晶化させソース領域１３−１、ド
レイン領域１３−２の不純物を活性化すると同時に、ゲ
ート絶縁股下のチャネル層１３−３の粒径を増大させて
ＴＰＴの性能を向上させる方法を示したものである。

本実施例によれば、レーザビームがゲート電極を透過す
るため、ソース領域１３−１およびドレイン領域１３−
２の不純物の活性化と、チャネル層１３−３の粒径の大
型化とを同時に達成することができるようになる。

（発明の効果）以上のように、本発明によれば蓄積容量を有するＴＰＴ
アクティブマトリックス基板において、ＴＰＴの性能を
低下させたり、透明導電膜を熱劣化させることなく、従
来７回以上必要であつたホト工程を３〜５回程度に削減
できるため、製造歩留りを向」ニさせ、製造コストを低
減できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＴＰＴ基板の製造工程
を説明するための断面図、第２図は従来技術のＴＦＴＪ
！板の製造工程を説明するための断面図、第３．５．６
．７図は、本発明のその他の実施例の断面図、第４図は
従来の逆スタガード構造のＴＦＴｕ板の断面図、第８．
９図は、プラズマを用いたドーピング方法を説明するた
めのプラズマ処理装置の断面図である。１・・・絶縁基板、１０・・・能動層半導体膜、１１・
・・ゲート絶縁膜、１２・・・ゲート電極、１３−１・
・・ソース領域、１３−２・・・ドレイン領域、２０・
・・共通電極の引き出し線、２１・・・走査電極、２２
・・・信号電極、２３・・・ドレイン電極、３０・・・
蓄積容量の共通電極、３１・・・画素駆動電極、１４゜
４０・・・層間絶縁膜、４１・・・サイドウオール、５
０・・・レジス！・、１０１・・・真空容器、１０２・
・・カソード電極、１０３・・・アノード電極、１０４
・・・加熱ヒータ、１０７・・・プラズマ、１０９・・
・ＴＦＴ基板、１１０・・・加速電極、１１１・・・加
速電源、１１２・・・レーザ光第１図

Claims

【特許請求の範囲】

（１）絶縁性基板と、該絶縁性基板の主表面にマトリッ
クス状に配置して形成された薄膜半導体素子と、該薄膜
半導体素子に近接して配置され、共通電極と画素駆動電
極とによって形成されるコンデンサ部とを有する半導体
装置の製造方法において、絶縁性基板の主表面に第１の
半導体薄膜を形成し、その後、該第１の半導体薄膜をマ
トリックス状にパターニングして、前記薄膜半導体素子
の能動領域となる半導体層を形成する工程と、前記絶縁性基板および半導体層の表面に、第１の絶縁膜
および第１の導電性薄膜を続けて形成する工程と、該第１の絶縁膜および第１の導電性薄膜を同時にパター
ニングし、前記薄膜半導体素子のゲート絶縁膜およびゲ
ート電極、該ゲート電極に接続される走査電極配線、前
記コンデンサ部の下側の電極、並びに該下側電極の引き
出し線を形成する工程と、絶縁性基板の主表面に第２の絶縁膜を形成し、その後、
該第２の絶縁膜をパターニングして所定の箇所にコンタ
クトホールを形成する工程と、前記第２の絶縁膜の表面
に導電性薄膜を形成し、その後にパターニングして前記
薄膜半導体素子の第１の電極に接続される信号線電極お
よび第２の電極に接続される引き出し電極を形成する工
程と、前記第２の絶縁膜の表面に第２の導電性薄膜を形
成し、その後、該第２の導電性薄膜をパターニングして
前記コンデンサ部の上側の電極を形成する工程とからな
ることを特徴とする半導体装置の製造方法。
（２）絶縁性基板と、該絶縁性基板の主表面にマトリッ
クス状に配置して形成された薄膜半導体素子と、該薄膜
半導体素子に近接して配置され、共通電極と画素駆動電
極とによって形成されるコンデンサ部とを有する半導体
装置の製造方法において、絶縁性基板の主表面に第１の
半導体薄膜を形成し、その後、該第１の半導体薄膜をマ
トリックス状にパターニングして、前記薄膜半導体素子
の能動領域となる半導体層を形成する工程と、前記絶縁性基板および半導体層の表面に、第１の絶縁膜
および第１の導電性薄膜を続けて形成する工程と、該第１の絶縁膜および第１の導電性薄膜を同時にパター
ニングし、前記薄膜半導体素子のゲート絶縁膜およびゲ
ート電極、該ゲート電極に接続される走査電極配線、前
記コンデンサ部の下側の電極、並びに該下側電極の引き
出し線を形成する工程と、絶縁性基板の主表面に第２の絶縁膜を形成し、その後、
該第２の絶縁膜をパターニングして所定の箇所にコンタ
クトホールを形成する工程と、前記第２の絶縁膜の表面
に第２の導電性薄膜を形成し、その後にパターニングし
て前記薄膜半導体素子の第１の電極に接続される信号線
電極、第２の電極に接続される前記コンデンサ部の上側
の電極を同時に形成する工程とからなることを特徴とす
る半導体装置の製造方法。
（３）絶縁性基板と、該絶縁性基板の主表面にマトリッ
クス状に配置して形成された薄膜半導体素子と、該薄膜
半導体素子に近接して配置され、共通電極と画素駆動電
極とによって形成されるコンデンサ部とを有する半導体
装置の製造方法において、絶縁性基板の主表面に第１の
半導体薄膜を形成し、その後、該第１の半導体薄膜をマ
トリックス状にパターニングして、前記薄膜半導体素子
の能動領域となる半導体層を形成する工程と、前記絶縁性基板および半導体層の表面に、第１の絶縁膜
、第１の導電性薄膜、および第２の絶縁膜を続けて形成
する工程と、該第１の絶縁膜、第１の導電性薄膜、第２の絶縁膜を同
時にパターニングし、前記薄膜半導体素子のゲート絶縁
膜およびゲート電極、該ゲート電極に接続される走査電
極配線、前記コンデンサ部の下側の電極、並びに該下側
電極の引き出し線を形成する工程と、絶縁性基板の主表面に絶縁膜をさらに形成し、その後、
異方性エッチングによって絶縁性基板上の凸部の側壁に
サイド・ウォールを形成する工程と、絶縁性基板の表面に金属薄膜を形成し、その後にパター
ニングして前記薄膜半導体素子の第１の電極に接続され
る信号線電極および第２の電極に接続される引き出し電
極を形成する工程と、前記絶縁性基板の表面に第２の導
電性薄膜を形成し、その後、該第２の導電性薄膜をパタ
ーニングして前記コンデンサ部の上側の電極を形成する
工程とからなることを特徴とする半導体装置の製造方法
。
（４）絶縁性基板と、該絶縁性基板の主表面にマトリッ
クス状に配置して形成された薄膜半導体素子と、該薄膜
半導体素子に近接して配置され、共通電極と画素駆動電
極とによって形成されるコンデンサ部とを有する半導体
装置の製造方法において、絶縁性基板の主表面に第１の
半導体薄膜を形成し、その後、該第１の半導体薄膜をマ
トリックス状にパターニングして、前記薄膜半導体素子
の能動領域となる半導体層を形成する工程と、前記絶縁性基板および半導体層の表面に、第１の絶縁膜
、第１の導電性薄膜、および第２の絶縁膜を続けて形成
する工程と、該第１の絶縁膜、第１の導電性薄膜、および第２の絶縁
膜を同時にパターニングし、前記薄膜半導体素子のゲー
ト絶縁膜およびゲート電極、該ゲート電極に接続される
走査電極配線、前記コンデンサ部の下側の電極、並びに
該下側電極の引き出し線を形成する工程と、絶縁性基板の主表面にさらに絶縁膜を形成し、その後、
異方性エッチングによって絶縁性基板上の凸部の側壁に
サイド・ウォールを形成する工程と、絶縁性基板の表面に第２の導電性薄膜を形成し、その後
にパターニングして前記薄膜半導体素子の第１の電極に
接続される信号線電極、第２の電極に接続される前記コ
ンデンサ部の上側の電極を同時に形成する工程とからな
ることを特徴とする半導体装置の製造方法。
（５）前記引き出し電極と、前記コンデンサ部の上側電
極とは、電気的に接続されていることを特徴とする特許
請求の範囲第１項または第３項記載の半導体装置の製造
方法。
（６）前記絶縁性基板および半導体層の表面に、第１の
絶縁膜および第１の導電性薄膜を続けて形成したのちに
、さらに第３の絶縁膜を形成する工程をさらに具備し、該第１の絶縁膜、第１の導電性薄膜、および第３の絶縁
膜は同時にパターニングされることを特徴とする特許請
求の範囲第１項ないし第５項のいずれかに記載の半導体
装置の製造方法。
（７）前記第３の絶縁膜を形成し、第１の絶縁膜、第１
の導電性薄膜、および第３の絶縁膜を同時にパターニン
グした後に、前記能動領域となる半導体層にプラズマ処
理によって不純物イオンをドーパントする工程を、さら
に具偏したことを特徴とする特許請求の範囲第６項記載
の半導体装置の製造方法。
（８）前記第１および第２の導電性薄膜のうち少なくと
も第２の導電性薄膜は、導電性透明薄膜であることを特
徴とする特許請求の範囲第１項ないし第７項のいずれか
に記載の半導体装置の製造方法。
（９）前記絶縁性基板の主表面に第２の絶縁膜を形成し
た後に、該第２の絶縁膜の表面からレーザビームを照射
する工程を、さらに具備したことを特徴とする特許請求
の範囲第８項記載の半導体装置の製造方法。