JPH11204802A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH11204802A JP29851698A JP29851698A JPH11204802A JP H11204802 A JPH11204802 A JP H11204802A JP 29851698 A JP29851698 A JP 29851698A JP 29851698 A JP29851698 A JP 29851698A JP H11204802 A JPH11204802 A JP H11204802A
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Abstract

(57)【要約】 【課題】 従来の薄膜トランジスタの製造方法では、ソ
ースまたはドレイン電極とゲート電極間のオーバラップ
により、ソース電極とゲート電極間の寄生容量とフィー
ドスルー電圧とが増加する。 【解決手段】 半導体基板上に、裏面リソグラフィによ
り放射フィルタアイランド１１２が形成される。この放
射フィルタアイランド１１２は、フォトリソグラフィで
の波長の光を透過させるのに対し、レーザの波長は反射
するか、もしくは透過させない。レーザ支援ドーピング
法により、ソース領域１３２とドレイン領域１３４への
ドーパントの注入が行われ、前記二つの領域は自己整合
的に形成される。その後、前記二つの領域上にソース電
極とドレイン電極とが形成されるので、ソース電極及び
ドレイン電極とゲート領域とのオーバラップがなくな
り、寄生容量とフィードスルー電圧を低減することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タの製造方法に関する。
【０００２】
【従来の技術】一般にボトムゲート形トランジスタ構造
においては、金属のゲート材が基板上に形成される。基
板は紫外（ＵＶ）光を透過させ、ゲート金属は透過させ
ない。絶縁層がゲート金属上に形成され、チャネル形成
用の活性材料層がこの絶縁層上に成膜される。活性材料
層の例として、真性水素化アモルファスシリコン（ａ−
Ｓｉ：Ｈ）あるいは他の類似の材料がある。窒化物保護
層が前記活性材料層上に成膜され、次工程でこの保護層
からアイランドが形成される。これらの各付加層も一般
にＵＶ光を透過させる。次にフォトレジスト層が前記保
護層上に成膜される。この後ＵＶ光が基板、絶縁層、活
性材料層、および保護層を通して照射される。このＵＶ
光はゲート金属で遮蔽された領域以外のフォトレジスト
に達して、該フォトレジストを露光する。次いでこのＵ
Ｖ光で露光された領域のフォトレジストの現像が行われ
る。このパターン形成されたフォトレジストをマスクに
用いて窒化物保護層がエッチングされる。このエッチン
グは、前記フォトレジストの露光がゲート金属で遮蔽さ
れた部分以外（若干の側面エッチングを除いて）の全て
の領域について行われる。これによって窒化物保護アイ
ランドが形成され、このアイランドはゲート電極で範囲
を規定されている。以後、この部分の構造を「自己整合
的」とする。
【０００３】次に、接点層（例えばｎ＋になるようにド
ーピングされたａ−Ｓｉ：Ｈなど）が前記各層上に成膜
される。続いてリソグラフィ（または他の類似の工法）
を用いて、ゲート金属上に位置した部分の接点層が大ま
かに除去される。ドーピングされたａ−Ｓｉ：Ｈを真性
ａ−Ｓｉ：Ｈ上で選択的にエッチングする（すなわち前
者を除去して後者を除去しない）ことは困難であるた
め、表層の保護用アイランドをエッチング防止材に用い
てソースおよびドレイン電極を形成する。完成した構造
を図１（ａ）および図１（ｂ）に示す。図において、薄
膜トランジスタ（ＴＦＴ）１０は、基板１２、基板１２
上に形成されたゲート金属１４、ゲート絶縁層１６、活
性層１８、表面保護用アイランド２０、ドレイン電極２
２、およびソース電極２４からなる。しかしながら、前
述したようにドーピングされたａ−Ｓｉ：Ｈと真性ａ−
Ｓｉ：Ｈとの選択的なエッチングの制御は困難であるた
め、オーバラップ２８および３０に示すように、これま
ではドーピングされたａ−Ｓｉ：Ｈだけをエッチングし
て、一定量のドーピングされたａ−Ｓｉ：Ｈが保護用ア
イランド２０にオーバラップして残るようにされてい
た。したがって、この部分の構造は自己整合的ではな
い。
【０００４】オーバラップ２８および３０を残すことに
よってドーピングされたａ−Ｓｉ：Ｈを通した真性ａ−
Ｓｉ：Ｈ内のエッチングの問題は軽減されるが、いくつ
かの理由によりゲート金属上を覆う接点層はできるだけ
多く除去されるべきである。第一の理由は、ソースおよ
びドレイン電極間の隙間２６が大きくなると、両電極間
の電気的絶縁性が向上することである。第二の理由は、
トランジスタのチャネル長はトランジスタの動作特性、
材料およびその他のパラメータによって事前設定される
ことである。オーバラップ２８および３０はチャネル長
を長くし、結果として、構造全体の大きさが大きくな
る。例えば、チャネル２６、オーバラップ２８および３
０の各長さが５マイクロメータ（μｍ）以上で、全体で
１５μｍ以上になることがある。今日の競合の激しいア
クティブマトリクス薄膜センサセルでは、光センサや電
気接続端子を含んだ両端の長さが約５０μｍ以下になる
ようにされる。したがって、オーバラップを少なくする
ことによりトランジスタ長が縮小し、その結果セル内の
検出器用材料の領域および（あるいは）所定寸法のアレ
ー中のセル数を増加させることができる。
【０００５】最後にもっとも重要な問題として、寄生容
量の形成の問題がある。この寄生容量は、ソースまたは
ドレイン電極材料とゲート材料間のオーバラップした箇
所に形成される。寄生容量を図２の、表示装置あるいは
感知装置用のセル５０についての概略回路図に示す。セ
ル５０はＴＦＴ５２を備え、ＴＦＴ５２はセルアドレス
用のスイッチとして機能する。ＴＦＴ５２のゲート５４
はゲートライン６０に接続され、ＴＦＴ５２のドレイン
５６はデータライン６２に接続される。ＴＦＴ５２のソ
ース５８はセンサ素子（ｐ−ｉ−ｎ光検出器など、図示
せず）あるいは表示素子（液晶層構造など、図示せず）
のいずれかに接続される。図２ではこれらの素子をまと
めて画素６６とする。
【０００６】図１（ａ）に示したオーバラップ２８およ
び３０の影響によってソースおよびゲート間に寄生容量
（キャパシタ６４）が発生する。この寄生容量は画素電
極上のフィードスルー電圧の発生原因となり、表示素子
の場合は画像のちらつき（オフ状態からオン状態への遷
移異常）と焼き付き（オン状態からオフ状態への遷移異
常）が発生する。センサ素子の場合は、寄生容量は読み
出しノイズの原因になる。
【０００７】図３に寄生容量とフィードスルー電圧によ
るいくつかの悪影響を示す。図３には、時刻ｔ1からｔ5
にかけてのＴＦＴ５２のゲート５４電圧Ｖgとドレイン
５６の電圧Ｖdが示されている。また図３には、実線で
表した画素６６における実電圧Ｖpixと一点鎖線で表し
た画素６６における理想電圧Ｖidealも示されている。
時刻ｔ1で、データライン６２の電圧レベルはハイ（通
常５〜１０Ｖ）である。一方、ゲートライン６０の電圧
レベルはロー（通常０Ｖ）である。したがって、ＴＦＴ
５２のチャネルは閉じており、電圧がデータライン６２
と画素６６間にかかることはなく、例えば典型的なバッ
クライト付き液晶表示素子の場合は、前記画素は不透明
すなわちオフ状態である。
【０００８】時刻ｔ2では、データライン６２の電圧レ
ベルはハイのままであるが、ゲートライン６０の電圧レ
ベルはローからハイ（通常１０〜１５Ｖ）に移行する。
この結果ＴＦＴ５２のチャネルが開く。この結果データ
ライン６２から画素６６にかけて電圧が印加され、バッ
クライト付き液晶の場合は画素６６が透明すなわちオン
状態になる。画素６６は、通常Ｃpixで示した一定の固
有容量をもつ。また、ＴＦＴと画素とが集積された構造
構成であるため、ＴＦＴ５２のソース電極と画素電極間
には通常オーバラップが存在する。このため、ソースと
画素の間にＣpi xと並列な容量Ｃsが生じる。しかしなが
ら先に述べたように、ソース５８とゲート５４間にはオ
ーバラップ３０（図１（ａ））に起因する容量も存在す
る。ゲート５４はゲートライン６０に接続され、ソース
５８は画素６６の電極に接続されている。前記容量は、
ゲートライン６０と画素６６間の容量Ｃgsで表される
（図２）。したがって、時刻ｔ2と時刻ｔ3の間では想定
通りの電圧が画素６６にかかる。
【０００９】時刻ｔ3で、ゲートライン６０の電圧レベ
ルはローにスイッチされる。これによりＴＦＴ５２のチ
ャネル中の電荷は消失する。しかしながら、この時刻で
Ｃgsの両端に電位差があり、この電位差によってＣpix
に蓄えられた電荷の一部がＣg sに再分布し、電圧降下Δ
Ｖpが発生する。この電圧降下をフィードスルー電圧と
する。時刻ｔ4で、データライン６２の電圧レベルはロ
ーであり、ゲートライン６０の電圧レベルはローからハ
イにスイッチされる。この結果ＴＦＴ５２のチャネルは
再び開く。しかしながら、データライン６２の電圧レベ
ルはローであるため、容量Ｃpix、ＣsおよびＣgsはデー
タライン６２のライン電圧レベルまで放電され、これに
より画素６６はオフにスイッチされる。時刻ｔ5で、ゲ
ートライン６０とデータライン６２の電圧は共にローで
ある。しかしながら、この場合もＣgsの両端に電位差が
あり、この電位差によってＣgsから画素６６に電荷が再
分布して、別のフィードスルー電圧降下ΔＶpが発生す
る。
【００１０】理想的には、一点鎖線Ｖidealで示すよう
にオフ状態の電圧とオン状態の電圧は一定である。しか
しながら、ゲート電極にオーバラップしたソース電極の
影響で生じる寄生容量がこの理想的な応答を得ることを
妨げる。実際には、時刻ｔ3でゲート電圧レベルがハイ
からローに変化する時は、データライン６２で設定され
た値からの電圧降下が生じる。表示装置の場合は、この
フィードスルー電圧によって前述の画像「ちらつき」
（オフ状態からオン状態に移る時の明るさの変動）が発
生する。同様に、時刻ｔ5では、フィードスルー電圧は
ＣpixおよびＣsの完全な放電を妨げ、前述の画像の「焼
き付き」（残留電圧、この場合はオン状態からオフ状態
に移る時の表示画素中の光透過）が発生する。
【００１１】同様に、セル５０をセンサ装置に適用した
場合は、前述の容量とフィードスルー電圧による諸現象
がセンサノイズの原因になる。すなわち、Ｃgsを通した
ゲートライン６０からのフィードスルー電圧が画素６６
からの読み出し電圧に加わり、信号エラーを招く。
【００１２】フィードスルー電圧の大きさはデータライ
ンでの電圧レベルの関数であり、次式で表される。
【００１３】すなわち、
【数１】ΔＶp∝ｆ（Ｃpix，Ｃgs）・Ｖd したがって、例えば階調表示の用途では、Ｖdの変化に
したがってフィードスルー電圧が変動し、さらにこの変
動がＶdで想定された値からの画素応答の変動を招く。
このことは、表示装置と感知装置の両方の用途において
階調レベルの制御が一様でないことを意味する。
【００１４】
【発明が解決しようとする課題】したがって、新規改良
された薄膜トランジスタ構造およびその製作方法が必要
とされる。前記構造は、ソースおよびドレインとゲート
電極との双方の間におけるオーバラップを解消したもの
である。この構造物の配列の、ＴＦＴスイッチ画素にお
いては、該構造により素子性能の著しい向上が得られ
る。この素子性能の向上はソース電極と画素間の寄生容
量とフィードスルー電圧が解消されることによる。また
セル間での素子寸法や性能の変動が著しく低減されると
共に、素子の外形寸法を小さくすることができる。
【００１５】
【課題を解決するための手段】本発明は、電極間のオー
バラップのない改良された薄膜トランジスタを提供する
方法に関するものである。ソース電極とゲート電極間の
寄生容量とフィードスルー電圧は、本構造において著し
く低減もしくは解消される。
【００１６】本発明によって得られる特長として、表示
装置における画像のちらつきと焼き付きの減少、画像形
成装置における読み出しノイズの低減、および表示装置
と画像形成装置の両方における階調レベル特性の向上が
ある。また本発明によりＴＦＴ画素スイッチの寸法を小
さくすることができる。
【００１７】本発明はレーザドーピング法を用いて自己
整合的なＴＦＴのソースおよびドレイン領域を形成する
ものである。ドーピング用マスクは光学フィルタによっ
て形成され、この光学フィルタは、ドーピング工程で使
われる放射源（例えばレーザ）の波長（例えば約３０８
ｎｍ）を反射し、リソグラフィの波長（例えば約４００
ｎｍ）を透過させるものである。自己整合的なドーピン
グマスクはチャネルの保護用アイランドとしても機能す
る。製造工程全体は現在の大面積素子の製造工程と同様
のものである。
【００１８】一実施形態においては、ゲート電極をマス
クに用いて裏面リソグラフィにより保護用アイランドが
形成される。次いで前面レーザドーピングを用いてＴＦ
Ｔ内のチャネルにきわめて近接した領域にドーピングが
行われ、これによりゲート電極をマスクに用いてソース
およびドレイン領域を形成する時の端部の陰影効果とい
う問題は解決される。別の実施形態においては、ガス侵
入式（ガスイマージョン）レーザドーピング法によって
ＴＦＴのチャネル最近傍の領域にドーピングを施し、こ
の場合も放射フィルタをマスクに用いてＴＦＴのチャネ
ル領域を保護する。また別の実施形態では、ドーパント
材料からなる表面層をＴＦＴ構造上に成膜し、この後レ
ーザエネルギーによってドーピングを行うと共に構造を
電気的に活性化させる。この場合も放射フィルタをマス
クに用いてＴＦＴのチャネル領域を保護する。さらに別
の実施形態では、注入処理によってドーパント原子をＴ
ＦＴ構造中に注入した後、レーザアニールによって構造
を電気的に活性化させると共に、前記注入処理の影響で
生じた損傷を修復する。この場合もまた、放射フィルタ
をマスクに用いてＴＦＴのチャネル領域を保護する。
【００１９】また残留不純物による側壁の漏洩電流も減
少する。前記漏洩電流の減少は、最表面の保護層をパタ
ーン形成してエッチングマスクとして使用し、次いで活
性層の側壁をエッチングして不純物を除去することによ
り得られる。前記最表面の保護層は適当な寸法、すなわ
ち現在のマスク位置合わせ技術の許容範囲内での位置合
わせが可能な寸法を有している。
【００２０】
【発明の実施の形態】図４（ａ）および図４（ｂ）に、
本発明の一実施形態による製造工程の各ステップを、製
作したＴＦＴ構造１００の構造と併せて示す。本発明に
よるＴＦＴの製造初期の各ステップは従来工程によるも
のと同じである。具体的には、チャネル長が３〜１５μ
ｍの金属ゲート層（例えばＣｒ、ＴｉＷ、ＭｏＣｒ他）
がガラス（例えばＣｏｒｎｉｎｇ Ｇｌａｓｓ社（日
本）製Ｃｏｒｎｉｎｇ １７３７）または石英などの透
明基板１０４上に４００Å〜１０００Å程度の厚さに形
成される。この層形成は、スパッタ成膜および標準的な
リソグラフィ手法および湿式エッチングによって行われ
る。金属ゲート層は公知の処理によってパターン化さ
れ、金属ゲート電極１０２が形成される。
【００２１】金属ゲート電極１０２上に、窒化シリコン
のゲート絶縁層１０６がプラズマ強化（プラズマエンハ
ンスト）化学的気相成長法によって約３５０℃で約３０
００Åの厚さに形成される。ゲート絶縁層１０６上に、
約５００Åの真性ａ−Ｓｉ：Ｈ層１０８が約２７５℃で
成膜され、ＴＦＴのチャネルが形成される。次に放射フ
ィルタ層１１０が真性ａ−Ｓｉ：Ｈ層１０８上に成膜さ
れる。放射フィルタ層１１０は、厚さと組成が精密に制
御された二次層の積層からなる。放射フィルタ層１１０
の機能と特徴については後に詳細に述べる。プラズマ強
化化学的気相成長法（ＰＥＣＶＤ）を用いて上記各層の
成膜が行われる。この工程段階での、該製作された構造
を図４(a)の断面図および図４（ｂ）の平面図に示す
（層１０６、１０８および１１０は透明）。
【００２２】次いで図５（ａ）および図５（ｂ）に示す
ように、自己整合的放射フィルタ（または、単に放射フ
ィルタ）アイランド１１２が放射フィルタ層１１０から
形成される。フォトレジスト層（図示せず）が放射フィ
ルタ層１１０上に成膜される。このフォトレジスト層は
裏面露光により（すなわち透明基板１０４を通して）パ
ターン形成される。金属ゲート電極１０２はフォトレジ
スト露光用の光を透過させないため、露光マスクとして
の機能を果たす。後述するように、放射フィルタ層１１
０はフォトレジスト露光用の光を相当程度透過させるた
め、フォトレジストは、金属ゲート電極１０２上に重な
った部分以外は露光される。現像液を用いてフォトレジ
ストが表面から現像され、緩衝剤処理されたＨＦエッチ
ング液を用いて放射フィルタ１１０のエッチングが行わ
れ、アイランド１１２が形成される。
【００２３】次の工程で、素子のソース／ドレインの接
点用導電層が形成される、本発明の範囲内で、自己整合
的ＴＦＴソース／ドレイン領域を形成するためには、い
くつかの方法がある。次にいくつかの例示的な実施形態
を記述する。
【００２４】一つの実施形態において、レーザドーピン
グとして言及される方法が、半導体材料へのドーピング
に使用され、レーザアブレーションを用いて比較的高エ
ネルギーのドーパント原子が生成される。レーザパルス
が、ドーピングされる元素を含んだ半透明のソース層上
に照射される（このソース層はパターン形成されていて
もよく、またＰＳｉなどのｎ形またはＢＳｉなどのｐ形
のいずれでもよい）。前記ソース層は基板のごく近傍に
設けられる。レーザビーム印加の間に、ソース層内のド
ーパント原子が高エネルギー化する。また、このレーザ
ビームはドーピングされる領域の基板の表面層を短時間
局部溶融させる。この短時間の溶融の間に、高エネルギ
ー化したドーパント原子が溶融した基板表面層内に入り
込む。この溶融した層が固化する時に、ドーパント原子
が層内に分布して電気的に活性化する。前記ドーピング
処理の間の高温サイクルは数十ナノ秒と短いため、この
工法は実質的に低温製造と変わらない。このことはａ−
Ｓｉ：Ｈ ＴＦＴの製造において特に重要な意味をも
つ。
【００２５】図６に示すように、レーザドーピングの開
始時に先ずａ−Ｓｉ：Ｈ層１０８の上側表面１１６の近
傍にソース薄膜１１４が設置される。ソース薄膜１１４
は一般にリンとシリコンの合金からなり、この合金を用
いてａ−Ｓｉ：Ｈ層１０８中の選択された領域にドーピ
ングが行われ、該領域がｎ形にされる。ソース薄膜１１
４は担持体１１８の一方の表面上に均一に分布してお
り、前記担持体１１８はガラスまたは石英などのレーザ
ビームを透過させる性質のものである。ソース薄膜１１
４を担持した担持体１１８が上側表面１１６にごく近接
して設置され、ソース薄膜１１４が上側表面１１６に向
き合うようにされる。ソース薄膜１１４と上側表面１１
６間の隙間１２０は、最小でアイランド１１２の厚さ１
２２に等しく（例えば約０．５ｍｍ）、最大で数ｍｍで
ある。スペーサ１２４および（あるいは）アイランド１
１２が、隙間１２０の大きさを決定する。一般に、ソー
ス薄膜１１４と上側表面１１６間の隙間が小さくなる
程、ａ−Ｓｉ：Ｈ層１０８中に含まれるドーパント原子
の数が増える。
【００２６】ソース薄膜１１４が適切に設置されると、
レーザビームＢが担持体１１８の上方からソース薄膜１
１４中の領域１２６上に照射される。あるいは、該レー
ザで層１１４全体の両端を走査してもよい。この処理の
間に、レーザがソース薄膜１１４をアブレーションし、
高エネルギー化したドーパント原子を隙間１２０内に放
つ。このドーパント原子は１００ｅＶ以上の運動エネル
ギーを有している。この処理に適したレーザとして約３
０８ｎｍの波長のＸｅＣｌエキシマレーザがある。ソー
ス薄膜１１４の例としてＰＳｉがあり、このＰＳｉはプ
ラズマ強化化学的気相成長法によって担持体１１８上に
約２５０℃で約１００Åの厚さに成膜される。
【００２７】ソース薄膜１１４のアブレーションに加え
て、前記レーザのエネルギーは上側表面１１６中のレー
ザ入射部分をも溶かす。重要なことは、アイランド１１
２が（例えば干渉を経た反射の作用により）レーザビー
ムＢを透過させないことである。このために、アイラン
ド１１２下の領域すなわちチャネル１３０はレーザビー
ムによる損傷を受けない。一方、領域１２６の下方では
ドーパント原子が層１０８内に入り、それによって例え
ばｎ＋にドーピングされたソース領域１３２とｎ＋にド
ーピングされたドレイン領域１３４を形成する。これに
より、従来技術で解決不能であった、ゲート電極端部の
陰に隠されることによってチャネル最近傍の材料にレー
ザが届かないという問題が解決される。
【００２８】またこのことは本発明の重要な特徴の一つ
を明確に表している。つまり、放射フィルタ層１１０を
形成する材料は層１１０上に成膜されたフォトレジスト
露光用の輻射光（例えば波長約４００ｎｍの光）を相当
程度透過させ、これによってアイランド１１２が形成さ
れるようにする必要があるが、同時にソース薄膜１１４
および局部溶融される上側表面１１６のアブレーション
に使用されるレーザ光（例えば波長約３０８ｎｍのレー
ザ光）を相当程度透過させないことが必要なことであ
る。このため、「放射フィルタ」は、（ａ）フォトレジ
ストを露光するために使われる輻射光を透過すること
と、（ｂ）一つ又は一以上の層をある部分を融除し、そ
して／または溶融するために使用される輻射光（例え
ば、レーザ光）を反射（または吸収）することのどちら
も可能な構造として定義される。
【００２９】しかしながら、この他にもＴＦＴのソース
またはドレインの接点用導電層の形成法として多数の形
態がある。一例として、ガス侵入式（ガスイマージョ
ン）レーザドーピング法（「ＧＩＬＤ」）がある。図２
２に示すように、素子は放射フィルタアイランド１１２
を形成した段階で完成する。この後、素子は石英窓１８
２を備えた真空セル１８０中に入れられ、該セルが真空
ポンプにより約１０-6Ｔｏｒｒに排気される。次に、ド
ーパントを含んだガス１８４（例えばｎ形ドーピング用
のＰＦ5やｐ形ドーピング用のＢＦ3など）がドーピング
処理のためにセル内に導入される。ＧＩＬＤ法ではパル
スレーザ輻射を用いて上側表面１１６を急速に加熱、溶
融する。ドーピングが行われる段階は、前記ドーパント
を含んだガスが上側表面１１６に吸収され、さらに熱分
解して原子状になって溶融した表面物質中に拡散する時
である。表面物質の固化時に、ドーピング種は接点領域
であるソース領域１３２およびドレイン領域１３４内で
電気的に活性化する。この処理の間、ａ−Ｓｉチャネル
１３０は放射フィルタアイランド１１２によって保護さ
れ、レーザ輻射によって損傷および（あるいは）ドーピ
ングを受けることが防止される。
【００３０】別の実施形態によるソースまたはドレイン
の接点形成法として、素子表面に被覆された固体ドーピ
ング種供給源層１８６を用いたレーザ処理があり、この
方法を図２３に示す。ｎ形ドーピング種供給源の例とし
て、リンおよびリンとシリコンの合金他がある。上記ド
ーピング種供給源層は化学的気相成長法または他の公知
の適当な方法によって成膜される。あるいは、固体ドー
ピング種供給源層１８６は、リンをドーピングされたス
ピン塗布によるドーピング薄膜でもよい。前述と同様に
パルスレーザ輻射を用いて（この場合は固体ドーピング
種供給源層１８６を通して）上側表面１１６を急速に加
熱、溶融し、同時にドーパント元素種を活性化する。こ
れにより原子状のドーパント種は高エネルギー化し、ド
ーピング種供給源層１８６近傍でのＳｉ層の上側表面１
１６の溶融した部分内に急速に拡散する。この場合も放
射フィルタアイランド１１２によって、ＴＦＴチャネル
１３０がレーザ輻射により損傷および（あるいは）ドー
ピングされることが防止される。次いで、固体ドーピン
グ種供給源層１８６は従来公知の方法によって除去され
る（図ではこの層の輪郭を破線で示す）。
【００３１】さらに別の実施形態によるＴＦＴのソース
またはドレインの形成法を図２４および図２５に示す。
この実施形態では、ドーピング種がソースまたはドレイ
ンの接点領域に注入され、注入時に放射フィルタアイラ
ンド１１２が注入マスクとして使用される。前記注入は
イオン注入装置あるいはイオンシャワードーピング法に
よって行われる。前者は所望のイオンと注入範囲に応じ
て質量とエネルギーを選択する機能をもち、後者は質量
選択機能をもたない。このドーピングの状況を図２４に
示す。しかしながら、この注入処理は注入領域１３３お
よび１３９における結晶破壊をひき起こし、このことが
素子電流特性に悪影響を及ぼす。このため、前記注入
後、パルスレーザアニールを行って、注入による結晶破
壊等の損傷を熱効果により修復し、同時にソースおよび
ドレインの各領域１３２および１３４中のドーパントを
活性化させる。上記レーザアニール処理を図２５に示
す。このレーザアニール処理の間、放射フィルタアイラ
ンド１１２によってＴＦＴチャネル１３０のレーザによ
る損傷が防止される。輻射フィルタアイランド１１２が
注入マスクとレーザアニールマスクとに兼用されるた
め、ドーパントが注入される領域であるソース領域１３
２およびドレイン領域１３４でのイオンによる損傷はア
ニールによって完全に修復される。
【００３２】図７に、アイランド１１２中の一部１３５
の断面を示す。アイランド１１２（つまり放射フィルタ
層１１０）は二次層が数層積層された構造からなる。こ
の積層物の一例として二酸化シリコン１３６と窒化シリ
コン１３８を交互に積層したものがある。図に示すよう
に、窒化シリコンが最上層として選択される。この理由
は、窒化シリコンがレーザドーピング処理の間のドーピ
ングを阻止することで、下層材料に対する高い保護機能
が得られるためである。最下層１４０に窒化シリコンが
選択され、ａ−Ｓｉ：Ｈチャネル上でのドーピング耐性
の向上と適正な保護とが得られるようにされる。本用途
に適したその他の材料系としてＳｉ／ＳｉＯ2、Ｓｉ／
Ａｌ2Ｏ3、ＳｉＯ2／ＴｉＯ2他があり、基本的特徴とし
て、各材料対中の二つの層の各々は異なる屈折率をも
つ。得られた構造の一例としていわゆる分布反射器（Ｄ
ＢＲ）がある。別の例としていわゆるグレーデッド形Ｄ
ＢＲがあり、このＤＢＲにおいて材料の屈折率は材料の
厚さ方向の位置の関数として変化する。
【００３３】各二次層の材料の種類と厚さの両方が、放
射フィルタ層１１０に必要な選択的な透過と反射を得る
上で重要な役割を果たす。理想的には、各酸化物および
窒化物層の光学厚さＴをレーザビームＢの１／４波長の
ほぼ倍数になるようにして、Ｔ＝（１／４）（λ／η）
＋（ｍ／２）（λ／η）の関係を成立させ、該ビームと
の位相を整合させることにより最適な反射率が得られる
ようにする（前記式中、ηは材料の屈折率で、ｍは正の
整数１，２…）。例えば、酸化物層１３６の厚さを、
（１／４）×（３０８ｎｍ）×（１／１．４８）＝５２
ｎｍとし、窒化物層１３８の厚さを、（１／４）×（３
０８ｎｍ）×（１／２．１）＝３６．７ｎｍとする
（１．４８と２．１はそれぞれ二酸化シリコンと窒化シ
リコンの屈折率）。最下層の窒化物層１４０の厚さは他
の各窒化物層の厚さと異なり、例えば６０〜６５ｎｍ程
度にして、上方の層対と位相が整合するようにされる。
すなわち、最下層１４０の下部の材料はＳｉＯ2または
ＳｉＮではなく、ａ−Ｓｉ：Ｈであるため、層１４０の
厚さを上方の窒化物層と変えることで位相が整合するよ
うにされる。
【００３４】放射フィルタ層１１０の選択的な反射率と
透過率を得るためのもう一つの重要な因子として二次層
の層数がある。反射レベルを適正化することによりアイ
ランド１１２の下部のａ−Ｓｉ：Ｈチャネルが保護され
る。図８に３０８ｎｍのレーザビームの反射率のシミュ
レーションを、放射フィルタアイランド１１２を構成す
る酸化物と窒化物の層対の数の関数で表す。本実施形態
では、必要な反射率を８０％以上とした（しかし、本発
明から意図されるように、３０８ｎｍのレーザ以外の放
射源を使用したり、異なるドーパント種を使用したり等
すると、この反射率は変わってくるように、、本実施形
態の８０％の制限は本発明の全ての実施例を制限するも
のではない）。図８に示すように、この要求仕様は二つ
の層対からなる放射フィルタ層によって満たされる。ま
た、単一の層対でも反射率はレーザ出力その他に依存し
た関数として変化する。
【００３５】図９（ａ）および図９（ｂ）に、二つの層
対からなる放射フィルタ層１１０の光反射スペクトルの
シミュレーションと実測値を示す。明らかに、シミュレ
ーションは実データによく一致している。光反射率にお
けるシミュレーションと実測値の相違は、主に（１）シ
ミュレーションでは散乱が無視される（λの変化に対し
て屈折率は変化しない）と仮定し、（２）シミュレーシ
ョンでは各層における光学厚さを均一と仮定しているこ
とによる。二つの層対をもつ放射フィルタ層１１０は３
０８ｎｍで８０％の反射率を示しており、この反射率で
ａ−Ｓｉ：Ｈチャネルを十分に保護し得る。波長４００
ｎｍのＵＶ光の透過率は約８０％であり、この透過率で
自己整合的裏面リソグラフィ処理が実施可能である。二
つの層対をもつ放射フィルタ層の全厚は約２４１ｎｍで
ある。この厚さは標準的な緩衝剤処理されたＨＦ湿式エ
ッチングでの処理に適した厚さである。
【００３６】最後の特徴として、本提案のアイランド１
１２は標準的な絶縁材料で形成することができるため、
アイランド１１２をゲート絶縁層として使用することも
可能である。したがって、アイランド１１２はボトムゲ
ート形ＴＦＴ構造だけでなくトップゲート形ＴＦＴ構造
にも使用することができる。
【００３７】ＴＦＴ構造１００の製造工程に戻る。約２
５０℃で５〜１０分程度のプラズマ水素化処理が行わ
れ、レーザドーピングによって誘起されるソース領域１
３２とドレイン領域１３４中の欠陥が防止される。
【００３８】次に図１０（ａ）および図１０（ｂ）に示
すように、金属ゲート電極１０２に接触したゲートビア
１４２（図１０（ｂ））がパターン形成並びにエッチン
グされる。次いでＴｉＷ／Ａｌなどの金属接点層（図示
せず）が構造上に成膜される。この後、この金属層が標
準的なリソグラフィおよび湿式エッチング、あるいは従
来公知の他の工法によってパターン形成ならびにエッチ
ングされて、ソース電極１４４とドレイン電極１４６が
形成される。金属電極１４４，１４６の端部とアイラン
ド１１２の端部との間隔（Δｘで示す）は５μｍ以上の
長さにされる。
【００３９】図１１（ａ）および図１１（ｂ）に示すよ
うに、窒化シリコンまたは二酸化シリコン１４８からな
る保護層がＰＥＣＶＤによって成膜され、さらにパター
ン形成されてＴＦＴ構造１００の幅が規定される。最後
に、シリコンエッチングによりＴＦＴ構造１００が完成
する。前記シリコンエッチングは、ソース電極１４４、
ドレイン電極１４６、ゲートビア１４２、およびパター
ン形成された窒化シリコンまたは二酸化シリコン１４８
によって覆われた領域以外の全ａ−Ｓｉ：Ｈを除去する
ものである。
【００４０】薄膜トランジスタに共通の問題として、ソ
ースおよびドレイン間の側壁の漏洩電流がある。この漏
洩電流は層１８の側壁に残留した不純物によって生じる
ものである。従来のＴＦＴ構造（図１（ａ）、図１
（ｂ）および図１（ｃ））では、チャネル幅Ｗはドレイ
ン電極２２およびソース電極２４の幅で規定される。上
記各電極はチャネルにオーバラップしているため、活性
層の側壁は１５０の部分（図１（ｂ））でオーバエッチ
ングされて、漏洩電流を減少させる。ソース領域とチャ
ネル間およびドレイン領域とチャネル間の電気的接触へ
の影響はない。この理由は、ａ−Ｓｉ：Ｈ層のソースお
よびドレイン電極によってオーバラップされた部分で保
護されるためである。
【００４１】しかしながら本発明によるＴＦＴの場合
は、前記オーバエッチングはソース領域とチャネル間お
よびドレイン領域とチャネル間に電気的接触を起こさせ
る。この理由は、接点端部が保護されていない（すなわ
ち電極がオーバラップしていない）ためである。図１１
（ｂ）に示すように、保護層１４８をソース電極１４４
とドレイン電極１４６の両方を覆うように形成して前記
電極と放射フィルタ層１１２間の隙間が覆われるように
する。この後、オーバエッチングが進行しても、ソース
領域１３２とチャネル１３０間およびドレイン領域１３
４とチャネル１３０間では電気的接触が起こらない。さ
らに、保護層１４８は、幅Ｗ方向では放射フィルタアイ
ランド１１２よりも若干狭く（例えば２〜５μｍ程度狭
く）形成されており、リソグラフィ時のマスク不整合を
避けるようにされている。リソグラフィのマスクが放射
フィルタアイランド１１２と整合しない場合は、層１０
８は領域１５２でオーバエッチング（図１１（ｃ））さ
れない。この理由は、保護層１４８によって前記領域が
覆われるためである。つまり、オーバエッチングされる
領域１５２を層１０８中に設けることで、側壁漏洩電流
の発生原因である不純物が除去される。
【００４２】図１１（ａ）に明示したように、本構造中
のＴＦＴ構造１００のソース電極１４４またはドレイン
電極１４６のいずれも金属ゲート電極１０２とはオーバ
ラップしていない。ソースおよびドレイン領域の端部は
チャネル端部に一致しており、すなわちチャネルとの
「自己整合」が行われている。ソース（およびドレイ
ン）接点のゲート接点上でのオーバラップに起因する寄
生容量Ｃgsが解消され、フィードスルー電圧の問題は完
全に解決される。したがって（図２の構成の画素６６な
どの）画素における電圧特性は、図３の一点鎖線Ｖ
idealで示した理想特性に近似する。前述の工法により
製作した構造素子についての解析結果は上記理論解析を
裏付けている。
【００４３】我々はレーザドーピングについていくつか
の研究を行ってきた。その中の一つにおいて、１００ｎ
ｍのａ−Ｓｉ：Ｈを減圧化学的気相成長法（ＬＰＣＶ
Ｄ）によって石英基板上に成膜した。ドーパントである
リンをＸｅＣｌエキシマレーザを用いてレーザアブレー
ションにより基板から融除した。
【００４４】ドーピング効率およびドーピング深さはレ
ーザドーピング時のエネルギー密度に依存する。Ｓｉ融
液中のリンの拡散係数は約１０-4ｃｍ2／ｓであり、こ
の値は固相中の拡散速度である約１０-11ｃｍ2／ｓに比
べて著しく早い。パルスレーザ照射時のＳｉ薄膜の温度
上昇および照射後の同薄膜の温度低下は急峻であるた
め、液相中ではドーパント拡散は本質的に効率がよい。
レーザドーピングエネルギーが高くなる程、溶融の持続
時間が長くなると共に溶融深さが深くなり、この結果ド
ーピングレビルが高まると共にドーピング深さが深くな
る。図１２に、レーザドーピングエネルギー密度に対す
るドーピング効率を測定した実験結果を示す。該エネル
ギーがＳｉ表面を溶融させるしきい値である約１５０ｍ
Ｊ／ｃｍ2を越えると、ドーピング効率はエネルギーの
増加にしたがって急速に高まる。３５０ｍＪ／ｃｍ2の
レーザドーピングエネルギー密度に等価なドーピング量
は一レーザパルス当たり約１．６×１０14ａｔｏｍ／ｃ
ｍ2である。一般に、約１０1 4ａｔｏｍ／ｃｍ2がＴＦＴ
のソースとドレイン領域の形成に必要な線量である。
【００４５】図１３は、ドーピング深さをレーザドーピ
ングエネルギー密度の関数としてプロットした図であ
る。ドーピング深さの挙動は、レーザエネルギー密度の
関数で表した時の溶融深さに類似している。一般に、固
化時に固相と液相の界面が表面に向かって移動する一方
でドーパントは反対方向に拡散する。この結果、ドーピ
ング深さは溶融深さより若干浅くなる。
【００４６】我々は前述の種類の自己整合的ＴＦＴを多
数製作してきた。製作した構造のチャネル長は３〜１０
μｍの範囲のものである。前記構造の全幅は約１５μｍ
である。レーザドーピングは、パルス数１０〜１００の
ＸｅＣｌレーザを用いて２３０〜２５０ｍＪ／ｃｍ2の
エネルギーで行った。これら構造における隙間Δｘの変
動幅は１〜５μｍであった。
【００４７】チャネルを長くした素子の場合は、従来の
ＴＦＴと同等のＤＣ性能がみられた。図１４に、本発明
によるチャネル長約１０μｍの自己整合的ＴＦＴの変換
特性を示す。レーザドーピングは、２５０ｍＪ／ｃｍ2
のエネルギーでパルス数１０のレーザを用いて行った。
ソースとドレイン間の電圧が１０Ｖの時の、電界効果移
動度、しきい値電圧、しきい値以下での勾配、およびオ
フ状態での電流は従来のａ−Ｓｉ：Ｈ ＴＦＴと同様で
ある。
【００４８】図１５に、本発明によるチャネル長３μｍ
の自己整合的ＴＦＴの変換特性を示す。一般にチャネル
長が短くなると、図に示すように漏洩電流としきい値以
下での勾配が増加すると共にしきい値電圧が低下する。
しかしながら、移動度はこの小寸法化によって減少して
おらず、短チャネルＴＦＴでのみかけの移動度は長チャ
ネルＴＦＴに比べて小さいという一般通念に反してい
る。従来技術によって製作されたＴＦＴと本発明によっ
て製作されたＴＦＴとのチャネル長に対する移動度の比
較を図１６に示す。従来技術によるＴＦＴのデータは周
知の移動度曲線にしたがっており、つまり短チャネル素
子で比較的低い移動度が示されている。これは、短チャ
ネル素子の場合はチャネル抵抗に比べて接触抵抗が大き
いことによる。本発明によるＴＦＴは短チャネル長の場
合もきわめて高い移動度を示しており、接触抵抗が無視
できることを示している。
【００４９】図１７（ａ）と図１７（ｂ）に、各々チャ
ネル長が１０μｍと３μｍのＴＦＴの出力特性を示す。
いずれの素子も明らかに電流の密集がなく、素子接点が
適当であることを示している。さらに接点の検討とし
て、異なるΔｘをもつ類似のＴＦＴ内のオン状態の挙動
の比較を行った。図１８に示すように、１〜５μｍの範
囲では、Δｘの寸法はＴＦＴの挙動に影響を与えず、ソ
ースおよびドレイン電極のドーピング領域が十分なシー
ト抵抗を有していることを示している。したがって、ソ
ースおよびドレイン電極の厳密な位置合わせは、現行の
ＴＦＴ製造工程において必須のものではない。
【００５０】大半の表示装置の場合、画素用ＴＦＴは線
形領域で動作する。線形領域でのＴＦＴの接触抵抗は出
力コンダクタンスの逆数で決まる。接触抵抗は素子の出
力抵抗の、チャネル長０における交点の値である。図１
９に、本発明による電極と従来公知の電極との接触抵抗
の比較を示す。本発明のＴＦＴと従来のＴＦＴとは、類
似したチャネル性質とゲート絶縁性をもつ。このため、
図１９での各データに適合する両直線の勾配はほぼ等し
い。従来型電極とレーザ処理された電極の、チャネル幅
１μｍに正規化したときの接触抵抗は各々１６．２ＭΩ
・μｍおよび０．７６ＭΩ・μｍである。レーザドーピ
ングされたソースおよびドレインのもつ低い接触抵抗に
よって高性能の短チャネルａ−Ｓｉ：Ｈ ＴＦＴが得ら
れる。
【００５１】短チャネルＴＦＴにより大面積表示装置に
おける充填比の向上が可能になる。ＴＦＴのオン電流は
チャネル長に対するチャネル幅の比に比例するため、充
填比の向上は一定のＷ／Ｌ（チャネル長に対するチャネ
ル幅の比）におけるチャネル長の減少の二乗に関係す
る。図１１（ａ）および図１１（ｂ）に示す自己整合的
構造を用いることで、ＴＦＴのチャネル長を簡単に縮小
することができる。
【００５２】ＴＦＴ寸法が小さくなった場合、表示装置
においていくつかの重要な課題が生じる。一つは短チャ
ネルＴＦＴにおける電界効果移動度の問題である。先に
述べたように、チャネル長を長くした場合は接触抵抗を
チャネル抵抗よりも著しく小さくして、同等のＴＦＴの
移動度を保つ必要がある。図２０に、チャネル長が３μ
ｍ、５μｍおよび１０μｍの、レーザ処理されたａ−Ｓ
ｉ：Ｈ ＴＦＴの素子変換特性を測定した実験結果を示
す。明らかに、３μｍの素子の飽和電流は１０μｍの素
子の飽和電流とほぼ同等である。
【００５３】ＴＦＴの小型化に関するもう一つの課題
は、短チャネル効果に関することである。短チャネル効
果として、しきい値電圧の低下、オフ電流の増加、およ
びしきい値電圧以下での勾配の急峻さの減少等がある。
図２０から明らかに、しきい値電圧以下での勾配および
しきい値電圧の減少はわずかであることがわかる。３μ
ｍの素子のオフ電流は約０．５ｐＡ／μｍであり、この
電流は表示装置用として十分に低い値である。
【００５４】まとめると、図２１に示すように本発明に
より半導体構造２００が提供される。構造２００は、第
一の面２０４に形成されたゲート領域２０２であって、
第一のゲート端面２０８に位置した第一のゲート端２０
６と第二のゲート端面２１２に位置した第二のゲート端
２１０をもち、前記第一のゲート端面２０８と前記第二
の端面２１２は通常第一の面２０４と直交するものであ
るゲート領域２０２と、前記第一のゲート端面２０８に
位置した第一のソース端２１６をもつソース領域２１４
であって、前記第一のソース端２１６がゲート領域２０
２に隣接して、ただしオーバラップはしないようにされ
たソース領域２１４と、前記第二のゲート端面２１２に
位置した第一のドレイン端２２０をもつドレイン領域２
１８であって、前記第一のドレイン端２２０がゲート領
域２０２に隣接して、ただしオーバラップはしないよう
にされたドレイン領域２１８、およびソース領域２１４
とドレイン領域２１８間に位置した放射フィルタアイラ
ンド２２２を含む。
【００５５】さらに、構造２００は、第一のゲート端面
２０８にほぼ平行な面２２８に位置した第一のソース電
極端２２６をもつソース電極２２４であって、該第一の
ソース電極端２２６は、第一のゲート端面２０８から間
隔（例えば５μｍ）を置いたものであるソース電極２２
４を備え、さらに前記第二のゲート端面２１２にほぼ平
行な面２３４に位置した第一のドレイン電極端２３２を
もつドレイン電極２３０であって、前記第一のドレイン
電極端２３２は前記第二のゲート端面２１２から間隔
（例えば５μｍ）を置いたものであるドレイン電極２３
０を備える。この構造において、ソース電極２２４また
はドレイン電極２３０のいずれもゲート領域２０２にオ
ーバラップしていない。
【００５６】本発明によるレーザドーピング法によって
製作されたＴＦＴに関する材料の性質および素子特性に
ついて説明を行った。レーザドーピング法によって、高
いドーピング効率で、ａ−Ｓｉ：Ｈ ＴＦＴのソースお
よびドレイン領域を形成する実用的方法が得られる。レ
ーザドーピングされたソースおよびドレインの接触抵抗
は従来方法でドーピングされたａ−Ｓｉ：Ｈ電極よりも
約２０倍小さい。この低い接触抵抗により、チャネル長
が短くなった場合においてもＴＦＴの電界効果移動度を
保持することができる（わずかに短チャネル効果が３μ
ｍの素子の場合にみられる）。３μｍのＴＦＴのオフ電
流は十分に低く、画素スイッチの要求仕様を満たし得る
ものである。
【００５７】具体的ないくつかの実施形態により発明の
説明を行ったが、本発明の範囲内で従来技術により種々
の代替や、修正および変形が可能なことは明らかであ
る。例えば、前述したＴＦＴの活性層は無ドーピングの
真性ａ−Ｓｉ：Ｈであったが、この活性層にドーピング
を行って所望のＴＦＴ特性を得ることもできる。したが
って、本発明は例示した実施形態に限定されるものでは
なく、特許請求の範囲およびそれに同等する内容の範囲
内にあり、前記代替や修正および変形等をすべて含むも
のと考える。
【図面の簡単な説明】
【図１】 従来技術による薄膜トランジスタの概略図で
ある。
【図２】 従来技術による薄膜トランジスタと画素を含
むセルアレー中の一セルの概略回路図である。
【図３】 図２に示したセル内の各電圧を時間の関数と
して示す図である。
【図４】 本実施形態のＴＦＴの、製造工程の初期段階
における概略図である。
【図５】 本実施形態のＴＦＴの、製造工程の中間段階
における概略図である。
【図６】 本実施形態のＴＦＴの、製造時でのレーザド
ーピング処理進行中の状態を示す断面図である。
【図７】 本実施形態の放射フィルタアイランドの部分
断面図である。
【図８】 放射フィルタアイランドの反射率を該アイラ
ンドを含む層対の数の関数としてプロットした図であ
る。
【図９】 モデル化された放射フィルタアイランドの反
射率をある波長域でプロットした図である。
【図１０】 本実施形態のＴＦＴの、完成前の段階での
概略図である。
【図１１】 本実施形態のＴＦＴの完成後の断面図であ
る。
【図１２】 本実施形態のレーザドーピング処理におけ
るレーザドーピングエネルギー密度に対するドーピング
効率を測定した実験結果をプロットした図である。
【図１３】 本実施形態のレーザドーピング処理におけ
るレーザドーピングエネルギー密度の関数としてドーピ
ング深さをプロットした図である。
【図１４】 本実施形態のチャネル長約１０μｍの自己
整合的ＴＦＴの変換特性を示す図である。
【図１５】 本実施形態のチャネル長約３μｍの自己整
合的ＴＦＴの変換特性を示す図である。
【図１６】 従来技術によって製作されたＴＦＴと本発
明によって製作されたＴＦＴのチャネル長に対する移動
度を比較した図である。
【図１７】 チャネル長１０μｍのＴＦＴとチャネル長
３μｍのＴＦＴの出力特性を示す図である。
【図１８】 ソースまたはドレイン電極と放射フィルタ
アイランドとの間の隙間Δｘが１μｍ、３μｍおよび５
μｍであるＴＦＴの、ソースとドレイン間の電流に対す
るゲート電圧をプロットした図である。
【図１９】 本実施形態の電極と従来公知の電極の接触
抵抗を比較した図である。
【図２０】 チャネル長が３μｍ、５μｍおよび１０μ
ｍであるレーザ処理されたａ−Ｓｉ：Ｈ ＴＦＴの素子
変換特性を測定した実験結果を示す図である。
【図２１】 本実施形態のＴＦＴの断面図である。
【図２２】 本実施形態のガス侵入式（ガスイマージョ
ン）レーザドーピング法におけるＴＦＴの断面図であ
る。
【図２３】 本実施形態の表面堆積ドーピング種のレー
ザ支援ドーピング法におけるＴＦＴの断面図である。
【図２４】 本実施形態のドーパント注入法におけるＴ
ＦＴの断面図である。
【図２５】 本実施形態のドーパント注入法におけるア
ニール工程でのＴＦＴの断面図である。
【符号の説明】
１０ 薄膜トランジスタ、１２ 基板、１４ ゲート金
属、１６ ゲート絶縁層、１８ 活性層、２０ 表面保
護用アイランド、２２ ドレイン電極、２４ソース電
極、２６ 隙間（チャネル）、２８，３０ オーバラッ
プ、５０ セル、５２ 薄膜トランジスタ（ＴＦＴ）、
５４ ゲート、５６ ドレイン、５８ソース、６０ ゲ
ートライン、６２ データライン、６４ キャパシタ、
６６画素、１００ ＴＦＴ構造、１０２ 金属ゲート電
極、１０４ 透明基板、１０６ ゲート絶縁層、１０８
ａ−Ｓｉ：Ｈ層、１１０ 放射フィルタ層、１１２フ
ィルタアイランド、１１４ ソース薄膜、１１６ 上側
表面、１１８ 担持体、１２０ 隙間、１２６，１５２
領域、１３０ チャネル、１３２ ソース領域、１３
３，１３９ 注入領域、１３４ ドレイン領域、１３５
アイランド１１２中の一部、１３６ 二酸化シリコン
（酸化物層）、１３８ 窒化シリコン（窒化物層）、１
４４ ソース電極、１４６ ドレイン電極、１４８ 窒
化シリコンまたは二酸化シリコン、１４２ ゲートビ
ア、１８０ 真空セル、１８２石英窓、１８６ 固体ド
ーピング種供給源層、２００ 半導体構造、２０２ ゲ
ート領域、２０４ 第一の面、２０６ 第一のゲート
端、２０８ 第一のゲート端面、２１０ 第二のゲート
端、２１２ 第二のゲート端面、２１４ ソース領域、
２１６ 第一のソース端、２１８ ドレイン領域、２２
０ 第一のドレイン端、２２２ 放射フィルタアイラン
ド、２２４ ソース電極、２２６ ソース電極端、２３
０ ドレイン電極、２３２ ドレイン電極端。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レニ エイ ルジャン アメリカ合衆国 カリフォルニア州 サニ ーベール ウェスト デューン アベニュ ー 115 (72)発明者 ジェイムス ビー ボイス アメリカ合衆国 カリフォルニア州 ロス アルトス ルッセル アベニュー 1036 (72)発明者 クリストファー エル チュー アメリカ合衆国 カリフォルニア州 マウ ンテン ビュー エスキュール アベニュ ー 234 アパートメント 110 (72)発明者 ミカエル ジー ハック アメリカ合衆国 カリフォルニア州 マウ ンテン ビュー マウンテン ビュー ア ベニュー 372

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成された活性層を有する半導
    体構造の形成方法であって、 前記活性層の第一の領域上に放射フィルタを設置するス
    テップと、 前記活性層と前記放射フィルタ中の少なくとも一部上に
    ドーパント原子供給源を設置するステップと、 前記ドーパント原子供給源と前記活性層との両方の領域
    へ前記活性層に向かって光照射し、この光照射により前
    記ドーパント原子供給源から供給されたドーパント原子
    が、照射された領域に対応する領域内であって、前記第
    一の領域以外の領域内である活性層に入るようにし、そ
    れによって第一のドーピング領域および第二のドーピン
    グ領域を前記活性層中に形成するステップと、を含み、 前記半導体構造が、第一のゲート端面に形成された第一
    の端部と第二のゲート端面に形成された第二の端部とを
    もつゲート電極を含み、 前記形成方法が、さらに、前記第一のゲート端面にソー
    ス領域端をもつソース領域として前記第一のドーピング
    領域を形成するステップと、前記第二のゲート端面にド
    レイン領域端をもつドレイン領域として前記第二のドー
    ピング領域を形成するステップと、を含むことを特徴と
    する半導体構造の形成方法。
  2. 【請求項２】 半導体構造の形成方法であって、 基板上に、第一のゲート端面に形成された第一の端部と
    第二のゲート端面に形成された第二の端部をもつゲート
    電極を形成するステップと、 前記ゲート電極上に活性層を形成するステップと、 前記活性層上に放射フィルタ層を形成するステップと、 前記放射フィルタ層上にフォトレジスト層を形成するス
    テップと、 前記ゲート電極がマスクとなり前記フォトレジストの露
    光を制限し、前記基板、前記活性層および前記放射フィ
    ルタ層を順に貫通してフォトレジスト層の一部を露光す
    るステップと、 前記フォトレジストの露光部に接する前記放射フィルタ
    層の部分と共に、前記フォトレジストの露光部を除去し
    て、前記第一のゲート端面に第一のアイランド端をも
    ち、且つ、前記第二のゲート端面に第二のアイランド端
    をもつ放射フィルタアイランドを形成するステップと、 イオン注入によって、ドーパント原子を前記活性層中の
    第一および第二のドーピング領域に注入するステップで
    あって、該注入において前記放射フィルタが該フィルタ
    下部へのイオン注入を防止するマスクとして機能して前
    記第一のドーピング領域および第二のドーピング領域の
    範囲を規定するステップと、 前記半導体構造に光照射して前記第一および第二のドー
    ピング領域をアニールし、それによって前記活性層中
    に、前記第一のゲート端面にソース領域端をもつソース
    領域と前記第二のゲート端面にドレイン領域端をもつド
    レイン領域を形成するステップと、を含むことを特徴と
    する半導体構造の形成方法。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    構造の形成方法であって、 前記ソース領域と電気的接続を行うソース電極と、前記
    ドレイン領域と電気的接続を行うドレイン電極とを形成
    するステップを含み、前記ソース電極は前記第一のゲー
    ト端面にほぼ平行な面に位置したソース電極端をもつよ
    うに形成され、前記ソース電極端は前記第一のゲート端
    面から５μｍ以内の距離を置いて形成され、さらに前記
    ドレイン電極は前記第二のゲート端面にほぼ平行な面に
    位置したドレイン電極端をもつように形成され、前記ド
    レイン電極端は前記第一のゲート端面から５μｍ以内の
    距離を置いて形成され、前記ソース電極と前記ドレイン
    電極の他の部分は前記ゲート領域とオーバラップしない
    ように形成されることを特徴とする半導体構造の形成方
    法。
  4. 【請求項４】 請求項２記載の半導体構造の形成方法で
    あって、 前記フォトレジストの露光が波長約４００ｎｍの紫外光
    によって行われ、前記光照射が波長約３０８ｎｍの光で
    行われることを特徴とする半導体構造の形成方法。
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