JP2007256638A - 薄膜トランジスタ基板及びこれを用いた液晶表示装置 - Google Patents

Abstract

【課題】工程数が少なく、絶縁不良を起こしにくい薄膜トランジスタ基板、及びこれを用いた液晶表示装置を提供する。
【解決手段】下部電極がゲート電極配線と同じ材料で形成され、上部電極が透明電極と一体的に形成され、絶縁膜がソース・ドレイン電極を覆う保護膜と一体的に形成されているか、あるいはゲートとソース・ドレインを絶縁する層間絶縁膜が第１及び第２の絶縁膜を有し、２層の間に透明電極が設けられ、下部電極は、ゲート電極配線と同じ材料で形成され、上部電極は、透明電極と一体的に形成され、下部電極と透明電極との間に第１の絶縁膜を狭持する。
【選択図】図１

Description

本発明は、ガラス基板上に形成された薄膜トランジスタ基板、及びこれを用いた液晶表示装置に係り、特に、半透過型の液晶表示装置に関する。

近年、多結晶シリコン（ｐ−Ｓｉ）系の半導体層を用いた薄膜トランジスタ（ＴＦＴ）は、その駆動回路をアレイ基板上に一体に作り込むことが出来るので、携帯電話、モバイルＰＣ用の液晶表示装置に多く採用されている。

ＴＦＴの構造としては、非晶質シリコンＴＦＴで一般的な、ボトムゲート・逆スタガ型、ＭＯＳＦＥＴで一般的なトップゲート・コプレーナ型に大別される。

このうち、トップゲート・コプレーナ型の方が、ＴＦＴ性能に優れる場合が多く、主流となっている。

ＴＦＴの構造にトップゲート・コプレーナ型を用いた場合、チャネルとなる半導体層を島状にエッチング加工し、それを覆うようにゲート絶縁膜としてのＳｉＯ_２を化学蒸着法で成膜し、次いで、ゲート電極を形成するのが一般的である。

さらに、ゲート電極を形成後、ソース・ドレイン電極、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）部のキャリア濃度調整のため、ＰまたはＢといった不純物を、ゲート絶縁膜であるＳｉＯ_２を通過させて、下層にある半導体層にイオン注入する。

なお、通常、ＴＦＴアレイ基板には、ＴＦＴ以外に、電位保持用のコンデンサをマトリクス状に配置させる。このコンデンサを形成する誘電体としては、ゲート絶縁膜としてのＳｉＯ_２膜を兼用するのが簡便である。この場合、コンデンサの一方の電極は、多結晶シリコン膜となる。もう一方の電極は、ゲート電極を構成する金属膜である。

つまり、トップゲート・コプレーナ型では、下部電極を多結晶シリコン膜、誘電体にゲート絶縁膜のＳｉＯ_２膜、上部電極をゲート電極材料金属薄膜としたコンデンサを用いることになる。下部電極の多結晶シリコン膜に特別な不純物イオン注入を行わない場合、コンデンサはいわゆるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バラクタとなるので、バイアス電圧を印可し、多結晶シリコン膜を反転状態にして使用する。

ところが、携帯電話のようなモバイル製品では、低消費電力化の要求が強いため、バイアス電圧印加の必要なＭＯＳバラクタは不利となる。そこで下部電極の多結晶シリコン膜に予め不純物イオン注入を行って、低抵抗化する策が取られる。この場合、イオン注入のためのフォトマスクプロセスがＣＭＯＳデバイスの場合、通常のｎ−チャネルＴＦＴ、ｐ−チャネルＴＦＴの各ソース・ドレイン注入に加えて、もう１工程必要となり、全部で３工程を減らすことが出来ない。

また、コンデンサの絶縁リーク不良を低減し、製造歩留まりを向上させる必要がある。多結晶シリコン薄膜の製法としては、非晶質シリコン薄膜を再結晶化させる手法が一般的であるが、この場合、結晶粒界で薄膜が凹凸になる傾向がある。特に、ＸｅＣｌ等のエキシマレーザを用いた光アニールにより非晶質シリコン薄膜を溶融、再結晶化させる手法では薄膜の凹凸は顕著であり、この凹凸の程度は、エキシマレーザアニール（ＥＬＡ）の条件、出発材料に用いた非晶質シリコン薄膜の膜質等に依存するが、凹凸の高さが５０ｃｍにも達する場合がある。このような突起部分では、その上を覆うＳｉＯ_２膜の耐電圧が低く、しばしば絶縁不良を起こしてしまう。特に前述したように、多結晶シリコン膜を反転状態にして使用する場合、バイアス電圧を常に印可することが必要なので、絶縁不良問題をより頻繁に起こしやすい。

工程数が減らせないこと、また絶縁不良を起こしやすいことは、いずれもコンデンサを形成する誘電体にゲート絶縁膜のＳｉＯ_２を兼用することが問題である。ゲート電極より上層の絶縁膜でコンデンサを構成すれば、これらの問題を解決することができる。しかし、ゲート電極とソース・ドレイン電極の間に挿入する層間絶縁膜でコンデンサを構成しようとすると、容量を確保するには膜厚を薄くしなくてはならず、ゲート配線と信号配線のクロス容量も同時に増えて、消費電力が上がるという問題があった。

本発明は、上記事情に鑑みて成されたもので、工程数が少なく、絶縁不良を起こしにくい薄膜トランジスタ基板、及びこれを用いた液晶表示装置を提供することを目的とする。

本発明は、第１に、 絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素毎に備える薄膜トランジスタ基板において、
前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極が前記透明電極と一体的に形成され、該下部電極と該上部電極に挟まれてコンデンサを構成する絶縁膜が薄膜トランジスタ上に形成された保護膜と一体的に形成されていることを特徴とする薄膜トランジスタ基板を提供する。

また、本発明は、第２に、絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素に備える薄膜トランジスタ基板において、
薄膜トランジスタのゲート電極配線とソース・ドレイン配線を絶縁する層間絶縁膜は第１の層間絶縁膜と第２の層間絶縁膜を有し、前記第１の層間絶縁膜と第２の層間絶縁膜間に透明電極が設けられ、
前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極は、前記透明電極と一体的に形成され、前記下部電極と前記透明電極との間に第１の層間絶縁膜を狭持することで補助容量コンデンサが形成されていることを特徴とする薄膜トランジスタ基板を提供する。

また、本発明は、第３に、絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素毎に備え、
前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極が前記透明電極と一体的に形成され、該下部電極と該上部電極に挟まれてコンデンサを構成する絶縁膜が薄膜トランジスタのソース・ドレイン電極を覆うように形成された保護膜と一体的に形成されている薄膜トランジスタ基板を一方の基板に用いたことを特徴とする半透過型の液晶表示装置を提供する。

本発明は、第４に、絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素に備え、
薄膜トランジスタのゲート電極配線とソース・ドレイン配線を絶縁する層間絶縁膜は第１の層間絶縁膜と第２の層間絶縁膜を有し、前記第１の層間絶縁膜と第２の層間絶縁膜間に透明電極が設けられ、
前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極は、前記透明電極と一体的に形成され、前記下部電極と前記透明電極との間に第１の層間絶縁膜を狭持することで補助容量コンデンサが形成されている薄膜トランジスタ基板を一方の基板に用いたことを特徴とする半透過型の液晶表示装置を提供する。

本発明によれば、製造工程数が少なく、絶縁不良を起こしにくい薄膜トランジスタ基板、及びこれを用いた液晶表示装置が得られる。

以下、図面を参照し、本発明をより詳細に説明する。

図１は、第１の発明に係る薄膜トランジスタ基板の第１の例の断面構造を表す模式図を示す。

透明ガラス基板１上に、ＳｉＮ_ｘからなるアンダーコート層２ａ、及びＳｉＯ_２からなるアンダーコート層２ｂを介して、島状に加工された、ポリシリコン（ｐ−Ｓｉ）からなる半導体層３，４が形成されている。この半導体層３，４は、中央部にノンドープのチャネル領域３ａ，４ａ、チャネル領域３ａに隣接して、ホウ素（Ｂ）が高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）３ｃ、チャネル領域４ａに隣接してリン（Ｐ）が低濃度にドーピングされた低不純物濃度（ＬＤＤ）領域４ｂ、さらにＬＤＤ領域４ｂに隣接してリンが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）４ｃを有している。

半導体層３，４を覆うように、ゲート絶縁膜６が前面に形成されている。さらに、ゲート絶縁膜６上には、チャネル３ａに対応する領域にゲート電極７が、チャネル領域４ａに対応する領域にゲート電極８が形成されている。また、ゲート絶縁膜６上には、補助容量を形成するコンデンサ下部電極９が、ゲート電極７，８と同一工程で形成されている。

これらの上全面に、層間絶縁膜１０が形成され、ソース電極１１，１３，ドレイン電極１２，１４は、層間絶縁膜１０とゲート絶縁膜６に形成されたコンタクトホールを介して低抵抗領域３ｃ，４ｃにそれぞれ接続されている。なお、コンデンサ下部電極９上の大部分では、この絶縁膜１０は除去されている。

この絶縁膜１０とコンデンサ下部電極９上に、保護膜１５が全面に形成され、その上に透明電極１６が形成されていて、透明電極１６は、保護膜１５に形成されたコンタクトホールを介して、ソース電極１３に形成されている。この透明電極１６は、透過領域の画素電極として、またコンデンサ上部電極として機能する。

図中、２１が例えば走査線ドライバ内のｐ−チャネル薄膜トランジスタ部、２２が表示面のｎ−チャネル薄膜トランジスタ部、及び２３が補助容量部を各々構成し得る。

保護膜１５上、及び透明電極１６上の透過表示領域を除く領域上に有機絶縁膜１７が形成される。有機絶縁膜１７上の反射表示領域に反射電極１８が設けられ、有機絶縁膜１７に形成されたコンタクトホールを介して透明電極１６に接続されている。一部の有機絶縁膜１７の上にはセルのギャップを制御するためのスペーサ１９が設けられている。

この例の薄膜トランジスタ基板は、トップゲート型の半透過型液晶表示装置に用いられるＴＦＴアレイ基板として使用され得る。

ＴＦＴアレイ基板上に、図示しない対向基板を配し、その間に図示しない液晶層を封入することにより、第３の発明に係る液晶表示装置が得られる。

保護膜１５としては、例えば窒化シリコンを使用することが出来る。窒化シリコンは、酸化シリコンよりも誘電体率が高く、不純物汚染からＴＦＴを保護する性能に優れる。

保護膜１５の膜厚は、容量確保、絶縁性確保、及び光学透過率の観点から１００ｎｍ以上１８０ｎｍ以下、２５０ｎｍ以上３３０ｎｍ以下、または４００ｎｍ以上４８０ｎｍ以下であることが好ましい。

本発明では、上述の様に、ソース・ドレイン配線を覆うように形成された保護膜１５を補助容量コンデンサの誘電体として利用し、ゲート電極と透明電極の２つの電極層で挟む構造を含む。

また、この保護膜１５上に形成される有機絶縁膜上に反射電極、有機絶縁膜下に透明電極を設けることにより、保護膜１５上に反射電極と透明電極の両方を設けるよりも、コンデンサを有効に形成でき、有効表示領域の大きな液晶表示装置が得られる。

次に、図１に示す薄膜トランジスタ基板の製造方法の一例について説明する。

図２ないし図８は、図１の薄膜トランジスタ基板の製造工程の一例を説明するための図を各々示す。

まず、外形寸法５５０ｍｍ×６５０ｍｍ、厚さ０．７ｍｍのガラス基板１を用意する。図２に示すように、その一主面上にアンダーコート膜２ａ，２ｂとして、各々、ＳｉＮ_ｘ及びＳｉＯ_２を、さらに、その上に非晶質シリコン（ａ−Ｓｉ）膜４４を、各々プラズマＣＤＶ法により４００℃で連続成膜する。それぞれの膜厚は、例えばＳｉＮ_ｘ ０．０２μｍ、ＳｉＯ_２ ０．１μｍ、及びａ−Ｓｉ ０．０５μｍとする。

次に、ａ−Ｓｉ膜４４に水素が多量に混入している場合、例えば水素濃度が約１原子％を超える場合には、この水素を抜くために５００℃でアニールを行うことが出来る。この脱水素を行うことで、この後、エキシマレーザーの多結晶化を行う際に、水素によるアブレーションを防ぐことが出来る。ＣＶＤの成膜条件によっては、アニール無しでａ−Ｓｉ膜中の水素の含有量が少ない膜を得ることが可能で、また、水素濃度が約１原子％以下の場合にはアニール工程を省くことが出来る。

ａ−Ｓｉ膜４４に波長３０８ｎｍのＸｅＣｌエキシマレーザを照射して多結晶化し、多結晶シリコン（ｐ−Ｓｉ）膜にする。ＸｅＣｌエキシマレーザは、光学系により線状ビームとし、この線状ビームを走査することにより、大面積ａ−Ｓｉを多結晶化することが出来る。

その後、図３に示すように、ｐ−Ｓｉ膜をフォトリソグラフィーにより島状にエッチング加工し、半導体層３，４とする。このとき、ｐ−Ｓｉ膜のエッチングにはテーパーエッチングが出来るように、酸素ラジカルによってレジストを後退させながらエッチングを行う。

半導体層３，４の導電性をほぼ真性に調整するため、全面にホウ素の低濃度ドーピングを行う。ドーピングには、イオン注入を用い、ドーズ量５×１０^１１／ｃｍ^２、加速電圧１０ｋＶ程度が適当である。このイオン注入法はプラズマを立てることにより発生したイオンを加速電極により加速させてドーピングを行うものであり、マグネットにより質量を分離して、所望のイオンだけを打ち込む方式が望ましい。

質量分離せずに、水素などの不純物が同時に打ち込まれる方式を用いることも出来る。

続いて、図４に示すように、半導体層３，４を覆うように、気相成長法の１つとして、例えばプラズマＣＶＤ法により酸化シリコンＳｉＯ_２を０．１μｍ厚さに成膜し、ゲート絶縁膜６を形成する。成膜ガスとしては、少なくともケイ素と酸素を含むものが用いられ、例えばテトラエトキシシランと酸素ガスとの混合ガスを用いることが出来る。その他、例えばＳｉＨ_４とＮ_２Ｏとの組み合わせ、あるいはＳｉ_２Ｈ_６とＮ_２Ｏとの組み合わせを用いることができる。また、低圧にすることで、ＳｉＨ_４とＯ_２との組み合わせを用いることができる。

さらに、図５に示すように、スパッタリング法により、ＭｏＷ合金を０．３μｍの厚さに成膜し、フォトリソグラフィによりエッチング加工してゲート電極７，８、コンデンサ下部電極としての補助容量電極９を同一工程にて形成する。また、このエッチング加工は、テーパーエッチングが出来るように、酸素ラジカルによってレジストを後退させながら行うことが出来る。

また、この電極７，８，９をマスクとしてリンの低濃度ドーピングを行い、ＬＤＤ領域４ｂを形成することが出来る。ドーピングには、イオンドーピング法を用いる。このときのイオン種としては、Ｐ^＋，ＰＨ^＋，ＰＨ^２＋，ＰＨ^３＋等があげられ、リン原子１個、またはそこに水素が結合した１価イオンが主体的であるように調整し、リンのドーズ量２×１０^１３／ｃｍ^２、加速電圧８０ｋＶ程度とすることができる。

その後、フォトリソグラフィを用いて、ｎ−チャネルＴＦＴを形成する部分をレジストで保護し、ホウ素の高濃度ドーピングを行い、低抵抗領域３ｃを形成する。ドーピングにはイオンドーピング法が用いられる。このときのイオン種としては、Ｂ^２＋，Ｂ_２Ｈ^＋，Ｂ_２Ｈ_２＋，Ｂ_２Ｈ^３＋，Ｂ_２Ｈ^４＋，Ｂ_２Ｈ^５＋，Ｂ２Ｈ^６＋等があげられ、ホウ素原子２個、またはそこに水素が１個結合した１価イオンが主体であるように、調整し、Ｂのドーズ量１×１０^１５／ｃｍ^２、加速電圧７０ｋＶ程度とすることができる。

レジストを酸素プラズマ等でアッシングした後、フォトリソグラフィによって、ｐ−チャネルＴＦＴのＬＤＤ領域４ｂをレジストで保護し、リンの高濃度ドーピングを行い、低抵抗領域４ｃを形成する。ドーピングには、イオンドーピング法を用いる。このときのイオン種としては、Ｐ^＋，ＰＨ^＋，ＰＨ^２＋，ＰＨ^３＋等があげられ、リン原子１個、またはそこに水素が結合した１価イオンが主体的であるように調整し、リンのドーズ量１×１０^１５／ｃｍ^２、加速電圧７０ｋＶ程度とすることができる。

その後、レジストを例えば酸素プラズマ等でアッシングして除去する。

続いて、ドーピングしたイオンを活性化させるために窒素雰囲気中、５００℃で、１０分ないし１時間アニールを行う。あるいは、ホットプレートによる直接加熱、エキシマレーザ等を用いたレーザ加熱、あるいは赤外線ランプを用いた光アニールによる活性化を行うことも可能である。このような方法は、基板温度の上昇がより短時間となり、耐熱性が多少低いガラスも使用できるため低コストである。

次に、半導体３，４中に存在するダングリングボンドを終端するため、水素プラズマ中に基板を暴露するいわゆる水素化を行う。

その後、プラズマＣＶＤ装置により、基板全面に酸化シリコンなどの層間絶縁膜１０を成膜する。

なお、この水素化を、上記プラズマＣＶＤ装置中で行えば、水素化した後空気に触れることなく連続して層間絶縁膜１０を成膜することが出来る。

図６に示すように、補助容量電極９の一部領域上の層間絶縁膜１０をフォトリソグラフィによりエッチング除去すると同時に、低抵抗領域３ｃ，４ｃの一部領域上のゲート絶縁膜６及び層間絶縁膜１０をエッチング除去して、コンタクトホールを形成する。

スパッタリング法によって０．０５μｍのモリブデン膜、０．５μｍのアルミニウム膜、及び０．０５μｍのモリブデン膜の積層を成膜する。このとき、下層のモリブデン膜はコンタクトホールを介して低抵抗領域３ｃ，４ｃに接続されている。

その後、フォトリソグラフィによってパターニングを行い、図示するように、ソース電極１１，１３，ドレイン電極１２，１４を形成する。

次に、図７に示すように、保護膜１５として、図６に示す構造の全面にＳｉＮ_ｘをプラズマＣＶＤ法により３５０℃で成膜する。さらに、ソース電極１３の一部領域上の保護膜１５をフォトリソグラフィとドライエッチングによって除去し、コンタクトホールを形成する。このとき、その上に形成される透明電極が断線しないように、エッチング断面をテーパ加工しておく。

その後、図８に示すように、透明電極１６としてＩＴＯを形成する。透明電極１６は、保護膜１５に形成されたコンタクトホールを介してソース電極１３に接続される。ここで、ノンドープ領域４ａ、ＬＤＤ領域４ｂ、及び低抵抗領域４ｃを含む半導体層４、ゲート絶縁膜６、ソース電極１３、及びドレイン電極１４がｎ−チャネルＴＦＴ部２２を構成している。また、ノンドープ領域３ａ、及び低抵抗領域３ｃを含む半導体層４、ゲート絶縁膜６、ソース電極１１、及びドレイン電極１２がｐ−チャネルＴＦＴ部２１を構成している。この透明電極１６は、補助容量領域２３では、コンデンサ上部電極として機能する。

保護膜１５と透明電極１６の膜厚は、コンデンサ容量と共に、透過表示領域２３の光学透過率にも影響し得る。

膜厚設定と光学透過率の関係については、ＳｉＮ_ｘの屈折率が１．８８，ＩＴＯの屈折率が１．９５、保護膜１５及び層間絶縁膜１０の屈折率を１．４７とした場合、ＳｉＮｘとＩＴＯの屈折率が近い値であることから、両者の合計膜厚が重要となる。透過率は、この合計膜厚に対して周期的に変化し、高い透過率が得られる合計膜厚は、０．１４μｍ、０．２９μｍ、０．４４μｍである。逆に透過率が低下しやすい膜厚は、０．２２μｍ、０．３７μｍ、０．５２μｍの組み合わせである。このようなことから、ＩＴＯ膜厚を０．１０μｍ、ＳｉＮ_ｘ膜厚を０．１９μｍ及び０．３４μｍに設定するか、あるいは、ＩＴＯ膜厚を０．０５μｍ、ＳｉＮ_ｘ膜厚を０．２４μｍや０．３９μｍに設定することが好ましい。

さらに、感光性樹脂からなる有機絶縁膜１７を、例えば３．５μｍの厚さで全面に塗布し、フォトリソグラフィによって、補助容量領域にコンタクトホールを形成すると共に、透過表示領域では、有機絶縁膜を除去して透明電極１６を露出させる。一方、反射表示領域には、露光マスクにランダムなパターンを付けたハーフ露光によって、有機絶縁膜１７
の一部をエッチング除去して、表面にランダムな凹凸パターンを形成させる。さらに、反射電極１８として、モリブデンとアルミニウムの積層膜を反射表示領域の有機絶縁膜上にスパツタリングで成膜し、フォトリソグラフィによってパターニング形成する。この反射電極１８には、銀を使うことも出来る。

最後に、液晶セルのセルギャップを制御するスペーサ１９を有機絶縁膜をパターンニング形成し、所望のＴＦＴアレイが得られる。

図９に、第１の発明の薄膜トランジスタ基板の第２の例の断面構造を表す模式図を示す。

図示するように、この薄膜トランジスタ基板４０は、リンが低濃度にドーピングされた低不純物濃度（ＬＬＤ）領域４ｂがなく、リンが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）４ｃがチャネル領域４ａに隣接していること以外は、図１に示す薄膜トランジスタ基板と同様の構成を有する。

この例の薄膜トランジスタ基板は、トップゲート型の半透過型液晶表示装置に用いられるＴＦＴアレイ基板として使用され得る。

ＴＦＴアレイ基板上に、図示しない対向基板を配し、その間に図示しない液晶層を封入することにより、第３の発明に係る液晶表示装置が得られる。

この薄膜トランジスタ４０の製造方法は、図４に示すゲート絶縁膜６の製造工程までは、第１の発明の第１の例に係る薄膜トランジスタ３０の製造工程と同様である。

その後、スパッタリング法により、ＭｏＷ合金を０．３μｍの厚さに成膜し、フォトリソグラフィによりエッチング加工して、まず、ゲート電極７を形成する。このときｎ−チャネルＴＦＴ領域２２及び補助容量領域２３は、フォトレジストで覆って保護する。このエッチング加工時には、テーパーエッチングが出来るように、例えば酸素ラジカルによってレジストを後退させながら、エッチングを行う。この電極７をマスクとしてホウ素の高濃度ドーピングを行い低抵抗領域３ｃを形成する。

このゲート電極７，８，コンデンサ下部電極９を形成した後、これらの電極をマスクとするリンの低濃度ドーピングを行なう工程を省くこと以外は、図２ないし図８に示す製造工程と同様にして図９に示す様な薄膜トランジスタ基板の第２の例が得られる。

図１のＬＬＤ領域４ｂの役割として、ＴＦＴのソース・ドレイン間耐圧を上げて、ホットキャリアによる特性劣化を防ぐ効果があげられる。しかしながら、この特性劣化を他の方法により抑制することが出来れば、ＬＬＤ領域４ｂの製造工程を削減する方が低コストである。特性劣化を抑制する方法としては、例えば薄膜トランジスタのＬ長を長くすること、駆動電圧を低くすること、及びＴＦＴを直列につないだ構成にすること等があげられる。このようにして、ＬＤＤはなくても、ＴＦＴに十分な信頼性を与えることが可能である。

図１０に、第２の発明の薄膜トランジスタ基板の第１の例の断面構造を表す模式図を示す。

この薄膜トランジスタ基板５０は、半透過型液晶表示装置のトップゲート型のＴＦＴアレイである。

この薄膜トランジスタ基板５０では、透明ガラス基板１上に、ＳｉＮ_ｘからなるアンダーコート層２ａ、及びＳｉＯ_２からなるアンダーコート層２ｂを介して、島状に加工されたポリシリコン（ｐ−Ｓｉ）からなる半導体層３、４が形成されている。この半導体層３，４は、中央部にノンドープのチャネル領域３ａ，４ａ、チャネル領域３ａに隣接してＢが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）３ｃ、チャネル領域４ａに隣接して、Ｐが低濃度にドーピングされた低不純物濃度（ＬＤＤ）領域４ｂ、さらにＬＤＤ領域４ｂに隣接してＰが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）４ｃを有している。

半導体層３と４を覆うように、ゲート絶縁膜６が全面に形成されている。さらにゲート絶縁膜６上には、チャネル領域３ａに対応する領域にゲート電極７が、チャネル領域４ａに対応する領域にゲート電極８が形成されている。また補助容量を形成するコンデンサ下部電極９が形成されている。

これらの上全面に第１の層間絶縁膜３１が形成され、その上に透明電極１６が形成されている。さらに、第２の層間絶縁膜３２が形成されている。これらの上にはソース電極１１、１３、ドレイン電極１２、１４が形成されていて、第２の層間絶縁膜３２、第１の層間絶縁膜３１とゲート絶縁膜６に形成されたコンタクトホールを介して低抵抗領域３ｃ、４ｃにそれぞれ接続されている。また、ソース電極１３は第２の層間絶縁膜３２に形成されたコンタクトホールを介して透明電極１６に接続されている。

そして保護膜１５が全面に形成され、これらの上に有機絶縁膜１７が形成されるが、半透過型液晶表示装置の透過表示領域では透明電極１６上の有機絶縁膜１７が除去され、反射表示領域では有機絶縁膜１７に反射光を散乱させるための凹凸が設けられている。そして、反射表示領域の有機絶縁膜１７の上に反射電極１９が形成され、有機絶縁膜１７に形成されたコンタクトホールを介してソース電極１３に接続されている。一部の有機絶縁膜１７の上にはセルのギャップを制御するためのスペーサー１９が設けられている。

このＴＦＴアレイ基板５０上に、図示しない対向基板を配し、その間に図示しない液晶
層を封入することにより、第４の発明に係る液晶表示装置が得られる。

本発明では、上述のように、ゲート配線とソース・ドレイン配線との間を絶縁する層間絶縁膜を２層構造とし、これら層間に例えばＩＴＯ等の透明電極を挿入した。

この層間絶縁膜としては、誘電率が酸化シリコンよりも高く、不純物汚染からのＴＦＴ保護性能にも優れる窒化シリコンを採用することが望ましい。特に、層間絶縁膜の１層目の膜厚は容量確保と絶縁性確保、光学透過率の観点から、第１の絶縁膜と透明電極との合計膜厚が、１００ｎｍ以上１８０ｎｍ以下、または、２５０ｎｍ以上３３０ｎｍ以下、または、４００ｎｍ以上４８０ｎｍ以下であることが好ましい。

ソース・ドレイン配線（信号配線）の上に設けた有機絶縁膜の上に、透明電極、反射電極とも形成した従来の半透過型液晶表示装置のＴＦＴアレイと比較して、本発明では、透明電極を二層の層間絶縁膜の間に挟み込むことにより、コンデンサの容量を大きく取ることができ、その一方で、ゲート配線と信号配線の間のクロス容量は小さく抑えることができる。

このような透明電極を層間絶縁膜間に挟み込む考え方は、液晶表示装置の中でも透明電極と反射電極を併せ持つ半透過型液晶表示装置において特に有効である。画素の透明電極は信号配線との容量カップリングを避けるために信号配線からの距離を離さなければならないので、画素電極として透明電極しか持たない透過型液晶表示装置では、有効表示領域の面積、すなわち開口率が小さくなってしまい、良い効果が得られないけれども、反射電極を併せ持つ半透過型液晶表示装置では、反射電極を有機絶縁膜上に形成することで、平面的には信号配線上に反射電極を重ねることができ、その部分も反射部分として有効に表示領域として活用できる。結果として、有効表示領域の大きな液晶表示装置を作製することができる。

次に、図１０に示す薄膜トランジスタ基板の製造方法の一例について説明する。

図１１ないし図１４は、図１０の薄膜トランジスタ基板の製造工程の一例を説明するための図を各々示す。

ゲート電極７，８、コンデンサ下部電極としての補助容量電極９を形成し、リンの低濃度ドーピング、ホウ素の高濃度ドーピング、及びドーピングしたイオンの活性化までの工程は、上記図２ないし図５に示す薄膜トランジスタ基板の製造工程と同様にして行うことができる。

次に、半導体３，４中に存在するダングリングボンドを終端するため、水素プラズマ中に基板を暴露するいわゆる水素化を行う。

その後、プラズマＣＶＤ装置により、基板全面に酸化シリコンなどの第１の層間絶縁膜３１を成膜する。

なお、この水素化を、上記プラズマＣＶＤ装置中で行えば、水素化した後空気に触れることなく連続して第１の層間絶縁膜３１を成膜することが出来る。

次に、半導体層３、４中に存在するダングリングボンドを終端するために水素のプラズマ中に基板をさらす、いわゆる水素化を行う。

この水素化は次の工程の窒化シリコンを成膜するプラズマＣＶＤ装置中にて行えば、水素化した後、大気に触れることなく連続して第１の層間絶縁膜３１を成膜することが可能となる。

図１１に示す様に、上述したプラズマＣＶＤ装置により、水素化と連続して基板１全面に例えば窒化シリコンなどからなる第１の層間絶縁膜３１を成膜する。この膜厚はコンデンサの容量を構成するとともに、透過表示領域の光学透過率にも影響する。この次に形成する透明電極とともに、高い透過率が得られる膜厚設定にすることが重要である。

そして、透明電極１６としてＩＴＯを形成する。補助容量領域では、コンデンサの一方の電極として機能させることになる。

膜厚設定と光学透過率との関係については、ＳｉＮｘ の屈折率が１．８８、ＩＴＯの屈折率が１．９５、ゲート絶縁膜６の屈折率を１．４７とした場合、ＳｉＮｘ とＩＴＯの屈折率が近い値であることから、両者の合計膜厚が重要となる。透過率はこの合計膜厚に対して周期的に変化し、高い透過率が得られる合計膜厚は０．１４μｍ、０．２９μｍ、０．４４μｍである。逆に透過率が低いのは、合計膜厚で、０．２２μｍ、０．３７μｍ、０．５２μｍといった値となる。具体的には、ＩＴＯ膜厚を０．１０μｍ、ＳｉＮｘ 膜厚を０．１９μｍや０．３４μｍに設定する、あるいは、ＩＴＯ膜厚を０．０５μｍ、ＳｉＮｘ 膜厚を０．２４μｍや０．３９μｍに設定することができる。

次に、図１２に示すように、プラズマＣＶＤ装置により、基板全面に酸化シリコンなどの第２の層間絶縁膜３２を成膜する。

そして、低抵抗領域３ｃ、４ｃの一部領域上のゲート絶縁膜６と第１の層間絶縁膜３１、第２の層間絶縁膜３２をフォトリソグラフィによってエッチング除去し、コンタクトホールを形成する。同時に、一部の透明電極１６上でも第２の層間絶縁膜３２をエッチング除去しコンタクトホールを形成する。

そして、スパッタリング法によってＭｏ（０．０５μｍ）／Ａｌ（０．５μｍ）／Ｍｏ（０．０５μｍ）の積層膜を成膜する。このとき電極最下層のＭｏはコンタクトホールを介して低抵抗領域３ｃ、４ｃ、透明電極１６に接続されている。

電極材料としてはＭｏの代わりにＴｉを用いることも可能である。そしてフォトリソグラフィによってパターニングし、図１３に示すように、ソース電極１１、１３、ドレイン電極１２、１４を形成する。

この段階では、透過表示領域となる部分の透明電極１６上に、Ｍｏ／Ａｌ／Ｍｏの積層膜を残しておく。後に反射電極を形成する際、反射電極のＡｌと透明電極１６としてのＩＴＯが直接接触しないようにするためである。

次に、保護膜１５として、全面にＳｉＮｘ をプラズマＣＶＤ法により３５０℃で成膜する。そして、ソース電極１３の一部領域上の保護膜１５をフォトリソグラフィとドライエッチングによって除去しコンタクトホールを形成する。

その後、図１４に示すように、感光性の有機絶縁膜１７を例えば３．５μｍの厚さで全面に塗布し、フォトリソグラフィによって補助容量領域にコンタクトホールを形成するとともに、透過表示領域では有機絶縁膜を除去して透明電極１６上のＭｏ／Ａｌ／Ｍｏ積層膜が露出した状態にさせる。一方、反射表示領域には、露光マスクにランダムなパターンをつけたハーフ露光によって、有機絶縁膜１７の一部をエッチング除去してランダムな凹凸パターンを形成させる。

そして、反射電極１９としてＡｌを反射表示領域の有機絶縁膜上にスパッタリングで成膜し、フォトリソグラフィによってパターニング形成する。この反射電極にはＡｇ膜を使うことも可能である。

反射電極１９は、保護膜１５と有機絶縁膜１７に形成されたコンタクトホールを介してソース電極１３に接続される。

最後に、セルギャップを制御するスペーサー２０を有機絶縁膜でパターニング形成することにより、図１０に示すようなＴＦＴアレイ５０が得られる。

図１５に、第２の発明の薄膜トランジスタ基板の第２の例の断面構造を表す模式図を示す。

図示するように、この薄膜トランジスタ基板６０は、リンが低濃度にドーピングされた低不純物濃度（ＬＬＤ）領域４ｂがなく、リンが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）４ｃがチャネル領域４ａに隣接していること以外は、図１０に示す薄膜トランジスタ基板５０と同様の構成を有する。

この例の薄膜トランジスタ基板６０は、トップゲート型の半透過型液晶表示装置に用いられるＴＦＴアレイ基板として使用され得る。

ＴＦＴアレイ基板上に、図示しない対向基板を配し、その間に図示しない液晶層を封入することにより、第４の発明に係る液晶表示装置が得られる。

この薄膜トランジスタ６０の製造方法は、図４に示すゲート絶縁膜６の製造工程までは、第１の発明の第１の例に係る薄膜トランジスタ３０の製造工程と同様である。

その後、スパッタリング法により、ＭｏＷ合金を０．３μｍの厚さに成膜し、フォトリソグラフィによりエッチング加工して、まず、ゲート電極７を形成する。このときｎ−チャネルＴＦＴ領域２２及び補助容量領域２３は、フォトレジストで覆って保護する。このエッチング加工時には、テーパーエッチングが出来るように、例えば酸素ラジカルによってレジストを後退させながら、エッチングを行う。この電極７をマスクとしてホウ素の高濃度ドーピングを行い低抵抗領域３ｃを形成する。

このように、ゲート電極７，８，コンデンサ下部電極９を形成した後、これらの電極をマスクとするリンの低濃度ドーピングを行なう工程を省くこと以外は、図１ないし図５、及び図１１ないし図１４に示す第２の発明の第１の例の製造工程と同様にして図１５に示す様な第２の発明の薄膜トランジスタ基板の第２の例が得られる。

本発明を用いれば、補助容量電極９を形成する前の段階でＰをドーピングする必要がないため、Ｐの高濃度ドーピングはゲート電極８の形成後に実施することになる。したがって、ゲート電極８に自己整合的に低抵抗領域（ソース・ドレイン領域）４ｃを形成することができ、ＬＤＤの製造工程を１工程削減することができる。

図１０のＬＬＤ領域４ｂの役割として、ＴＦＴのソース・ドレイン間耐圧を上げて、ホットキャリアによる特性劣化を防ぐ効果があげられる。しかしながら、この特性劣化を他の方法により抑制することが出来れば、ＬＬＤ領域４ｂの製造工程を削減する方が低コストである。特性劣化を抑制する方法としては、例えば薄膜トランジスタのＬ長を長くすること、駆動電圧を低くすること、及びＴＦＴを直列につないだ構成にすること等があげられる。このようにして、ＬＤＤはなくても、ＴＦＴに十分な信頼性を与えることが可能である。

図１６に、第２の発明の薄膜トランジスタ基板の第３の例の断面構造を表す模式図を示す。

図示するように、この薄膜トランジスタ基板７０は、リンが低濃度にドーピングされた低不純物濃度（ＬＬＤ）領域４ｂ’、低抵抗領域（ソース・ドレイン領域）４ｃをともに、ゲート電極８に自己整合的に形成していて、ＬＤＤ領域４ｂ’の長さ（ＬＤＤ長）図１０のＬＤＤ領域４ｂより短く、例えば０．１〜１．０μｍとなっている以外は、図１０に示す薄膜トランジスタ基板５０と同様の構成を有する。

本発明を用いれば、補助容量電極９を形成する前の段階でＰをドーピングする必要がないため、Ｐの高濃度ドーピングはゲート電極８の形成後に実施することになる。この薄膜トランジスタ基板７０は、ゲート電極８に自己整合的にＬＤＤ領域４ｂ’、低抵抗領域４ｃを形成することができ、フォトリソグラフィ工程を１工程削減することができる。

この薄膜トランジスタ７０の製造方法は、図４に示すゲート絶縁膜６の製造工程までは、第１の発明の第１の例に係る薄膜トランジスタ３０の製造工程と同様である。

その後、スパッタリング法により、ＭｏＷ合金を０．３μｍの厚さに成膜し、フォトリソグラフィによりエッチング加工して、まず、ゲート電極７を形成する。このときｎ−チャネルＴＦＴ領域２２及び補助容量領域２３は、フォトレジストで覆って保護する。

このエッチング加工には例えばＳＦ_６ やＣＦ_４ などのフッ素系ガスを用いるが、テーパーエッチングができるように酸素ラジカルによってレジストを後退させながらエッチングを行う。そして、この電極７をマスクとしてＢの高濃度ドーピングを行い、低抵抗領域３ｃを形成する。

次に、フォトリソグラフィとエッチングによりゲート電極８、コンデンサ下部電極９を形成する。このとき、ゲート電極７とその周辺のｐチャネルＴＦＴを形成する領域をフォトレジストで覆って保護しておく。今度はエッチング後にフォトレジストをアッシングせずに残しておくことが必要である。レジストを残した状態で、電極８、９、をマスクとしてＰの高濃度ドーピングを行い、低抵抗領域４ｃを形成する。

次に、基板をＲＩＥなどを用いて、酸素ガスを主成分とするエッチングガスのプラズマ雰囲気中に曝し、電極８、９上のフォトレジストパターンを細くする。この細くなったフォトレジストパターンをマスクに、ＳＦ_６ やＣＦ_４ などのフッ素系ガスを用いて、ゲート電極８、コンデンサ上部電極９を再度エッチングする。このエッチング加工もテーパーエッチングができるように酸素ラジカルによってレジストを後退させながらエッチングを行う。これによって、ゲート電極８、コンデンサ上部電極９が細く再加工される。

そして、これらの電極７、８、９、をマスクとしてＰの低濃度ドーピングを行い、ＬＤＤ領域４ｂ’を形成する。

ドーピングしたイオンの活性化を行った後、図１１ないし図１４に示す第２の発明の第１の例の製造工程と同様にして図１６に示す様な第２の発明の薄膜トランジスタ基板の第３の例が得られる。

第１の発明の薄膜トランジスタ基板の第１の例の断面構造を表す模式図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１の薄膜トランジスタ基板の製造工程の一例を説明するための図 第１の発明の薄膜トランジスタ基板の第２の例の断面構造を表す模式図 第２の発明の薄膜トランジスタ基板の第１の例の断面構造を表す模式図 図１０の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１０の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１０の薄膜トランジスタ基板の製造工程の一例を説明するための図 図１０の薄膜トランジスタ基板の製造工程の一例を説明するための図 第２の発明の薄膜トランジスタ基板の第２の例の断面構造を表す模式図 第２の発明の薄膜トランジスタ基板の第３の例の断面構造を表す模式図

符号の説明

１…絶縁性基板、３，４…半導体層、７，８…ゲート電極配線、９…下部電極、１１，１３…ソース電極、１２，１４…ドレイン電極、１５…保護膜、１６…透明電極、１８…反射電極、２１，２２…薄膜トランジスタ、２３…補助容量コンデンサ

Claims (14)

1. 絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素毎に備える薄膜トランジスタ基板において、
   前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極が前記透明電極と一体的に形成され、該下部電極と該上部電極に挟まれてコンデンサを構成する絶縁膜が薄膜トランジスタ上に形成された保護膜と一体的に形成されていることを特徴とする薄膜トランジスタ基板。
2. 前記薄膜トランジスタは、半導体層としてポリシリコン膜を有するポリシリコン薄膜トランジスタであり、ゲート絶縁膜とゲート電極配線がポリシリコン半導体層の上部に形成されたコプレーナ構造であることを特徴とする請求項１に記載の薄膜トランジスタ基板。
3. 前記ソース・ドレイン電極は低抵抗シリコン層により構成され、前記ポリシリコン膜に前記ゲート電極をマスクとしてドナーまたはアクセプタをイオン注入したものであることを特徴とする請求項２に記載の薄膜トランジスタ基板。
4. 前記補助容量コンデンサを構成する絶縁膜は窒化シリコンであることを特徴とする請求項１ないし３のいずれか１項に記載の薄膜トランジスタ基板。
5. 前記補助容量コンデンサを構成する絶縁膜と前記透明電極との合計膜厚が１００ｎｍ以上１８０ｎｍ以下、２５０ｎｍ以上３３０ｎｍ以下、または４００ｎｍ以上４８０ｎｍ以下であることを特徴とする請求項１ないし４のいずれか１項に記載の薄膜トランジスタ基板。
6. 前記反射電極は、前記透明電極を覆うように形成された有機絶縁膜上に形成され、該透明電極と電気的に接続されていることを特徴とする請求項１ないし５のいずれか１項に記載の薄膜トランジスタ基板。
7. 絶縁性基板上にシリコンを主成分とする半導体層が島状に分離形成されてチャネルを形成する薄膜トランジスタと、それに接続された補助容量コンデンサと、透明電極と反射電極とを画素に備える薄膜トランジスタ基板において、
   薄膜トランジスタのゲート電極配線とソース・ドレイン配線を絶縁する層間絶縁膜は第１の層間絶縁膜と第２の層間絶縁膜を有し、前記第１の層間絶縁膜と第２の層間絶縁膜間に透明電極が設けられ、
   前記補助容量コンデンサの下部電極は、前記薄膜トランジスタのゲート電極配線と同じ材料で形成され、前記補助容量コンデンサの上部電極は、前記透明電極と一体的に形成され、前記下部電極と前記透明電極との間に第１の層間絶縁膜を狭持することで補助容量コンデンサが形成されていることを特徴とする薄膜トランジスタ基板。
8. 前記薄膜トランジスタのソース・ドレイン配線と一体の材料で構成された上部電極と透明電極との間に第２の層間絶縁膜を狭持することで補助容量コンデンサが形成されていることを特徴とする請求項７に記載の薄膜トランジスタ基板。
9. 前記半導体層がポリシリコンからなるポリシリコン薄膜トランジスタであって、前記ゲート絶縁膜と前記ゲート電極がポリシリコンの上部に形成されたコプレーナ構造であることを特徴とする請求項７または８に記載の薄膜トランジスタ基板。
10. 請求項３記載のポリシリコン薄膜トランジスタにおいて、ソース・ドレイン電極を構成する低抵抗シリコン層が、ポリシリコンにゲート電極をマスクとしてドナーまたはアクセプタをイオン注入したものであることを特徴とする薄膜トランジスタ基板。
11. 前記第１の層間絶縁膜が、窒化シリコンであることを特徴とする請求項７ないし１０のいずれか１項に記載の薄膜トランジスタ基板。
12. 前記第１の絶縁膜と透明電極との合計膜厚が、１００ｎｍ以上１８０ｎｍ以下、または、２５０ｎｍ以上３３０ｎｍ以下、または、４００ｎｍ以上４８０ｎｍ以下であることを特徴とする請求項７ないし１０のいずれか１項に記載の薄膜トランジスタ基板。
13. 前記ソース電極は第２の層間絶縁膜に形成されたコンタクトホールを介して前記透明電極に電気的に接続されていて、かつ、前記反射電極は前記薄膜トランジスタのソース・ドレイン電極およびドレイン電極と一体の信号配線を覆うように形成された有機絶縁膜の上部に形成され、有機絶縁膜に形成されたコンタクトホールを介して薄膜トランジスタのソース電極と電気的に接続されていることを特徴とする請求項７ないし１２のいずれか１項に記載の薄膜トランジスタ基板。
14. 請求項１ないし１３のいずれか１項に記載の薄膜トランジスタ基板を一方の基板に用いたことを特徴とする半透過型の液晶表示装置。

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