KR20130078666A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터를 제공한다. 본 발명의 한 실시예에 따른 박막 트랜지스터는 절연 기판, 상기 절연 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층 그리고 상기 반도체층 위에 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 오믹 콘택층, 채널층 및 상기 채널층과 상기 오믹 콘택층 사이에 위치하는 버퍼층을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 측면과 접촉한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터는 액정 표시 장치, 유기 발광 표시 장치 등의 표시 장치에서 스위칭 소자로 사용된다. 탑게이트 구조를 사용하는 LTPS 박막 트랜지스터는 바텀 게이트 구조를 사용하는 비정질 실리콘 박막 트랜지스터보다 높은 전하 이동도를 갖는다. 하지만, 탑게이트 구조를 사용하면 공정 프로세스가 복잡해지고, 광 누설 전류가 발생할 수 있다.
구체적으로, 바텀 게이트 구조에서는 하부의 백라이트로부터 유입되는 빛이 게이트 전극에 차단되지만, 탑게이트 구조에서는 백라이트로부터 입사된 빛이 채널부로 유입되어 광 누설 전류를 유발한다.
본 발명이 해결하고자 하는 과제는 포토 공정 추가를 최소화하면서 누설 전류를 최소화하는 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 절연 기판, 상기 절연 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층 그리고 상기 반도체층 위에 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 오믹 콘택층, 채널층 및 상기 채널층과 상기 오믹 콘택층 사이에 위치하는 버퍼층을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 측면과 접촉한다.
상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
상기 오믹 콘택층과 상기 버퍼층은 불순물이 도핑되어 있고, 상기 버퍼층에 도핑되어 있는 불순물 농도는 상기 오믹 콘택층에 도핑되어 있는 불순물 농도보다 낮을 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 더 포함할 수 있다.
상기 보호막은 상기 버퍼층의 상부면과 접촉할 수 있다.
상기 오믹 콘택층, 상기 채널층 및 상기 버퍼층은 동일한 층에 위치할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 상부면과 접촉할 수 있다.
상기 채널층은 상기 반도체층의 가운데에 위치하고, 상기 채널층을 중심으로 상기 오믹 콘택층 및 상기 버퍼층은 대칭 구조를 가질 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 제1 영역 및 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 상기 반도체 물질층을 패터닝하여 반도체층을 형성하는 단계, 상기 제1 감광막 패턴의 제2 영역을 통해 상기 반도체층의 가장자리 부분에 제1 불순물을 주입하여 오믹 콘택층을 형성하는 단계, 상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 반도체층에 제2 불순물을 주입하여 버퍼층을 형성하는 단계 그리고 상기 오믹 콘택층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 버퍼층은 상기 제2 감광막 패턴에 대응하는 부분에 위치하는 상기 반도체층의 채널 영역과 상기 오믹 콘택층 사이에 위치할 수 있다.
상기 제2 불순물은 상기 제1 불순물보다 도핑 농도가 낮을 수 있다.
상기 오믹 콘택층, 상기 버퍼층 및 상기 채널 영역은 동일한 층에 형성할 수 있다.
상기 제1 포토 레지스트 패턴을 애싱하여 제2 포토 레지스트 패턴을 형성하는 단계는 상기 제1 포토 레지스트 패턴의 폭이 감소하여 상기 제1 포토 레지스트 패턴의 제1 영역에 대응하는 상기 다결정 실리콘 반도체층의 상부면을 노출할 수 있다.
상기 소스 전극, 상기 드레인 전극, 상기 반도체층을 덮는 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 보호막은 상기 버퍼층의 상부면과 접촉하도록 형성할 수 있다.
상기 반도체 물질층을 형성하는 단계는 상기 게이트 절연막 위에 비정질 실리콘층을 형성하는 단계 그리고 상기 비정질 실리콘층을 어닐링하여 다결정 실리콘층을 형성하는 단계를 포함할 수 있다.
상기 제1 감광막 패턴과 상기 제2 감광막 패턴은 한 번의 노광 공정을 수행할 수 있다.
상기 제1 감광막 패턴을 형성하는 단계는 하프톤 노광법 또는 슬릿 노광법을 사용할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 상부면 및 측면과 접촉하도록 형성할 수 있다.
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이전에 상기 제2 감광막 패턴을 제거하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 한번의 노광 공정을 수행하여 반도체층 및 불순물 농도가 낮은 버퍼층을 형성함으로써 공정을 단순화하고, 오프 전류를 감소할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 1을 참고하면, 절연 기판(110) 위에 게이트 전극(124)이 위치한다. 절연 기판(110)은 투명한 유리 또는 플라스틱 따위로 만들어질 수 있다.
게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
게이트 전극(124) 위에 게이트 전극(124)을 덮도록 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 형성될 수 있다.
게이트 절연막(140) 위에 반도체층(154a, 154b, 154c)이 위치한다. 반도체층(154)은 게이트 전극(124)의 중앙 부분에 대응하는 채널층(154a), 반도체층(154)의 가장자리에 위치하는 오믹 콘택층(154b) 및 채널층(154a)과 오믹 콘택층(154b) 사이에 위치하는 버퍼층(154c)을 포함한다.
채널층(154a), 오믹 콘택층(154b) 및 버퍼층(154c)은 동일한 층에 위치한다.
오믹 콘택층(154b)과 버퍼층(154c)은 n+ 불순물 도핑 또는 p+ 불순물 도핑될 수 있고, 버퍼층(154c)의 불순물 도핑 농도는 오믹 콘택층(154b)의 불순물 도핑 농도보다 낮다.
오믹 콘택층(154b) 위에 소스 전극(173)과 드레인 전극(175)이 위치한다. 구체적으로, 오믹 콘택층(154b)은 채널층(154a)을 중심으로 반도체층(154)의 가장자리 부분에서 두 부분으로 대응 위치하고, 각각의 오믹 콘택층(154b) 상부면 및 측면과 접촉하면서 소스 전극(173) 및 드레인 전극(175)이 위치한다. 하지만, 소스 전극(173) 및 드레인 전극(175)이 오믹 콘택층(154b)의 상부면과 반드시 접촉하지 없고, 오믹 콘택층(154b)의 측면만 접촉할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 게이트 절연막(140)의 상부면을 덮을 수 있다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있고, 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
소스 전극(173), 드레인 전극(175) 및 채널층(154a) 위에 보호막(180)이 위치한다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 유기 절연물은 4.0 이하의 유전 상수를 가질 수 있고, 감광성을 가질 수도 있다.
본 실시예에서 채널층(154a)을 중심으로 오믹 콘택층(154b) 및 버퍼층(154c)은 대칭 구조를 가질 수 있다.
도 2 내지 도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 2를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나를 절연 기판(110) 위에 적층하고, 사진 식각 공정을 사용하여 패터닝함으로써 형성한다.
도 3을 참고하면, 절연 기판(110) 위에 게이트 전극(124)을 덮도록 게이트 절연막(140)과 비정질 실리콘층(150)을 순차적으로 형성한다. 예를 들어, 게이트 절연막(140)과 비정질 실리콘층(150)은 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하여 증착할 수 있다.
도 4를 참고하면, 레이저 결정화 또는 열결정화 방법을 사용하여 비정질 실리콘층(150)을 결정화함으로써 다결정 실리콘층(150p)을 형성한다.
다결정 실리콘층(150p)은 절연 기판(110)을 형성하는 유리 또는 플라스틱 물질의 변형이 없도록 하기 위해 600도 이하의 온도에서 진행하여 저온 다결정 실리콘층으로 형성할 수 있다.
도 5를 참고하면, 다결정 실리콘층(150p) 위에 감광성 물질을 도포하고 패터닝하여 제1 감광막 패턴(PR1)을 형성한다. 제1 감광막 패턴(PR1)은 게이트 전극(124)의 중앙 부분과 대응하는 위치에 있는 제1 영역(A)과 제1 영역(A)의 가장 자리에 위치하는 제2 영역(B)에서의 두께가 서로 다르다. 즉, 제2 영역(B)의 두께는 제1 영역(A)의 두께보다 얇다. 제1 영역(A)과 제2 영역(B)에서의 제1 감광막 패턴(PR1)의 두께가 서로 다르도록 형성하기 위해 하프톤 노광법 또는 슬릿 노광법을 사용할 수 있다.
도 6을 참고하면, 제1 감광막 패턴(PR1)을 마스크로 하여 다결정 실리콘층(150p)을 식각한다. 이 때, 패턴화된 반도체층(154)이 형성된다. 반도체층(154)은 게이트 전극(124)과 중첩하여 위치한다.
도 7을 참고하면, 두께가 얇은 제2 영역(B)에 위치하는 제1 감광막 패턴(PR1)을 통해 제1 불순물을 주입하여 반도체층(154)의 가장자리 부분에 오믹 콘택층(154b)을 형성한다. 오믹 콘택층(154b)은 이후 형성하는 소스 전극과 드레인 전극과 반도체층(154)의 접촉 저항을 낮추어 주는 역할을 한다. 제2 영역(B)에 위치하는 제1 감광막 패턴(PR1)의 두께를 조절함으로써 오믹 콘택층(154b)의 도핑 농도를 조절할 수 있다.
도 8을 참고하면, 제1 감광막 패턴(PR1)을 O2 가스를 사용하여 애싱(Ashing) 한다. 이 때, 제1 감광막 패턴(PR1)은 수직 방향의 두께뿐 만 아니라 수평 방향으로도 감소하여 채널층(154a) 안쪽으로 밀리게 된다. 제1 감광막 패턴(PR1)이 애싱에 의해 폭이 줄어들면서 채널층(154a)의 상부면 일부를 노출하는 제2 감광막 패턴(PR2)이 형성된다.
본 실시예에서 제2 감광막 패턴(PR2)에 대응하는 부분에 채널층(154a)이 형성되고, 채널층(154a)을 중심으로 오믹 콘택층(154b) 및 버퍼층(154c)은 대칭 구조를 가질 수 있다.
여기서, 제2 감광막 패턴(PR2)을 불순물 이온 주입 마스크로 하여 반도체층(154)에 제2 불순물을 주입하여 오믹 콘택층(154b)과 채널층(154a) 사이에 버퍼층(154c)을 형성한다. 제2 불순물은 앞서 주입한 제1 불순물 대비하여 도핑 농도가 낮다. 다시 말해, 버퍼층(154c)은 LDD(Lightly Doped Drain) 영역이 된다.
본 실시예에 따른 박막 트랜지스터는 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)을 사용하여 반도체층(154)과 오믹 콘택층(154b) 및 버퍼층(154c)을 형성하는 동안에 단 한번의 노광 공정만 수행할 수 있다.
도 9를 참고하면, 제2 감광막 패턴(PR2)을 아세톤과 같은 물질로 스트립하여 제거한 후에 오믹 콘택층(154b)과 접촉하는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나를 반도체층(154) 및 게이트 절연막(140) 위에 적층하고, 사진 식각 공정을 사용하여 패터닝함으로써 형성한다.
소스 전극(173) 및 드레인 전극(175)은 오믹 콘택층(154b)의 상부면 및 측면과 접촉하도록 형성한다. 하지만, 소스 전극(173) 및 드레인 전극(175)이 오믹 콘택층(154b)의 상부면과 반드시 접촉할 필요는 없고, 오믹 콘택층(154b)의 측면만 접촉하도록 형성할 수도 있다.
이후, 소스 전극(173), 드레인 전극(175) 및 반도체층(154) 위에 보호막(180)을 형성하여 도 1의 박막 트랜지스터를 형성한다.
본 실시예에 따르면, 바텀 게이트 구조에서 LDD 영역에 해당하는 버퍼층을 형성함으로써 오프 전류를 감소할 수 있다. 또한, 버퍼층 형성시에 포토 공정이 아닌 애싱 공정을 사용함으로써 포토 공정으로 버퍼층 형성시 발생할 수 있는 얼라인 이슈를 해결할 수 있으며, 전체적인 마스크 수를 줄여 공정 비용을 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 절연 기판 124 게이트 전극
140 게이트 절연막 150 비정질 실리콘층
150p 다결정 실리콘층 154 반도체층
154a 채널층 154b 오믹 콘택층
154c 버퍼층 173 소스 전극
175 드레인 전극 180 보호막

Claims (20)

  1. 절연 기판,
    상기 절연 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체층 그리고
    상기 반도체층 위에 위치하는 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 오믹 콘택층, 채널층 및 상기 채널층과 상기 오믹 콘택층 사이에 위치하는 버퍼층을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 측면과 접촉하고 있는 박막 트랜지스터.
  2. 제1항에서,
    상기 반도체층은 다결정 실리콘으로 형성된 박막 트랜지스터.
  3. 제2항에서,
    상기 오믹 콘택층과 상기 버퍼층은 불순물이 도핑되어 있고, 상기 버퍼층에 도핑되어 있는 불순물 농도는 상기 오믹 콘택층에 도핑되어 있는 불순물 농도보다 낮은 박막 트랜지스터.
  4. 제3항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 더 포함하는 박막 트랜지스터.
  5. 제4항에서,
    상기 보호막은 상기 버퍼층의 상부면과 접촉하는 박막 트랜지스터.
  6. 제1항에서,
    상기 오믹 콘택층, 상기 채널층 및 상기 버퍼층은 동일한 층에 위치하는 박막 트랜지스터.
  7. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 상부면과 접촉하고 있는 박막 트랜지스터.
  8. 제1항에서,
    상기 채널층은 상기 반도체층의 가운데에 위치하고, 상기 채널층을 중심으로 상기 오믹 콘택층 및 상기 버퍼층은 대칭 구조를 갖는 박막 트랜지스터.
  9. 절연 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체 물질층을 형성하는 단계,
    상기 반도체 물질층 위에 제1 영역 및 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 상기 반도체 물질층을 패터닝하여 반도체층을 형성하는 단계,
    상기 제1 감광막 패턴의 제2 영역을 통해 상기 반도체층의 가장자리 부분에 제1 불순물을 주입하여 오믹 콘택층을 형성하는 단계,
    상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 반도체층에 제2 불순물을 주입하여 버퍼층을 형성하는 단계 그리고
    상기 오믹 콘택층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  10. 제9항에서,
    상기 버퍼층은 상기 제2 감광막 패턴에 대응하는 부분에 위치하는 상기 반도체층의 채널 영역과 상기 오믹 콘택층 사이에 위치하는 박막 트랜지스터 제조 방법.
  11. 제10항에서,
    상기 제2 불순물은 상기 제1 불순물보다 도핑 농도가 낮은 박막 트랜지스터 제조 방법.
  12. 제11항에서,
    상기 오믹 콘택층, 상기 버퍼층 및 상기 채널 영역은 동일한 층에 형성하는 박막 트랜지스터 제조 방법.
  13. 제12항에서,
    상기 제1 포토 레지스트 패턴을 애싱하여 제2 포토 레지스트 패턴을 형성하는 단계는 상기 제1 포토 레지스트 패턴의 폭이 감소하여 상기 제1 포토 레지스트 패턴의 제1 영역에 대응하는 상기 다결정 실리콘 반도체층의 상부면을 노출하는 박막 트랜지스터 제조 방법.
  14. 제13항에서,
    상기 소스 전극, 상기 드레인 전극, 상기 반도체층을 덮는 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  15. 제14항에서,
    상기 보호막은 상기 버퍼층의 상부면과 접촉하도록 형성하는 박막 트랜지스터 제조 방법.
  16. 제9항에서,
    상기 반도체 물질층을 형성하는 단계는
    상기 게이트 절연막 위에 비정질 실리콘층을 형성하는 단계 그리고
    상기 비정질 실리콘층을 어닐링하여 다결정 실리콘층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  17. 제9항에서,
    상기 제1 감광막 패턴과 상기 제2 감광막 패턴은 한 번의 노광 공정을 수행하는 박막 트랜지스터 제조 방법.
  18. 제17항에서,
    상기 제1 감광막 패턴을 형성하는 단계는 하프톤 노광법 또는 슬릿 노광법을 사용하는 박막 트랜지스터 제조 방법.
  19. 제9항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층의 상부면 및 측면과 접촉하도록 형성하는 박막 트랜지스터 제조 방법.
  20. 제9항에서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이전에 상기 제2 감광막 패턴을 제거하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
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