JP2015005732A - 半導体装置およびその作製方法 - Google Patents
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Abstract
【課題】安定した電気特性を有するトランジスタを提供する。電気特性のばらつきの小さいトランジスタを提供する。微細な構造を有するトランジスタを提供する。オフ電流の低いトランジスタを提供する。オン電流の高いトランジスタを提供する。上述のトランジスタを有する半導体装置を提供する。【解決手段】基板上の、下地絶縁膜、および下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、積層膜の側面に面し、かつ積層膜の上面に面しない保護絶縁膜と、積層膜上に接し、間隔を開けて配置される第１の導電膜および第２の導電膜と、積層膜上、第１の導電膜上および第２の導電膜上の絶縁膜と、絶縁膜上の第３の導電膜と、を有する半導体装置である。【選択図】図１
Description
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法などに関する。または、本発明は、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器などに関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。
近年は、インジウム、ガリウムおよび亜鉛を有する酸化物半導体膜を用いたトランジスタが注目されている。
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体膜を用いたトランジスタに安定した電気特性を与える方法として、酸化物半導体膜と接する絶縁膜に過剰酸素を含む絶縁膜を用いる技術が開示されている（特許文献１参照。）。特許文献１に開示された技術を用いることで、酸化物半導体膜中の酸素欠損を低減することができる。その結果、酸化物半導体膜を用いたトランジスタの電気特性のばらつきを低減し、信頼性を向上させることができる。
安定した電気特性を有するトランジスタを提供することを課題の一とする。または、電気特性のばらつきの小さいトランジスタを提供することを課題の一とする。または、微細な構造を有するトランジスタを提供することを課題の一とする。または、オフ電流の低いトランジスタを提供することを課題の一とする。または、オン電流の高いトランジスタを提供することを課題の一とする。
または、上述のトランジスタを有する半導体装置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを課題の一とする。または、生産性の優れた半導体装置を提供することを課題の一とする。または、歩留まりの高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、例えば、基板上の、下地絶縁膜、および下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、積層膜の側面に面し、かつ積層膜の上面に面しない保護絶縁膜と、積層膜上に接し、間隔を開けて配置される第１の導電膜および第２の導電膜と、積層膜上、第１の導電膜上および第２の導電膜上の絶縁膜と、絶縁膜上の第３の導電膜と、を有する半導体装置である。
または、本発明の一態様は、例えば、基板上の第１の導電膜と、第１の導電膜上の、下地絶縁膜、および下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、第１の導電膜の側面に面し、積層膜の側面に面し、かつ積層膜の上面に面しない保護絶縁膜と、積層膜上に接し、間隔を開けて配置される第２の導電膜および第３の導電膜と、を有する半導体装置である。
または、本発明の一態様は、例えば、基板上の第１の導電膜と、第１の導電膜上の下地絶縁膜、および下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、第１の導電膜の側面に面し、積層膜の側面に面し、かつ積層膜の上面に面しない保護絶縁膜と、積層膜上に接し、間隔を開けて配置される第２の導電膜および第３の導電膜と、積層膜上、第２の導電膜上および第３の導電膜上の絶縁膜と、絶縁膜上の第４の導電膜と、を有する半導体装置である。
または、本発明の一態様は、例えば、保護絶縁膜が酸化アルミニウム膜である上述の半導体装置である。
または、本発明の一態様は、例えば、積層膜と保護絶縁膜との間に、酸素過剰領域を含む酸化シリコン膜を有する上述の半導体装置である。
または、本発明の一態様は、例えば、下地絶縁膜は、酸素過剰領域を含む酸化シリコン膜である上述の半導体装置である。
または、本発明の一態様は、例えば、酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含む上述の半導体装置である。
または、本発明の一態様は、例えば、積層膜は、下地絶縁膜と酸化物半導体膜との間に、下地酸化物半導体膜を有する上述の半導体装置である。なお、下地酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含むと好ましい。
または、本発明の一態様は、例えば、積層膜は、酸化物半導体膜上と接する保護酸化物半導体膜を有する上述の半導体装置である。なお、下地酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含むと好ましい。
または、本発明の一態様は、例えば、基板上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成した後、マスクを除去し、島状の積層膜上および格子状の溝内に保護絶縁膜を形成し、島状の積層膜が露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成し、島状の積層膜上に、間隔を開けて第１の導電膜および第２の導電膜を形成し、島状の積層膜上、第１の導電膜上および第２の導電膜上に絶縁膜を形成し、絶縁膜上に第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、基板上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、マスク上および格子状の溝内に保護絶縁膜を形成し、マスクが露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成した後、マスクを除去し、島状の積層膜上に、間隔を開けて第１の導電膜および第２の導電膜を形成し、島状の積層膜上、第１の導電膜上および第２の導電膜上に絶縁膜を形成し、絶縁膜上に第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、基板上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、マスク上および格子状の溝内に保護絶縁膜を形成し、マスクが露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成し、マスク上にレジストマスクを形成しマスクの、レジストマスクの設けられていない領域をエッチングすることで、間隔を開けて第１の導電膜および第２の導電膜を形成し、島状の積層膜上、第１の導電膜上および第２の導電膜上に絶縁膜を形成し、絶縁膜上に第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、基板上に第１の導電膜を形成し、第１の導電膜上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成した後、マスクを除去し、島状の積層膜上および格子状の溝内に保護絶縁膜を形成し、島状の積層膜が露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成し、島状の積層膜上に、間隔を開けて第２の導電膜および第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、基板上に第１の導電膜を形成し、第１の導電膜上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、マスク上および格子状の溝内に保護絶縁膜を形成し、マスクが露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成した後、マスクを除去し、島状の積層膜上に、間隔を開けて第２の導電膜および第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、基板上に第１の導電膜を形成し、第１の導電膜上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に島状にマスクを形成し、下地絶縁膜および酸化物半導体膜の、マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、マスク上および格子状の溝内に保護絶縁膜を形成し、マスクが露出するまで保護絶縁膜を平坦化しながらエッチングすることで、格子状の溝内に格子状の保護絶縁膜を形成し、マスク上にレジストマスクを形成しマスクの、レジストマスクの設けられていない領域をエッチングすることで、間隔を開けて第２の導電膜および第３の導電膜を形成する半導体装置の作製方法である。
または、本発明の一態様は、例えば、保護絶縁膜として酸化アルミニウム膜を成膜する上述の半導体装置の作製方法である。なお、酸化アルミニウム膜は、スパッタリング法により、酸素を含む成膜ガスを用いて成膜すると好ましい。
または、本発明の一態様は、例えば、保護絶縁膜として、酸素過剰領域を含む酸化シリコン膜、および酸化アルミニウム膜を、この順に成膜する上述の半導体装置の作製方法である。
または、本発明の一態様は、例えば、下地絶縁膜として、酸素過剰領域を含む酸化シリコン膜を成膜する上述の半導体装置の作製方法である。
または、本発明の一態様は、例えば、酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含むこと酸化物半導体膜を成膜する上述の半導体装置の作製方法である。
または、本発明の一態様は、例えば、積層膜として、下地絶縁膜と酸化物半導体膜との間に、下地酸化物半導体膜を成膜する上述の半導体装置の作製方法である。なお、下地酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体膜を成膜すると好ましい。
または、本発明の一態様は、例えば、積層膜として、酸化物半導体膜上と接する保護酸化物半導体膜を成膜する上述の半導体装置の作製方法である。なお、保護酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体膜を成膜すると好ましい。
安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体膜の不純物とは、例えば、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体膜にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体膜が酸化物半導体膜である場合、半導体膜の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、不純物の混入によって酸素欠損を形成する場合がある。また、半導体膜がシリコン膜である場合、半導体膜の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
＜トランジスタ構造（１）＞
以下では、本発明の一態様に係るトランジスタについて図１および図２を用いて説明する。
以下では、本発明の一態様に係るトランジスタについて図１および図２を用いて説明する。
図１（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図１（Ｂ）は、図１（Ａ）に示した一点鎖線Ａ１−Ａ２における断面図である。また、図１（Ｃ）は、図１（Ａ）に示した一点鎖線Ａ３−Ａ４における断面図である。
図１に示すトランジスタは、基板１００上の絶縁膜１０１と、絶縁膜１０１上の絶縁膜１０２と、絶縁膜１０２上の酸化物半導体膜１０６と、絶縁膜１０１上にあり、絶縁膜１０２の側面、および酸化物半導体膜１０６の側面と接して配置される絶縁膜１０８と、を有する。なお、酸化物半導体膜１０６の上面、および絶縁膜１０８の上面は、概略高さが揃っている。また、図１に示すトランジスタは、少なくとも酸化物半導体膜１０６上に接する、間隔を開けて配置される導電膜１１６ａおよび導電膜１１６ｂと、酸化物半導体膜１０６上、導電膜１１６ａ上および導電膜１１６ｂ上の絶縁膜１１２と、絶縁膜１１２上の導電膜１０４と、絶縁膜１１２上および導電膜１０４上の絶縁膜１１８と、を有する。なお、絶縁膜１０１、導電膜１１６ａ、導電膜１１６ｂ、絶縁膜１１８の全てを有さなくても構わない。
図１に示したトランジスタにおいて、導電膜１１６ａおよび導電膜１１６ｂは、ソース電極およびドレイン電極として機能する。また、絶縁膜１１２は、ゲート絶縁膜として機能する。また、導電膜１０４は、ゲート電極として機能する。
なお、図１に示したトランジスタに含まれる膜は、全て側面が切り立った形状をしているが、この形状に限定されるものではない。例えば、膜の側面がテーパー角を有しても構わない。例えば、断面図において、膜の被形成面を３点以上（３ｎｍ以上離れた点）通る直線と、膜の側面を３点以上（３ｎｍ以上離れた点）通る直線とが為す内角（膜の内側の角度）が７０°以上９０°未満、好ましくは８０°以上９０°未満、さらに好ましくは８５°以上９０°未満とする。前述の範囲のテーパー角とすることにより、トランジスタの上面図における面積を縮小できる。また、導電膜１１６ａ、導電膜１１６ｂ、絶縁膜１１２、導電膜１０４および絶縁膜１１８は、上端に曲率を有する形状をしているが、この形状に限定されるものではない。
また、図１（Ｂ）に示したトランジスタの断面図において、絶縁膜１１２は、酸化物半導体膜１０６上、絶縁膜１０８上、導電膜１１６ａ上および導電膜１１６ｂ上に配置されているが、この形状に限定されるものではない。例えば、図１（Ａ）に示したトランジスタの上面図において、導電膜１０４と重なる領域のみに配置されてもよい。
また、導電膜１０４の側面に接して側壁絶縁膜を有してもよい。側壁絶縁膜を有する場合、絶縁膜１１２は、上面図において、導電膜１０４および側壁絶縁膜と重なる領域のみに配置されてもよい。側壁絶縁膜については、他の絶縁膜についての記載を参照する。
絶縁膜１０１は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１０１は、酸素ブロック性を有する絶縁膜を用いると好ましい。酸素ブロック性を有する絶縁膜とは、例えば、酸素の拡散係数の小さい絶縁膜をいう。
酸素ブロック性を有する絶縁膜は、例えば、酸化シリコン膜よりも酸素（酸素原子および酸素原子を有する分子などを含む）の拡散係数が小さい絶縁膜である。したがって、酸素ブロック性を有する絶縁膜は、酸化シリコン膜よりも酸素が透過（通過）する量の少ない絶縁膜である。例えば、酸素ブロック性を有する絶縁膜は、酸素の透過する量が酸化シリコン膜の２０％未満、１５％未満、１０％未満、５％未満、２％未満または１％未満の絶縁膜である。
絶縁膜１０１は、水素ブロック性を有する絶縁膜を用いると好ましい。水素ブロック性を有する絶縁膜とは、例えば、水素の拡散係数の小さい絶縁膜をいう。
水素ブロック性を有する絶縁膜は、例えば、酸化シリコン膜よりも水素（水素原子および水素原子を有する分子などを含む）の拡散係数が小さい絶縁膜である。したがって、水素ブロック性を有する絶縁膜は、酸化シリコン膜よりも水素が透過（通過）する量の少ない絶縁膜である。例えば、水素ブロック性を有する絶縁膜は、水素の透過する量が酸化シリコン膜の２０％未満、１５％未満、１０％未満、５％未満、２％未満または１％未満の絶縁膜である。
絶縁膜１０１は、水素の放出量が少ない絶縁膜を用いると好ましい。水素の放出量は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて測定すればよい。水素の放出量の少ない絶縁膜は、例えば、試料の温度が１５０℃以上４５０℃以下の範囲におけるＴＤＳ分析によって、質量電荷比（ｍ／ｚ）が２であるガスの放出量が１×１０１５個／ｃｍ２未満、好ましくは５×１０１４個／ｃｍ２未満、さらに好ましくは２×１０１４個／ｃｍ２未満、より好ましくは１×１０１４個／ｃｍ２未満となる絶縁膜である。
絶縁膜１０２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１０２は、過剰酸素を含む絶縁膜を用いる。過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
過剰酸素を含む絶縁膜は、酸化物半導体膜１０６中の酸素欠損を低減することができる。酸化物半導体膜１０６中で酸素欠損は、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、電子を生成することがある。したがって、酸化物半導体膜１０６中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７個／ｃｍ３以上であることもある。なお、過酸化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
または、絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を第１の酸化シリコン膜とし、３層目を第２の酸化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
または、絶縁膜１０２は、酸化物半導体膜を含む積層膜であってもよい。酸化物半導体膜としては、後述する酸化物半導体膜１０６についての記載を参照する。
以下では、酸化物半導体膜１０６について説明する。
酸化物半導体膜１０６は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０６は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜１０６は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物は結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
ただし、酸化物半導体膜１０６は、インジウムを含む酸化物に限定されない。酸化物半導体膜１０６は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
酸化物半導体膜１０６のチャネル形成領域において、その上下に、第１の酸化物半導体膜および第２の酸化物半導体膜を有してもよい。なお、第２の酸化物半導体膜は、第１の酸化物半導体膜よりも導電膜１０４側に配置される。
第１の酸化物半導体膜および第２の酸化物半導体膜は、酸化物半導体膜１０６を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜１０６を構成する酸素以外の元素一種以上、または二種以上から第１の酸化物半導体膜および第２の酸化物半導体膜が構成されるため、酸化物半導体膜１０６と第１の酸化物半導体膜および第２の酸化物半導体膜との界面において、界面準位が形成されにくい。
なお、第１の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜１０６がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、第２の酸化物半導体膜は、第１の酸化物半導体膜と同種の酸化物を用いても構わない。
ここで、第１の酸化物半導体膜と酸化物半導体膜１０６との間には、第１の酸化物半導体膜と酸化物半導体膜１０６との混合領域を有する場合がある。また、酸化物半導体膜１０６と第２の酸化物半導体膜との間には、酸化物半導体膜１０６と第２の酸化物半導体膜との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、第１の酸化物半導体膜、酸化物半導体膜１０６および第２の酸化物半導体膜の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
酸化物半導体膜１０６は、第１の酸化物半導体膜および第２の酸化物半導体膜よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０６として、第１の酸化物半導体膜および第２の酸化物半導体膜よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
このとき、導電膜１０４に電界を印加すると、第１の酸化物半導体膜、酸化物半導体膜１０６、第２の酸化物半導体膜のうち、電子親和力の大きい酸化物半導体膜１０６にチャネルが形成される。
また、トランジスタのオン電流を高くするためには、第２の酸化物半導体膜の厚さは小さいほど好ましい。例えば、第２の酸化物半導体膜は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、第２の酸化物半導体膜は、チャネルの形成される酸化物半導体膜１０６へ、絶縁膜１１２を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、第２の酸化物半導体膜は、ある程度の厚さを有することが好ましい。例えば、第２の酸化物半導体膜の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、第１の酸化物半導体膜は厚く、酸化物半導体膜１０６は薄く、第２の酸化物半導体膜は薄いことが好ましい。具体的には、第１の酸化物半導体膜の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。第１の酸化物半導体膜の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜１０２と第１の酸化物半導体膜との界面からチャネルの形成される酸化物半導体膜１０６までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、第１の酸化物半導体膜の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体膜１０６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
例えば、第１の酸化物半導体膜の厚さは酸化物半導体膜１０６の厚さより厚く、酸化物半導体膜１０６の厚さは第２の酸化物半導体膜の厚さより厚くすればよい。
以下では、酸化物半導体膜１０６中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０６中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜１０６のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜１０６中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜１０６中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜１０６と第１の酸化物半導体膜との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜１０６と第２の酸化物半導体膜との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜１０６中に水素が含まれると、キャリア密度を増大させてしまう場合がある。したがって、酸化物半導体膜１０６の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜１０６の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０６の水素濃度を低減するために、第１の酸化物半導体膜および第２の酸化物半導体膜の水素濃度を低減すると好ましい。第１の酸化物半導体膜および第２の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６の窒素濃度を低減するために、第１の酸化物半導体膜および第２の酸化物半導体膜の窒素濃度を低減すると好ましい。第１の酸化物半導体膜および第２の酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
図１に示す絶縁膜１０８は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１０８は、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜１０８は、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜１０８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜１０８は、水素の放出量が少ない絶縁膜を用いると好ましい。
なお、図２に示すように、絶縁膜１０８として、絶縁膜１０８ａおよび絶縁膜１０８ｂを用いてもよい。絶縁膜１０８ｂは、絶縁膜１０８ａと、絶縁膜１０１、絶縁膜１０２および酸化物半導体膜１０６と、の間に配置する。
絶縁膜１０８ａは、例えば、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１０８ａは、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜１０８ａは、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜１０８ａは、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜１０８ａは、水素の放出量が少ない絶縁膜を用いると好ましい。
絶縁膜１０８ｂは、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を、単層で、または積層で用いればよい。絶縁膜１０８ｂは、過剰酸素を含む絶縁膜を用いると好ましい。
図１に示す導電膜１１６ａおよび導電膜１１６ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
絶縁膜１１２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１１２は、過剰酸素を含む絶縁膜を用いると好ましい。
絶縁膜１１２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
または、絶縁膜１１２は、酸化物半導体膜含む積層膜であってもよい。酸化物半導体膜としては、酸化物半導体膜１０６についての記載を参照する。
導電膜１０４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
絶縁膜１１８は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１１８は、酸素ブロック性を有する絶縁膜であると好ましい。また、絶縁膜１１８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜１１８は、水素の放出量が少ない絶縁膜を用いると好ましい。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が配置されたものを、基板１００として用いてもよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を有するとよい。
図１に示したトランジスタは、酸素ブロック性を有する絶縁膜によって囲われたトランジスタである。また、絶縁膜１０１、絶縁膜１０８および酸化物半導体膜１０６によって、過剰酸素を含む絶縁膜１０２を囲うことができる。したがって、酸化物半導体膜１０６中に酸素欠損が生じても、絶縁膜１０２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。同様に、酸化物半導体膜１０６中に酸素欠損が生じても、絶縁膜１１２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。即ち、図１に示したトランジスタは、安定した電気特性を有するトランジスタといえる。また、酸素欠損に起因してオフ電流が増大することを抑制できるため、オフ電流の低いトランジスタといえる。
＜トランジスタ構造（１）の作製方法＞
以下では、図１に示したトランジスタの作製方法について、図３および図４を用いて説明する。なお、トランジスタの作製方法は、図１（Ｂ）および図１（Ｃ）に示した断面図と対応させて説明する。
以下では、図１に示したトランジスタの作製方法について、図３および図４を用いて説明する。なお、トランジスタの作製方法は、図１（Ｂ）および図１（Ｃ）に示した断面図と対応させて説明する。
まずは、基板１００を準備する。次に、絶縁膜１０１を成膜する（図３（Ａ１）および図３（Ａ２）参照。）。なお、絶縁膜１０１は、絶縁膜１０１として示した絶縁膜から選択して成膜すればよい。絶縁膜１０１は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、絶縁膜１０２となる絶縁膜を成膜する。なお、絶縁膜１０２となる絶縁膜は、絶縁膜１０２として示した絶縁膜から選択して成膜すればよい。絶縁膜１０２となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。なお、酸化物半導体膜１０６となる酸化物半導体膜は、酸化物半導体膜１０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜１０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１０６となる酸化物半導体膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。フォトリソグラフィ法は、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて行えばよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。
次に、絶縁膜１０２となる絶縁膜、および酸化物半導体膜１０６となる酸化物半導体膜の、マスクの設けられていない領域をエッチングし、絶縁膜１０２および酸化物半導体膜１０６を形成する（図３（Ｂ１）および図３（Ｂ２）参照。）。
次に、絶縁膜１０７を成膜する（図３（Ｃ１）および図３（Ｃ２）参照。）。なお、絶縁膜１０７は、絶縁膜１０２および酸化物半導体膜１０６の合計の厚さよりも厚く成膜すると好ましい。絶縁膜１０７は、絶縁膜１０８として示した絶縁膜から選択して成膜すればよい。絶縁膜１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。好ましくは、スパッタリング法を用いて成膜する。
絶縁膜１０７をスパッタリング法で成膜する場合、酸素を含む成膜ガスを用いると好ましい。こうすることで、絶縁膜１０７の成膜時に、絶縁膜１０２の側面、酸化物半導体膜１０６の側面、および酸化物半導体膜１０６の上面に、酸素を添加することができる。当該添加された酸素は、絶縁膜１０２中、および酸化物半導体膜１０６中で、過剰酸素となり、酸化物半導体膜１０６中の酸素欠損を低減するために用いることができる。
次に、酸化物半導体膜１０６の上面が露出するまで、絶縁膜１０７を平坦化しながらエッチングすることで絶縁膜１０７から絶縁膜１０８を形成する（図４（Ａ１）および図４（Ａ２）参照。）。絶縁膜１０７を平坦化しながらエッチングする方法としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いればよい。
なお、図３（Ｃ１）および図３（Ｃ２）において、絶縁膜１０８として、絶縁膜１０８ｂとなる絶縁膜、および絶縁膜１０８ａとなる絶縁膜を成膜してもよい。その場合、図４（Ａ１）および図４（Ａ２）において、酸化物半導体膜１０６の上面が露出するまで、絶縁膜１０７を平坦化しながらエッチングすることで絶縁膜１０８ｂとなる絶縁膜、および絶縁膜１０８ａとなる絶縁膜から絶縁膜１０８ｂおよび絶縁膜１０８ａを形成することができる。
次に、絶縁膜１０８上および酸化物半導体膜１０６上に、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜を成膜する。なお、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜は、導電膜１１６ａおよび導電膜１１６ｂとして示した導電膜から選択して成膜すればよい。導電膜１１６ａおよび導電膜１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜の、マスクの設けられていない領域をエッチングし、導電膜１１６ａおよび導電膜１１６ｂを形成する（図４（Ｂ１）および図４（Ｂ２）参照。）。
次に、絶縁膜１１２を成膜する。なお、絶縁膜１１２は、絶縁膜１１２として示した絶縁膜から選択して成膜すればよい。絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１０４となる導電膜を成膜する。なお、導電膜１０４となる導電膜は、導電膜１０４として示した導電膜から選択して成膜すればよい。導電膜１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１０４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜１０４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜１０４を形成する。
次に、絶縁膜１１８を成膜することで、図１に示したトランジスタを作製することができる（図４（Ｃ１）および図４（Ｃ２）参照。）。なお、絶縁膜１１８は、絶縁膜１１８として示した絶縁膜から選択して成膜すればよい。絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
したがって、安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
＜トランジスタ構造（２）＞
以下では、本発明の一態様に係るトランジスタについて図５を用いて説明する。
以下では、本発明の一態様に係るトランジスタについて図５を用いて説明する。
図５（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図５（Ｂ）は、図５（Ａ）に示した一点鎖線Ｂ１−Ｂ２における断面図である。また、図５（Ｃ）は、図５（Ａ）に示した一点鎖線Ｂ３−Ｂ４における断面図である。
図５に示すトランジスタは、基板２００上の絶縁膜２０２と、絶縁膜２０２上の酸化物半導体膜２０６と、絶縁膜２０２の上面の一部、絶縁膜２０２の側面、および酸化物半導体膜２０６の側面と接して配置される絶縁膜２０８と、を有する。なお、酸化物半導体膜２０６の上面、および絶縁膜２０８の上面は、概略高さが揃っている。また、図５に示すトランジスタは、少なくとも酸化物半導体膜２０６上に接する、間隔を開けて配置される導電膜２１６ａおよび導電膜２１６ｂと、酸化物半導体膜２０６上、導電膜２１６ａ上および導電膜２１６ｂ上の絶縁膜２１２と、絶縁膜２１２上の導電膜２０４と、絶縁膜２１２上および導電膜２０４上の絶縁膜２１８と、を有する。なお、導電膜２１６ａ、導電膜２１６ｂ、絶縁膜２１８の全てを有さなくても構わない。
図５に示したトランジスタにおいて、導電膜２１６ａおよび導電膜２１６ｂは、ソース電極およびドレイン電極として機能する。また、絶縁膜２１２は、ゲート絶縁膜として機能する。また、導電膜２０４は、ゲート電極として機能する。
なお、図５に示したトランジスタに含まれる膜は、全て側面が切り立った形状をしているが、この形状に限定されるものではない。例えば、膜の側面がテーパー角を有しても構わない。また、導電膜２１６ａ、導電膜２１６ｂ、絶縁膜２１２、導電膜２０４および絶縁膜２１８は、上端に曲率を有する形状をしているが、この形状に限定されるものではない。
また、図５（Ｂ）に示したトランジスタの断面図において、絶縁膜２１２は、酸化物半導体膜２０６上、絶縁膜２０８上、導電膜２１６ａ上および導電膜２１６ｂ上に配置されているが、この形状に限定されるものではない。例えば、図５（Ａ）に示したトランジスタの上面図において、導電膜２０４と重なる領域のみに配置されてもよい。
また、導電膜２０４の側面に接して側壁絶縁膜を有してもよい。側壁絶縁膜を有する場合、絶縁膜２１２は、上面図において、導電膜２０４および側壁絶縁膜と重なる領域のみに配置されてもよい。側壁絶縁膜については、他の絶縁膜についての記載を参照する。
絶縁膜２０２は、絶縁膜１０２についての記載を参照する。絶縁膜２０２は過剰酸素を含む絶縁膜を用いる。
酸化物半導体膜２０６は、酸化物半導体膜１０６についての記載を参照する。
絶縁膜２０８は、絶縁膜１０８についての記載を参照する。絶縁膜２０８は、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜２０８は、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜２０８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜２０８は、水素の放出量が少ない絶縁膜を用いると好ましい。
なお、図２に示した、絶縁膜１０８ａおよび絶縁膜１０８ｂを有する絶縁膜１０８のような、絶縁膜２０８を用いてもよい。
導電膜２１６ａおよび導電膜２１６ｂは、導電膜１１６ａおよび導電膜１１６ｂについての記載を参照する。
絶縁膜２１２は、絶縁膜１１２についての記載を参照する。絶縁膜２１２は、過剰酸素を含む絶縁膜を用いると好ましい。
導電膜２０４は、導電膜１０４についての記載を参照する。
絶縁膜２１８は、絶縁膜２１８についての記載を参照する。絶縁膜２１８は、酸素ブロック性を有する絶縁膜であると好ましい。また、絶縁膜２１８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜２１８は、水素の放出量が少ない絶縁膜を用いると好ましい。
基板２００は、基板１００についての記載を参照する。
図５に示したトランジスタは、酸素ブロック性を有する絶縁膜によって囲われたトランジスタである。例えば、絶縁膜２０８および酸化物半導体膜２０６によって、過剰酸素を含む絶縁膜２０２を覆うことができる。したがって、酸化物半導体膜２０６中に酸素欠損が生じても、絶縁膜２０２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。同様に、酸化物半導体膜２０６中に酸素欠損が生じても、絶縁膜２１２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。即ち、図５に示したトランジスタは、安定した電気特性を有するトランジスタといえる。また、酸素欠損に起因してオフ電流が増大することを抑制できるため、オフ電流の低いトランジスタといえる。
＜トランジスタ構造（２）の作製方法＞
以下では、図５に示したトランジスタの作製方法について、図６を用いて説明する。なお、トランジスタの作製方法は、図５（Ｂ）および図５（Ｃ）に示した断面図と対応させて説明する。
以下では、図５に示したトランジスタの作製方法について、図６を用いて説明する。なお、トランジスタの作製方法は、図５（Ｂ）および図５（Ｃ）に示した断面図と対応させて説明する。
まずは、基板２００を準備する。次に、絶縁膜２０２となる絶縁膜２３２を成膜する。なお、絶縁膜２３２は、絶縁膜２０２として示した絶縁膜から選択して成膜すればよい。絶縁膜２３２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜２０６となる酸化物半導体膜２３６を成膜する（図６（Ａ１）および図６（Ａ２）参照。）。なお、酸化物半導体膜２３６は、酸化物半導体膜２３６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜２３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜２０６となる酸化物半導体膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。
次に、絶縁膜２３２および酸化物半導体膜２３６の、マスクの設けられていない領域をエッチングし、絶縁膜２０２および酸化物半導体膜２０６を形成する（図６（Ｂ１）および図６（Ｂ２）参照。）。
次に、絶縁膜２０８となる絶縁膜を成膜する。なお、絶縁膜２０８となる絶縁膜は、絶縁膜２０２および酸化物半導体膜２０６の合計の厚さよりも厚く成膜すると好ましい。絶縁膜２０８となる絶縁膜は、絶縁膜２０８として示した絶縁膜から選択して成膜すればよい。絶縁膜２０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。好ましくは、スパッタリング法を用いて成膜する。
絶縁膜２０８となる絶縁膜をスパッタリング法で成膜する場合、酸素を含む成膜ガスを用いると好ましい。こうすることで、絶縁膜２０８となる絶縁膜の成膜時に、絶縁膜２０２の上面の一部、絶縁膜２０２の側面、酸化物半導体膜２０６の側面、および酸化物半導体膜２０６の上面に、酸素を添加することができる。当該添加された酸素は、絶縁膜２０２中、および酸化物半導体膜２０６中で、過剰酸素となり、酸化物半導体膜２０６中の酸素欠損を低減するために用いることができる。
次に、酸化物半導体膜２０６の上面が露出するまで、絶縁膜２０８となる絶縁膜を平坦化しながらエッチングすることで絶縁膜２０８となる絶縁膜から絶縁膜２０８を形成する。絶縁膜２０８となる絶縁膜を平坦化しながらエッチングする方法としては、ＣＭＰ法などを用いればよい。
次に、導電膜２１６ａおよび導電膜２１６ｂとなる導電膜を成膜する。なお、導電膜２１６ａおよび導電膜２１６ｂとなる導電膜は、導電膜１１６ａおよび導電膜１１６ｂとして示した導電膜から選択して成膜すればよい。導電膜２１６ａおよび導電膜２１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜２１６ａおよび導電膜２１６ｂとなる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜２１６ａおよび導電膜２１６ｂとなる導電膜の、マスクの設けられていない領域をエッチングし、導電膜２１６ａおよび導電膜２１６ｂを形成する。
次に、絶縁膜２１２を成膜する。なお、絶縁膜２１２は、絶縁膜２１２として示した絶縁膜から選択して成膜すればよい。絶縁膜２１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜２０４となる導電膜を成膜する。なお、導電膜２０４となる導電膜は、導電膜２０４として示した導電膜から選択して成膜すればよい。導電膜２０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜２０４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜２０４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜２０４を形成する。
次に、絶縁膜２１８を成膜することで、図５に示したトランジスタを作製することができる（図６（Ｃ１）および図６（Ｃ２）参照。）。なお、絶縁膜２１８は、絶縁膜２１８として示した絶縁膜から選択して成膜すればよい。絶縁膜２１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
したがって、安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
＜トランジスタ構造（３）＞
以下では、本発明の一態様に係るトランジスタについて図７を用いて説明する。
以下では、本発明の一態様に係るトランジスタについて図７を用いて説明する。
図７（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図７（Ｂ）は、図７（Ａ）に示した一点鎖線Ｃ１−Ｃ２における断面図である。また、図７（Ｃ）は、図７（Ａ）に示した一点鎖線Ｃ３−Ｃ４における断面図である。
図７に示すトランジスタは、基板３００上の絶縁膜３０１と、絶縁膜３０１上の絶縁膜３０２と、絶縁膜３０２上の酸化物半導体膜３０６と、絶縁膜３０１上にあり、絶縁膜３０２の側面、および酸化物半導体膜３０６の側面と接して配置される絶縁膜３０８と、を有する。なお、絶縁膜３０８の上面は酸化物半導体膜３０６の上面よりも高い。また、図７に示すトランジスタは、少なくとも酸化物半導体膜３０６上に接する、間隔を開けて配置される導電膜３１６ａおよび導電膜３１６ｂと、酸化物半導体膜３０６上、導電膜３１６ａ上および導電膜３１６ｂ上の絶縁膜３１２と、絶縁膜３１２上の導電膜３０４と、絶縁膜３１２上および導電膜３０４上の絶縁膜３１８と、を有する。なお、絶縁膜３０１、導電膜３１６ａ、導電膜３１６ｂ、絶縁膜３１８の全てを有さなくても構わない。
なお、図７に示したトランジスタにおいて、図５に示したトランジスタのように、絶縁膜３０１を配置せず、絶縁膜３０２を絶縁膜３０８の下面と接する形状としても構わない。
図７に示したトランジスタにおいて、導電膜３１６ａおよび導電膜３１６ｂは、ソース電極およびドレイン電極として機能する。また、絶縁膜３１２は、ゲート絶縁膜として機能する。また、導電膜３０４は、ゲート電極として機能する。
なお、図７に示したトランジスタに含まれる膜は、全て側面が切り立った形状をしているが、この形状に限定されるものではない。例えば、膜の側面がテーパー角を有しても構わない。また、導電膜３１６ａ、導電膜３１６ｂ、絶縁膜３１２、導電膜３０４および絶縁膜３１８は、上端に曲率を有する形状をしているが、この形状に限定されるものではない。
また、図７（Ｂ）に示したトランジスタの断面図において、絶縁膜３１２は、酸化物半導体膜３０６上、絶縁膜３０８上、導電膜３１６ａ上および導電膜３１６ｂ上に配置されているが、この形状に限定されるものではない。例えば、図７（Ａ）に示したトランジスタの上面図において、導電膜３０４と重なる領域のみに配置されてもよい。
また、導電膜３０４の側面に接して側壁絶縁膜を有してもよい。側壁絶縁膜を有する場合、絶縁膜３１２は、上面図において、導電膜３０４および側壁絶縁膜と重なる領域のみに配置されてもよい。側壁絶縁膜については、他の絶縁膜についての記載を参照する。
絶縁膜３０１は、絶縁膜１０１についての記載を参照する。絶縁膜３０１は、酸素ブロック性を有する絶縁膜を用いると好ましい。酸素ブロック性を有する絶縁膜とは、例えば、酸素の拡散係数の小さい絶縁膜をいう。
絶縁膜３０２は、絶縁膜１０２についての記載を参照する。絶縁膜３０２は、過剰酸素を含む絶縁膜を用いる。過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
酸化物半導体膜３０６は、酸化物半導体膜１０６についての記載を参照する。
絶縁膜３０８は、絶縁膜１０８についての記載を参照する。絶縁膜３０８は、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜３０８は、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜３０８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜３０８は、水素の放出量が少ない絶縁膜を用いると好ましい。
なお、図２に示した、絶縁膜１０８ａおよび絶縁膜１０８ｂを有する絶縁膜１０８のような、絶縁膜３０８を用いてもよい。
導電膜３１６ａおよび導電膜３１６ｂは、導電膜１１６ａおよび導電膜１１６ｂについての記載を参照する。
絶縁膜３１２は、絶縁膜１１２についての記載を参照する。絶縁膜３１２は、過剰酸素を含む絶縁膜を用いると好ましい。
導電膜３０４は、導電膜１０４についての記載を参照する。
絶縁膜３１８は、絶縁膜１１８についての記載を参照する。絶縁膜３１８は、酸素ブロック性を有する絶縁膜であると好ましい。また、絶縁膜３１８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜３１８は、水素の放出量が少ない絶縁膜を用いると好ましい。
基板３００は、基板１００についての記載を参照する。
図７に示したトランジスタは、酸素ブロック性を有する絶縁膜によって囲われたトランジスタである。例えば、絶縁膜３０１、絶縁膜３０８および酸化物半導体膜３０６によって、過剰酸素を含む絶縁膜３０２を囲うことができる。したがって、酸化物半導体膜３０６中に酸素欠損が生じても、絶縁膜３０２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。同様に、酸化物半導体膜３０６中に酸素欠損が生じても、絶縁膜３１２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。即ち、図７に示したトランジスタは、安定した電気特性を有するトランジスタといえる。また、酸素欠損に起因してオフ電流が増大することを抑制できるため、オフ電流の低いトランジスタといえる。
＜トランジスタ構造（３）の作製方法＞
以下では、図７に示したトランジスタの作製方法について、図８および図９を用いて説明する。なお、トランジスタの作製方法は、図７（Ｂ）および図７（Ｃ）に示した断面図と対応させて説明する。
以下では、図７に示したトランジスタの作製方法について、図８および図９を用いて説明する。なお、トランジスタの作製方法は、図７（Ｂ）および図７（Ｃ）に示した断面図と対応させて説明する。
まずは、基板３００を準備する。次に、絶縁膜３０１を成膜する。なお、絶縁膜３０１は、絶縁膜３０１として示した絶縁膜から選択して成膜すればよい。絶縁膜３０１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜３０２となる絶縁膜３３２を成膜する。なお、絶縁膜３３２は、絶縁膜３０２として示した絶縁膜から選択して成膜すればよい。絶縁膜３０２となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜３０６となる酸化物半導体膜３３６を成膜する。なお、酸化物半導体膜３３６は、酸化物半導体膜３０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜３０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜３３６上に、ハードマスク３４０を形成する。ハードマスク３４０は、後に形成する絶縁膜３０８とＣＭＰ法によるエッチングにおいて、絶縁膜３０８と同程度か、よりエッチングされにくい物質を用いる。また、ハードマスク３４０は、絶縁膜３３２および酸化物半導体膜３３６のエッチング時にマスクとして用いることの可能な物質を用いる。
次に、ハードマスク３４０上にマスク３５０を形成する（図８（Ａ１）および図８（Ａ２）参照。）。なお、マスク３５０は、レジストを用いればよい。マスク３５０は、フォトリソグラフィ法などによって作製すればよい。
次に、ハードマスク３４０の、マスク３５０の設けられていない領域をエッチングし、ハードマスク３１０を形成する。
次に、絶縁膜３０２および酸化物半導体膜３３６の、ハードマスク３１０の設けられていない領域をエッチングし、絶縁膜３０２および酸化物半導体膜３０６を形成する（図８（Ｂ１）および図８（Ｂ２）参照。）。
次に、絶縁膜３０８となる絶縁膜を成膜する。なお、絶縁膜３０８となる絶縁膜は、絶縁膜３０２、酸化物半導体膜３０６およびハードマスク３１０の合計の厚さよりも厚く成膜すると好ましい。絶縁膜３０８となる絶縁膜は、絶縁膜３０８として示した絶縁膜から選択して成膜すればよい。絶縁膜３０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。好ましくは、スパッタリング法を用いて成膜する。
絶縁膜３０８となる絶縁膜をスパッタリング法で成膜する場合、酸素を含む成膜ガスを用いると好ましい。こうすることで、絶縁膜３０８となる絶縁膜の成膜時に、絶縁膜３０２の側面、酸化物半導体膜３０６の側面、および酸化物半導体膜３０６の上面に、酸素を添加することができる。当該添加された酸素は、絶縁膜３０２中、および酸化物半導体膜３０６中で、過剰酸素となり、酸化物半導体膜３０６中の酸素欠損を低減するために用いることができる。
次に、ハードマスク３１０の上面が露出するまで、絶縁膜３０８となる絶縁膜を平坦化しながらエッチングすることで絶縁膜３０８となる絶縁膜から絶縁膜３０８を形成する（図８（Ｃ１）および図８（Ｃ２）参照。）。ハードマスク３１０がエッチストッパーとして機能するため、絶縁膜３０８となる絶縁膜が過剰にエッチングされることや、酸化物半導体膜３０６が薄くなること、または消失することを抑制することができる。したがって、基板面内でばらつきの小さいトランジスタを作製することができる。また、歩留まりの高いトランジスタを作製することができる。このため、絶縁膜３０８となる絶縁膜を平坦化しながらエッチングする速度を高めることができ、トランジスタの生産性を高めることができる。絶縁膜３０８となる絶縁膜を平坦化しながらエッチングする方法としては、ＣＭＰ法などを用いればよい。
次に、ハードマスク３１０を除去する（図９（Ａ１）および図９（Ａ２）参照。）。このような工程を経ることによって、絶縁膜３０８の上面の高さは、酸化物半導体膜３０６の上面の高さよりも高くなる。また、ハードマスク３１０を有することにより、絶縁膜３０８となる絶縁膜を平坦化しながらエッチングする際に、酸化物半導体膜３０６が損傷することを抑制できる。そのため、安定した電気特性を有するトランジスタを得やすい。
次に、導電膜３１６ａおよび導電膜３１６ｂとなる導電膜を成膜する。なお、導電膜３１６ａおよび導電膜３１６ｂとなる導電膜は、導電膜１１６ａおよび導電膜１１６ｂとして示した導電膜から選択して成膜すればよい。導電膜３１６ａおよび導電膜３１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜３１６ａおよび導電膜３１６ｂとなる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜３１６ａおよび導電膜３１６ｂとなる導電膜の、マスクの設けられていない領域をエッチングし、導電膜３１６ａおよび導電膜３１６ｂを形成する。
次に、絶縁膜３１２を成膜する。なお、絶縁膜３１２は、絶縁膜３１２として示した絶縁膜から選択して成膜すればよい。絶縁膜３１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜３０４となる導電膜を成膜する。なお、導電膜３０４となる導電膜は、導電膜３０４として示した導電膜から選択して成膜すればよい。導電膜３０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜３０４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜３０４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜３０４を形成する。
次に、絶縁膜３１８を成膜することで、図７に示したトランジスタを作製することができる（図９（Ｂ１）および図９（Ｂ２）参照。）。なお、絶縁膜３１８は、絶縁膜３１８として示した絶縁膜から選択して成膜すればよい。絶縁膜３１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
したがって、安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
＜トランジスタ構造（４）＞
以下では、本発明の一態様に係るトランジスタについて図１０および図１１を用いて説明する。
以下では、本発明の一態様に係るトランジスタについて図１０および図１１を用いて説明する。
図１０（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図１０（Ｂ）は、図１０（Ａ）に示した一点鎖線Ｄ１−Ｄ２における断面図である。また、図１０（Ｃ）は、図１０（Ａ）に示した一点鎖線Ｄ３−Ｄ４における断面図である。
図１０に示すトランジスタは、基板４００上の絶縁膜４０１と、絶縁膜４０１上の絶縁膜４０２と、絶縁膜４０２上の酸化物半導体膜４０６と、絶縁膜４０１上にあり、絶縁膜４０２の側面、および酸化物半導体膜４０６の側面と接して配置される絶縁膜４０８と、を有する。なお、絶縁膜４０８の上面は酸化物半導体膜４０６の上面よりも高い。また、図１０に示すトランジスタは、少なくとも酸化物半導体膜４０６上に接し、絶縁膜４０８と上面の高さが揃い、間隔を開けて配置される導電膜４１６ａおよび導電膜４１６ｂと、酸化物半導体膜４０６上、導電膜４１６ａ上および導電膜４１６ｂ上の絶縁膜４１２と、絶縁膜４１２上の導電膜４０４と、絶縁膜４１２上および導電膜４０４上の絶縁膜４１８と、を有する。なお、絶縁膜４０１、導電膜４１６ａ、導電膜４１６ｂ、絶縁膜４１８の全てを有さなくても構わない。
図１０に示したトランジスタは、上面図における導電膜４１６ａおよび導電膜４１６ｂの配置される領域を、酸化物半導体膜４０６の配置される領域の内側にすることができる。そのため、図１、図２、図５および図７に示したトランジスタよりも、上面図における面積を小さくすることができる。したがって、さらに微細なトランジスタとすることができる。
なお、図１０に示したトランジスタにおいて、図５に示したトランジスタのように、絶縁膜４０１を配置せず、絶縁膜４０２を絶縁膜４０８の下面と接する形状としても構わない。
図１０に示したトランジスタにおいて、導電膜４１６ａおよび導電膜４１６ｂは、ソース電極およびドレイン電極として機能する。また、絶縁膜４１２は、ゲート絶縁膜として機能する。また、導電膜４０４は、ゲート電極として機能する。
なお、図１０に示したトランジスタに含まれる膜は、全て側面が切り立った形状をしているが、この形状に限定されるものではない。例えば、膜の側面がテーパー角を有しても構わない。また、導電膜４１６ａ、導電膜４１６ｂ、絶縁膜４１２、導電膜４０４および絶縁膜４１８は、上端に曲率を有する形状をしているが、この形状に限定されるものではない。
また、図１０（Ｂ）に示したトランジスタの断面図において、絶縁膜４１２は、酸化物半導体膜４０６上、絶縁膜４０８上、導電膜４１６ａ上および導電膜４１６ｂ上に配置されているが、この形状に限定されるものではない。例えば、図１０（Ａ）に示したトランジスタの上面図において、導電膜４０４と重なる領域のみに配置されてもよい。
また、導電膜４０４の側面に接して側壁絶縁膜を有してもよい。側壁絶縁膜を有する場合、絶縁膜４１２は、上面図において、導電膜４０４および側壁絶縁膜と重なる領域のみに配置されてもよい。側壁絶縁膜については、他の絶縁膜についての記載を参照する。
絶縁膜４０１は、絶縁膜１０１についての記載を参照する。絶縁膜４０１は、酸素ブロック性を有する絶縁膜を用いると好ましい。酸素ブロック性を有する絶縁膜とは、例えば、酸素の拡散係数の小さい絶縁膜をいう。
絶縁膜４０２は、絶縁膜１０２についての記載を参照する。絶縁膜４０２は、過剰酸素を含む絶縁膜を用いる。過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
酸化物半導体膜４０６は、酸化物半導体膜１０６についての記載を参照する。
絶縁膜４０８は、絶縁膜１０８についての記載を参照する。絶縁膜４０８は、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜４０８は、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜４０８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜４０８は、水素の放出量が少ない絶縁膜を用いると好ましい。
なお、図２に示した、絶縁膜１０８ａおよび絶縁膜１０８ｂを有する絶縁膜１０８のような、絶縁膜４０８を用いてもよい。
導電膜４１６ａおよび導電膜４１６ｂは、導電膜１１６ａおよび導電膜１１６ｂについての記載を参照する。
絶縁膜４１２は、絶縁膜１１２についての記載を参照する。絶縁膜４１２は、過剰酸素を含む絶縁膜を用いると好ましい。
導電膜４０４は、導電膜１０４についての記載を参照する。
絶縁膜４１８は、絶縁膜１１８についての記載を参照する。絶縁膜４１８は、酸素ブロック性を有する絶縁膜であると好ましい。また、絶縁膜４１８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜４１８は、水素の放出量が少ない絶縁膜を用いると好ましい。
基板４００は、基板１００についての記載を参照する。
なお、ゲート電極として機能する導電膜が側壁絶縁膜を有する場合、図１０に示したトランジスタをさらに微細化することができる。以下では、図１１を用いて、図１０に示したトランジスタをさらに微細化した例を示す。
図１１（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図１１（Ｂ）は、図１１（Ａ）に示した一点鎖線Ｄ１−Ｄ２における断面図である。また、図１１（Ｃ）は、図１１（Ａ）に示した一点鎖線Ｄ３−Ｄ４における断面図である。
図１１に示すトランジスタは、基板４００上の絶縁膜４０１と、絶縁膜４０１上の絶縁膜４０３と、絶縁膜４０３上の酸化物半導体膜４０７と、絶縁膜４０１上にあり、絶縁膜４０３の側面、および酸化物半導体膜４０７の側面と接して配置される絶縁膜４０９と、を有する。なお、絶縁膜４０９の上面は酸化物半導体膜４０７の上面よりも高い。また、図１１に示すトランジスタは、少なくとも酸化物半導体膜４０７上に接し、絶縁膜４０９と上面の高さが揃い、間隔を開けて配置される導電膜４１７ａおよび導電膜４１７ｂと、酸化物半導体膜４０７上、導電膜４１７ａ上および導電膜４１７ｂ上の絶縁膜４１３と、絶縁膜４１３上の導電膜４０５と、導電膜４０５の側面に接する絶縁膜４１１と、絶縁膜４１３上、導電膜４０５上および絶縁膜４１１上の絶縁膜４１９と、絶縁膜４１９の開口部を介して導電膜４１７ａおよび導電膜４１７ｂとそれぞれ接する導電膜４２３ａおよび導電膜４２３ｂと、を有する。なお、絶縁膜４０１、導電膜４１７ａ、導電膜４１７ｂの全てを有さなくても構わない。
なお、絶縁膜４０３は絶縁膜４０２と形状のみ異なるため説明を省略する。また、酸化物半導体膜４０７は酸化物半導体膜４０６と形状のみ異なるため説明を省略する。また、絶縁膜４０９は絶縁膜４０８と形状のみ異なるため説明を省略する。また、導電膜４１７ａおよび導電膜４１７ｂは、導電膜４１６ａおよび導電膜４１６ｂと形状のみ異なるため説明を省略する。また、絶縁膜４１３は絶縁膜４１２と形状のみ異なるため説明を省略する。また、導電膜４０５は導電膜４０４と形状のみ異なるため説明を省略する。
絶縁膜４１９は、層間絶縁膜として機能する。絶縁膜４１１は、導電膜４０５の側壁絶縁膜として機能する。導電膜４２３ａおよび導電膜４２３ｂは、配線として機能する。
絶縁膜４１９は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜４１１は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
導電膜４２３ａおよび導電膜４２３ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
図１１に示したトランジスタは、絶縁膜４１１によって、導電膜４０５と、導電膜４２３ａおよび導電膜４２３ｂと、が接しないよう構成されている。したがって、導電膜４０５と、導電膜４２３ａおよび導電膜４２３ｂと、を近づけて配置できるため、図１０に示したトランジスタよりも微細化に適した構造といえる。
図１０に示したトランジスタは、酸素ブロック性を有する絶縁膜によって囲われたトランジスタである。例えば、絶縁膜４０１、絶縁膜４０８および酸化物半導体膜４０６によって、過剰酸素を含む絶縁膜４０２を囲うことができる。したがって、酸化物半導体膜４０６中に酸素欠損が生じても、絶縁膜４０２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。同様に、酸化物半導体膜４０６中に酸素欠損が生じても、絶縁膜４１２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。即ち、図１０に示したトランジスタは、安定した電気特性を有するトランジスタといえる。また、酸素欠損に起因してオフ電流が増大することを抑制できるため、オフ電流の低いトランジスタといえる。
＜トランジスタ構造（４）の作製方法＞
以下では、図１０に示したトランジスタの作製方法について、図１２および図１３を用いて説明する。なお、トランジスタの作製方法は、図１０（Ｂ）および図１０（Ｃ）に示した断面図と対応させて説明する。
以下では、図１０に示したトランジスタの作製方法について、図１２および図１３を用いて説明する。なお、トランジスタの作製方法は、図１０（Ｂ）および図１０（Ｃ）に示した断面図と対応させて説明する。
まずは、基板４００を準備する。次に、絶縁膜４０１を成膜する。なお、絶縁膜４０１は、絶縁膜４０１として示した絶縁膜から選択して成膜すればよい。絶縁膜４０１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜４０２となる絶縁膜４３２を成膜する。なお、絶縁膜４３２は、絶縁膜４０２として示した絶縁膜から選択して成膜すればよい。絶縁膜４０２となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜４０６となる酸化物半導体膜４３６を成膜する。なお、酸化物半導体膜４３６は、酸化物半導体膜４０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜４０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜４３６上に、ハードマスク４４０を形成する。ハードマスク４４０は、後に形成する絶縁膜４０８とＣＭＰ法によるエッチングにおいて、絶縁膜４０８と同程度か、よりエッチングされにくい導電膜を用いる。また、ハードマスク４４０は、絶縁膜４３２および酸化物半導体膜４３６のエッチング時にマスクとして用いることの可能な導電膜を用いる。
次に、ハードマスク４４０上にマスク４５０を形成する（図１２（Ａ１）および図１２（Ａ２）参照。）。なお、マスク４５０は、レジストを用いればよい。マスク４５０は、フォトリソグラフィ法などによって作製すればよい。
次に、ハードマスク４４０の、マスク４５０の設けられていない領域をエッチングし、ハードマスク４１０を形成する。
次に、絶縁膜４０２および酸化物半導体膜４３６の、ハードマスク４１０の設けられていない領域をエッチングし、絶縁膜４０２および酸化物半導体膜４０６を形成する（図１２（Ｂ１）および図１２（Ｂ２）参照。）。
次に、絶縁膜４０８となる絶縁膜を成膜する。なお、絶縁膜４０８となる絶縁膜は、絶縁膜４０２、酸化物半導体膜４０６およびハードマスク４１０の合計の厚さよりも厚く成膜すると好ましい。絶縁膜４０８となる絶縁膜は、絶縁膜４０８として示した絶縁膜から選択して成膜すればよい。絶縁膜４０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。好ましくは、スパッタリング法を用いて成膜する。
絶縁膜４０８となる絶縁膜をスパッタリング法で成膜する場合、酸素を含む成膜ガスを用いると好ましい。こうすることで、絶縁膜４０８となる絶縁膜の成膜時に、絶縁膜４０２の側面、酸化物半導体膜４０６の側面、および酸化物半導体膜４０６の上面に、酸素を添加することができる。当該添加された酸素は、絶縁膜４０２中、および酸化物半導体膜４０６中で、過剰酸素となり、酸化物半導体膜４０６中の酸素欠損を低減するために用いることができる。
次に、ハードマスク４１０の上面が露出するまで、絶縁膜４０８となる絶縁膜を平坦化しながらエッチングすることで絶縁膜４０８となる絶縁膜から絶縁膜４０８を形成する（図１２（Ｃ１）および図１２（Ｃ２）参照。）。ハードマスク４１０がエッチストッパーとして機能するため、絶縁膜４０８となる絶縁膜が過剰にエッチングされることや、酸化物半導体膜４０６が薄くなること、または消失することを抑制することができる。したがって、基板面内でばらつきの小さいトランジスタを作製することができる。また、歩留まりの高いトランジスタを作製することができる。このため、絶縁膜４０８となる絶縁膜を平坦化しながらエッチングする速度を高めることができ、トランジスタの生産性を高めることができる。絶縁膜４０８となる絶縁膜を平坦化しながらエッチングする方法としては、ＣＭＰ法などを用いればよい。
次に、ハードマスク４１０上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、ハードマスク４１０の、マスクの設けられていない領域をエッチングし、導電膜４１６ａおよび導電膜４１６ｂを形成する（図１３（Ａ１）および図１３（Ａ２）参照。）。
このような工程を経ることによって、絶縁膜４０８の上面の高さは、導電膜４１６ａおよび導電膜４１６ｂの上面の高さと揃う。また、上面図における導電膜４１６ａおよび導電膜４１６ｂの配置される領域を、酸化物半導体膜４０６の配置される領域の内側にすることができる。そのため、図１、図２、図５および図７に示したトランジスタよりも、上面図における面積を小さくすることができる。したがって、さらに微細なトランジスタとすることができる。また、ハードマスク４１０を加工して導電膜４１６ａおよび導電膜４１６ｂを形成するため、ハードマスク４１０を除去した後に導電膜４１６ａおよび導電膜４１６ｂを設ける場合と比べて、工程を短くすることができる。そのため、トランジスタの生産性をさらに高めることができる。また、ハードマスク４１０を有することにより、絶縁膜４０８となる絶縁膜を平坦化しながらエッチングする際に、酸化物半導体膜４０６が損傷することを抑制できる。そのため、安定した電気特性を有するトランジスタを得やすい。
次に、絶縁膜４１２を成膜する。なお、絶縁膜４１２は、絶縁膜４１２として示した絶縁膜から選択して成膜すればよい。絶縁膜４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜４０４となる導電膜を成膜する。なお、導電膜４０４となる導電膜は、導電膜４０４として示した導電膜から選択して成膜すればよい。導電膜４０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜４０４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜４０４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜４０４を形成する。
次に、絶縁膜４１８を成膜することで、図１０に示したトランジスタを作製することができる（図１３（Ｂ１）および図１３（Ｂ２）参照。）。なお、絶縁膜４１８は、絶縁膜４１８として示した絶縁膜から選択して成膜すればよい。絶縁膜４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
したがって、安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
＜トランジスタ構造（５）＞
以下では、本発明の一態様に係るトランジスタについて図１４を用いて説明する。
以下では、本発明の一態様に係るトランジスタについて図１４を用いて説明する。
図１４（Ａ）は、トランジスタの上面図である。ここでは、理解を容易にするため、一部の膜を省略して示す。
図１４（Ｂ）は、図１４（Ａ）に示した一点鎖線Ｅ１−Ｅ２における断面図である。また、図１４（Ｃ）は、図１４（Ａ）に示した一点鎖線Ｅ３−Ｅ４における断面図である。
図１４に示すトランジスタは、基板５００上の絶縁膜５０１と、絶縁膜５０１上の導電膜５１４と、導電膜５１４上の絶縁膜５０２と、絶縁膜５０２上の酸化物半導体膜５０６と、絶縁膜５０１上にあり、導電膜５１４の側面、導電膜５１４の上面の一部、絶縁膜５０２の側面、および酸化物半導体膜５０６の側面と接して配置される絶縁膜５０８と、を有する。なお、酸化物半導体膜５０６の上面、および絶縁膜５０８の上面は、概略高さが揃っている。また、図１４に示すトランジスタは、少なくとも酸化物半導体膜５０６上に接する、間隔を開けて配置される導電膜５１６ａおよび導電膜５１６ｂと、酸化物半導体膜５０６上、導電膜５１６ａ上および導電膜５１６ｂ上の絶縁膜５１２と、絶縁膜５１２上の導電膜５０４と、絶縁膜５１２上および導電膜５０４上の絶縁膜５１８と、を有する。なお、絶縁膜５０１、導電膜５１６ａ、導電膜５１６ｂ、絶縁膜５１２、導電膜５１４、絶縁膜５１８の全てを有さなくても構わない。
なお、図１４に示したトランジスタにおいて、図７に示したトランジスタのように、絶縁膜５０８の上面を酸化物半導体膜５０６の上面よりも高くしても構わない。また、図１０に示したトランジスタのように、絶縁膜５０８の上面を酸化物半導体膜５０６の上面よりも高くし、導電膜５１６ａおよび導電膜５１６ｂの上面が、絶縁膜５０８と上面の高さと揃っていても構わない。
図１４に示したトランジスタにおいて、導電膜５１４は、第１のゲート電極として機能する。また、絶縁膜５０２は、第１のゲート絶縁膜として機能する。また、導電膜５１６ａおよび導電膜５１６ｂは、ソース電極およびドレイン電極として機能する。また、絶縁膜５１２は、第２のゲート絶縁膜として機能する。また、導電膜５０４は、第２のゲート電極として機能する。
なお、導電膜５０４と導電膜５１４とを電気的に接続しても構わない。導電膜５０４と導電膜５１４とを電気的に接続することで、酸化物半導体膜５０６のオン抵抗を低減することができ、トランジスタのオン電流を高くすることができる。また、導電膜５０４、導電膜５１４の一方を固定電位として、他方を駆動用のゲート電極として使用しても構わない。導電膜５０４、導電膜５１４の一方を固定電位とすることで、酸化物半導体膜５０６中の駆動用のゲート電極から遠い領域においても確実にオン、オフの切り替えが可能となる。したがって、基板面内における電気特性のばらつきを小さくすることができる。
なお、図１４に示したトランジスタに含まれる膜は、全て側面が切り立った形状をしているが、この形状に限定されるものではない。例えば、膜の側面がテーパー角を有しても構わない。また、導電膜５１４、導電膜５１６ａ、導電膜５１６ｂ、絶縁膜５１２、導電膜５０４および絶縁膜５１８は、上端に曲率を有する形状をしているが、この形状に限定されるものではない。
また、図１４（Ｂ）に示したトランジスタの断面図において、絶縁膜５１２は、酸化物半導体膜５０６上、絶縁膜５０８上、導電膜５１６ａ上および導電膜５１６ｂ上に配置されているが、この形状に限定されるものではない。例えば、図１４（Ａ）に示したトランジスタの上面図において、導電膜５０４と重なる領域のみに配置されてもよい。
また、図１４（Ｂ）に示したトランジスタの断面図において、導電膜５１４は、絶縁膜５０２および酸化物半導体膜５０６よりも外側まで配置されているが、この形状に限定されるものではない。例えば、図１４（Ａ）に示したトランジスタの上面図において、導電膜５１４の横幅を、絶縁膜５０２および酸化物半導体膜５０６の横幅と同じか、小さい形状としてもよい。
また、導電膜５０４の側面に接して側壁絶縁膜を有してもよい。側壁絶縁膜を有する場合、絶縁膜５１２は、上面図において、導電膜５０４および側壁絶縁膜と重なる領域のみに配置されてもよい。側壁絶縁膜については、他の絶縁膜についての記載を参照する。
導電膜５１４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
絶縁膜５０１は、絶縁膜１０１についての記載を参照する。絶縁膜５０１は、酸素ブロック性を有する絶縁膜を用いると好ましい。絶縁膜５０１は、水素ブロック性を有する絶縁膜を用いると好ましい。絶縁膜５０１は、水素の放出量が少ない絶縁膜を用いると好ましい。
絶縁膜５０２は、絶縁膜１０２についての記載を参照する。絶縁膜５０２は、過剰酸素を含む絶縁膜を用いる。過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
酸化物半導体膜５０６は、酸化物半導体膜１０６についての記載を参照する。
絶縁膜５０８は、絶縁膜１０８についての記載を参照する。絶縁膜５０８は、酸素ブロック性を有する絶縁膜を用いる。また、絶縁膜５０８は、過剰酸素を含む絶縁膜を用いると好ましい。また、絶縁膜５０８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜５０８は、水素の放出量が少ない絶縁膜を用いると好ましい。
なお、図２に示した、絶縁膜１０８ａおよび絶縁膜１０８ｂを有する絶縁膜１０８のような、絶縁膜５０８を用いてもよい。
導電膜５１６ａおよび導電膜５１６ｂは、導電膜１１６ａおよび導電膜１１６ｂについての記載を参照する。
絶縁膜５１２は、絶縁膜１１２についての記載を参照する。絶縁膜５１２は、過剰酸素を含む絶縁膜を用いると好ましい。
導電膜５０４は、導電膜１０４についての記載を参照する。
絶縁膜５１８は、絶縁膜１１８についての記載を参照する。絶縁膜５１８は、酸素ブロック性を有する絶縁膜であると好ましい。また、絶縁膜５１８は、水素ブロック性を有する絶縁膜を用いると好ましい。また、絶縁膜５１８は、水素の放出量が少ない絶縁膜を用いると好ましい。
基板５００は、基板１００についての記載を参照する。
なお、図１４に示したトランジスタにおいて、図５に示したトランジスタのように、絶縁膜５０１を配置せず、絶縁膜５０２を絶縁膜５０８の下面と接する形状としても構わない。具体的な構造を図１５に示す。
図１５に示した絶縁膜５０３および絶縁膜５０９は、それぞれ図１４に示した絶縁膜５０２および絶縁膜５０８に対応する。
図１５に示したトランジスタは、図１４に示したトランジスタと比べ、導電膜５１４と接する絶縁膜の種類を変えることができる。そのため、図１４に示したトランジスタと図１５に示したトランジスタとを適宜作り分けることにより、製造のための自由度を高めることができる場合がある。
図１４に示したトランジスタは、酸素ブロック性を有する絶縁膜によって囲われたトランジスタである。例えば、絶縁膜５０１、絶縁膜５０８および酸化物半導体膜５０６によって、過剰酸素を含む絶縁膜５０２を囲うことができる。したがって、酸化物半導体膜５０６中に酸素欠損が生じても、絶縁膜５０２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。同様に、酸化物半導体膜５０６中に酸素欠損が生じても、絶縁膜５１２に含まれる過剰酸素により効果的に酸素欠損を低減することが可能である。即ち、図１４に示したトランジスタは、安定した電気特性を有するトランジスタといえる。また、酸素欠損に起因してオフ電流が増大することを抑制できるため、オフ電流の低いトランジスタといえる。また、ゲート電極として機能する導電膜５０４および導電膜５１４を有するため、オン電流の高いトランジスタといえる。
＜トランジスタ構造（５）の作製方法＞
以下では、図１４に示したトランジスタの作製方法について、図１６および図１７を用いて説明する。なお、トランジスタの作製方法は、図１４（Ｂ）および図１４（Ｃ）に示した断面図と対応させて説明する。
以下では、図１４に示したトランジスタの作製方法について、図１６および図１７を用いて説明する。なお、トランジスタの作製方法は、図１４（Ｂ）および図１４（Ｃ）に示した断面図と対応させて説明する。
まずは、基板５００を準備する。次に、絶縁膜５０１を成膜する。なお、絶縁膜５０１は、絶縁膜５０１として示した絶縁膜から選択して成膜すればよい。絶縁膜５０１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜５１４となる導電膜を成膜する。なお、導電膜５１４となる導電膜は、導電膜５１４として示した導電膜から選択して成膜すればよい。導電膜５１４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜５１４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜５１４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜５１４を形成する（図１６（Ａ１）および図１６（Ａ２）参照。）。
次に、絶縁膜５０２となる絶縁膜を成膜する。なお、絶縁膜５０２となる絶縁膜は、絶縁膜５０２として示した絶縁膜から選択して成膜すればよい。絶縁膜５０２となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜５０６となる酸化物半導体膜を成膜する。なお、酸化物半導体膜５０６となる酸化物半導体膜は、酸化物半導体膜５０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜５０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜５０６となる酸化物半導体膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。
次に、絶縁膜５０２となる絶縁膜、および酸化物半導体膜５０６となる酸化物半導体膜の、マスクの設けられていない領域をエッチングし、絶縁膜５０２および酸化物半導体膜５０６を形成する（図１６（Ｂ１）および図１６（Ｂ２）参照。）。
次に、絶縁膜５０８となる絶縁膜を成膜する。なお、絶縁膜５０８となる絶縁膜は、絶縁膜５０２および酸化物半導体膜５０６の合計の厚さよりも厚く成膜すると好ましい。絶縁膜５０８となる絶縁膜は、絶縁膜５０８として示した絶縁膜から選択して成膜すればよい。絶縁膜５０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。好ましくは、スパッタリング法を用いて成膜する。
絶縁膜５０８となる絶縁膜をスパッタリング法で成膜する場合、酸素を含む成膜ガスを用いると好ましい。こうすることで、絶縁膜５０８となる絶縁膜の成膜時に、絶縁膜５０２の側面、酸化物半導体膜５０６の側面、および酸化物半導体膜５０６の上面に、酸素を添加することができる。当該添加された酸素は、絶縁膜５０２中、および酸化物半導体膜５０６中で、過剰酸素となり、酸化物半導体膜５０６中の酸素欠損を低減するために用いることができる。
次に、酸化物半導体膜５０６の上面が露出するまで、絶縁膜５０８となる絶縁膜を平坦化しながらエッチングすることで絶縁膜５０８となる絶縁膜から絶縁膜５０８を形成する（図１６（Ｃ１）および図１６（Ｃ２）参照。）。絶縁膜５０８となる絶縁膜を平坦化しながらエッチングする方法としては、ＣＭＰ法などを用いればよい。
次に、絶縁膜５０８上および酸化物半導体膜５０６上に、導電膜５１６ａおよび導電膜５１６ｂとなる導電膜を成膜する。なお、導電膜５１６ａおよび導電膜５１６ｂとなる導電膜は、導電膜５１６ａおよび導電膜５１６ｂとして示した導電膜から選択して成膜すればよい。導電膜５１６ａおよび導電膜５１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜５１６ａおよび導電膜５１６ｂとなる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜５１６ａおよび導電膜５１６ｂとなる導電膜の、マスクの設けられていない領域をエッチングし、導電膜５１６ａおよび導電膜５１６ｂを形成する。
次に、絶縁膜５１２を成膜する（図１７（Ａ１）および図１７（Ａ２）参照。）。なお、絶縁膜５１２は、絶縁膜５１２として示した絶縁膜から選択して成膜すればよい。絶縁膜５１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜５０４となる導電膜を成膜する。なお、導電膜５０４となる導電膜は、導電膜５０４として示した導電膜から選択して成膜すればよい。導電膜５０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜５０４となる導電膜上に、マスクを形成する。なお、マスクは、レジストまたは／およびハードマスクを用いればよい。マスクは、フォトリソグラフィ法などによって作製すればよい。次に、導電膜５０４となる導電膜の、マスクの設けられていない領域をエッチングし、導電膜５０４を形成する。
次に、絶縁膜５１８を成膜することで、図１４に示したトランジスタを作製することができる（図１７（Ｂ１）および図１７（Ｂ２）参照。）。なお、絶縁膜５１８は、絶縁膜５１８として示した絶縁膜から選択して成膜すればよい。絶縁膜５１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
したがって、安定した電気特性を有するトランジスタを提供することができる。または、電気特性のばらつきの小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オフ電流の低いトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。
または、上述のトランジスタを有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、生産性の優れた半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。
以上に示したトランジスタは、マトリクス状に配列することで、集積回路を構成することができる。また、適宜他の構造のトランジスタと組み合わせることで、表示装置、センサー、無線装置、記憶装置、ＣＰＵなどの機能を持たせることができる。
＜応用製品＞
以下では、上述した半導体装置を適用した電子機器の例について説明する。
以下では、上述した半導体装置を適用した電子機器の例について説明する。
図１８（Ａ）は携帯型情報端末である。図１８（Ａ）に示す携帯型情報端末は、筐体９００と、ボタン９０１と、マイクロフォン９０２と、表示部９０３と、スピーカ９０４と、カメラ９０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９０３に適用することができる。
図１８（Ｂ）は、ディスプレイである。図１８（Ｂ）に示すディスプレイは、筐体９１０と、表示部９１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９１１に適用することができる。
図１８（Ｃ）は、デジタルスチルカメラである。図１８（Ｃ）に示すデジタルスチルカメラは、筐体９２０と、ボタン９２１と、マイクロフォン９２２と、表示部９２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９２３に適用することができる。
図１８（Ｄ）は２つ折り可能な携帯情報端末である。図１８（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９３０、表示部９３１ａ、表示部９３１ｂ、留具９３３、操作スイッチ９３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１ａおよび表示部９３１ｂに適用することができる。
なお、表示部９３１ａまたは／および表示部９３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電子機器を提供することができる。
１００ 基板
１０１ 絶縁膜
１０２ 絶縁膜
１０４ 導電膜
１０６ 酸化物半導体膜
１０７ 絶縁膜
１０８ 絶縁膜
１０８ａ 絶縁膜
１０８ｂ 絶縁膜
１１２ 絶縁膜
１１６ａ 導電膜
１１６ｂ 導電膜
１１８ 絶縁膜
２００ 基板
２０２ 絶縁膜
２０４ 導電膜
２０６ 酸化物半導体膜
２０８ 絶縁膜
２１２ 絶縁膜
２１６ａ 導電膜
２１６ｂ 導電膜
２１８ 絶縁膜
２３２ 絶縁膜
２３６ 酸化物半導体膜
３００ 基板
３０１ 絶縁膜
３０２ 絶縁膜
３０４ 導電膜
３０６ 酸化物半導体膜
３０８ 絶縁膜
３１０ ハードマスク
３１２ 絶縁膜
３１６ａ 導電膜
３１６ｂ 導電膜
３１８ 絶縁膜
３３２ 絶縁膜
３３６ 酸化物半導体膜
３４０ ハードマスク
３５０ マスク
４００ 基板
４０１ 絶縁膜
４０２ 絶縁膜
４０３ 絶縁膜
４０４ 導電膜
４０５ 導電膜
４０６ 酸化物半導体膜
４０７ 酸化物半導体膜
４０８ 絶縁膜
４０９ 絶縁膜
４１０ ハードマスク
４１１ 絶縁膜
４１２ 絶縁膜
４１３ 絶縁膜
４１６ａ 導電膜
４１６ｂ 導電膜
４１７ａ 導電膜
４１７ｂ 導電膜
４１８ 絶縁膜
４１９ 絶縁膜
４２３ａ 導電膜
４２３ｂ 導電膜
４３２ 絶縁膜
４３６ 酸化物半導体膜
４４０ ハードマスク
４５０ マスク
５００ 基板
５０１ 絶縁膜
５０２ 絶縁膜
５０３ 絶縁膜
５０４ 導電膜
５０６ 酸化物半導体膜
５０８ 絶縁膜
５０９ 絶縁膜
５１２ 絶縁膜
５１４ 導電膜
５１６ａ 導電膜
５１６ｂ 導電膜
５１８ 絶縁膜
９００ 筐体
９０１ ボタン
９０２ マイクロフォン
９０３ 表示部
９０４ スピーカ
９０５ カメラ
９１０ 筐体
９１１ 表示部
９２０ 筐体
９２１ ボタン
９２２ マイクロフォン
９２３ 表示部
９３０ 筐体
９３１ａ 表示部
９３１ｂ 表示部
９３３ 留具
９３８ 操作スイッチ
１０１ 絶縁膜
１０２ 絶縁膜
１０４ 導電膜
１０６ 酸化物半導体膜
１０７ 絶縁膜
１０８ 絶縁膜
１０８ａ 絶縁膜
１０８ｂ 絶縁膜
１１２ 絶縁膜
１１６ａ 導電膜
１１６ｂ 導電膜
１１８ 絶縁膜
２００ 基板
２０２ 絶縁膜
２０４ 導電膜
２０６ 酸化物半導体膜
２０８ 絶縁膜
２１２ 絶縁膜
２１６ａ 導電膜
２１６ｂ 導電膜
２１８ 絶縁膜
２３２ 絶縁膜
２３６ 酸化物半導体膜
３００ 基板
３０１ 絶縁膜
３０２ 絶縁膜
３０４ 導電膜
３０６ 酸化物半導体膜
３０８ 絶縁膜
３１０ ハードマスク
３１２ 絶縁膜
３１６ａ 導電膜
３１６ｂ 導電膜
３１８ 絶縁膜
３３２ 絶縁膜
３３６ 酸化物半導体膜
３４０ ハードマスク
３５０ マスク
４００ 基板
４０１ 絶縁膜
４０２ 絶縁膜
４０３ 絶縁膜
４０４ 導電膜
４０５ 導電膜
４０６ 酸化物半導体膜
４０７ 酸化物半導体膜
４０８ 絶縁膜
４０９ 絶縁膜
４１０ ハードマスク
４１１ 絶縁膜
４１２ 絶縁膜
４１３ 絶縁膜
４１６ａ 導電膜
４１６ｂ 導電膜
４１７ａ 導電膜
４１７ｂ 導電膜
４１８ 絶縁膜
４１９ 絶縁膜
４２３ａ 導電膜
４２３ｂ 導電膜
４３２ 絶縁膜
４３６ 酸化物半導体膜
４４０ ハードマスク
４５０ マスク
５００ 基板
５０１ 絶縁膜
５０２ 絶縁膜
５０３ 絶縁膜
５０４ 導電膜
５０６ 酸化物半導体膜
５０８ 絶縁膜
５０９ 絶縁膜
５１２ 絶縁膜
５１４ 導電膜
５１６ａ 導電膜
５１６ｂ 導電膜
５１８ 絶縁膜
９００ 筐体
９０１ ボタン
９０２ マイクロフォン
９０３ 表示部
９０４ スピーカ
９０５ カメラ
９１０ 筐体
９１１ 表示部
９２０ 筐体
９２１ ボタン
９２２ マイクロフォン
９２３ 表示部
９３０ 筐体
９３１ａ 表示部
９３１ｂ 表示部
９３３ 留具
９３８ 操作スイッチ
Claims (25)
- 基板上の、下地絶縁膜、および前記下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、
前記積層膜の側面に面し、かつ前記積層膜の上面に面しない保護絶縁膜と、
前記積層膜上に接し、間隔を開けて配置される第１の導電膜および第２の導電膜と、
前記積層膜上、前記第１の導電膜上および前記第２の導電膜上の絶縁膜と、
前記絶縁膜上の第３の導電膜と、を有することを特徴とする半導体装置。 - 基板上の第１の導電膜と、
前記第１の導電膜上の、下地絶縁膜、および前記下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、
前記第１の導電膜の側面に面し、前記積層膜の側面に面し、かつ前記積層膜の上面に面しない保護絶縁膜と、
前記積層膜上に接し、間隔を開けて配置される第２の導電膜および第３の導電膜と、を有することを特徴とする半導体装置。 - 基板上の第１の導電膜と、
前記第１の導電膜上の下地絶縁膜、および前記下地絶縁膜上の酸化物半導体膜を含む島状の積層膜と、
前記第１の導電膜の側面に面し、前記積層膜の側面に面し、かつ前記積層膜の上面に面しない保護絶縁膜と、
前記積層膜上に接し、間隔を開けて配置される第２の導電膜および第３の導電膜と、
前記積層膜上、前記第２の導電膜上および前記第３の導電膜上の絶縁膜と、
前記絶縁膜上の第４の導電膜と、を有することを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記保護絶縁膜が酸化アルミニウム膜であることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記積層膜と前記保護絶縁膜との間に、酸素過剰領域を含む酸化シリコン膜を有することを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記下地絶縁膜は、酸素過剰領域を含む酸化シリコン膜であることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一において、
前記酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含むことを特徴とする半導体装置。 - 請求項１乃至請求項７のいずれか一において、
前記積層膜は、前記下地絶縁膜と前記前記酸化物半導体膜との間に、下地酸化物半導体膜を有することを特徴とする半導体装置。 - 請求項８において、
前記下地酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含むことを特徴とする半導体装置。 - 請求項１乃至請求項９のいずれか一において、
前記積層膜は、前記酸化物半導体膜上と接する保護酸化物半導体膜を有することを特徴とする半導体装置。 - 請求項１０において、
前記保護酸化物半導体膜が、インジウム、ガリウムおよび亜鉛を含むことを特徴とする半導体装置。 - 基板上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成した後、前記マスクを除去し、
前記島状の積層膜上および前記格子状の溝内に保護絶縁膜を形成し、
前記島状の積層膜が露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成し、
前記島状の積層膜上に、間隔を開けて第１の導電膜および第２の導電膜を形成し、
前記島状の積層膜上、前記第１の導電膜上および前記第２の導電膜上に絶縁膜を形成し、
前記絶縁膜上に第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、
前記マスク上および前記格子状の溝内に保護絶縁膜を形成し、
前記マスクが露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成した後、前記マスクを除去し、
前記島状の積層膜上に、間隔を開けて第１の導電膜および第２の導電膜を形成し、
前記島状の積層膜上、前記第１の導電膜上および前記第２の導電膜上に絶縁膜を形成し、
前記絶縁膜上に第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、
前記マスク上および前記格子状の溝内に保護絶縁膜を形成し、
前記マスクが露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成し、
前記マスク上にレジストマスクを形成し
前記マスクの、前記レジストマスクの設けられていない領域をエッチングすることで、間隔を開けて第１の導電膜および第２の導電膜を形成し、
前記島状の積層膜上、前記第１の導電膜上および前記第２の導電膜上に絶縁膜を形成し、
前記絶縁膜上に第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に第１の導電膜を形成し、
前記第１の導電膜上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成した後、前記マスクを除去し、
前記島状の積層膜上および前記格子状の溝内に保護絶縁膜を形成し、
前記島状の積層膜が露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成し、
前記島状の積層膜上に、間隔を開けて第２の導電膜および第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に第１の導電膜を形成し、
前記第１の導電膜上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、
前記マスク上および前記格子状の溝内に保護絶縁膜を形成し、
前記マスクが露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成した後、前記マスクを除去し、
前記島状の積層膜上に、間隔を開けて第２の導電膜および第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 基板上に第１の導電膜を形成し、
前記第１の導電膜上に下地絶縁膜を成膜し、
前記下地絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導体膜上に島状にマスクを形成し、
前記下地絶縁膜および前記酸化物半導体膜の、前記マスクの設けられていない領域をエッチングすることで、島状の積層膜および格子状の溝を形成し、
前記マスク上および前記格子状の溝内に保護絶縁膜を形成し、
前記マスクが露出するまで前記保護絶縁膜を平坦化しながらエッチングすることで、前記格子状の溝内に格子状の保護絶縁膜を形成し、
前記マスク上にレジストマスクを形成し
前記マスクの、前記レジストマスクの設けられていない領域をエッチングすることで、間隔を開けて第２の導電膜および第３の導電膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項１７のいずれか一において、
前記保護絶縁膜として酸化アルミニウム膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項１８のいずれか一において、
前記保護絶縁膜として、酸素過剰領域を含む酸化シリコン膜、および酸化アルミニウム膜を、この順に成膜することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項１９のいずれか一において、
前記下地絶縁膜として、酸素過剰領域を含む酸化シリコン膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項２０のいずれか一において、
前記酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含むこと酸化物半導体膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項２１のいずれか一において、
前記積層膜として、前記下地絶縁膜と前記前記酸化物半導体膜との間に、下地酸化物半導体膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項２２において、
前記下地酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項１２乃至請求項２３のいずれか一において、
前記積層膜として、前記酸化物半導体膜上と接する保護酸化物半導体膜を成膜することを特徴とする半導体装置の作製方法。 - 請求項２４において、
前記保護酸化物半導体膜として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体膜を成膜することを特徴とする半導体装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180094347A (ko) * | 2017-02-15 | 2018-08-23 | 삼성전자주식회사 | 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기 |
| JP2019046903A (ja) * | 2017-08-31 | 2019-03-22 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| JP2020107892A (ja) * | 2015-02-20 | 2020-07-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020109852A (ja) * | 2015-04-28 | 2020-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9853053B2 (en) | 2012-09-10 | 2017-12-26 | 3B Technologies, Inc. | Three dimension integrated circuits employing thin film transistors |
| US9780226B2 (en) | 2014-04-25 | 2017-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10032888B2 (en) | 2014-08-22 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device |
| US9722091B2 (en) | 2014-09-12 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| WO2016092427A1 (en) | 2014-12-10 | 2016-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2016099580A2 (en) | 2014-12-23 | 2016-06-23 | Lupino James John | Three dimensional integrated circuits employing thin film transistors |
| US10411003B2 (en) | 2016-10-14 | 2019-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN111081773B (zh) * | 2018-10-18 | 2023-03-24 | 联华电子股份有限公司 | 氧化物半导体装置以及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169605A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012169606A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012199527A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2013008946A (ja) * | 2011-04-29 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Family Cites Families (105)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| KR100394896B1 (ko) | 1995-08-03 | 2003-11-28 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 투명스위칭소자를포함하는반도체장치 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| EP1737044B1 (en) | 2004-03-12 | 2014-12-10 | Japan Science and Technology Agency | Amorphous oxide and thin film transistor |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US6869833B1 (en) * | 2004-03-16 | 2005-03-22 | Quanta Display Inc. | Method of manufacturing a thin film transistor of a liquid crystal display |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| CN101057333B (zh) | 2004-11-10 | 2011-11-16 | 佳能株式会社 | 发光器件 |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| EP1812969B1 (en) | 2004-11-10 | 2015-05-06 | Canon Kabushiki Kaisha | Field effect transistor comprising an amorphous oxide |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101117948B1 (ko) | 2005-11-15 | 2012-02-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 제조 방법 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| US8274078B2 (en) | 2007-04-25 | 2012-09-25 | Canon Kabushiki Kaisha | Metal oxynitride semiconductor containing zinc |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| KR101391964B1 (ko) * | 2010-04-02 | 2014-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN102906881B (zh) | 2010-05-21 | 2016-02-10 | 株式会社半导体能源研究所 | 半导体装置 |
| US9385238B2 (en) | 2011-07-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor using oxide semiconductor |
| US9006733B2 (en) | 2012-01-26 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing thereof |
-
2014
- 2014-05-15 US US14/278,705 patent/US9293599B2/en active Active
- 2014-05-16 JP JP2014101939A patent/JP6359335B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169605A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012169606A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012199527A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2013008946A (ja) * | 2011-04-29 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11183516B2 (en) | 2015-02-20 | 2021-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2022137038A (ja) * | 2015-02-20 | 2022-09-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020107892A (ja) * | 2015-02-20 | 2020-07-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7090769B2 (ja) | 2015-02-20 | 2022-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021119600A (ja) * | 2015-02-20 | 2021-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7050835B2 (ja) | 2015-04-28 | 2022-04-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022091897A (ja) * | 2015-04-28 | 2022-06-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020109852A (ja) * | 2015-04-28 | 2020-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7383748B2 (ja) | 2015-04-28 | 2023-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20180094347A (ko) * | 2017-02-15 | 2018-08-23 | 삼성전자주식회사 | 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기 |
| KR102652370B1 (ko) * | 2017-02-15 | 2024-03-27 | 삼성전자주식회사 | 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기 |
| US11374025B2 (en) | 2017-08-31 | 2022-06-28 | Japan Display Inc. | Display device and manufacturing method thereof |
| JP2019046903A (ja) * | 2017-08-31 | 2019-03-22 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
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