JP2013251535A - トリミング抵抗、基準電圧生成回路及び基準電流生成回路 - Google Patents

Abstract

【課題】簡単なプロセスを用いて、占有面積の増大を抑制したトリミング抵抗を提供する。また、上記トリミング抵抗を用いることによって、占有面積の増大を抑制した基準電圧生成回路及び基準電流生成回路を提供する。
【解決手段】複数の抵抗素子が直列、並列または直並列に電気的に接続されたトリミング抵抗であって、抵抗素子は、酸化物半導体膜を有するトリミング抵抗である。また、上記トリミング抵抗を用いた基準電圧生成回路及び基準電流生成回路を提供する。
【選択図】図１

Description

トリミング抵抗、特に酸化物半導体膜を用いたトリミング抵抗に関する。さらに、該トリミング抵抗を有する基準電圧生成回路及び基準電流生成回路に関する。

近年、半導体回路の高集積化が進み、それに伴ってトランジスタなど半導体素子の小型化及び微細化が求められている。特にメモリセルなどでは最小加工寸法（Ｆ）を用いてセルサイズ（Ｆ^２）を比較するなど、素子の占有面積縮小の開発競争が繰り広げられており、小型化したトランジスタ及び容量素子が開発されている。

また、論理回路やメモリセルにおいて、トランジスタや容量素子以外に、多くの抵抗素子が用いられる。また、必要とする抵抗素子は、トランジスタなどと比較して占有面積が非常に大きく、特にアナログ回路部や入出力回路部でかなり大きな面積を占めている。

例えばシリコンウェハ上に形成される半導体回路において、一般的に多結晶シリコン抵抗、拡散抵抗、ウェル抵抗と呼ばれる抵抗が用いられている。このような抵抗の抵抗値は、多結晶シリコン、拡散抵抗、ウェル抵抗の順に大きく、例えばシート抵抗値で示した場合、数（Ω／□）から数（ｋΩ／□）程度の範囲で形成することができる。

しかし、半導体回路で必要とされる抵抗値は、数（ＭΩ／□）程度が求められることがあるため、上記示した抵抗で、最も抵抗値の大きいウェル抵抗を使用したとしても、非常に大面積の抵抗素子となってしまう。また、上述したような拡散抵抗およびウェル抵抗は、積層させて形成することができないため、占有面積を縮小することが困難である。また多結晶シリコン抵抗は、結晶粒界が形成されることによって抵抗値のバラツキが大きく、高温処理が必要なため素子の作製コストが大きくなる。

また、配線に用いる金属膜や透明導電膜（Ｉｎ−Ｓｎ−Ｏ合金など）を抵抗素子として用いる技術が検討されている（例えば特許文献１参照。）。このように配線を抵抗素子に用いることによって、トランジスタなどの素子と積層させて形成することができる。しかし、配線として用いる材料であるため、非常に抵抗値が小さく、必要とする抵抗素子を形成するためには大きな面積が必要となってしまう。

ところで、アナログ回路などに用いられる基準電圧生成回路及び基準電流生成回路を形成するために、高精度な抵抗が必要となる（例えば特許文献２及び特許文献３参照。）。そのため、トリミング抵抗という複数の抵抗素子を直列、並列または直並列に電気的に接続した回路が用いられている。このように、複数の抵抗素子を接続する配線を、レーザーカットなどによって切断して抵抗素子の接続状態を変えることによって、トリミング抵抗の抵抗値を変えることができる。

以上のように、トリミング抵抗は多くの抵抗素子を必要とするため、半導体回路における占有面積が非常に大きくなってしまう。

特開２０１１−４０４９７号公報 特開平４−２９５９１０号公報 特開２００８−１０２７４２号公報

本発明の一態様は、簡単なプロセスを用いて、占有面積の縮小が可能なトリミング抵抗を提供することを課題の一とする。

また本発明の一態様は、上記トリミング抵抗を用いることによって、占有面積の増大を抑制した基準電圧生成回路及び基準電流生成回路を提供することを課題の一とする。

本発明は、大きな抵抗値を有する酸化物半導体膜を抵抗素子の抵抗膜に用いることによって、抵抗素子の占有面積を縮小することを技術思想とする。また、このように抵抗値の大きい酸化物半導体膜を用いることによって、自由度の高い半導体回路設計を行うことができる。

さらに、酸化物半導体膜を用いることによって、抵抗素子を作製するとともにトランジスタなどの素子も容易に作製することができ、さらに、このような素子を積層させて形成することによって、占有面積を縮小することを技術思想とする。

本発明の一態様は、複数の抵抗素子が直列、並列または直並列に電気的に接続されたトリミング抵抗であって、抵抗素子は、抵抗膜に酸化物半導体膜を有することを特徴とするトリミング抵抗である。

本発明の一態様は、オペアンプと、トリミング抵抗と、抵抗素子と、を有する基準電圧生成回路であって、オペアンプの出力端子、トリミング抵抗及び抵抗素子は直列に接続され、オペアンプの出力端子は、オペアンプのマイナス端子と接続され、オペアンプのプラス端子に基準電圧が入力され、トリミング抵抗を調整することによってオペアンプの出力電圧が制御され、トリミング抵抗は、抵抗膜に酸化物半導体膜を有する複数の抵抗素子を備える基準電圧生成回路である。

本発明の一態様は、オペアンプと、トリミング抵抗と、抵抗素子と、電流出力用トランジスタと、該電流出力用トランジスタとカレントミラーを構成する１以上のトランジスタと、を有する基準電流生成回路であって、オペアンプの出力端子は、電流出力用トランジスタのゲート及びトランジスタのゲートと接続され、電流出力用トランジスタのソース及びドレインの一方並びにトランジスタのソース及びドレインの一方は高電位線と接続され、電流出力用トランジスタのソース及びドレインの他方、トリミング抵抗及び抵抗素子は直列に接続され、電流出力用トランジスタのソース及びドレインの他方は、オペアンプのマイナス端子と接続され、オペアンプのプラス端子に基準電圧が入力され、トリミング抵抗を調整することによって電流出力用トランジスタのソース及びドレイン間における基準電流が制御され、トリミング抵抗は、抵抗膜に酸化物半導体膜を有する複数の抵抗素子を備える基準電流生成回路である。

本発明の一態様は、上記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでいる。

また、酸化物半導体膜は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含んでいてもよい。

酸化物半導体膜に、上記示した不純物を導入することによって、酸化物半導体膜のキャリア濃度を変化させることによって、酸化物半導体膜の抵抗値を調節することができる。例えば１×１０^３〜１×１０^１６（Ω／□）、好ましくは１×１０^５〜１×１０^１６（Ω／□）、さらに好ましくは１×１０^７〜１×１０^１６（Ω／□）程度の抵抗値を示すことができる。

本発明の一態様において、上記トリミング抵抗は、少なくとも２以上の異なる形状を有する抵抗素子を備えていてもよい。

本発明の一態様により、簡単なプロセスを用いて、占有面積の縮小が可能なトリミング抵抗を提供することができる。

また本発明の一態様により、上記トリミング抵抗を用いることによって、占有面積の増大を抑制した基準電圧生成回路及び基準電流生成回路を提供することができる。

本発明の一態様に係る抵抗素子の一例を示す上面図及び断面図。 本発明の一態様に係るトリミング抵抗の一例を示す回路図。 本発明の一態様に係る抵抗素子の一例を示す上面図。 本発明の一態様に係る基準電圧生成回路の一例を示す回路図。 本発明の一態様に係る基準電圧生成回路の一例を示す回路図。 本発明の一態様に係る基準電流生成回路の一例を示す回路図。 本発明の一態様に係る基準電流生成回路の一例を示す回路図。 本発明の一態様に係る基準電圧生成回路又は基準電流生成回路を用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。 本発明の一態様に係るトリミング抵抗、基準電圧生成回路又は基準電流生成回路を有する電子機器の一例を示す斜視図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、本発明の一態様に係る抵抗素子及び複数の該抵抗素子を備えるトリミング抵抗について図１乃至図３を用いて説明する。

＜抵抗素子＞まず、本発明におけるトリミング抵抗を構成する抵抗素子１００について、図１を用いて説明する。図１（Ａ）は抵抗素子１００の上面図を示している。図１（Ｂ）は、図１（Ａ）に示す抵抗素子１００の上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を示している。なお、図１（Ａ）は、煩雑になるのを防ぐため、第２の絶縁膜１１２及び第３の絶縁膜１１４などを省略して示す。

なお、図１には図示しないが、抵抗素子１００と同一平面状にトランジスタなどの半導体素子を形成することができる。また、抵抗素子１００とトランジスタの作製は、多くの工程を兼ねることができるため、新たに特別な工程を追加する必要がなく、作製コスト及び作製タクトの増大を抑制することができる。

図１（Ｂ）に示す抵抗素子１００は、基板１０２と、基板１０２上の第１の絶縁膜１０４と、第１の絶縁膜１０４上の抵抗膜１０６と、抵抗膜１０６上に接する導電膜１１０と、導電膜１１０及び抵抗膜１０６上の第２の絶縁膜１１２と、第２の絶縁膜上の第３の絶縁膜１１４と、を有する。

また、特に図示しないが、第２の絶縁膜１１２と第３の絶縁膜１１４にコンタクトホールを形成して導電膜１１０の一部を露出させ、導電膜１１０と接続する配線を別途設けてもよい。

なお、抵抗膜１０６に抵抗値を下げる不純物を添加することによって、不純物が添加された低抵抗領域１０６ｂと、不純物が添加されていない高抵抗領域１０６ａと、を形成することができる。なお、不純物の添加によって抵抗値を調節する必要がない場合は、不純物を添加せず、低抵抗領域１０６ｂが無い抵抗膜１０６を用いてもよい。

また、基板１０２によっては第１の絶縁膜１０４は必要なく、その場合第１の絶縁膜１０４を用いなくてもよい。さらに、第２の絶縁膜１１２と第３の絶縁膜１１４を合わせて一層の絶縁膜として用いてもよい。

図１では、抵抗膜１０６上に接して導電膜１１０を設けた構造を示したが、導電膜１１０上に接して抵抗膜１０６を設けた構造としてもよい。さらに、導電膜１１０は配線として機能することができる。また、素子間を切断するめのヒューズ素子として用いることができる。

また、抵抗素子１００と同一平面状にトランジスタを形成した場合、抵抗膜１０６を半導体膜に、導電膜１１０をソース電極またはドレイン電極として用いることができる。

基板１０２に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０２として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ＧａＮなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いると好ましい。

また、基板１０２として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１０２に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

第１の絶縁膜１０４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。

また、第１の絶縁膜１０４は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように第１の絶縁膜１０４を設ける。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、指定面の平均高さをＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。

また、第１の絶縁膜１０４は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。

ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定する。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

抵抗素子１００の抵抗膜１０６に、例えば酸化物半導体膜を用いた場合、上記示したように加熱処理により酸素を放出する絶縁膜を設けることによって、酸化物半導体膜に酸素を供給することができる。

酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、酸化物半導体膜のキャリア濃度が増加し、それによって抵抗値が低下する。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、酸化物半導体膜の酸素欠損密度を低減することができ、抵抗膜として用いる酸化物半導体膜の抵抗を高くすることができる。

抵抗膜１０６は、ワイドギャップ半導体を用いると好ましい。ワイドギャップ半導体としては、少なくともシリコンのバンドギャップ１．１ｅＶよりも大きいワイドギャップ半導体を用いるとよい。ワイドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物を含む酸化物半導体などを用いることができる。

以下、本実施の形態では、抵抗膜１０６に酸化物半導体膜を用いる場合について説明する。

抵抗膜１０６に用いる酸化物半導体膜としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体に、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）を有することが好ましい。

また、他の元素として、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体膜として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

また、抵抗膜１０６に不純物を添加することによって、抵抗膜１０６の抵抗値を調節してもよい。添加する不純物としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を用いるとよい。

例えば酸化物半導体膜に、上記示した不純物を添加することによって、酸化物半導体膜のキャリア濃度を変化させることによって、酸化物半導体膜の抵抗値を調節することができる。例えば、１×１０^３〜１×１０^１５（Ω／□）程度の抵抗値を示すことができる。

上記不純物を添加する方法としては、イオンインプランテーション法、イオンドーピング法、またはプラズマ処理などを用いればよい。

導電膜１１０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）、またはグラフェンを用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

第２の絶縁膜１１２は、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。

また、第２の絶縁膜１１２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いてもよい。それにより、第２の絶縁膜１１２をトランジスタのゲート絶縁膜に用いる場合、ゲートリーク電流を低減することができ、またキャパシタに用いる場合、容量を増加させることができるため好ましい。また、第２の絶縁膜１１２は、単層構造としても良いし、積層構造としても良い。

第３の絶縁膜１１４は、第１の絶縁膜１０４と同様の材料により形成すればよい。

第３の絶縁膜１１４は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。

以上に示した構成によって、抵抗素子１００を形成することができる。また、抵抗素子１００と同一平面状にトランジスタを設ける場合について、以下に説明する。なお、トップゲート型のトランジスタについて説明するが、これに限定されるものではなく、ボトムゲート型のトランジスタなど、種々の構造を用いてもよい。

第１の絶縁膜１０４は、トランジスタの下地膜として用いることができる。また、抵抗素子１００と同様に、第１の絶縁膜１０４を設けない構成としてもよい。抵抗膜１０６は、トランジスタの半導体膜として用いることができる。その際、トランジスタのオン特性を向上させるために、半導体膜に選択的に不純物を添加し、キャリア濃度を調節してもよい。導電膜１１０は、トランジスタのソース電極及びドレイン電極として用いることができる。第２の絶縁膜１１２は、トランジスタのゲート絶縁膜として用いることができる。次に、ゲート絶縁膜上にゲート電極を形成させることによって、トランジスタを作製できる。

ゲート電極は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極は、単層構造としてもよいし、積層構造としてもよい。

また、ゲート電極は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

また、ゲート絶縁膜と接するゲート電極の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができる。

以上に示したような構成によって、抵抗素子１００を形成することができる。また、抵抗素子１００と同一平面状にトランジスタを形成することができる。また、ワイドギャップ半導体、特に酸化物半導体を抵抗素子１００に用いることによって、高耐圧、高抵抗な抵抗素子１００を作製することができる。このように高抵抗な抵抗素子１００を用いることにより、抵抗素子の占有面積を縮小することができる。また、酸化物半導体は、不純物の添加によって広範囲に抵抗値の調節が可能であり、種々の抵抗素子に応用することができる。

＜トリミング抵抗＞次に、上記示した抵抗素子１００を複数用いて形成するトリミング抵抗について図２及び図３を用いて説明する。なお、トリミング抵抗を構成する抵抗素子１００を、それぞれ抵抗素子Ｒ１〜Ｒ９として説明する。図２及び図３において抵抗素子Ｒ１〜Ｒ９が種々の接続状態を有したトリミング抵抗を示すが、これに限定されるものではない。必要とする抵抗値などに応じて、抵抗素子の数、大きさ、接続状態を変更して用いることができる。

図２に、複数の抵抗素子Ｒ１〜Ｒ９を電気的に接続して形成したトリミング抵抗についての回路図の一例を示す。図２（Ａ）は、抵抗素子Ｒ１〜Ｒ３を直列に接続したトリミング抵抗２００を示し、図２（Ｂ）は抵抗素子Ｒ１〜Ｒ３を並列に接続したトリミング抵抗２００を示し、図２（Ｃ）は、並列に接続した抵抗素子Ｒ１〜Ｒ３、抵抗素子Ｒ４〜Ｒ６及び抵抗素子Ｒ７〜Ｒ９を直列に接続（直並列接続ともいう。）したトリミング抵抗４００を示す。なお、トリミング抵抗２００、トリミング抵抗３００及びトリミング抵抗４００は、抵抗素子Ｒ１〜Ｒ９の抵抗値を変更するためにヒューズ２０１を備える。

図２に示すように、複数の抵抗素子を用いて、種々の接続状態を有することによって、必要とする抵抗値を高精度に得ることができる。また、抵抗素子Ｒ１〜Ｒ９のそれぞれは、同じ抵抗値の抵抗素子であってもよく、また異なる抵抗値の抵抗素子であってもよい。

次に、抵抗値が異なる抵抗素子の形成方法について、図３を用いて説明する。なお、抵抗素子１２０及び抵抗素子１３０の構造は、図１に示す抵抗素子１００と同様である。

図３は抵抗素子１２０及び抵抗素子１３０の上面図を示している。図３（Ａ）は、抵抗膜１５０と、導電膜１６０を有する抵抗素子１２０である。導電膜１６０間の距離をＬとし、Ｌと直行する方向における抵抗膜の幅をＷとする。

図３（Ａ）に示す抵抗素子１２０において、例えばＬの長さを１／２倍にすることによって、抵抗値は１／２倍になり、Ｌの長さを２倍にすると、抵抗値は２倍となる。また、Ｗの長さを１／２倍にすることによって、抵抗値は２倍になり、Ｗの長さを２倍にすると、抵抗値は１／２倍となる。このように、抵抗素子１２０の形状及び寸法を変えることによって、抵抗素子１２０の抵抗値を容易に調節することができる。

また、抵抗膜に酸化物半導体を用いた場合、酸化物半導体膜と接するように導電膜を形成するだけで容易にコンタクトがとれるため、上記抵抗素子の形状及び寸法を容易に変えることができる。

図３（Ａ）に示した抵抗素子１２０では、抵抗膜１５０において、少なくとも導電膜１６０の間に不純物を添加することによって、抵抗値を調節した抵抗素子について示したが、図３（Ｂ）に示す抵抗素子１３０は、導電膜１６０間における抵抗膜１７０において、不純物が添加されている低抵抗領域１７０ｂと不純物が添加されていない高抵抗領域１７０ａと、を有する。つまり、導電膜１６０間における抵抗膜１７０において、高抵抗領域１７０ａと低抵抗領域１７０ｂを設け、さらにその形成領域の割合を変えることによって、抵抗値を調節している。例えば、導電膜１６０間の距離Ｌと、低抵抗領域１７０ｂのＬ方向の幅Ｌ２との割合によって、抵抗値を調節することができる。

抵抗膜に酸化物半導体を用いた場合、酸化物半導体膜に不純物を添加することによって、容易に抵抗値を変えることができるため、上記示したように、Ｌと、Ｌ２との割合によって、容易に抵抗値を調節することができる。

本実施の形態に示したように、ワイドギャップ半導体、特に酸化物半導体を抵抗素子に用いることによって、簡単なプロセスで、占有面積の増大を抑制したトリミング抵抗を提供することができる。

本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したトリミング抵抗を用いて、基準電圧生成回路を作製する例について、図４及び図５を用いて説明する。なお、トリミング抵抗を用いて基準電圧を調節することができる回路であればよく、本実施の形態に示す基準電圧生成回路に限られるものではない。

図４に示す基準電圧生成回路は、オペアンプ５０５、トリミング抵抗５００、抵抗素子５０６及びヒューズ５０１〜５０４を有する。なお、図４に示す基準電圧生成回路において、基準電圧（Ｖ_ＲＥＦ１）は、低出力インピーダンス化や出力電圧調整のため、オペアンプ５０５を介して出力する構成を示しているが、これに限定されるものではなく、オペアンプが無い構成またはオペアンプ以外の回路を用いる構成としてもよい。

オペアンプ５０５の出力端子は、オペアンプ５０５のマイナス端子と電気的に接続している。例えば図５（Ｂ）に示すように、オペアンプ５０５の出力端子とオペアンプ５０５のマイナス端子が直接接続されていてもよく、図５（Ａ）に示すようにオペアンプ５０５の出力端子とオペアンプ５０５のマイナス端子との間に、トリミング抵抗５００など他の素子を介して接続されていてもよい。

基準電圧生成回路は、電源電圧変動、環境温度変化または製造プロセスのバラツキなどに対して、一定の出力電圧を供給するための回路である。そのため、図４に示す基準電圧生成回路のように、出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）を調節するためのトリミング抵抗５００を備える。

次に、基準電圧生成回路を用いて出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）を調節する方法について、図５を用いて説明する。

まず、出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）が必要とする電圧より低い場合、図４に示す基準電圧生成回路において、ヒューズ５０１およびヒューズ５０４を切断する。それによって、図５（Ａ）に示すような基準電圧生成回路となり、トリミング抵抗５００を調節することによって、出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）を昇圧することができる。

次に、出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）が必要とする電圧より高い場合、図４に示す基準電圧生成回路において、ヒューズ５０２およびヒューズ５０３を切断する。それによって、図５（Ｂ）に示すような基準電圧生成回路となり、トリミング抵抗５００を調節することによって、出力電圧（Ｖ_{ＲＥＦ１Ｖ０}）を降圧することができる。

通常、多くの抵抗素子を有するトリミング抵抗は占有面積が大きくなってしまい、それによりトリミング抵抗を有する基準電圧生成回路は大きくなってしまう。しかし本実施の形態においては、実施の形態１に示すトリミング抵抗を用いた基準電圧生成回路であり、非常に高耐圧、高抵抗な抵抗膜をトリミング抵抗に用いているため、基準電圧生成回路が大きくなるのを抑制することができる。

また、抵抗膜に用いられる酸化物半導体膜は、他の素子層と積層させて形成させることができる。例えば、基準電圧生成回路において、オペアンプを構成するトランジスタなどを、シリコン基板を用いたシリコン半導体素子により形成し、該シリコン半導体素子と積層させて、酸化物半導体膜を有するトリミング抵抗を形成させることができる。そのため、トリミング抵抗による占有面積の増加が抑制され、基準電圧生成回路の占める面積を縮小させることができる。

以上のように、本実施の形態の基準電圧生成回路を用いることによって、占有面積の増大を抑制した基準電圧生成回路を形成することができる。

（実施の形態３）
本実施の形態では、実施の形態１で示したトリミング抵抗を用いて、基準電流生成回路を作製する例について、図６及び図７を用いて説明する。なお、トリミング抵抗を用いて基準電流を調節することができる回路であればよく、本実施の形態に示す基準電流生成回路に限られるものではない。

図６に示す基準電流生成回路６００は、オペアンプ６０１、トリミング抵抗６０２、抵抗素子６０３、電流出力用トランジスタ６０４及び該電流出力用トランジスタ６０４とカレントミラーを構成する１以上のトランジスタ６０５＿ｎ（ｎは１以上の自然数。）を有する。

基準電流生成回路６００において、オペアンプ６０１の出力端子は、電流出力用トランジスタ６０４のゲート及びトランジスタ６０５＿ｎのゲートと接続されている。また電流出力用トランジスタ６０４のソース及びドレインの一方並びにトランジスタ６０５＿ｎのソース及びドレインの一方は高電位線（ＶＤＤ）と接続されている。電流出力用トランジスタ６０４のソース及びドレインの他方、トリミング抵抗６０２及び抵抗素子６０３は直列に接続され、電流出力用トランジスタ６０４のソース及びドレインの他方は、オペアンプ６０１のマイナス端子と接続されている。オペアンプ６０１のプラス端子に基準電圧（Ｖ_ＲＥＦ１）が入力される。

なお、図６に示す基準電圧生成回路において、基準電圧（Ｖ_ＲＥＦ１）は、電流出力用トランジスタ６０４のソース及びドレインの他方と、トリミング抵抗６０２と、の接続箇所における電位を一定に保つために設けているが、これに限定されるものではない。例えば、オペアンプが無い構成、又は図７に示すようにオペアンプ以外の回路を用いる構成としてもよい。

図７に示す基準電流生成回路７００は、トリミング抵抗７０２、抵抗素子７０３、電流出力用トランジスタ７０４、該電流出力用トランジスタ７０４、及びカレントミラーを構成する１以上のトランジスタ７０５＿ｎ（ｎは１以上の自然数。）を有する点において、図６に示す基準電流生成回路６００と同様である。異なる点は、基準電流生成回路７００は、図６におけるオペアンプ６０１の代わりに、違う回路構成によって、電流出力用トランジスタ７０４のソース及びドレインの他方と、トリミング抵抗７０２と、の接続箇所における電位を一定に保つ点である。

通常、多くの抵抗素子を有するトリミング抵抗は占有面積が大きくなってしまい、それによりトリミング抵抗を有する基準電流生成回路は大きくなってしまう。しかし本実施の形態においては、実施の形態１に示すトリミング抵抗を用いた基準電流生成回路であり、非常に高耐圧、高抵抗な抵抗膜をトリミング抵抗に用いているため、基準電流生成回路が大きくなるのを抑制することができる。

また、抵抗膜に用いられる酸化物半導体膜は、他の素子層と積層させて形成させることができる。例えば、基準電流生成回路において、オペアンプを構成するトランジスタなどを、シリコン基板を用いたシリコン半導体素子により形成し、該シリコン半導体素子と積層させて、酸化物半導体膜を有するトリミング抵抗を形成させることができる。そのため、トリミング抵抗による占有面積の増加が抑制され、基準電流生成回路の占める面積を縮小させることができる。

以上のように、本実施の形態の基準電流生成回路を用いることによって、占有面積の増大を抑制した基準電流生成回路を形成することができる。

（実施の形態４）
実施の形態２で示した基準電圧生成回路又は実施の形態３で示した基準電流生成回路を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。図８に示すＣＰＵにおける電源（電源電位）に、実施の形態２で示した基準電圧生成回路又は実施の形態３で示した基準電流生成回路を用いることができる。

図８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図８（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。

図８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、論理値を反転させる論理素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。論理値を反転させる論理素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図８（Ｂ）または図８（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図８（Ｂ）及び図８（Ｃ）の回路の説明を行う。

図８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

なお、図８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図８（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

本発明の一態様を用いることで、微細化されたＣＰＵを作製することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示すトリミング抵抗、基準電圧生成回路、基準電流生成回路及びＣＰＵの一種以上を含む電子機器の例について説明する。

図９（Ａ）は携帯型情報端末である。図９（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。

図９（Ｂ）は、ディスプレイである。図９（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。

図９（Ｃ）は、デジタルスチルカメラである。図９（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。

図９（Ｄ）は２つ折り可能な携帯情報端末である。図９（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。

表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。

本発明の一態様を用いることで、電子機器を小型化することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

Ｒ１〜Ｒ９ 抵抗素子
１００ 抵抗素子
１０２ 基板
１０４ 第１の絶縁膜
１０６ 抵抗膜
１０６ａ 高抵抗領域
１０６ｂ 低抵抗領域
１１０ 導電膜
１１２ 第２の絶縁膜
１１４ 第３の絶縁膜
１２０ 抵抗素子
１３０ 抵抗素子
１５０ 抵抗膜
１６０ 導電膜
１７０ 抵抗膜
１７０ａ 高抵抗領域
１７０ｂ 低抵抗領域
２００ トリミング抵抗
２０１ ヒューズ
３００ トリミング抵抗
４００ トリミング抵抗
５００ トリミング抵抗
５０１ ヒューズ
５０２ ヒューズ
５０３ ヒューズ
５０４ ヒューズ
５０５ オペアンプ
５０６ 抵抗素子
６００ 基準電流生成回路
６０１ オペアンプ
６０２ トリミング抵抗
６０３ 抵抗素子
６０４ 電流出力用トランジスタ
６０５＿ｎ トランジスタ
７００ 基準電流生成回路
７０２ トリミング抵抗
７０３ 抵抗素子
７０４ 電流出力用トランジスタ
７０５＿ｎ トランジスタ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (12)

1. 複数の抵抗素子が直列、並列または直並列に電気的に接続されたトリミング抵抗であって、
   前記抵抗素子の抵抗膜に酸化物半導体膜を有することを特徴とするトリミング抵抗。
2. 請求項１において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とするトリミング抵抗。
3. 請求項１または請求項２において、
   前記酸化物半導体膜は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含むことを特徴とするトリミング抵抗。
4. 請求項１乃至請求項３のいずれか一項において、
   少なくとも２以上の異なる形状を有する前記抵抗素子を備えることを特徴とするトリミング抵抗。
5. オペアンプと、トリミング抵抗と、抵抗素子と、を有する基準電圧生成回路であって、
   前記オペアンプの出力端子、前記トリミング抵抗及び前記抵抗素子は直列に接続され、
   前記オペアンプの出力端子は、前記オペアンプのマイナス端子と接続され、
   前記オペアンプのプラス端子に基準電圧が入力され、
   前記トリミング抵抗を調整することによって前記オペアンプの出力電圧が制御され、
   前記トリミング抵抗は、抵抗膜に酸化物半導体膜を有する複数の抵抗素子を備えることを特徴とする基準電圧生成回路。
6. 請求項５において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とする基準電圧生成回路。
7. 請求項５または請求項６において、
   前記酸化物半導体膜は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含むことを特徴とする基準電圧生成回路。
8. 請求項５乃至請求項７のいずれか一項において、
   前記トリミング抵抗は、少なくとも２以上の異なる形状を有する前記抵抗素子を備えることを特徴とする基準電圧生成回路。
9. オペアンプと、トリミング抵抗と、抵抗素子と、電流出力用トランジスタと、該電流出力用トランジスタとカレントミラーを構成する１以上のトランジスタと、を有する基準電流生成回路であって、
   前記オペアンプの出力端子は、前記電流出力用トランジスタのゲート及び前記トランジスタのゲートと接続され、
   前記電流出力用トランジスタのソース及びドレインの一方並びに前記トランジスタのソース及びドレインの一方は高電位線と接続され、
   前記電流出力用トランジスタのソース及びドレインの他方、前記トリミング抵抗及び前記抵抗素子は直列に接続され、
   前記電流出力用トランジスタのソース及びドレインの他方は、前記オペアンプのマイナス端子と接続され、
   前記オペアンプのプラス端子に基準電圧が入力され、
   前記トリミング抵抗を調整することによって前記電流出力用トランジスタのソース及びドレイン間における基準電流が制御され、
   前記トリミング抵抗は、抵抗膜に酸化物半導体膜を有する複数の抵抗素子を備えることを特徴とする基準電流生成回路。
10. 請求項９において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とする基準電流生成回路。
11. 請求項９または請求項１０において、
    前記酸化物半導体膜は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含むことを特徴とする基準電流生成回路。
12. 請求項９乃至請求項１１のいずれか一項において、
    前記トリミング抵抗は、少なくとも２以上の異なる形状を有する前記抵抗素子を備えることを特徴とする基準電流生成回路。

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