本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
(実施の形態1)
本実施の形態では、本発明の一態様に係る抵抗素子及び複数の該抵抗素子を備えるトリミング抵抗について図1乃至図3を用いて説明する。
<抵抗素子>まず、本発明におけるトリミング抵抗を構成する抵抗素子100について、図1を用いて説明する。図1(A)は抵抗素子100の上面図を示している。図1(B)は、図1(A)に示す抵抗素子100の上面図に示す一点鎖線A−Bに対応するA−B断面を示している。なお、図1(A)は、煩雑になるのを防ぐため、第2の絶縁膜112及び第3の絶縁膜114などを省略して示す。
なお、図1には図示しないが、抵抗素子100と同一平面状にトランジスタなどの半導体素子を形成することができる。また、抵抗素子100とトランジスタの作製は、多くの工程を兼ねることができるため、新たに特別な工程を追加する必要がなく、作製コスト及び作製タクトの増大を抑制することができる。
図1(B)に示す抵抗素子100は、基板102と、基板102上の第1の絶縁膜104と、第1の絶縁膜104上の抵抗膜106と、抵抗膜106上に接する導電膜110と、導電膜110及び抵抗膜106上の第2の絶縁膜112と、第2の絶縁膜上の第3の絶縁膜114と、を有する。
また、特に図示しないが、第2の絶縁膜112と第3の絶縁膜114にコンタクトホールを形成して導電膜110の一部を露出させ、導電膜110と接続する配線を別途設けてもよい。
なお、抵抗膜106に抵抗値を下げる不純物を添加することによって、不純物が添加された低抵抗領域106bと、不純物が添加されていない高抵抗領域106aと、を形成することができる。なお、不純物の添加によって抵抗値を調節する必要がない場合は、不純物を添加せず、低抵抗領域106bが無い抵抗膜106を用いてもよい。
また、基板102によっては第1の絶縁膜104は必要なく、その場合第1の絶縁膜104を用いなくてもよい。さらに、第2の絶縁膜112と第3の絶縁膜114を合わせて一層の絶縁膜として用いてもよい。
図1では、抵抗膜106上に接して導電膜110を設けた構造を示したが、導電膜110上に接して抵抗膜106を設けた構造としてもよい。さらに、導電膜110は配線として機能することができる。また、素子間を切断するめのヒューズ素子として用いることができる。
また、抵抗素子100と同一平面状にトランジスタを形成した場合、抵抗膜106を半導体膜に、導電膜110をソース電極またはドレイン電極として用いることができる。
基板102に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板102として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、GaNなどの化合物半導体基板、SOI(Silicon On Insulator)基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板102として用いると好ましい。
また、基板102として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板102に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
第1の絶縁膜104は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
また、第1の絶縁膜104は十分な平坦性を有することが好ましい。具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下となるように第1の絶縁膜104を設ける。なお、Raは、JIS B 0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式(1)にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標((x1,y1,f(x1,y1))(x1,y2,f(x1,y2))(x2,y1,f(x2,y1))(x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS0、指定面の平均高さをZ0とする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて測定可能である。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下、シリコンが25原子%以上35原子%以下、水素が0原子%以上10原子%以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子%以上30原子%以下、窒素が20原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素が10原子%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forward scattering Spectrometry)を用いて測定した場合のものである。また、構成元素の組成は、その合計が100原子%を超えない値をとる。
また、第1の絶縁膜104は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。
ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、数式2で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式2の詳細に関しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cm2の水素原子を含むシリコンウェハを用いて測定する。
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。
抵抗素子100の抵抗膜106に、例えば酸化物半導体膜を用いた場合、上記示したように加熱処理により酸素を放出する絶縁膜を設けることによって、酸化物半導体膜に酸素を供給することができる。
酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、酸化物半導体膜のキャリア濃度が増加し、それによって抵抗値が低下する。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、酸化物半導体膜の酸素欠損密度を低減することができ、抵抗膜として用いる酸化物半導体膜の抵抗を高くすることができる。
抵抗膜106は、ワイドギャップ半導体を用いると好ましい。ワイドギャップ半導体としては、少なくともシリコンのバンドギャップ1.1eVよりも大きいワイドギャップ半導体を用いるとよい。ワイドギャップ半導体の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体、酸化亜鉛(ZnO)などの金属酸化物を含む酸化物半導体などを用いることができる。
以下、本実施の形態では、抵抗膜106に酸化物半導体膜を用いる場合について説明する。
抵抗膜106に用いる酸化物半導体膜としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体に、それらに加えてガリウム(Ga)を有することが好ましい。また、スズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、チタン(Ti)またはジルコニウム(Zr)を有することが好ましい。
また、他の元素として、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体膜として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する。)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2以上または1000μm2以上となる結晶領域が観察される場合がある。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
また、抵抗膜106に不純物を添加することによって、抵抗膜106の抵抗値を調節してもよい。添加する不純物としては、リン(P)、砒素(As)、アンチモン(Sb)、ホウ素(B)、アルミニウム(Al)、窒素(N)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、フッ素(F)、塩素(Cl)、チタン(Ti)、炭素(C)、水素(H)及び亜鉛(Zn)から選ばれた一種以上の元素を用いるとよい。
例えば酸化物半導体膜に、上記示した不純物を添加することによって、酸化物半導体膜のキャリア濃度を変化させることによって、酸化物半導体膜の抵抗値を調節することができる。例えば、1×103〜1×1015(Ω/□)程度の抵抗値を示すことができる。
上記不純物を添加する方法としては、イオンインプランテーション法、イオンドーピング法、またはプラズマ処理などを用いればよい。
導電膜110は、アルミニウム(Al)、クロム(Cr)、銅(Cu)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素を含む金属膜、上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)、またはグラフェンを用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In2O3−SnO2)、酸化インジウム酸化亜鉛(In2O3−ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
第2の絶縁膜112は、プラズマCVD法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。
また、第2の絶縁膜112の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート(HfAlxOy(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いてもよい。それにより、第2の絶縁膜112をトランジスタのゲート絶縁膜に用いる場合、ゲートリーク電流を低減することができ、またキャパシタに用いる場合、容量を増加させることができるため好ましい。また、第2の絶縁膜112は、単層構造としても良いし、積層構造としても良い。
第3の絶縁膜114は、第1の絶縁膜104と同様の材料により形成すればよい。
第3の絶縁膜114は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が3.8程度である酸化シリコン膜を用い、300nm以上1000nm以下の厚さとすればよい。
以上に示した構成によって、抵抗素子100を形成することができる。また、抵抗素子100と同一平面状にトランジスタを設ける場合について、以下に説明する。なお、トップゲート型のトランジスタについて説明するが、これに限定されるものではなく、ボトムゲート型のトランジスタなど、種々の構造を用いてもよい。
第1の絶縁膜104は、トランジスタの下地膜として用いることができる。また、抵抗素子100と同様に、第1の絶縁膜104を設けない構成としてもよい。抵抗膜106は、トランジスタの半導体膜として用いることができる。その際、トランジスタのオン特性を向上させるために、半導体膜に選択的に不純物を添加し、キャリア濃度を調節してもよい。導電膜110は、トランジスタのソース電極及びドレイン電極として用いることができる。第2の絶縁膜112は、トランジスタのゲート絶縁膜として用いることができる。次に、ゲート絶縁膜上にゲート電極を形成させることによって、トランジスタを作製できる。
ゲート電極は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
また、ゲート絶縁膜と接するゲート電極の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
以上に示したような構成によって、抵抗素子100を形成することができる。また、抵抗素子100と同一平面状にトランジスタを形成することができる。また、ワイドギャップ半導体、特に酸化物半導体を抵抗素子100に用いることによって、高耐圧、高抵抗な抵抗素子100を作製することができる。このように高抵抗な抵抗素子100を用いることにより、抵抗素子の占有面積を縮小することができる。また、酸化物半導体は、不純物の添加によって広範囲に抵抗値の調節が可能であり、種々の抵抗素子に応用することができる。
<トリミング抵抗>次に、上記示した抵抗素子100を複数用いて形成するトリミング抵抗について図2及び図3を用いて説明する。なお、トリミング抵抗を構成する抵抗素子100を、それぞれ抵抗素子R1〜R9として説明する。図2及び図3において抵抗素子R1〜R9が種々の接続状態を有したトリミング抵抗を示すが、これに限定されるものではない。必要とする抵抗値などに応じて、抵抗素子の数、大きさ、接続状態を変更して用いることができる。
図2に、複数の抵抗素子R1〜R9を電気的に接続して形成したトリミング抵抗についての回路図の一例を示す。図2(A)は、抵抗素子R1〜R3を直列に接続したトリミング抵抗200を示し、図2(B)は抵抗素子R1〜R3を並列に接続したトリミング抵抗200を示し、図2(C)は、並列に接続した抵抗素子R1〜R3、抵抗素子R4〜R6及び抵抗素子R7〜R9を直列に接続(直並列接続ともいう。)したトリミング抵抗400を示す。なお、トリミング抵抗200、トリミング抵抗300及びトリミング抵抗400は、抵抗素子R1〜R9の抵抗値を変更するためにヒューズ201を備える。
図2に示すように、複数の抵抗素子を用いて、種々の接続状態を有することによって、必要とする抵抗値を高精度に得ることができる。また、抵抗素子R1〜R9のそれぞれは、同じ抵抗値の抵抗素子であってもよく、また異なる抵抗値の抵抗素子であってもよい。
次に、抵抗値が異なる抵抗素子の形成方法について、図3を用いて説明する。なお、抵抗素子120及び抵抗素子130の構造は、図1に示す抵抗素子100と同様である。
図3は抵抗素子120及び抵抗素子130の上面図を示している。図3(A)は、抵抗膜150と、導電膜160を有する抵抗素子120である。導電膜160間の距離をLとし、Lと直行する方向における抵抗膜の幅をWとする。
図3(A)に示す抵抗素子120において、例えばLの長さを1/2倍にすることによって、抵抗値は1/2倍になり、Lの長さを2倍にすると、抵抗値は2倍となる。また、Wの長さを1/2倍にすることによって、抵抗値は2倍になり、Wの長さを2倍にすると、抵抗値は1/2倍となる。このように、抵抗素子120の形状及び寸法を変えることによって、抵抗素子120の抵抗値を容易に調節することができる。
また、抵抗膜に酸化物半導体を用いた場合、酸化物半導体膜と接するように導電膜を形成するだけで容易にコンタクトがとれるため、上記抵抗素子の形状及び寸法を容易に変えることができる。
図3(A)に示した抵抗素子120では、抵抗膜150において、少なくとも導電膜160の間に不純物を添加することによって、抵抗値を調節した抵抗素子について示したが、図3(B)に示す抵抗素子130は、導電膜160間における抵抗膜170において、不純物が添加されている低抵抗領域170bと不純物が添加されていない高抵抗領域170aと、を有する。つまり、導電膜160間における抵抗膜170において、高抵抗領域170aと低抵抗領域170bを設け、さらにその形成領域の割合を変えることによって、抵抗値を調節している。例えば、導電膜160間の距離Lと、低抵抗領域170bのL方向の幅L2との割合によって、抵抗値を調節することができる。
抵抗膜に酸化物半導体を用いた場合、酸化物半導体膜に不純物を添加することによって、容易に抵抗値を変えることができるため、上記示したように、Lと、L2との割合によって、容易に抵抗値を調節することができる。
本実施の形態に示したように、ワイドギャップ半導体、特に酸化物半導体を抵抗素子に用いることによって、簡単なプロセスで、占有面積の増大を抑制したトリミング抵抗を提供することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、実施の形態1で示したトリミング抵抗を用いて、基準電圧生成回路を作製する例について、図4及び図5を用いて説明する。なお、トリミング抵抗を用いて基準電圧を調節することができる回路であればよく、本実施の形態に示す基準電圧生成回路に限られるものではない。
図4に示す基準電圧生成回路は、オペアンプ505、トリミング抵抗500、抵抗素子506及びヒューズ501〜504を有する。なお、図4に示す基準電圧生成回路において、基準電圧(VREF1)は、低出力インピーダンス化や出力電圧調整のため、オペアンプ505を介して出力する構成を示しているが、これに限定されるものではなく、オペアンプが無い構成またはオペアンプ以外の回路を用いる構成としてもよい。
オペアンプ505の出力端子は、オペアンプ505のマイナス端子と電気的に接続している。例えば図5(B)に示すように、オペアンプ505の出力端子とオペアンプ505のマイナス端子が直接接続されていてもよく、図5(A)に示すようにオペアンプ505の出力端子とオペアンプ505のマイナス端子との間に、トリミング抵抗500など他の素子を介して接続されていてもよい。
基準電圧生成回路は、電源電圧変動、環境温度変化または製造プロセスのバラツキなどに対して、一定の出力電圧を供給するための回路である。そのため、図4に示す基準電圧生成回路のように、出力電圧(VREF1V0)を調節するためのトリミング抵抗500を備える。
次に、基準電圧生成回路を用いて出力電圧(VREF1V0)を調節する方法について、図5を用いて説明する。
まず、出力電圧(VREF1V0)が必要とする電圧より低い場合、図4に示す基準電圧生成回路において、ヒューズ501およびヒューズ504を切断する。それによって、図5(A)に示すような基準電圧生成回路となり、トリミング抵抗500を調節することによって、出力電圧(VREF1V0)を昇圧することができる。
次に、出力電圧(VREF1V0)が必要とする電圧より高い場合、図4に示す基準電圧生成回路において、ヒューズ502およびヒューズ503を切断する。それによって、図5(B)に示すような基準電圧生成回路となり、トリミング抵抗500を調節することによって、出力電圧(VREF1V0)を降圧することができる。
通常、多くの抵抗素子を有するトリミング抵抗は占有面積が大きくなってしまい、それによりトリミング抵抗を有する基準電圧生成回路は大きくなってしまう。しかし本実施の形態においては、実施の形態1に示すトリミング抵抗を用いた基準電圧生成回路であり、非常に高耐圧、高抵抗な抵抗膜をトリミング抵抗に用いているため、基準電圧生成回路が大きくなるのを抑制することができる。
また、抵抗膜に用いられる酸化物半導体膜は、他の素子層と積層させて形成させることができる。例えば、基準電圧生成回路において、オペアンプを構成するトランジスタなどを、シリコン基板を用いたシリコン半導体素子により形成し、該シリコン半導体素子と積層させて、酸化物半導体膜を有するトリミング抵抗を形成させることができる。そのため、トリミング抵抗による占有面積の増加が抑制され、基準電圧生成回路の占める面積を縮小させることができる。
以上のように、本実施の形態の基準電圧生成回路を用いることによって、占有面積の増大を抑制した基準電圧生成回路を形成することができる。
(実施の形態3)
本実施の形態では、実施の形態1で示したトリミング抵抗を用いて、基準電流生成回路を作製する例について、図6及び図7を用いて説明する。なお、トリミング抵抗を用いて基準電流を調節することができる回路であればよく、本実施の形態に示す基準電流生成回路に限られるものではない。
図6に示す基準電流生成回路600は、オペアンプ601、トリミング抵抗602、抵抗素子603、電流出力用トランジスタ604及び該電流出力用トランジスタ604とカレントミラーを構成する1以上のトランジスタ605_n(nは1以上の自然数。)を有する。
基準電流生成回路600において、オペアンプ601の出力端子は、電流出力用トランジスタ604のゲート及びトランジスタ605_nのゲートと接続されている。また電流出力用トランジスタ604のソース及びドレインの一方並びにトランジスタ605_nのソース及びドレインの一方は高電位線(VDD)と接続されている。電流出力用トランジスタ604のソース及びドレインの他方、トリミング抵抗602及び抵抗素子603は直列に接続され、電流出力用トランジスタ604のソース及びドレインの他方は、オペアンプ601のマイナス端子と接続されている。オペアンプ601のプラス端子に基準電圧(VREF1)が入力される。
なお、図6に示す基準電圧生成回路において、基準電圧(VREF1)は、電流出力用トランジスタ604のソース及びドレインの他方と、トリミング抵抗602と、の接続箇所における電位を一定に保つために設けているが、これに限定されるものではない。例えば、オペアンプが無い構成、又は図7に示すようにオペアンプ以外の回路を用いる構成としてもよい。
図7に示す基準電流生成回路700は、トリミング抵抗702、抵抗素子703、電流出力用トランジスタ704、該電流出力用トランジスタ704、及びカレントミラーを構成する1以上のトランジスタ705_n(nは1以上の自然数。)を有する点において、図6に示す基準電流生成回路600と同様である。異なる点は、基準電流生成回路700は、図6におけるオペアンプ601の代わりに、違う回路構成によって、電流出力用トランジスタ704のソース及びドレインの他方と、トリミング抵抗702と、の接続箇所における電位を一定に保つ点である。
通常、多くの抵抗素子を有するトリミング抵抗は占有面積が大きくなってしまい、それによりトリミング抵抗を有する基準電流生成回路は大きくなってしまう。しかし本実施の形態においては、実施の形態1に示すトリミング抵抗を用いた基準電流生成回路であり、非常に高耐圧、高抵抗な抵抗膜をトリミング抵抗に用いているため、基準電流生成回路が大きくなるのを抑制することができる。
また、抵抗膜に用いられる酸化物半導体膜は、他の素子層と積層させて形成させることができる。例えば、基準電流生成回路において、オペアンプを構成するトランジスタなどを、シリコン基板を用いたシリコン半導体素子により形成し、該シリコン半導体素子と積層させて、酸化物半導体膜を有するトリミング抵抗を形成させることができる。そのため、トリミング抵抗による占有面積の増加が抑制され、基準電流生成回路の占める面積を縮小させることができる。
以上のように、本実施の形態の基準電流生成回路を用いることによって、占有面積の増大を抑制した基準電流生成回路を形成することができる。
(実施の形態4)
実施の形態2で示した基準電圧生成回路又は実施の形態3で示した基準電流生成回路を少なくとも一部に用いてCPU(Central Processing Unit)を構成することができる。図8に示すCPUにおける電源(電源電位)に、実施の形態2で示した基準電圧生成回路又は実施の形態3で示した基準電流生成回路を用いることができる。
図8(A)は、CPUの具体的な構成を示すブロック図である。図8(A)に示すCPUは、基板1190上に、演算回路(ALU:Arithmetic logic unit)1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース(Bus I/F)1198、書き換え可能なROM1199、及びROMインターフェース(ROM I/F)1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。もちろん、図8(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供給する。
図8(A)に示すCPUでは、レジスタ1196に、記憶素子が設けられている。
図8(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が有する記憶素子において、論理値を反転させる論理素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。論理値を反転させる論理素子によってデータが保持されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図8(B)または図8(C)に示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図8(B)及び図8(C)の回路の説明を行う。
図8(B)に示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。記憶素子群1143が有するそれぞれの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
なお、図8(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図8(C)には、記憶素子群1143が有するそれぞれの記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。
記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal Processor)、カスタムLSI、FPGA(Field Programmable Gate Array)などのLSIにも応用可能である。
本発明の一態様を用いることで、微細化されたCPUを作製することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4に示すトリミング抵抗、基準電圧生成回路、基準電流生成回路及びCPUの一種以上を含む電子機器の例について説明する。
図9(A)は携帯型情報端末である。図9(A)に示す携帯型情報端末は、筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。
図9(B)は、ディスプレイである。図9(B)に示すディスプレイは、筐体9310と、表示部9311と、を具備する。
図9(C)は、デジタルスチルカメラである。図9(C)に示すデジタルスチルカメラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。
図9(D)は2つ折り可能な携帯情報端末である。図9(D)に示す2つ折り可能な携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633、操作スイッチ9638、を有する。
表示部9631aまたは/及び表示部9631bは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様を用いることで、電子機器を小型化することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。