KR20180094347A - 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기 - Google Patents

박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기 Download PDF

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Abstract

박막 트랜지스터, 그 제조 방법, 및 이를 포함하는 전자 기기가 제공된다. 상기 박막 트랜지스터는 기판 위에 형성된 반도체와, 반도체 위에 배치되어 반도체와 일부 중첩되는 게이트 전극과, 반도체와 게이트 전극 사이에 위치하는 제1 절연막과, 게이트 전극의 위에 위치하는 제2 절연막, 및 게이트 전극을 사이에 두고 각각 제1 절연막과 제2 절연막을 관통하여 반도체와 전기적으로 연결되는 소스 전극과 드레인 전극을 포함하며, 게이트 전극은 소스 전극과 드레인 전극의 사이에 위치하는 제1 부분, 및 제1 부분에 인접하되 제1 부분의 폭보다 넓은 폭을 갖는 제2 부분으로 이루어지되, 제1 부분의 폭은 소스 전극과 드레인 전극 사이 간격보다 좁게 형성되어 있다.

Description

박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기{THIN FILM TRANSISTOR, MAKING METHOD THEREOF, AND ELECTRONIC DEVICE COMPRISING THEREOF}
박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 등의 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
또한, 최근 플렉서블(flexible) 디스플레이, 롤러블(rollable) 디스플레이와 같이 물리적으로 변형 가능한 표시 장치들의 연구 개발이 활발히 이루어짐에 따라, 액정 표시 장치, 유기 발광 표시 장치를 기존 평판 표시 장치뿐 아닌, 다양한 유형의 표시 장치에까지 응용하는 방안이 대두되고 있다.
상기 표시 장치들은 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 포함한다. 이러한 박막 트랜지스터 중에서, 규소(Si)와 같은 무기 반도체 대신 저분자 또는 고분자와 같은 유기 반도체(organic semiconductor)를 포함하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구도 활발히 이루어지고 있다.
상기 박막 트랜지스터의 성능 향상을 위한 방안으로 소자를 이루는 내부 구조의 배치관계나 내부 구성요소의 소재를 변경하는 등 다양한 시도들이 존재한다. 그러나, 평판 표시 장치뿐 아닌 다양한 유형의 표시 장치에까지 폭넓게 응용 가능한 고성능 박막 트랜지스터에 대한 더욱 구체적인 연구 개발이 필요한 실정이다.
평판 표시 장치뿐 아닌 다양한 유형의 표시 장치에까지 폭넓게 응용 가능한 고성능 박막 트랜지스터와, 이의 제조 방법, 및 이를 포함하는 전자 기기를 제공하고자 한다.
일 구현예에 따르면, 기판 위에 형성된 반도체; 상기 반도체 위에 배치되어 상기 반도체와 일부 중첩되는 게이트 전극; 상기 반도체와 상기 게이트 전극 사이에 위치하는 제1 절연막; 상기 게이트 전극의 위에 위치하는 제2 절연막; 및 상기 게이트 전극을 사이에 두고 각각 상기 제1 절연막과 상기 제2 절연막을 관통하여 상기 반도체와 전기적으로 연결되는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 전극은, 상기 소스 전극과 상기 드레인 전극의 사이에 위치하는 제1 부분, 및 상기 제1 부분에 인접하되 상기 제1 부분의 폭보다 넓은 폭을 갖는 제2 부분으로 이루어지며, 상기 제1 부분의 폭은, 상기 소스 전극과 상기 드레인 전극 사이 간격보다 좁게 형성되어 있는 박막 트랜지스터가 제공된다.
상기 제1 부분은 상기 소스 전극과 마주보는 제1 측면과, 상기 드레인 전극과 마주보는 제2 측면을 포함하되, 상기 제1 측면과 상기 제2 측면 중 적어도 하나에는 그루브(groove)가 형성되어 있다.
상기 그루브는 상기 제1 부분의 상측과 하측 각각으로부터 상기 제1 부분의 중앙부를 향해 함몰된 형상을 가질 수 있다.
상기 그루브의 깊이는 0.1 ㎛ 내지 1 ㎛ 일 수 있다.
상기 제1 측면과 상기 소스 전극 사이 최단거리를 제1 이격거리라 하면, 상기 제1 이격거리는 5 ㎛ 내지 10 ㎛ 일 수 있다.
상기 제2 측면과 상기 드레인 전극 사이 최단거리를 제2 이격거리라 하면, 상기 제2 이격거리는 5 ㎛ 내지 10 ㎛ 일 수 있다.
상기 제1 부분의 폭에 대한 상기 소스 전극과 상기 드레인 전극 사이 간격의 비는 1.005 내지 1.05 일 수 있다.
상기 제2 부분의 폭은 상기 게이트 전극과 상기 소스 전극 간 간격과 같거나 큰 폭을 가질 수 있다.
상기 제2 부분은 상기 제1 부분을 사이에 두고 한 쌍으로 형성되어 있을 수 있다.
상기 반도체는 유기 반도체일 수 있다.
한편, 다른 일 구현예에 따른 박막 트랜지스터를 제조하는 방법으로, 상기 기판 위에 상기 반도체를 형성하고; 상기 반도체 위에 상기 제1 절연막을 형성하고; 상기 제1 절연막 위에 상기 게이트 전극을 형성하고; 상기 게이트 전극 위에 상기 제2 절연막을 형성하고; 상기 제1 절연막, 상기 제2 절연막, 그리고 상기 게이트 전극의 적어도 일부를 함께 관통하는 콘택홀을 형성하며; 상기 콘택홀을 통해 상기 반도체와 전기적으로 연결되는 상기 소스 전극과 상기 드레인 전극을 각각 형성하는 과정을 포함하여 수행되는, 박막 트랜지스터의 제조 방법이 제공된다.
상기 콘택홀 형성 시, 상기 게이트 전극의 적어도 일부와 중첩하는 위치를 콘택홀 형성영역으로 설정하고, 상기 게이트 전극 및 상기 제2 절연막 중 설정된 상기 콘택홀 형성영역과 중첩하는 부분을 식각하여 제거하는 과정을 포함할 수 있다.
상기 콘택홀 형성 시, 상기 게이트 전극 중 상기 콘택홀에 의해 노출된 면을 표면 가공하는 과정을 포함할 수 있다.
상기 표면 가공은 상기 게이트 전극 중 상기 콘택홀에 의해 노출된 면을 식각 가공하는 것일 수 있다.
상기 제2 절연막, 및 상기 게이트 전극의 적어도 일부를 함께 식각하여 제거한 후, 상기 콘택홀 형성영역에 위치한 상기 제1 절연막을 식각하여 상기 반도체 일부를 노출시킬 수 있다.
상기 콘택홀 형성영역 설정 시, 상기 게이트 전극의 일측과 중첩하는 위치를 제1 콘택홀 형성영역으로 설정하고, 상기 게이트 전극을 기준으로 상기 제1 콘택홀 형성영역의 반대편에 위치한 상기 게이트 전극의 타측과 중첩하는 위치를 제2 콘택홀 형성영역으로 설정할 수 있다.
상기 반도체는 유기 반도체이고, 상기 반도체 형성은 용액 공정, 또는 증착을 통해 수행하는 것일 수 있다.
상기 소스 전극 및 상기 드레인 전극 형성 과정은 스퍼터링, 또는 원자층 증착을 통해 수행하는 것일 수 있다.
한편, 다른 일 구현예에 따르면, 박막 트랜지스터를 포함하는 전자 기기가 제공된다.
상기 전자 기기는 액정 표시 장치, 유기 발광 장치, 전자 태그, 전자 센서 중 적어도 어느 하나일 수 있다.
소자 특성이 우수하며, 평판 표시 장치뿐 아닌 다양한 유형의 표시 장치에까지 폭넓게 응용 가능한 박막 트랜지스터를 제공할 수 있다.
도 1은 일 구현예에 따른 박막 트랜지스터를 상부에서 바라본 개략적인 도면을 나타낸 것이고,
도 2는 도 1의 일부를 확대한 도면이고,
도 3은 도 1의 Ⅲ-Ⅲ에 따라 자른 단면을 나타낸 도면이고,
도 4는 도 3의 일부를 확대한 도면이고,
도 5 내지 도 11은 일 구현예에 따른 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 도면이다.
이하, 실시예에 대하여 본 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 도 1과 도 2를 참고하여 일 구현예에 따른 박막 트랜지스터(10)의 개략적인 구조를 설명한다.
도 1은 일 구현예에 따른 박막 트랜지스터를 상부에서 바라본 개략적인 도면을 나타낸 것이고, 도 2는 도 1의 일부를 확대한 도면이다.
일 구현예에 따른 박막 트랜지스터(10)는, 도 1에 도시된 바와 같이, 서로 마주보도록 배치되되 반도체(110)와 각각 전기적으로 연결되어 있는 소스 전극(161)과 드레인 전극(162), 및 소스 전극(161)과 드레인 전극(162) 사이에 배치되어 있는 게이트 전극(140)을 포함한다. 게이트 전극(140), 소스 전극(161), 드레인 전극(162) 상호 간은 절연체, 또는 빈 공간 등에 의해 각각 전기적으로 절연되어 있다.
게이트 전극(140)은 소스 전극(161)과 드레인 전극(162)의 사이에 위치하는 제1 부분(141)과, 제1 부분(141)에 인접한 제2 부분(143)로 이루어진다. 제2 부분(143)은 제1 부분(141)을 사이에 두고 한 쌍으로 형성되어 있을 수 있다.
한편, 도 2에 도시된 바와 같이, 제2 부분(143)의 폭 W2은 제1 부분(141)의 폭 W1보다 좁게 형성되어 있다. 이에, 일 구현예에 따른 게이트 전극(140)의 평면 형상은 "아령 형상(dumbbell shape)"을 가질 수 있다.
다만, 일 구현예에 따른 게이트 전극(140)의 평면 형상이 반드시 도 1과 도 2에 도시된 아령 형상으로 제한되는 것은 아니며, 전술한 제1 부분(141)과 제2 부분(143)간 상기 폭 조건을 만족하는 전제 하에 다양한 형상을 가질 수 있다. 예를 들어, 상기 게이트 전극(140)은 제2 부분(143)이 제1 부분(141)의 어느 한쪽에만 인접하여 T자 형상과 유사한 평면 형상을 가질 수도 있고, 제2 부분(143)이 제1 부분(141)을 사이에 두고 배치되되, 서로 다른 평면 형상(원, 다각 형상 등) 및/또는 서로 다른 면적을 가지도록 형성될 수도 있다.
한편, 일 구현예에 따르면 제1 부분(141)의 폭 W1은, 소스 전극(161)과 드레인 전극(162) 사이 간격 W3 보다 좁게 형성되어 있다. 이에 따라, 상부에서 바라본 소스 전극(161), 및/또는 드레인 전극(162)은 게이트 전극(140)과 서로 중첩(overlap)되지 않고 소정 간격 이격되어 있다.
일 구현예에서 제1 부분의 폭 W1은 특별히 제한되지는 않으나, 제1 부분(141)이 게이트 전극(140)의 기능을 문제 없이 수행 가능할 정도의 두께를 가져야 한다. 제1 부분의 폭의 비제한적 예시는 예를 들어 0.5 ㎛ 이상, 예를 들어 1 ㎛ 이상, 예를 들어 3 ㎛ 이상, 예를 들어 5 ㎛ 이상일 수 있고, 예를 들어 50 ㎛ 이하, 예를 들어 40 ㎛ 이하, 예를 들어 30 ㎛ 이하, 예를 들어 20 ㎛ 이하, 예를 들어 15 ㎛ 이하, 예를 들어 10 ㎛ 이하일 수 있다.
일 구현예에서, 제1 부분의 폭 W1 에 대한 소스 전극(161)과 드레인 전극(162) 사이 간격 W3의 비(W3/W1)는, 예를 들어 1.0002 이상, 예를 들어 1.0003 이상, 예를 들어 1.0005 이상, 예를 들어 1.0006 이상, 예를 들어 1.001 이상, 예를 들어 1.002 이상, 예를 들어 1.003 이상, 예를 들어 1.004 이상, 예를 들어 1.005 이상, 예를 들어 1.006 이상, 예를 들어 1.007 이상, 예를 들어 1.008 이상, 예를 들어 1.009 이상, 예를 들어 1.01 이상, 예를 들어 1.02 이상일 수 있고, 예를 들어 1.5 이하, 예를 들어 1.4 이하, 예를 들어 1.3 이하, 예를 들어 1.2 이하, 예를 들어 1.1 이하, 예를 들어 1.09 이하, 예를 들어 1.08 이하, 예를 들어 1.07 이하, 예를 들어 1.06 이하, 예를 들어 1.05 이하일 수 있다.
일반적으로, 서로 가까이 배치된 도체들 사이에는 필연적으로 기생 정전 용량(parasitic capacitance)이 발생한다. 이러한 기생 정전 용량은 도체들 간 배치관계에 의존하며, 특히 두 도체가 서로 다른 평면 상에 배치될 경우, 두 도체의 중첩 영역이 증가함에 따라 증가하는 양상을 나타낸다. 예를 들어 박막 트랜지스터에서 소스 전극이나 드레인 전극과 게이트 전극이 서로 다른 평면 상에 배치됨으로써 소스 전극 및/또는 드레인 전극이 게이트 전극과 중첩 영역을 가질 경우, 기생 정전 용량 증가에 따라 박막 트랜지스터의 성능이 저하된다.
반면, 일 구현예에 따른 박막 트랜지스터(10)는 제1 부분(141)의 폭을 소스 전극(161)과 드레인 전극(162) 사이 간격보다 좁게 형성하여, 소스 전극(161), 또는 드레인 전극(162)이 게이트 전극(140)과 중첩되지 않는다.
또한, 일 구현예에 따른 박막 트랜지스터(10)는 제1 부분의 폭 W1 의 비에 대한 소스 전극(161)과 드레인 전극(162) 사이 간격 W3의 비 (W3/W1)를 상기 범위로 조절함으로써, 내부 구성요소간 배치관계에 따라 불필요하게 발생할 수 있는 내부 기생 용량을 최소화하여 우수한 소자 특성을 나타낼 수 있다.
한편, 일 구현예에 따르면 제2 부분(143)의 폭 W2은, 소스 전극(161)과 드레인 전극(162) 사이 간격 W3 과 같거나 큰 폭을 갖도록 형성되어 있을 수 있다. 제2 부분(143) 또한, 전술한 제1 부분(141)과 마찬가지로 소스 전극(161) 및/또는 드레인 전극(162)과 중첩되지 않고 소정 간격 이격되어 있다.
한편, 전술한 제1 부분(141)의 폭 W1, 제2 부분(143)의 폭 W2, 및 소스 전극(161)과 드레인 전극(162) 사이 간격 W3 각각은, 전술한 조건들을 만족하는 범위 내에서 소자를 이루는 내부 구성요소의 구체적인 소재, 배치관계 등에 따라 다양하게 설정될 수 있다.
이하, 도 3과 도 4에 전술한 도 1을 더 참고하여 일 구현예에 따른 박막 트랜지스터(10)를 이루는 내부 구성요소들의 구체적인 배치관계를 설명한다.
도 3은 도 1의 Ⅲ-Ⅲ에 따라 자른 단면을 나타낸 도면이고, 도 4는 도 3의 일부를 확대한 도면이다.
일 구현예에 따른 박막 트랜지스터(10)는 도 3에 도시된 바와 같이 탑 게이트-탑 컨택(top gate-top contact, TGTC) 구조를 가질 수 있다.
한편, 일 구현예에 따른 박막 트랜지스터(10)는 기판(100), 반도체(110), 제1 절연막(120), 제2 절연막(130), 게이트 전극(140), 소스 전극(161), 및 드레인 전극(162)을 포함한다.
기판(100)은 투명한 절연 물질, 예를 들면 플라스틱, 유리, 석영 등을 포함할 수 있으며, 플라스틱 등 가요성 재료를 포함할 수 있다. 그러나 기판(100)의 재료는 이에 한정되지 않는다.
기판(100) 위에는 반도체(110)가 형성되어 있다. 반도체(110)는 기판(100) 위에 소정의 패턴을 이루도록 형성되어 있을 수도 있고, 상기 기판(100) 위를 모두 덮도록 형성되어 있을 수도 있다. 반도체(110)는 유기 반도체, 또는 무기 반도체 중 적어도 하나를 포함할 수 있다.
한편, 일 구현예에 따른 반도체(110)는 유기 반도체일 수 있다. 유기 반도체는, 예를 들어 펜타센(pentacene)과 그 유도체, 테트라벤조포피린 (tetrabenzoporphyrin)과 그 유도체, 폴리페닐렌비닐렌(polyphenylenevinylene)과 그 유도체, 폴리플러렌(polyfluorene)과 그 유도체, 폴리티닐렌비닐렌 (polythienylenevinylene)과 그 유도체, 폴리티오펜(polythiophene)과 그 유도체, 폴리티에노티오펜(polythienothiophene)과 그 유도체, 폴리아릴아민 (polyarylamine)과 그 유도체, 프탈로시아닌(phthalocyanine)과 그 유도체, 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체, 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이미드 유도체, 퍼릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체, 헤테로아센 또는 그 유도체 중에서 선택된 적어도 하나로 이루어질 수 있다.
반도체(110) 위에는 제1 절연막(120)이 형성되어 있다. 제1 절연막(120)은 반도체(110)와 게이트 전극(140) 사이에 위치되어 반도체(110)와 게이트 전극(140)을 전기적으로 절연시키되, 소스 전극(161)과 드레인 전극(162)이 반도체(110)와 각각 전기적으로 연결될 수 있는 콘택홀이 형성되어 있다.
제1 절연막(120)은 유기 물질 또는 무기 물질로 만들어질 수 있으며, 유기 물질의 예로는 폴리비닐알코올(polyvinyl alcohol) 화합물, 폴리이미드(polyimide) 화합물, 폴리아크릴(polyacryl) 화합물, 폴리스티렌(polystyrene) 화합물, 벤조시클로부탄(benzocyclobutane, BCB), 불소계 화합물 따위의 용해성 고분자 화합물을 들 수 있고, 무기 물질의 예로는 질화규소(SiNx), 산화규소(SiOx), 산화알루미늄(Al2O3)을 들 수 있다.
제1 절연막(120) 위에는 게이트 전극(140)이 형성되어 있다. 게이트 전극(140)은 반도체(110)의 위에 배치되어 반도체(110)와 일부 중첩되되, 제1 절연막(120)에 의해 반도체(110)와 전기적으로 절연되어 있다.
게이트 전극(140)은 게이트 신호를 전달하는 게이트선과 연결되어 있으며, 예를 들어 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 또는 이들의 합금, 또는 폴리티오펜(polythiophene), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌(polyphenylenevinylene), 폴리에틸렌디옥시티오펜 (polyethylene dioxythiophene, PEDOT), 폴리스티렌술포네이트(polystyrenesulfonate, PSS), 및 이들의 조합으로 만들어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(140) 위에는 제2 절연막(130)이 형성되어 있다. 제2 절연막(130)은 외부로부터 게이트 전극(140)을 전기적으로 절연시키되, 제1 절연막(120)과 마찬가지로 소스 전극(161)과 드레인 전극(162)이 반도체(110)와 각각 전기적으로 연결될 수 있는 콘택홀이 형성되어 있다.
제2 절연막(130)은 유기 물질 또는 무기 물질로 만들어질 수 있으며, 유기 물질의 예로는 폴리비닐알코올(polyvinyl alcohol) 화합물, 폴리이미드(polyimide) 화합물, 폴리아크릴(polyacryl) 화합물, 폴리스티렌(polystyrene) 화합물, 벤조시클로부탄(benzocyclobutane, BCB), 불소계 화합물 따위의 용해성 고분자 화합물을 들 수 있고, 무기 물질의 예로는 질화규소(SiNx), 산화규소(SiO2), 산화알루미늄(Al2O3)을 들 수 있다.
한편, 소스 전극(161)과 드레인 전극(162)은 게이트 전극(140)을 사이에 두고 서로 마주보는 위치에 각각 형성되되, 제1 절연막(120)과 제2 절연막(130)을 관통하여 반도체(110)와 전기적으로 연결된다.
소스 전극(161)은 데이터 신호를 전달하는 데이터선과 연결되어 있다. 소스 전극(161) 및 드레인 전극(162)은 예를 들어 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 인듐주석산화물(ITO), 인듐아연산화물(IZO), 또는 이들의 합금, 또는 폴리티오펜(polythiophene), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌(polyphenylenevinylene), 폴리에틸렌디옥시티오펜 (polyethylene dioxythiophene, PEDOT), 폴리스티렌술포네이트 (polystyrenesulfonate, PSS), 및 이들의 조합으로 만들어질 수 있으나, 이에 한정되는 것은 아니다.
일 구현예에 따른 박막 트랜지스터(10)는 소스 전극(161)과 드레인 전극(162)이 반도체(110) 상부면과 전기적으로 연결되는 탑 컨택(top contact) 구조이므로, 반도체 하부에서 소스 전극, 및 드레인 전극이 전기적으로 연결되는 바텀 컨택(bottom contact) 구조와 대비할 때 소스 전극(161)-반도체(110) 및 드레인 전극(162)-반도체(110) 사이 접촉 저항을 낮추기 용이하다. 이에 따라 박막 트랜지스터(10)가 우수한 소자 특성을 나타낼 수 있다.
한편, 일 구현예에 따른 박막 트랜지스터(10)에서 소스 전극(161)과 드레인 전극(162) 사이에는 게이트 전극(140) 중, 제1 부분(141)이 배치되되, 제1 부분(141)은 도 3에 도시된 바와 같이 제1 측면(142), 및 제2 측면(144)을 포함하고, 제1 측면(142)과 제2 측면(144)중 어느 하나에는 그루브(groove)가 형성되어 있을 수 있다.
제1 부분(141)의 상부면 폭 W11과 하부면 폭 W12는 서로 같을 수도 있고, 서로 다를 수도 있다. 도 4는 제1 부분(141)의 상부면 폭 W11과 하부면 폭 W12이 서로 다른 경우를 예를 들어 도시한 것으로, 이 경우 제1 부분(141)의 상부면 폭 W11과 하부면 폭 W12 중 더 넓은 폭을 갖는 쪽이 전술한 도 2에서 살펴본 제1 부분(141)의 폭 W1이 된다.
제1 측면(142)은 소스 전극(161)으로부터, 제2 측면(144)은 드레인 전극(162)으로부터 각각 소정 간격 이격되어 있다. 제1 측면(142)과 소스 전극(161) 사이의 공간, 및 제2 측면(144)과 드레인 전극(162) 사이의 공간 각각은 비워져 있을 수도 있고, 절연성을 갖는 소재로 메워져 있을 수도 있다.
일 구현예에서는 편의 상 제1 측면(142)과 소스 전극(161) 사이 최단 거리를 제1 이격거리 P1으로, 제2 측면(144)과 드레인 전극(162) 사이 최단 거리를 제2 이격거리 P2으로 각각 정의한다.
일 구현예에서, 제1 이격거리 P1과 제2 이격거리 P2가 너무 클 경우 게이트 전극(140)에 의해 생성되어야 할 전하 캐리어(charge carrier)의 수가 너무 적어지므로 캐리어 밀도가 낮아질 우려가 있고, 너무 작을 경우 소스 전극(161)과 제1 측면(142), 및/또는 드레인 전극(162)과 제2 측면(144)간 기생 정전 용량이 증가하게 될 우려가 있다.
따라서, 캐리어 밀도를 적정 수준으로 유지하면서도 기생 정전 용량을 최소화 하기 위한 제1 이격거리 P1과 제2 이격거리 P2는 각각, 예를 들어 1 ㎛ 이상, 예를 들어 2 ㎛ 이상, 예를 들어 3 ㎛ 이상, 예를 들어 4 ㎛ 이상, 예를 들어 5 ㎛ 이상일 수 있고, 예를 들어 15 ㎛ 이하, 예를 들어 14 ㎛ 이하, 예를 들어 13 ㎛ 이하, 예를 들어 12 ㎛ 이하, 예를 들어 11 ㎛ 이하, 예를 들어 10 ㎛ 이하일 수 있다.
일 구현예에서, 그루브는 후술할 가공 공정을 통해 제1 측면(142) 및/또는 제2 측면(144)을 표면 가공, 예를 들어 식각 가공함으로써 형성될 수 있다.
그루브는 제1 부분(141)의 상측과 하측 각각으로부터 상기 제1 부분의 중앙부를 향해 함몰된 형상을 가질 수 있다. 즉, 제1 부분(141)은 상측과 하측 각각으로부터 제1 부분(141)의 중앙부로 갈수록 점차 감소하는 폭을 갖게 된다. 상기 그루브에 의해, 제1 부분(141)의 중앙부 폭 W13은 상부면 폭 W11, 또는 하부면 폭 W12에 비해 좁게 형성되어 있다.
일 구현예에서, 그루브는 도 3과 도 4에 도시된 바와 같은 U자 형상을 가질 수 있으나, 이에 제한되는 것은 아니며, V자 형상 등 다양한 형상을 가질 수 있다.
그루브는 제1 측면(142)과 제2 측면(144)에 각각 형성되어 있을 수 있다. 일 구현예에서는 편의 상 제1 측면(142)측 그루브를 제1 그루브(148)로, 제2 측면(144)측 그루브를 제2 그루브(149)라고 각각 정의한다.
일 구현예에서, 제1 그루브(148)와 제2 그루브(149)의 깊이가 너무 깊을 경우 게이트 전극(140)에 의해 생성되어야 할 전하 캐리어(charge carrier)의 수가 너무 적어지므로 캐리어 밀도가 낮아져 채널 저항이 커질 우려가 있고, 깊이가 너무 얕을 경우 소스 전극(161)과 제1 측면(142), 및/또는 드레인 전극(162)과 제2 측면(144)간 기생 정전 용량이 증가하게 될 우려가 있다.
따라서, 캐리어 밀도를 적정 수준으로 유지하면서도 기생 정전 용량을 최소화 하기 위한 제1 그루브(148)의 깊이 d1과 제2 그루브(149)의 깊이 d2는 각각, 예를 들어 0.01 ㎛ 이상, 예를 들어 0.05 ㎛ 이상, 예를 들어 0.1 ㎛ 이상일 수 있고, 예를 들어 5 ㎛ 이하, 예를 들어 4 ㎛ 이하, 예를 들어 3 ㎛ 이하, 예를 들어 2 ㎛ 이하, 예를 들어 1 ㎛ 이하, 예를 들어 0.9 ㎛ 이하, 예를 들어 0.8 ㎛ 이하일 수 있다.
일 구현예에 따른 박막 트랜지스터(10)는 전술한 제1 부분(141), 제2 부분(143)의 폭 조건, 및 소스 전극(161)과 드레인 전극(162) 간 간격 조건을 모두 만족하되, 제1 부분(141)의 양 측면에 형성된 제1, 제2 그루브(148, 149)의 깊이(d1, d2) 조건, 및/또는 제1 부분(141)과 소스 전극(161), 드레인 전극(162) 각각에 대한 제1, 제2 이격거리(P1, P2) 조건을 더 만족할 수 있다.
이에 따라, 게이트 전극(140)이 소스 전극(161) 및 드레인 전극(162)과 중첩되지 않도록 조절하면서도, 소스 전극(161) 및 드레인 전극(162)과 게이트 전극(140) 간 간격을 소자를 이루는 내부 구성요소의 다양한 설계 조건에 맞추어 최적화함으로써, 탑 게이트-탑 컨택 구조를 갖는 박막 트랜지스터(10)의 소자 특성을 향상시킬 수 있다.
또한, 소자를 이루는 내부 구성요소의 다양한 설계 조건에 따라 전술한 조건들을 용이하게 조절 가능함으로써, 상기 탑 게이트-탑 컨택 구조를 갖는 박막 트랜지스터(10)를 평판 표시 장치뿐 아닌 다양한 유형의 표시 장치에까지 폭넓게 응용할 수 있다.
한편, 일 구현예에 따르면, 전술한 박막 트랜지스터(10)를 포함하는 전자 기기가 제공된다. 상기 전자 기기는, 예를 들어 액정 표시 장치나 유기 발광 장치 등과 같은 표시 장치일 수도 있고, 전자 태그(RFI), 전자 센서 등의 감지 장치일 수도 있다.
전술한 박막 트랜지스터(10)는 소스 전극(161) 및 드레인 전극(162)과 게이트 전극(140) 간 간격을 소자를 이루는 내부 구성요소의 다양한 설계 조건에 맞추어 최적화함으로써, 기존 바텀 게이트-탑 컨택 구조를 갖는 박막 트랜지스터를 대체할 수 있다. 이에 따라, 전술한 박막 트랜지스터(10)를 중소형 규격 표시 장치 외에도, 대형 TV 등과 같이 대형 규격 표시 장치나 플렉서블(flexible) 디스플레이, 롤러블(rollable) 디스플레이와 같이 물리적으로 변형 가능한 표시 장치에도 용이하게 적용할 수 있다.
이하에서는 도 5 내지 도 11을 참고하여 일 구현예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
도 5 내지 도 11은 일 구현예에 따른 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 도면이다.
일 구현예에 따른 박막 트랜지스터의 제조 방법은, 기판(100) 위에 반도체(110)를 형성하고, 반도체(110) 위에 제1 절연막(120)을 형성하고, 제1 절연막(120) 위에 게이트 전극(140)을 형성하고, 게이트 전극(140) 위에 제2 절연막(130)을 형성하고, 제1 절연막(120), 제2 절연막(130), 그리고 게이트 전극(140)의 적어도 일부를 함께 관통하는 콘택홀(150)을 형성하고, 콘택홀(150)을 통해 반도체(110)와 전기적으로 연결되는 소스 전극(161)과 드레인 전극(162)을 각각 형성하는 과정을 포함하여 수행된다.
우선, 도 5에 도시된 바와 같이 기판(100) 위에 반도체(110)를 형성한다. 반도체(110)는 예를 들어 화학 기상 증착과 같은 건식 공정 또는 스핀 코팅, 잉크젯 인쇄와 같은 용액 공정이나, 유기물 증착 등의 방법을 통해 형성할 수 있다. 한편, 일 구현예 따른 반도체(110) 형성 이후, 소정의 패턴을 갖도록 패터닝하는 과정을 더 수행할 수도 있다.
다음, 도 6에 도시된 바와 같이 반도체(110) 위에 제1 절연막(120)을 형성한다. 제1 절연막(120)은 예를 들어 화학기상증착과 같은 건식 공정 또는 스핀 코팅, 잉크젯 인쇄와 같은 용액 공정을 이용하여 형성할 수 있다.
다음, 도 7에 도시된 바와 같이 제1 절연막(120) 위에 게이트 형성용 물질을 스퍼터링 등의 방법으로 증착한 후, 소정의 패턴을 갖도록 패터닝하여 게이트 전극(140)을 형성한다. 형성된 게이트 전극(140)은 반도체(110)의 일부 영역과 중첩(overlap)되어 있다. 게이트 전극(140) 중에서 반도체(110) 중첩되지 않은 영역은 게이트 신호를 전달하는 게이트선과 연결되거나, 게이트선을 이룰 수 있다.
다음, 도 8에 도시된 바와 같이 게이트 전극(140) 위에 제2 절연막(130)을 형성한다. 제2 절연막(130)은 예를 들어 화학기상증착과 같은 건식 공정 또는 스핀 코팅, 잉크젯 인쇄와 같은 용액 공정을 이용하여 형성할 수 있다.
다음, 도 9에 도시된 바와 같이 제1 절연막(120), 제2 절연막(130), 그리고 게이트 전극(140)을 관통하는 콘택홀(150)을 형성한다. 일 구현예에서 콘택홀(150)은 소스 전극이 형성될 제1 콘택홀(151)과, 드레인 전극이 형성될 제2 콘택홀(152)을 포함한다.
한편, 콘택홀(150) 형성 과정은 게이트 전극(140)의 적어도 일부와 중첩하는 위치를 콘택홀 형성영역으로 설정하는 과정을 포함한다.
콘택홀 형성영역 설정 과정은, 게이트 전극(140)의 일측, 즉, 도 9 기준 게이트 전극(140)의 좌측 일부와 중첩하는 위치를 제1 콘택홀 형성영역(AR1)으로 설정하고, 게이트 전극(140)의 타측, 즉, 도 9 기준 게이트 전극(140)의 우측 일부와 중첩하는 위치를 제2 콘택홀 형성영역(AR2)으로 설정하는 과정을 포함한다.
또한, 콘택홀(150) 형성 과정에서는 상기 설정된 제1, 제2 콘택홀 형성영역(AR1, AR2)에 중첩된 제1 절연막(120), 제2 절연막(130), 및 게이트 전극(140)의 좌, 우측 일부를 도 9의 점선 부분에 도시된 바와 같이 식각하여 제거한다.
이에 따라, 게이트 전극(140)은 전술한 도 1에 도시된 바와 같이 제1 부분(141)과 제2 부분(143)으로 이루어진 아령 형상의 평면 형상을 갖게 된다. 즉, 콘택홀(150) 형성 과정에서 게이트 전극(140)의 일부를 제1, 제2 절연층(120, 130)과 함께 식각하여 제거함으로써, 게이트 전극(140)이 식각에 의해 폭이 좁아진 제1 부분(141)과, 제1 부분(141)에 인접한 제2 부분(143)으로 나뉘어지고, 제1 부분(141)의 양 측면은 콘택홀(150)에 의해 도 9에 도시된 바와 같이 외부로 노출된다.
다음, 도 10에 도시된 바와 같이 콘택홀(150)에 의해 외부에 노출된 제1 부분(141)의 양 측면을 표면 가공함으로써, 소정의 깊이를 갖는 제1, 제2 그루브(148, 149)를 형성한다. 상기 표면 가공은 식각 가공을 통해 수행할 수 있으며, 형성된 제1, 제2 그루브(148, 149)는 제1 부분(141)의 상측과 하측 각각으로부터 중앙부를 향해 함몰된 형상을 갖게 된다.
한편, 일 구현예에 따른 콘택홀(150) 형성 과정이 반드시 도 9와 도 10에 도시된 순서에 제한되는 것은 아니며, 콘택홀(150) 형성과 제1 부분(141)의 노출된 양 측면의 가공이 모두 이루어질 수 있는 다양한 방법의 조합을 포함한다.
예를 들어, 일 구현예에서, 콘택홀(150) 형성 과정은 제1 절연막(120)을 제외한 제2 절연막(130), 및 게이트 전극(140)만을 제1, 제2 콘택홀 형성영역(AR1, AR2)에 따라 식각하여 제거한 다음, 제1 부분(141)의 노출된 양 측면을 표면 가공하여 제1, 제2 그루브(148, 149)를 형성하고, 이후 제1 절연막(120)을 식각하여 반도체(110) 일부를 노출시키는 과정을 포함하여 수행될 수도 있다.
다음, 도 11에 도시된 바와 같이 제1 콘택홀(151)을 통해 소스 전극(161)을, 제2 콘택홀(152)를 통해 드레인 전극(162)을 각각 형성한다. 일 구현예에서, 소스 전극(161) 및 드레인 전극(162)은 스퍼터링, 또는 원자층 증착을 통해 형성할 수 있다. 한편, 형성된 소스 전극(161)과 드레인 전극(162)은 제1 부분(141)과 소정 간격 이격되어, 전기적으로 절연되어 있다.
이후, 소스 전극(161)과 드레인 전극(162)을 패터닝하여 데이터선을 형성함으로써, 일 구현예에 따른 탑 게이트-탑 컨택 구조를 갖는 박막 트랜지스터(10)를 제조할 수 있다.
일 구현예에 따른 박막 트랜지스터(10)의 제조 방법은, 게이트 전극(140) 일부를 식각하여 제거함으로써 소스 전극(161)과 드레인 전극(162)의 형성 면적을 증가시키고, 게이트 전극(140)이 소스 전극(161) 및/또는 드레인 전극(162)과 중첩되지 않도록 용이하게 제어할 수 있다.
또한, 식각된 제1 부분(141)의 양 측면을 표면 가공하여 제1 부분(141)과 소스 전극(161)간 간격, 및/또는 제1 부분(141)과 드레인 전극(162)간 간격을 용이하게 제어할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
10: 박막 트랜지스터 100: 기판
110: 반도체 120: 제1 절연막
130: 제2 절연막 140: 게이트 전극
141: 제1 부분 142: 제1 측면
143: 제2 부분 144: 제2 측면
148: 제1 그루브 149: 제1 그루브
150: 콘택홀 151: 제1 콘택홀
152: 제2 콘택홀 161: 소스 전극
162: 드레인 전극

Claims (20)

  1. 기판 위에 형성된 반도체;
    상기 반도체 위에 배치되어 상기 반도체와 일부 중첩되는 게이트 전극;
    상기 반도체와 상기 게이트 전극 사이에 위치하는 제1 절연막;
    상기 게이트 전극의 위에 위치하는 제2 절연막; 및
    상기 게이트 전극을 사이에 두고 각각 상기 제1 절연막과 상기 제2 절연막을 관통하여 상기 반도체와 전기적으로 연결되는 소스 전극과 드레인 전극을 포함하고,
    상기 게이트 전극은, 상기 소스 전극과 상기 드레인 전극의 사이에 위치하는 제1 부분, 및 상기 제1 부분에 인접하되 상기 제1 부분의 폭보다 넓은 폭을 갖는 제2 부분으로 이루어지며,
    상기 제1 부분의 폭은, 상기 소스 전극과 상기 드레인 전극 사이 간격보다 좁게 형성되어 있는, 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 부분은 상기 소스 전극과 마주보는 제1 측면과, 상기 드레인 전극과 마주보는 제2 측면을 포함하되,
    상기 제1 측면과 상기 제2 측면 중 적어도 하나에는 그루브(groove)가 형성되어 있는, 박막 트랜지스터.
  3. 제2항에서,
    상기 그루브는 상기 제1 부분의 상측과 하측 각각으로부터 상기 제1 부분의 중앙부를 향해 함몰된 형상을 갖는, 박막 트랜지스터.
  4. 제2항에서,
    상기 그루브의 깊이는 0.1 ㎛ 내지 1 ㎛ 인, 박막 트랜지스터.
  5. 제2항에서,
    상기 제1 측면과 상기 소스 전극 사이 최단거리를 제1 이격거리라 하면,
    상기 제1 이격거리는 5 ㎛ 내지 10 ㎛ 인, 박막 트랜지스터.
  6. 제2항에서,
    상기 제2 측면과 상기 드레인 전극 사이 최단거리를 제2 이격거리라 하면,
    상기 제2 이격거리는 5 ㎛ 내지 10 ㎛ 인, 박막 트랜지스터.
  7. 제1항에서,
    상기 제1 부분의 폭에 대한 상기 소스 전극과 상기 드레인 전극 사이 간격의 비는 1.005 내지 1.05를 만족하는, 박막 트랜지스터.
  8. 제1항에서,
    상기 제2 부분의 폭은 상기 게이트 전극과 상기 소스 전극 간 간격과 같거나 큰 폭을 갖는, 박막 트랜지스터.
  9. 제1항에서,
    상기 제2 부분은 상기 제1 부분을 사이에 두고 한 쌍으로 형성되어 있는, 박막 트랜지스터.
  10. 제1항에서,
    상기 반도체는 유기 반도체인, 박막 트랜지스터.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 박막 트랜지스터를 제조하는 방법으로,
    상기 기판 위에 상기 반도체를 형성하고;
    상기 반도체 위에 상기 제1 절연막을 형성하고;
    상기 제1 절연막 위에 상기 게이트 전극을 형성하고;
    상기 게이트 전극 위에 상기 제2 절연막을 형성하고;
    상기 제1 절연막, 상기 제2 절연막, 그리고 상기 게이트 전극의 적어도 일부를 함께 관통하는 콘택홀을 형성하며;
    상기 콘택홀을 통해 상기 반도체와 전기적으로 연결되는 상기 소스 전극과 상기 드레인 전극을 각각 형성하는 과정을 포함하여 수행되는, 박막 트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 콘택홀 형성 시, 상기 게이트 전극의 적어도 일부와 중첩하는 위치를 콘택홀 형성영역으로 설정하고,
    상기 게이트 전극 및 상기 제2 절연막 중 설정된 상기 콘택홀 형성영역과 중첩하는 부분을 식각하여 제거하는 과정을 포함하는, 박막 트랜지스터의 제조 방법.
  13. 제12항에서,
    상기 콘택홀 형성 시, 상기 게이트 전극 중 상기 콘택홀에 의해 노출된 면을 표면 가공하는 과정을 포함하는, 박막 트랜지스터의 제조 방법.
  14. 제13항에서,
    상기 표면 가공은 상기 게이트 전극 중 상기 콘택홀에 의해 노출된 면을 식각 가공하는 것인, 박막 트랜지스터의 제조 방법.
  15. 제12항에서,
    상기 제2 절연막, 및 상기 게이트 전극의 적어도 일부를 함께 식각하여 제거한 후,
    상기 콘택홀 형성영역에 위치한 상기 제1 절연막을 식각하여 상기 반도체 일부를 노출시키는, 박막 트랜지스터의 제조 방법.
  16. 제12항에서,
    상기 콘택홀 형성영역 설정 시,
    상기 게이트 전극의 일측과 중첩하는 위치를 제1 콘택홀 형성영역으로 설정하고,
    상기 게이트 전극을 기준으로 상기 제1 콘택홀 형성영역의 반대편에 위치한 상기 게이트 전극의 타측과 중첩하는 위치를 제2 콘택홀 형성영역으로 설정하는,
    박막 트랜지스터의 제조 방법.
  17. 제11항에서,
    상기 반도체는 유기 반도체이고, 상기 반도체 형성은 용액 공정, 또는 증착을 통해 수행하는 것인, 박막 트랜지스터의 제조 방법.
  18. 제11항에서,
    상기 소스 전극 및 상기 드레인 전극 형성 과정은 스퍼터링, 또는 원자층 증착을 통해 수행하는 것인, 박막 트랜지스터의 제조 방법.
  19. 제1항 내지 제10항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 전자 기기.
  20. 제19항에서,
    상기 전자 기기는 액정 표시 장치, 유기 발광 장치, 전자 태그, 전자 센서 중 적어도 어느 하나인 전자 기기.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135359A (ja) * 1998-12-18 2006-05-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015005732A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333955A (ja) * 1993-05-27 1994-12-02 Sony Corp 電界効果トランジスタ及びその製造方法
US5614729A (en) 1994-07-08 1997-03-25 Hosiden Corporation Top gate thin-film transistor
JP3817279B2 (ja) 1994-07-08 2006-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トップゲート型薄膜トランジスタ及びその製造方法
KR100511172B1 (ko) 1998-05-21 2005-11-30 엘지.필립스 엘시디 주식회사 박막트랜지스터의 구조
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US6362027B1 (en) 1998-07-08 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate
US6545359B1 (en) 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
US6906344B2 (en) 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
JP2004253511A (ja) 2003-02-19 2004-09-09 Hitachi Displays Ltd 表示装置
CN1577796A (zh) 2003-07-10 2005-02-09 精工爱普生株式会社 电子器件的制造方法和半导体器件的制造方法
EP1748344A3 (en) 2005-07-29 2015-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101197763B1 (ko) * 2005-11-24 2012-11-06 엘지디스플레이 주식회사 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법
KR20080114262A (ko) * 2007-06-27 2008-12-31 엘지전자 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR100832873B1 (ko) 2007-07-02 2008-06-02 한국기계연구원 자기정렬 유기박막 트랜지스터 및 그 제조 방법
GB2469507B (en) * 2009-04-16 2011-05-04 Cambridge Display Tech Ltd Organic thin film transistors
KR20110052336A (ko) * 2009-11-12 2011-05-18 한국전자통신연구원 트랜지스터의 제조방법
KR101079519B1 (ko) * 2009-12-21 2011-11-03 성균관대학교산학협력단 유기 박막 트랜지스터 및 그 제조방법
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR101829858B1 (ko) 2011-09-30 2018-02-21 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 이의 제조방법
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR20150033155A (ko) * 2013-09-23 2015-04-01 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP5662547B1 (ja) * 2013-11-15 2015-01-28 日本電信電話株式会社 電界効果型トランジスタの製造方法
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135359A (ja) * 1998-12-18 2006-05-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015005732A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

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US10269913B2 (en) 2019-04-23
CN108428795A (zh) 2018-08-21
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