CN108428795A - 薄膜晶体管、其制造方法和包括其的电子设备 - Google Patents

薄膜晶体管、其制造方法和包括其的电子设备 Download PDF

Info

Publication number
CN108428795A
CN108428795A CN201810126979.5A CN201810126979A CN108428795A CN 108428795 A CN108428795 A CN 108428795A CN 201810126979 A CN201810126979 A CN 201810126979A CN 108428795 A CN108428795 A CN 108428795A
Authority
CN
China
Prior art keywords
gate electrode
electrode
insulating layer
tft
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810126979.5A
Other languages
English (en)
Other versions
CN108428795B (zh
Inventor
咸硕圭
朴正�
朴正一
尹英俊
金周永
李容旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108428795A publication Critical patent/CN108428795A/zh
Application granted granted Critical
Publication of CN108428795B publication Critical patent/CN108428795B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/474—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure
    • H10K10/476—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure comprising at least one organic layer and at least one inorganic layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明构思涉及薄膜晶体管、其制造方法和包括其的电子设备。一种薄膜晶体管包括在半导体层上的栅电极、在半导体层与栅电极之间的第一绝缘层、在栅电极上的第二绝缘层、以及在半导体层上的源电极和漏电极。栅电极包括第一部分和邻近于第一部分的第二部分。第二部分的宽度大于第一部分的宽度。源电极和漏电极在半导体层上并布置为使得栅电极的第一部分位于源电极与漏电极之间。源电极和漏电极分别穿过第一绝缘层和第二绝缘层电连接到半导体层。源电极与漏电极之间的空间大于第一部分的宽度。

Description

薄膜晶体管、其制造方法和包括其的电子设备
技术领域
公开了薄膜晶体管、制造其的方法和包括薄膜晶体管的电子设备。
背景技术
诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器等的显示装置包括电场产生电极对和设置在其间的电光作用层。液晶显示器(LCD)包括液晶层作为电光作用层，有机发光二极管(OLED)显示器包括有机发射层作为电光作用层。
电场产生电极对中的一个通常连接到开关器件并接收电信号，并且电光作用层将电信号转换成光信号并因而显示图像。
此外，随着近来已积极地进行了对诸如柔性显示器和可卷曲显示器的外形可变的显示装置的研究和开发，已经出现了包括各种各样的显示装置(例如液晶显示器(LCD)、有机发光二极管(OLED)显示器、传统平板显示器等)的设备。
显示装置可以包括其是三端元件的薄膜晶体管(TFT)作为开关元件。这些薄膜晶体管中的包括诸如低分子量半导体或聚合物半导体的有机半导体而非诸如硅(Si)半导体的无机半导体的有机薄膜晶体管(OTFT)正在被积极地研究。
已经作出了各种各样的尝试以改变装置的内部结构的设置关系、构成其的内部构成元件的材料等。
发明内容
发明构思提供了广泛适用于各种显示装置以及平板显示器的高性能薄膜晶体管、制造其的方法以及包括其的电子设备。
根据一些示例实施方式，一种薄膜晶体管包括：半导体层；在半导体层上的栅电极，栅电极与半导体层的一部分重叠，栅电极包括第一部分和邻近于第一部分的第二部分，第二部分的宽度大于第一部分的宽度；在半导体层与栅电极之间的第一绝缘层；在栅电极上的第二绝缘层；以及在半导体层上的源电极和漏电极。源电极和漏电极可以被布置为使得栅电极的第一部分可以在源电极与漏电极之间。源电极和漏电极可以分别穿过第一绝缘层和第二绝缘层电连接到半导体层。源电极与漏电极之间的空间的宽度可以大于第一部分的宽度。
在一些示例实施方式中，第一部分可以包括面对源电极的第一侧面和面对漏电极的第二侧面。第一侧面和第二侧面中的至少一个可以包括凹槽。
在一些示例实施方式中，凹槽可以具有从第一部分的上侧和第一部分的下侧朝向第一部分的中央部分的凹入形状。
在一些示例实施方式中，凹槽的深度可以范围从约0.1μm至约1μm。
在一些示例实施方式中，第一间隔距离可以是第一侧面与源电极之间的最短距离。第一间隔距离可以范围从约5μm至约10μm。
在一些示例实施方式中，第二间隔距离可以是第二侧面与漏电极之间的最短距离。第二间隔距离可以范围从约5μm至约10μm。
在一些示例实施方式中，源电极与漏电极之间的空间的宽度相对于第一部分的宽度的比率可以范围从约1.005至约1.05。
在一些示例实施方式中，第二部分的宽度可以等于或大于漏电极与源电极之间的空间的宽度。
在一些示例实施方式中，栅电极可以包括第二部分中的两个，并且第一部分可以在第二部分中的所述两个之间。
在一些示例实施方式中，半导体层可以为有机半导体层。
在一些示例实施方式中，电子设备可以包括所述薄膜晶体管。
在一些示例实施方式中，电子设备可以是液晶显示器(LCD)、有机发光二极管装置、电子标签和电子传感器中的一种。
根据一些示例实施方式的制造薄膜晶体管的方法包括：在半导体层上形成第一绝缘层；在第一绝缘层上形成栅电极；在栅电极上形成第二绝缘层；形成穿过第一绝缘层、第二绝缘层和栅电极的至少一部分的接触孔；以及形成穿过接触孔电连接到半导体层的源电极和漏电极。栅电极可以与半导体层的一部分重叠。栅电极可以包括第一部分和邻近于第一部分的第二部分。第二部分的宽度可以大于第一部分的宽度。源电极和漏电极可以布置为使得栅电极的第一部分可以在源电极与漏电极之间。源电极与漏电极之间的空间的宽度可以大于第一部分的宽度。
在一些示例实施方式中，形成接触孔可以包括指定与栅电极的至少一部分重叠的区域作为接触孔形成区域，然后去除栅电极和第二绝缘层中指定的接触孔形成区域。
在一些示例实施方式中，形成接触孔可以包括在形成接触孔期间表面处理栅电极的通过接触孔暴露的部分。
在一些示例实施方式中，表面处理可以包括蚀刻栅电极的通过接触孔暴露的部分。
在一些示例实施方式中，该方法还可以包括在去除栅电极和第二绝缘层中指定的接触孔形成区域之后，蚀刻接触孔形成区域中的第一绝缘层以暴露半导体层的一部分。
在一些示例实施方式中，指定接触孔形成区域可以包括指定与栅电极的一侧重叠的区域作为第一接触孔形成区域，以及指定与栅电极的另一侧重叠的且参照栅电极与第一接触孔形成区域相反的区域作为第二接触孔形成区域。
在一些示例实施方式中，半导体层可以为有机半导体层，并且半导体层可以通过溶液工艺或沉积工艺形成。
在一些示例实施方式中，源电极和漏电极可以通过溅射沉积或原子层沉积被形成。
根据一些示例实施方式，一种薄膜晶体管可以包括半导体层、在半导体层上的源电极和漏电极、在半导体层上的第一绝缘层、以及在第一绝缘层上的栅电极。源电极和漏电极可以彼此间隔开第一空间，并且可以电连接到半导体层。栅电极可以延伸穿过源电极与漏电极之间的第一空间。栅电极可以包括连接到第二部分的第一部分。栅电极的第一部分可以延伸穿过第一空间。第一部分的宽度可以小于第一空间的宽度。第二部分的宽度可以大于第一部分的宽度。栅电极的第一部分的侧壁可以具有凹形。
在一些示例实施方式中，第二部分的宽度可以大于第一空间的宽度。
在一些示例实施方式中，栅电极可以具有哑铃形状。栅电极的第二部分可以对应于栅电极的一端。
在一些示例实施方式中，薄膜晶体管还可以包括第二绝缘层。第二绝缘层的第一部分可以覆盖栅电极的顶表面。第二绝缘层的第二部分可以在第一绝缘层的顶表面与源电极的底表面之间。第二绝缘层的第三部分可以在第一绝缘层的顶表面与漏电极的底表面之间。
在一些示例实施方式中，半导体层可以为有机半导体层。
在一些示例实施方式中，具有改善的器件特性并广泛适用于各种显示装置以及平板显示器的薄膜晶体管可以被提供。
附图说明
图1是示出根据一些示例实施方式的薄膜晶体管的示意顶视图，
图2是示出图1的一部分的放大视图，
图3是沿图1的线III-III截取的视图，
图4是图3的一部分的放大视图，以及
图5至图11是顺序地示出根据一些示例实施方式的制造薄膜晶体管的工艺的视图。
具体实施方式
示例实施方式将在下文中被详细描述，并且可以由具有相关领域中的常识的人员容易地实现。然而，本公开可以以许多不同的形式被实现并且将不被解释为限于在此陈述的示例实施方式。
在附图中，为了清楚，层、膜、面板、区域等的厚度被夸大。在整个说明书中，相同的附图标记表示相同的元件。将理解，当诸如一层、膜、区域或衬底的一元件被称为“在”另一元件“上”时，它能直接在所述另一元件上，或者也可以存在居间元件。相反，当一元件被称为“直接在”另一元件“上”时，没有居间元件存在。
在下文中，参照图1和图2，根据一些示例实施方式的薄膜晶体管10的示意性结构被描述。
图1是示出根据一些示例实施方式的薄膜晶体管的示意顶视图，图2是图1的一部分的放大图。
如图1中所示，根据一些示例实施方式的薄膜晶体管10包括彼此面对且分别电连接到半导体110的源电极161和漏电极162、以及在源电极161与漏电极162之间的栅电极140。栅电极140、源电极161和漏电极162通过绝缘体或空隙空间彼此电绝缘。半导体110可以被称为半导体层110。
栅电极140由源电极161与漏电极162之间的第一部分141以及邻近于第一部分141的第二部分143构成(或者包括源电极161与漏电极162之间的第一部分141以及邻近于第一部分141的第二部分143)。第二部分143可以成对形成并且第一部分141设置在其间。
另一方面，如图2中所示，第二部分143的宽度W2可以大于第一部分141的宽度W1。因此，根据一些示例实施方式的栅电极140的平面形状可以为“哑铃形状”。
然而，根据一些示例实施方式的栅电极140的平面形状不一定限于图1和图2中所示的哑铃形状，而是可以在第一部分141与第二部分143之间的宽度条件下具有各种各样的形状。例如，当第二部分143接触第一部分141的任何一侧时，栅电极140可以具有与T形相似的平面形状，并且第二部分143可以在中间设置有第一部分141并且可以具有与第一部分141不同的平面形状(圆形、多边形形状等)和/或不同的面积。
另一方面，根据一些示例实施方式的第一部分141的宽度W1可以比源电极161与漏电极162之间的空间的宽度W3更窄。因此，当从顶部看时，源电极161和/或漏电极162不与栅电极140重叠，而是与其间隔开期望的(和/或预定的)间距。
在一些示例实施方式中，第一部分的宽度W1不被具体地限制，但是第一部分141可以具有使得栅电极140可以没有问题地起作用的厚度。第一部分的宽度的非限制性示例可以是例如大于或等于约0.5μm、大于或等于约1μm、大于或等于约3μm、或者大于或等于约5μm，并且例如小于或等于约50μm、小于或等于约40μm、小于或等于约30μm、小于或等于约20μm、小于或等于约15μm、或者小于或等于约10μm。
在一些示例实施方式中，源电极161与漏电极162之间的空间的宽度W3相对于第一部分的宽度W1的比率(W3/W1)可以为例如大于或等于约1.0002、大于或等于约1.0003、大于或等于约1.0005、大于或等于约1.0006、大于或等于约1.001、大于或等于约1.002、大于或等于约1.003、大于或等于约1.004、大于或等于约1.005、大于或等于约1.006、大于或等于约1.007、大于或等于约1.008、大于或等于约1.009、大于或等于约1.01、或者大于或等于约1.02，并且例如小于或等于约1.5、小于或等于约1.4、小于或等于约1.3、小于或等于约1.2、小于或等于约1.1、小于或等于约1.09、小于或等于约1.08、小于或等于约1.07、小于或等于约1.06、或者小于或等于约1.05。
通常，彼此紧密设置的导体可以产生寄生电容。该寄生电容取决于导体之间的设置关系，特别是当两个导体设置在两个不同平面上时，随着两个导体之间的重叠区域增加，寄生电容趋于增大。例如，当薄膜晶体管中源电极和/或漏电极设置在与栅电极不同的平面上并因而具有与栅电极重叠的区域时，随着寄生电容增大，薄膜晶体管的性能劣化。
相反，在根据一些示例实施方式的薄膜晶体管10中，通过将第一部分141形成为具有比源电极161与漏电极162之间的空间更窄的宽度，源电极161或漏电极162不与栅电极140重叠。
此外，根据一些示例实施方式的薄膜晶体管10可以通过在所述范围内调节源电极161与漏电极162之间的空间的宽度W3相对于第一部分141的宽度W1的比率(W3/W1)而表现出改善的器件特性，因而减小和/或最小化取决于内部构成元件之间的设置关系而不必要地产生的内部寄生电容。
另一方面，根据一些示例实施方式，第二部分143的宽度W2可以等于或宽于源电极161与漏电极162之间的空间的宽度W3。第二部分143像第一部分141一样也不与源电极161和/或漏电极162重叠，而是与它们间隔开期望的(和/或预定的)间距。
另一方面，第一部分141的宽度W1、第二部分143的宽度W2、以及源电极161与漏电极162之间的空间的宽度W3可以取决于构成器件的内部构成元件的具体材料和设置关系等在满足以上条件的范围内被各种各样地调节。
在下文中，构成根据一些示例实施方式的薄膜晶体管10的内部构成元件的具体设置关系参照图1以及图3和图4被示出。
图3是沿图1的线III-III截取的视图，图4是图3的一部分的放大图。
根据一些示例实施方式的薄膜晶体管10可以具有如图3中所示的顶栅-顶接触(TGTC)结构。
另一方面，根据一些示例实施方式的薄膜晶体管10包括衬底100、半导体110、第一绝缘层120、第二绝缘层130、栅电极140、源电极161和漏电极162。
衬底100可以包括例如塑料、玻璃、石英等的透明绝缘材料，并且可以包括诸如塑料的柔性材料。然而，衬底100的材料不限于此。
半导体110形成在衬底100上。半导体110可以在衬底100上具有期望的(和/或预定的)图案，或者可以完全覆盖衬底100的顶部。半导体110可以包括有机半导体或无机半导体中的至少一种。
另一方面，根据一些示例实施方式的半导体110可以是有机半导体。有机半导体可以是例如以下中的至少一种：并五苯及其衍生物、四苯并卟啉及其衍生物、聚苯撑乙烯撑(polyphenylenevinylene)及其衍生物、聚芴及其衍生物、聚噻吩乙炔(polythienylenevinylene)及其衍生物、聚噻吩及其衍生物、聚噻吩并噻吩(polythienothiophene)及其衍生物、聚芳基胺及其衍生物、酞菁及其衍生物、金属化酞菁或卤化衍生物、苝四羧酸二酐(PTCDA)、萘四羧酸二酐(NTCDA)或其酰亚胺衍生物、苝或晕苯及其包含取代基的衍生物、以及杂并苯或其衍生物。
第一绝缘层120形成在半导体110上。第一绝缘层120设置在半导体110与栅电极140之间使半导体110与栅电极140电绝缘。第一绝缘层120可以包括形成在其中的接触孔，使得源电极161和漏电极162可以分别电连接到半导体110。
第一绝缘层120可以由有机材料或无机材料制成。有机材料的示例可以包括诸如聚乙烯醇化合物、聚酰亚胺化合物、聚丙烯化合物、聚苯乙烯化合物、苯并环丁烷(BCB)或氟基聚合物化合物的可溶性聚合物化合物。无机材料的示例可以包括硅氮化物(SiNx)、硅氧化物(SiOx)或铝氧化物(Al2O3)。
栅电极140形成在第一绝缘层120上。栅电极140设置在半导体110上。栅电极140与半导体110的一部分重叠并通过第一绝缘层120与半导体110电绝缘。
栅电极140连接到传输数据信号的栅线(未示出)，并且可以由例如金(Au)、铜(Cu)、镍(Ni)、铝(Al)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铟锡氧化物(ITO)、铟锌氧化物(IZO)或其合金、或者聚噻吩、聚苯胺、聚乙炔、聚吡咯、聚苯撑乙烯撑、聚乙烯二氧噻吩(PEDOT)、聚苯乙烯磺酸盐(PSS)或其组合制成，但不限于此。
第二绝缘层130形成在栅电极140上。第二绝缘层130使栅电极140与外部电绝缘，并且像第一绝缘层120一样包括接触孔，使得源电极161和漏电极162的每个可以电连接到半导体110。
第二绝缘层130可以由有机材料或无机材料制成，并且有机材料的示例可以包括诸如聚乙烯醇化合物、聚酰亚胺化合物、聚丙烯化合物、聚苯乙烯化合物、苯并环丁烷(BCB)或氟基聚合物化合物的可溶性聚合物化合物，无机材料的示例可以包括硅氮化物(SiNx)、硅氧化物(SiO2)或铝氧化物(Al2O3)。
另一方面，源电极161和漏电极162在其间设置栅电极140的同时彼此面对，并且穿过第一绝缘层120和第二绝缘层130电连接到半导体110。
源电极161连接到传送数据信号的数据线。源电极161和漏电极162可以例如由以下制成：金(Au)、铜(Cu)、镍(Ni)、铝(Al)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铟锡氧化物(ITO)、铟锌氧化物(IZO)或其合金、或者聚噻吩、聚苯胺、聚乙炔、聚吡咯、聚苯撑乙烯撑、聚乙烯二氧噻吩(PEDOT)、聚苯乙烯磺酸盐(PSS)及其组合，但不限于此。
因为根据一些示例实施方式的薄膜晶体管10可以具有源电极161和漏电极162电连接到半导体110的上表面的顶接触结构，所以与源电极和漏电极电连接到半导体110的下表面的底接触结构相比，源电极161与半导体110之间以及漏电极162与半导体110之间的接触电阻容易被减小。因此，薄膜晶体管10可以表现出优良的器件特性。
另一方面，在根据一些示例实施方式的薄膜晶体管10中，栅电极140的第一部分141如图3中所示地设置在源电极161与漏电极162之间并包括第一侧面142和第二侧面144，并且凹槽形成在第一侧面142和第二侧面144中的任一个中。
第一部分141的上表面的宽度W11可以与其下表面的宽度W12相同或不同。图4示出了第一部分141的上表面的宽度W11与其下表面的宽度W12不同的情况，并且在这里，第一部分141的上表面的宽度W11与其下表面的宽度W12之间较长的一个是如图2中所示的第一部分141的宽度W1。
第一侧面142与源电极161彼此间隔开期望的(和/或预定的)间距，而第二侧面144与漏电极162彼此间隔开期望的(和/或预定的)间距。第一侧面142与源电极161之间以及第二侧面144与漏电极162之间的每个空间可以是空的或者由绝缘材料填充。
在一些示例实施方式中，第一侧面142与源电极161之间的最短距离被定义为第一间隔距离P1，第二侧面144与漏电极162之间的最短距离被定义为第二间隔距离P2。
在一些示例实施方式中，当第一间隔距离P1和第二间隔距离P2太大时，栅电极140会产生非常少的电荷载流子并因而降低载流子密度，但是当第一间隔距离P1和第二间隔距离P2太小时，源电极161与第一侧面142之间和/或漏电极162与第二侧面144之间的寄生电容会增大。
因此，减小和/或最小化寄生电容以及将载流子密度维持在适当水平的第一间隔距离P1和第二间隔距离P2可以分别例如大于或等于约1μm、大于或等于约2μm、大于或等于约3μm、大于或等于约4μm、或者大于或等于约5μm，但是例如小于或等于约15μm、小于或等于约14μm、小于或等于约13μm、小于或等于约12μm、小于或等于约11μm、或者小于或等于约10μm。
在一些示例实施方式中，凹槽可以通过例如经由以下工艺蚀刻第一侧面142和/或第二侧面144的表面处理形成。
凹槽可以具有从第一部分141的每个上侧和下侧朝向其中心点的凹入形状。换言之，第一部分141可以具有从每个上侧和下侧朝中心点逐渐变细的宽度。凹槽使第一部分141的中央宽度W13比上侧的宽度W11或下侧的宽度W12更窄。
在一些示例实施方式中，凹槽可以具有如图3和图4中所示的U形，但不限于此，并且可以具有诸如V形等的各种各样的形状。
凹槽可以分别形成在第一侧面142和第二侧面144处。在一些示例实施方式中，第一侧面142处的凹槽被定义为第一凹槽148，而第二侧面144处的凹槽被定义为第二凹槽149。由于凹槽148和149，栅电极140的第一部分141的侧壁可以具有凹形。
在一些示例实施方式中，当第一凹槽148和第二凹槽149太深时，栅电极140产生非常少的电荷载流子并且因而会减小载流子密度从而增大沟道电阻，而当第一凹槽148和第二凹槽149太浅时，源电极161与第一侧面142之间和/或漏电极162与第二侧面144之间的寄生电容会增大。
因此，减小和/或最小化寄生电容以及将载流子密度维持在适当水平的第一凹槽148的深度d1和第二凹槽149的深度d2可以为例如大于或等于约0.01μm、大于或等于约0.05μm、或者大于或等于约0.1μm，但是例如小于或等于约5μm、小于或等于约4μm、小于或等于约3μm、小于或等于约2μm、小于或等于约1μm、小于或等于约0.9μm、或者小于或等于约0.8μm。
根据一些示例实施方式的薄膜晶体管10可以满足第一部分141和第二部分143的宽度条件以及源电极161与漏电极162之间的空间条件，并且还更满足形成在第一部分141两侧的第一凹槽148和第二凹槽149的深度d1和d2条件和/或第一部分141的分别离源电极161和漏电极162的第一间隔距离P1和第二间隔距离P2条件。
因此，具有顶栅-顶接触结构的薄膜晶体管10的器件特性可以通过取决于内部构成元件的各种设计条件优化栅电极140的离每个源电极161和漏电极162的宽度、以及将栅电极140调节为不与源电极161和漏电极162重叠而改善。
此外，具有顶栅-顶接触结构的薄膜晶体管10可以通过取决于构成器件的内部构成元件的各种设计条件容易地调节以上条件而广泛地应用于各种显示装置以及平板显示器。
根据一些示例实施方式，电子设备包括薄膜晶体管10。电子设备可以是例如诸如液晶显示器(LCD)、有机发光二极管器件等的显示装置，或者诸如电子标签(RFI)、电子传感器等的感测装置。
通过取决于构成器件的内部构成元件的各种设计条件优化栅电极140与源电极161和漏电极162的宽度，薄膜晶体管10可以代替具有传统底栅-顶接触结构的薄膜晶体管。因此，除中小尺寸的显示装置以外，薄膜晶体管10还可以容易地应用于诸如大尺寸TV等的大尺寸显示装置以及诸如柔性显示器和可卷曲显示器的物理上可修改的显示装置。
在下文中，参照图5至图11，根据一些示例实施方式的制造薄膜晶体管的方法被描述。
图5至图11是顺序地示出根据一些示例实施方式的制造薄膜晶体管的工艺的视图。
根据一些示例实施方式的制造薄膜晶体管的方法包括在衬底100上形成半导体110、在半导体110上形成第一绝缘层120、在第一绝缘层120上形成栅电极140、以及在栅电极140上形成第二绝缘层130。制造薄膜晶体管的方法还可以包括形成穿过第一绝缘层120、第二绝缘层130和栅电极140的至少一部分的接触孔150，以及形成穿过接触孔150电连接到半导体110的源电极161和漏电极162。
首先，如图5中所示，半导体110形成在衬底100上。半导体110可以例如在诸如化学气相沉积(CVD)的干法工艺、诸如旋涂和喷墨印刷的溶液工艺、有机材料沉积等中形成。另一方面，根据一些示例实施方式的半导体110可以另外地被图案化以具有期望的(和/或预定的)图案。
随后，如图6中所示，第一绝缘层120形成在半导体110上。第一绝缘层120可以例如在诸如化学气相沉积(CVD)的干法工艺或者诸如旋涂和/或喷墨印刷的溶液工艺中形成。
然后，如图7中所示，栅电极140通过以溅射等方法沉积栅电极材料形成在第一绝缘层120上。栅电极材料可以被图案化以具有期望的(和/或预定的)图案。栅电极140与半导体110的部分区域重叠。栅电极140的不与半导体110重叠的其余区域可以连接到传输栅信号的栅线或者形成栅线。
然后，如图8中所示，第二绝缘层130形成在栅电极140上。第二绝缘层130可以例如在诸如化学气相沉积(CVD)的干法工艺或者诸如旋涂和喷墨印刷的溶液工艺中形成。
随后，如图9中所示，穿透第一绝缘层120、第二绝缘层130和栅电极140的接触孔150被形成。在一些示例实施方式中，接触孔150包括此处将形成源电极的第一接触孔151以及此处将形成漏电极的第二接触孔152。
另一方面，接触孔150的形成包括指定与栅电极140的至少一部分重叠的区域作为接触孔形成区域。
接触孔形成区域的指定包括指定参照图9的与栅电极140的一侧(也就是栅电极140的部分左侧)重叠的区域作为第一接触孔形成区域AR1，以及指定参照图9的与栅电极140的另一侧(也就是栅电极140的部分右侧)重叠的区域作为第二接触孔形成区域AR2。
此外，接触孔150的形成包括蚀刻和去除如图9中用虚线标记的分别与第一接触孔形成区域AR1和第二接触孔形成区域AR2重叠的第一绝缘层120和第二绝缘层130以及栅电极140的所述部分左侧和所述部分右侧。
因此，栅电极140可以具有如图1中所示的由第一部分141和第二部分143构成的哑铃平面形状。换言之，在接触孔150的形成期间，栅电极140被分为第一部分141和邻近于第一部分141的第二部分143，第一部分141由于通过将栅电极140的一部分随第一绝缘层120和第二绝缘层130蚀刻和去除的对栅电极140的蚀刻而具有较窄的宽度，并且第一部分141的两侧如图9中所示地通过接触孔150暴露在外部。
随后，如图10中所示，第一部分141的通过接触孔150暴露在外部的两侧被表面处理以形成具有期望的(和/或预定的)深度的第一凹槽148和第二凹槽149。表面处理可以是蚀刻工艺，并且第一凹槽148和第二凹槽149可以从第一部分141的上侧和下侧朝其中央部分凹入。
另一方面，根据一些示例实施方式的接触孔150的形成不一定限于图9和图10中所示的次序，而是包括能够形成接触孔150并处理第一部分141的两个暴露侧的各种方法的组合。
例如，一些示例实施方式中的接触孔150的形成可以包括沿着第一接触孔形成区域AR1和第二接触孔形成区域AR2蚀刻并去除除了第一绝缘层120之外的第二绝缘层130和栅电极140、表面处理第一部分141的两个暴露侧以形成第一凹槽148和第二凹槽149、以及蚀刻第一绝缘层120以暴露半导体110的一部分。
随后，如图11中所示，穿过第一接触孔151的源电极161和穿过第二接触孔152的漏电极162分别被形成。在一些示例实施方式中，源电极161和漏电极162可以通过溅射或原子层沉积形成。另一方面，源电极161和漏电极162与第一部分141间隔开期望的(和/或预定的)间距并与其电绝缘。
随后，源电极161和漏电极162被图案化以形成数据线，结果制造了根据一些示例实施方式的具有顶栅-顶接触结构的薄膜晶体管10。
根据一些示例实施方式，制造薄膜晶体管10的方法可以通过蚀刻并去除栅电极140的一部分而增大用于源电极161和漏电极162的每个区域，并且容易地控制栅电极140不与源电极161和/或漏电极162重叠。
此外，被蚀刻的第一部分141的两侧被表面处理以容易地控制第一部分141与源电极161之间的空间和/或第一部分141与漏电极162之间的空间。
虽然已经结合目前被认为是实际示例实施方式的内容描述了本公开，但是将理解，本发明构思不限于所公开的实施方式，而是相反，旨在覆盖所附权利要求的精神和范围内所包括的各种各样的修改和等同布置。
本申请要求享有2017年2月15日在韩国知识产权局提交的韩国专利申请第10-2017-0020535号的优先权，其全部内容通过引用合并于此。

Claims (25)

1.一种薄膜晶体管，包括：
半导体层；
在所述半导体层上的栅电极，所述栅电极与所述半导体层的一部分重叠，
所述栅电极包括第一部分和邻近于所述第一部分的第二部分，所述第二部分的宽度大于所述第一部分的宽度；
在所述半导体层与所述栅电极之间的第一绝缘层；
在所述栅电极上的第二绝缘层；以及
源电极和漏电极，其在所述半导体层上并被布置为使得所述栅电极的所述第一部分在所述源电极与所述漏电极之间，
所述源电极和所述漏电极分别穿过所述第一绝缘层和所述第二绝缘层电连接到所述半导体层，以及
所述源电极与所述漏电极之间的空间的宽度大于所述第一部分的所述宽度。
2.根据权利要求1所述的薄膜晶体管，其中
所述栅电极的所述第一部分包括第一侧面和第二侧面，
所述第一侧面面对所述源电极，
所述第二侧面面对所述漏电极，以及
所述第一侧面和所述第二侧面中的至少一个包括凹槽。
3.根据权利要求2所述的薄膜晶体管，其中所述凹槽具有从所述第一部分的上侧和所述第一部分的下侧朝向所述第一部分的中央部分的凹入形状。
4.根据权利要求2所述的薄膜晶体管，其中所述凹槽的深度范围从0.1μm至1μm。
5.根据权利要求2所述的薄膜晶体管，其中当第一间隔距离为所述第一侧面与所述源电极之间的最短距离时，所述第一间隔距离范围从5μm至10μm。
6.根据权利要求2所述的薄膜晶体管，其中当第二间隔距离为所述第二侧面与所述漏电极之间的最短距离时，所述第二间隔距离范围从5μm至10μm。
7.根据权利要求1所述的薄膜晶体管，其中所述源电极与所述漏电极之间的所述空间的所述宽度相对于所述栅电极的所述第一部分的所述宽度的比率范围从1.005至1.05。
8.根据权利要求1所述的薄膜晶体管，其中所述第二部分的所述宽度等于或大于所述漏电极与所述源电极之间的所述空间的所述宽度。
9.根据权利要求1所述的薄膜晶体管，其中
所述栅电极包括所述第二部分中的两个，以及
所述第一部分在所述第二部分中的所述两个之间。
10.根据权利要求1所述的薄膜晶体管，其中所述半导体层为有机半导体层。
11.一种电子设备，包括：
根据权利要求1所述的薄膜晶体管。
12.根据权利要求11所述的电子设备，其中所述电子设备为液晶显示器(LCD)、有机发光二极管装置、电子标签和电子传感器中的至少一种。
13.一种制造薄膜晶体管的方法，所述方法包括：
在半导体层上形成第一绝缘层；
在所述第一绝缘层上形成栅电极，所述栅电极与所述半导体层的一部分重叠，所述栅电极包括第一部分和邻近于所述第一部分的第二部分，所述第二部分的宽度大于所述第一部分的宽度；
在所述栅电极上形成第二绝缘层；
形成穿过所述第一绝缘层、所述第二绝缘层和所述栅电极的至少一部分的接触孔；以及
形成穿过所述接触孔电连接到所述半导体层的源电极和漏电极，所述源电极和所述漏电极被布置为使得所述栅电极的所述第一部分在所述源电极与所述漏电极之间，所述源电极与所述漏电极之间的空间的宽度大于所述第一部分的所述宽度。
14.根据权利要求13所述的方法，其中
形成所述接触孔包括指定与所述栅电极的至少一部分重叠的区域作为接触孔形成区域，以及
去除在所述栅电极和所述第二绝缘层中指定的所述接触孔形成区域。
15.根据权利要求14所述的方法，其中形成所述接触孔包括在形成所述接触孔期间表面处理所述栅电极的通过所述接触孔暴露的部分。
16.根据权利要求15所述的方法，其中所述表面处理包括蚀刻所述栅电极的通过所述接触孔暴露的部分。
17.根据权利要求14所述的方法，还包括：
在去除所述栅电极和所述第二绝缘层中指定的所述接触孔形成区域之后，蚀刻所述接触孔形成区域中的所述第一绝缘层以暴露所述半导体层的一部分。
18.根据权利要求14所述的方法，其中指定所述接触孔形成区域包括：
指定与所述栅电极的一侧重叠的区域作为第一接触孔形成区域，以及
指定与所述栅电极的另一侧重叠的且参照所述栅电极与所述第一接触孔形成区域相反的区域作为第二接触孔形成区域。
19.根据权利要求13所述的方法，其中
所述半导体层为有机半导体层，以及
所述半导体层通过溶液工艺或沉积工艺形成。
20.根据权利要求13所述的方法，其中形成所述源电极和所述漏电极包括溅射沉积或原子层沉积。
21.一种薄膜晶体管，包括：
半导体层；
在所述半导体层上的源电极和漏电极，所述源电极和所述漏电极彼此间隔开第一空间并且电连接到所述半导体层；
在所述半导体层上的第一绝缘层；以及
在所述第一绝缘层上的栅电极，
所述栅电极延伸穿过所述源电极与所述漏电极之间的所述第一空间，
所述栅电极包括连接到第二部分的第一部分，
所述栅电极的所述第一部分延伸穿过所述第一空间，
所述第一部分的宽度小于所述第一空间的宽度，
所述第二部分的宽度大于所述第一部分的宽度，以及
所述栅电极的所述第一部分的侧壁具有凹形。
22.根据权利要求21所述的薄膜晶体管，其中所述第二部分的所述宽度大于所述第一空间的所述宽度。
23.根据权利要求21所述的薄膜晶体管，其中
所述栅电极具有哑铃形状，以及
所述栅电极的所述第二部分对应于所述栅电极的一端。
24.根据权利要求21所述的薄膜晶体管，还包括：
第二绝缘层，其中
所述第二绝缘层的第一部分覆盖所述栅电极的顶表面，
所述第二绝缘层的第二部分在所述第一绝缘层的顶表面与所述源电极的底表面之间，以及
所述第二绝缘层的第三部分在所述第一绝缘层的所述顶表面与所述漏电极的底表面之间。
25.根据权利要求21所述的薄膜晶体管，其中
所述半导体层为有机半导体层。
CN201810126979.5A 2017-02-15 2018-02-08 薄膜晶体管、其制造方法和包括其的电子设备 Active CN108428795B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170020535A KR102652370B1 (ko) 2017-02-15 2017-02-15 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기
KR10-2017-0020535 2017-02-15

Publications (2)

Publication Number Publication Date
CN108428795A true CN108428795A (zh) 2018-08-21
CN108428795B CN108428795B (zh) 2023-09-22

Family

ID=61226405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810126979.5A Active CN108428795B (zh) 2017-02-15 2018-02-08 薄膜晶体管、其制造方法和包括其的电子设备

Country Status (4)

Country Link
US (1) US10269913B2 (zh)
EP (1) EP3364462B1 (zh)
KR (1) KR102652370B1 (zh)
CN (1) CN108428795B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102668105B1 (ko) * 2018-11-05 2024-05-23 한국전자통신연구원 박막 트랜지스터 및 그 제조 방법
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333955A (ja) * 1993-05-27 1994-12-02 Sony Corp 電界効果トランジスタ及びその製造方法
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US20030015703A1 (en) * 2001-05-24 2003-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and electronic apparatus
US6545359B1 (en) * 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
EP1748344A2 (en) * 2005-07-29 2007-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20070054809A (ko) * 2005-11-24 2007-05-30 엘지.필립스 엘시디 주식회사 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법
KR20080114262A (ko) * 2007-06-27 2008-12-31 엘지전자 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR20110052336A (ko) * 2009-11-12 2011-05-18 한국전자통신연구원 트랜지스터의 제조방법
US20110147724A1 (en) * 2009-12-21 2011-06-23 Samsung Electro-Mechanics Co., Ltd. Organic thin film transistor and method of manufacturing the same
US20140339547A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5662547B1 (ja) * 2013-11-15 2015-01-28 日本電信電話株式会社 電界効果型トランジスタの製造方法
CN104465783A (zh) * 2013-09-23 2015-03-25 三星显示有限公司 薄膜晶体管及其制造方法
US20160247832A1 (en) * 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3817279B2 (ja) 1994-07-08 2006-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トップゲート型薄膜トランジスタ及びその製造方法
US5614729A (en) 1994-07-08 1997-03-25 Hosiden Corporation Top gate thin-film transistor
KR100511172B1 (ko) 1998-05-21 2005-11-30 엘지.필립스 엘시디 주식회사 박막트랜지스터의 구조
US6362027B1 (en) 1998-07-08 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate
JP4700510B2 (ja) * 1998-12-18 2011-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004253511A (ja) 2003-02-19 2004-09-09 Hitachi Displays Ltd 表示装置
CN1577796A (zh) 2003-07-10 2005-02-09 精工爱普生株式会社 电子器件的制造方法和半导体器件的制造方法
KR100832873B1 (ko) 2007-07-02 2008-06-02 한국기계연구원 자기정렬 유기박막 트랜지스터 및 그 제조 방법
GB2469507B (en) * 2009-04-16 2011-05-04 Cambridge Display Tech Ltd Organic thin film transistors
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR101829858B1 (ko) 2011-09-30 2018-02-21 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 이의 제조방법
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333955A (ja) * 1993-05-27 1994-12-02 Sony Corp 電界効果トランジスタ及びその製造方法
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US6545359B1 (en) * 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
US20030015703A1 (en) * 2001-05-24 2003-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and electronic apparatus
EP1748344A2 (en) * 2005-07-29 2007-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20070054809A (ko) * 2005-11-24 2007-05-30 엘지.필립스 엘시디 주식회사 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법
KR20080114262A (ko) * 2007-06-27 2008-12-31 엘지전자 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR20110052336A (ko) * 2009-11-12 2011-05-18 한국전자통신연구원 트랜지스터의 제조방법
US20110147724A1 (en) * 2009-12-21 2011-06-23 Samsung Electro-Mechanics Co., Ltd. Organic thin film transistor and method of manufacturing the same
US20140339547A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104465783A (zh) * 2013-09-23 2015-03-25 三星显示有限公司 薄膜晶体管及其制造方法
JP5662547B1 (ja) * 2013-11-15 2015-01-28 日本電信電話株式会社 電界効果型トランジスタの製造方法
US20160247832A1 (en) * 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
EP3364462A1 (en) 2018-08-22
US20180233569A1 (en) 2018-08-16
EP3364462B1 (en) 2022-08-31
US10269913B2 (en) 2019-04-23
KR102652370B1 (ko) 2024-03-27
CN108428795B (zh) 2023-09-22
KR20180094347A (ko) 2018-08-23

Similar Documents

Publication Publication Date Title
US7993958B2 (en) Organic thin film transistor array panel and manufacturing method thereof
KR100659103B1 (ko) 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 유기 박막 트랜지스터의 제조방법
US20050287719A1 (en) Organic thin film transistor array panel and manufacturing method thereof
US20170222168A1 (en) Thin-film transistor and method of fabricating the same
TW201640684A (zh) 薄膜電晶體、薄膜電晶體之製造方法及使用薄膜電晶體之影像顯示裝置
JP2007053380A (ja) 有機薄膜トランジスタ表示板及びその製造方法
KR20120080060A (ko) 유기 박막 트랜지스터 및 그 제조 방법과 상기 유기 박막 트랜지스터를 포함하는 전자 소자
KR100670379B1 (ko) 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 유기발광 디스플레이 장치
US7632705B2 (en) Method of high precision printing for manufacturing organic thin film transistor
CN108428795A (zh) 薄膜晶体管、其制造方法和包括其的电子设备
KR20090010699A (ko) 유기 박막 트랜지스터 표시판 및 그 제조방법
US20060102954A1 (en) Organic thin film transistor array panel and manufacturing method thereof
WO2016201864A1 (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
KR101251997B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060069078A (ko) 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
KR101240653B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101189274B1 (ko) 유기 박막 트랜지스터 표시판 및 그 제조 방법
KR20080042441A (ko) 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP6273374B2 (ja) トランジスタ、および、トランジスタの製造方法
KR101272331B1 (ko) 유기 박막 트랜지스터 표시판 및 그의 제조 방법
JP2015185789A (ja) 薄膜トランジスタおよびその製造方法
KR101482551B1 (ko) 유기 박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법
KR20080026989A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20080026236A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant