KR20070054809A - 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 더욱 상세하게는 액정 표시 장치에서 기생 커패시턴스(Cgd)를 줄여 화질을 개선하기 위한 것으로 오목 형상의 홈을 갖도록 형성된 게이트 전극, 게이트 절연막, 반도체층, 게이트 전극과 겹치면서 일정한 간격을 두고 게이트 전극의 홈을 둘러싸는 "U"자 형상의 소스 전극, 게이트 전극의 홈에 대응하는 영역에 외곽의 일부가 게이트 전극의 홈과 겹치도록 형성된 "I"자 형상의 드레인 전극, 저항성 접촉층을 포함하는 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법을 제공한다.
액정 표시 장치, 박막 트랜지스터, 게이트 전극, 기생 커패시턴스

Description

액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법{Thin film transistor for liquid crystal display and method for manufacturing the same}
도 1은 종래 기술에 따른 액정 표시 장치의 일부 픽셀을 도식화한 평면도이다.
도 2는 도 1의 박막 트랜지스터 부분을 나타낸 평면도이다.
도 3은 도 2의 Ι-Ι＇면을 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도이다.
도 5는 도 4의 게이트 전극을 나타낸 평면도이다.
도 6은 도 4의 Ⅱ-Ⅱ＇면을 나타낸 단면도이다.
도 7은 도 4의 화소 전극에 인가되는 데이터 전압의 파형도이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 투명 절연 기판 110: 게이트 절연막
120, 121, 122: 게이트 라인 130, 131, 132: 데이터 라인
140: 박막 트랜지스터 141: 게이트 전극
142: 소스 전극 143: 드레인 전극
144: 반도체층 145, 146: 저항성 접촉층
150, 152, 154: 화소 전극 151, 153: 화소 라인
160, 162: 공통 라인 161, 163: 공통 전극
CH: 콘택홀
본 발명은 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 기생 커패시턴스(Cgd)를 줄여 화질을 개선할 수 있는 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 상하부의 투명 절연 기판인 컬러 필터 기판과 어레이 기판 사이에 이방성 유전율을 갖는 액정 물질을 주입해 놓고, 액정 물질에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다. 액정 표시 장치로는 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭 소 자로 이용하는 박막 트랜지스터 액정 표시 장치(TFT LCD)가 주로 사용된다.
도 1은 종래 기술에 따른 액정 표시 장치용 어레이 기판의 일부 픽셀을 도식화한 평면도이다.
액정 표시 장치용 어레이 기판에는 도 1에 도시된 것처럼, 행(row)을 이루는 게이트 라인(20)들과, 열(column)을 이루며 게이트 라인(20)들과 교차되는 데이터 라인(30)들이 매트릭스 타입으로 배열되며, 서로 교차되는 게이트 라인(20)들과 데이터 라인(30)들에 의해 구분되는 화소 영역(P)들이 모여 하나의 프레임(화면)을 이루게 된다. 게이트 라인(20)들에 순차적으로 스캔 펄스가 인가되면, 스캔 펄스에 응답하여 데이터 라인(30)들에 데이터 전압이 인가되면서, 액정 표시 장치 상에 하나의 프레임이 디스플레이 된다.
각 화소 영역(P)에는 게이트 전극(41), 소스 전극(42) 및 드레인 전극(43)을 구비하면서 게이트 라인(20)과 데이터 라인(30)의 교차 부위에 위치하여 스위칭 소자로 동작하는 박막 트랜지스터(40)와, 박막 트랜지스터(40)의 드레인 전극(43)에 연결되는 화소 전극(50) 등이 구성된다.
박막 트랜지스터(40)는 게이트 라인(20)으로부터 공급되는 스캔 펄스에 응답하여 데이터 라인(30)에서 공급되는 데이터 전압을 화소 전극(50)으로 인가한다.
게이트 라인(20)에 공급되는 스캔 펄스의 게이트 하이 전압(Vgh)에 의해 박막 트랜지스터(40)가 턴-온 되는 기간 동안 데이터 라인(30)으로부터 공급되는 데이터 전압과 공통 전압의 차전압에 해당하는 전압이 화소 전극(50)에 충전되고, 스캔 펄스의 게이트 로우 전압(Vgl)에 의해 박막 트랜지스터(40)가 턴-오프되는 기간 동안 화소 전극(50)에 충전된 전압이 유지된다.
이러한 경우, 게이트 하이 전압(Vgh)이 게이트 로우 전압(Vgl)으로 하강하는 스캔 펄스의 폴링 에지(falling edge)에서 박막 트랜지스터(40)의 게이트 전극(41)과 드레인 전극(43) 사이에 발생하는 기생 커패시터(Cgd) 등에 의해 화소 전극(50)에 충전된 전압이 피드 쓰로우(feed through) 전압 또는 킥백(kick back) 전압으로 불리는 ΔVp 만큼 감소하게 된다.
피드 쓰로우 전압(ΔVp)은 액정 표시 장치로 인가되는 데이터 전압에 따라 그 크기가 변동되면서 플리커(fliker, 깜박임)나 잔상 등을 유발하여 화질을 저하시키며, 근사적으로 수학식 1과 같은 커패시턴스들의 함수로 정의된다.
Figure 112005067853402-PAT00001
여기서, Cgd는 박막 트랜지스터(40)의 게이트 전극(41)과 드레인 전극(43) 사이에 형성되는 기생 커패시턴스이고, Clc는 액정 커패시턴스이며, Cst는 화소 전극(50)에 충전된 전압을 한 프레임 동안 유지하기 위한 스토리지 커패시턴스이다. △Vg는 스캔 펄스를 이루는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차전압이다.
도 2는 도 1의 박막 트랜지스터 부분을 나타낸 평면도이고, 도 3은 도 2의 Ι-Ι＇면을 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 투명 절연 기판(10) 상의 박막 트랜지스터(40)는 게이트 라인(20)의 일부로 형성되는 게이트 전극(41), 게이트 절연막(11), 반도체층(44), 반도체층(44) 상의 채널부(44_1), 저항성 접촉층(45, 46), 소스 전극(42) 및 드레인 전극(43) 등으로 구성된다.
드레인 전극(43)은 도 2에 도시된 것처럼, I자 모양으로 형성되어 화소 전극(50)에 연결되어 있고, 소스 전극(42)은 드레인 전극(43)을 둘러싸는 U자 모양으로 형성되어 데이터 라인(30)과 연결되어 있다. 즉, U자 모양의 소스 전극(42)이 형성되고, 드레인 전극(43)이 소스 전극(42)의 홈 내부에서 소스 전극(42)과 일정한 간격을 두고 위치하도록 형성된 비대칭 구조를 갖는 것이다.
드레인 전극(43) 및 소스 전극(42)은 게이트 전극(41)과 일정한 면적만큼 오버랩 된다.
이러한 구성을 갖는 U자형의 박막 트랜지스터(40)는 오버레이 마진(overlay margin)을 좋게 하기 위해서, 또는 소스 및 드레인 전극(42, 43)이 차지하는 영역을 줄여 개구율을 개선하는 등의 목적으로 사용되고 있다.
그런데, 이와 같은 박막 트랜지스터(40)에서는 드레인 전극(43)과 게이트 전극(41) 간의 겹침 면적에 비례하여 기생 커패시턴스(Cgd)가 존재하며, 기생 커패시턴스(Cgd)로 인해 발생하는 피드 쓰로우 전압(△Vp)은 플리커, 잔상 등의 문제점을 일으키게 된다. 이때, 피드 쓰로우 전압(△Vp)으로 인한 영향을 줄이기 위하여 스토리지 커패시턴스(Cst)를 키우면, 결과적으로 개구율이 감소하게 되는 부작용이 있다.
한편, IPS(In-Plane Switching) 방식의 액정 표시 장치의 경우에는 TN(Twisted Nematic) 방식에 비해 높은 구동 전압을 필요로 하므로, 피드 쓰로우 전압(△Vp) 역시 높아지게 되어 플리커나 잔상 등이 더 많이 유발되고, 그에 따라 화상 품질이 더욱 저하되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 전극과 드레인 전극 간의 겹침 면적을 줄여 기생 커패시턴스(Cgd)를 최소화하고, 그에 따라 피드 쓰로우 전압(△Vp)을 줄이고, 플리커나 잔상 등을 해결하여 화질을 개선할 수 있는 액정 표시 장치용 박막 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이와 같은 박막 트랜지스터를 효율적으로 제조할 수 있는 액정 표시 장치용 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터는 투명 절연 기판 상에 오목 형상의 홈을 갖도록 형성된 게이트 전극과, 상기 게이트 전극을 덮는 상기 투명 절연 기판의 전면에 형성 된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 도핑되지 않은 비정질 실리콘 물질로 이루어지며, 상기 게이트 전극과 대응되는 영역이 채널부를 이루는 반도체층과, 상기 반도체층 상에 상기 게이트 전극과 겹치도록 형성되며, 일정한 간격을 두고 상기 게이트 전극의 홈을 둘러싸는 "U"자 형상의 소스 전극과, 상기 반도체층 상에서 상기 게이트 전극의 홈과 대응하는 영역에 형성되며, 외곽의 일부가 상기 게이트 전극의 홈과 겹치도록 상기 소스 전극의 내측에 위치하는 "I"자 형상의 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극과 상기 반도체층 간의 계면에 형성되며, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질로 이루어진 저항성 접촉층을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 방법은 투명 절연 기판 상에 오목 형상의 홈을 갖도록 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮는 상기 투명 절연 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에 도핑되지 않은 비정질 실리콘층과, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘층을 차례대로 증착한 후, 상기 게이트 전극과 대응되는 영역을 남겨두고 식각하여 반도체층을 형성하는 단계와, 상기 반도체층 상에 금속층을 증착한 후, 상기 금속층을 식각하여 상기 게이트 전극과 겹치면서 일정한 간격을 두고 상기 게이트 전극의 홈을 둘러싸는 "U"자 형상의 소스 전극과, 상기 게이트 전극의 홈과 대응하도록 상기 소스 전극의 내측에 위치하여 외곽의 일부가 상기 게이트 전극의 홈과 겹치는 "I"자 형상의 드레인 전극이 서로 마주보도록 형성하는 단계와, 상기 게이트 전극과 대응되는 일부 영역의 반도체층이 노출되도록 상기 n+ 수소화 비정질 실리콘층을 식각하여 채널부를 정의하고, 저항성 접촉층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법에 있어서, 상기 소스 전극의 폭은 2㎛ 내지 10㎛인 것이 바람직하다.
본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법에 있어서, 상기 드레인 전극의 폭은 2㎛ 내지 10㎛인 것이 바람직하다.
본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법에 있어서, 상기 드레인 전극이 상기 게이트 전극의 홈과 겹치는 폭은 상기 드레인 전극 폭의 1/2 이하인 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도로서, TN 구조에 적용되는 액정 표시 장치용 어레이 기판의 화소 영역(P)을 도시하고 있다.
그리고, 도 5는 도 4의 게이트 전극을 나타낸 평면도이며, 도 6은 도 4의 Ⅱ -Ⅱ＇면을 나타낸 단면도이다.
도 4 및 도 6을 참조하면, 화소 영역(P)은 게이트 라인(120)과 데이터 라인(130)이 교차하여 정의되는 영역이 되며, 게이트 라인(120) 및 데이터 라인(130)의 교차 지점에는 박막 트랜지스터(140)가 구성된다.
화소 영역(P)에는 인듐-틴-옥사이드(ITO; indium-tin-oxide) 등 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 이루어져 콘택홀(CH)을 통해 박막 트랜지스터(140)와 접촉하는 화소 전극(150)이 구성된다.
박막 트랜지스터(140)는 투명 절연 기판(100) 상에 형성된 게이트 전극(141)과, 게이트 전극(141)의 상부에 형성된 게이트 절연막(110), 반도체층(144), 저항성 접촉층(145, 146), 소스 전극(142) 및 드레인 전극(143) 등으로 구성된다.
반도체층(144)은 게이트 절연막(110) 상에 형성되고, 도핑되지 않은 비정질 실리콘 물질로 이루어진다.
게이트 전극(141)은 게이트 라인(120)의 일부로서 형성되고, 도 5 및 도 6에 도시된 것처럼, 드레인 전극(143)과 대응하는 영역에 오목 형상의 홈을 갖도록 형성된다.
U자형의 소스 전극(142)은 게이트 전극(141) 부근의 데이터 라인(130)에서 분기되어 게이트 전극(141)과 오버랩 되도록 형성되며, 소스 전극(142)의 내측으로 소스 전극(142)과 일정한 간격만큼 떨어져 반도체층(144)의 채널부(144_1)를 사이에 둔 I자형의 드레인 전극(143)이 형성된다.
보다 구체적으로, 소스 전극(142)은 반도체층(144) 상에 게이트 전극(141)과 겹치도록 형성되어 일정한 간격을 두고 게이트 전극(141)의 홈을 둘러싸게 된다. 드레인 전극(143)은 반도체층(144) 상에서 게이트 전극(141)의 홈과 대응하는 영역에 형성되며, 외곽의 일부만이 게이트 전극(141)의 홈과 겹치도록 소스 전극(142)의 내측에 위치하게 된다. 게이트 전극(141) 상에서 드레인 전극(143)과 겹쳐지게 되는 부분은 외곽의 일부만을 남기고 식각하여 제거한다.
저항성 접촉층(ohmic contact layer)(145, 146)은 소스 전극(142) 및 드레인 전극(143)과 반도체층(144) 간의 계면에 형성되며, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질로 이루어진다.
도시되지는 않았지만, 박막 트랜지스터(140)의 상부에는 실리콘 질화막(SiNx) 등의 무기 절연 물질이나 유기 절연 물질로 이루어진 보호막이 형성되고, 드레인 전극(143)을 노출시키는 콘택홀(CH)이 이러한 보호막 상에 형성되어 화소 전극(150)이 콘택홀(CH)을 통해 드레인 전극(143)에 접촉할 수 있도록 구성되어 있다.
이러한 구조에서는, 소스 전극(142) 및 드레인 전극(143)과 중첩되는 반도체층(144)의 면적이 게이트 전극(141)의 홈에 해당하는 영역만큼 줄어들게 됨으로써, 게이트 전극(141)과 드레인 전극(143)이 겹치는 영역에 홈이 형성되지 않는 종래의 경우에 비하여 기생 커패시턴스(Cgd)를 감소시켜 피드 쓰로우 전압(△Vp)을 줄일 수 있다.
한편, 전압이 인가되었을 때 흐르는 전류는 전극 폭 대 전극 간 거리에 비례하기 때문에, 소스 전극(142)으로부터 드레인 전극(143)으로 흐르는 전류를 일정량 이상 확보하기 위해서는 전극 폭을 일정한 정도로 유지하여야 하며, 그로 인하여 전극 폭이나 겹침 면적을 줄여 기생 커패시턴스(Cgd)를 줄이는 데에는 한계가 있게 된다.
따라서, 일정한 전류를 확보하면서 기생 커패시턴스(Cgd)를 줄이기 위하여 드레인 전극(143)과 중첩되는 부분을 감안하여 게이트 전극(141) 상에 홈을 형성하되, 게이트 전극(141)과 드레인 전극(143)이 형성되는 층 간에 오버레이 마진(overlay margin)을 두어 드레인 전극(143)의 외곽이 게이트 전극(141)과 일부 겹치도록 함으로써, 반도체층(144) 상에 채널부(144_1)가 형성되지 않아 불량이 발생되는 경우가 없도록 한다.
보다 구체적으로, 소스 전극(142)이나 드레인 전극(143)의 전극 폭은 일정한 전류를 확보하면서 전극 형성 시 감광막의 현상이 가능한 2㎛ 내지 10㎛ 범위로 하고, 드레인 전극(143)이 게이트 전극(141)의 홈과 겹치는 폭은 드레인 전극(143) 폭의 1/2 이하로 하여 기생 커패시턴스(Cgd)를 최소화할 수 있도록 한다.
드레인 전극(143)의 폭(W)이 5㎛이고, 게이트 전극(141)과 드레인 전극(143)의 중첩 길이(C)가 15㎛이며, 드레인 전극(143)의 외곽이 게이트 전극(141)의 홈과 겹쳐지는 오버레이 마진(m)이 1㎛인 경우에, 게이트 전극(141)의 홈을 사각형으로 가정하고, 피드 쓰로우 전압(△Vp)을 발생시키는 게이트 전극(141)과 드레인 전극(143) 사이의 기생 커패시터(Cgd)를 유발하는 겹침 면적(Overlap)을 계산해 보면 다음과 같다.
홈이 없는 경우에, 게이트 전극(141)과 드레인 전극(143) 사이의 겹침 면적 은 15㎛×5㎛(중첩 길이×전극 폭)=75㎛2 가 되나, 홈이 형성된 경우의 겹침 면적(Overlap)은 홈이 없는 경우 두 전극(141, 143)의 겹침 면적인 75㎛2 에서 홈의 면적(14㎛×3㎛=42㎛2)만큼 줄어든 33㎛2 가 되어 훨씬 줄어들게 된다.
피드 쓰로우 전압(△Vp)에 영향을 주는 액정 커패시턴스(Clc), 스토리지 커패시턴스(Cst), 기생 커패시턴스(Cgd)에 있어서(수학식 1 참조), 액정 커패시턴스(Clc)는 재료 특성이므로 변경이 어렵고, 스토리지 커패시턴스(Cst)를 크게 하여 피드 쓰로우 전압(△Vp)를 줄이는 경우 개구율이 감소될 수 있다는 한계가 있다.
그러나, 도 5에서와 같이, 게이트 전극(141)과, 화소 영역(P) 측으로 형성되는 드레인 전극(143) 간의 겹침 영역을 절반 이하로 줄이게 되면, 기생 커패시턴스(Cgd)를 손쉽게 50% 이하로 감소시킬 수 있다.
게이트 전극(141)과 드레인 전극(143) 간의 겹침 영역이 1/2로 줄어드는 경우, 기생 커패시턴스(Cgd)와 피드 쓰로우 전압(△Vp)의 변화를 수학식으로 나타내면 다음과 같다.
Figure 112005067853402-PAT00002
Figure 112005067853402-PAT00003
따라서, 액정 커패시턴스(Clc)의 두 배, 스토리지 커패시턴스(Cst)의 두 배를 이용할 수 있으므로, 피드 쓰로우 전압(△Vp)의 감소에 매우 효과적이며, 피드 쓰로우 전압(△Vp) 감소를 위하여 필요한 스토리지 커패시턴스(Cst) 영역을 개구율 부분으로 사용할 수 있기 때문에, 결과적으로 개구율을 향상시킬 수 있다.
이와 같이, 드레인 전극(143)과 게이트 전극(141)의 겹침 면적을 게이트 전극(141)의 홈에 해당하는 영역만큼 줄임으로써, 겸침 면적에서 발생하는 기생 커패시턴스(Cgd)를 감소시키고, 기생 커패시턴스(Cgd)에 의한 피드 쓰로우 전압(△Vp)를 낮추며, 개구율을 확보하여 선명한 화질을 구현하는 것이다.
도 7은 도 4의 화소 전극에 인가되는 데이터 전압의 파형도로서, 액정 표시 장치 상에 본 발명의 박막 트랜지스터(140)를 적용할 경우 화소 전극(150)에 인가되는 데이터 전압의 형태를 나타내고 있다.
본 발명에 따르면, 도 7과 같이, 피드 쓰로우 전압(△Vp)이 감소하여 잔상 등에 유리하며, 공통 전압(Vcom) 설정이 용이하기 때문에 플리커 개선에도 효과적이다.
또한, 피드 쓰로우 전압(△Vp)의 영향을 줄이기 위하여 스토리지 커패시턴스(Cst) 값을 키우지 않아도 되므로, 그에 따른 면적을 최적화할 수 있어 개규율을 증가시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 흐름도이다.
우선, S100 단계에서, 투명 절연 기판(100) 상에 게이트 전극층을 증착한 후, 제 1 마스크를 이용하는 사진 공정과 에칭 공정으로 증착된 게이트 전극층을 패터닝함으로써 오목 형상의 홈을 갖는 게이트 전극(141)을 형성한다.
다음으로, S110 단계에서, 게이트 전극(141)을 포함한 투명 절연 기판(100)의 전면에 게이트 절연막(110)을 형성한다.
다음으로, S120 단계에서, 게이트 절연막(110)의 상부에 도핑되지 않은 비정질 실리콘 물질의 반도체층(144)과 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질의 저항성 접촉층(145, 146)을 증착하고, 제 2 마스크를 이용하여 게이트 전극(141)에 대응되는 영역과 소스 및 드레인 전극(142, 143)이 형성될 영역을 제외하고, 반도체층(144)과 저항성 접촉층(145, 146)을 식각하여 패터닝한다.
다음으로, S130 단계에서, 금속층을 증착한 후, 제 3 마스크를 이용해 증착된 금속층을 식각하여 소스 및 드레인 전극(142, 143)을 형성한다. 이때, 소스 전극(142)은 "U"자 형상으로 형성하여 게이트 전극(141)과 겹치면서 일정한 간격을 두고 게이트 전극(141)의 홈을 둘러싸도록 하고, 드레인 전극(143)은 게이트 전극 (141)의 홈과 대응하도록 "I"자 형상으로 형성하며, 소스 전극(142)의 내측에 위치하여 외곽의 일부가 게이트 전극(141)의 홈과 겹치도록 한다.
다음으로, S140 단계에서, 이러한 소스 및 드레인 전극(142, 143)을 마스크로 해서 게이트 전극(141)과 대응되는 영역의 저항성 접촉층(145, 146)을 백 채널 에칭(BCE; Back Channel Etching) 공정으로 제거하여 반도체층(144)의 일부를 노출시킴으로써 반도체층(144)의 채널부(144_1)를 정의하고, 저항성 접촉층(145, 146)을 완성한다.
이후, 절연 물질을 도포하여 보호막을 형성하고, 제 4 마스크를 이용하여 보호막에 드레인 전극(143)을 노출시키는 콘택홀(CH)을 형성한다. 그리고, 투명 도전층을 증착하고, 제 5 마스크를 이용하여 콘택홀(CH)을 통해서 드레인 전극(143)에 연결되는 화소 전극(150)을 형성한다.
도 4 내지 도 7을 통해 설명된 박막 트랜지스터(140)는 도 4와 같은 TN 구조뿐만 아니라, IPS(In-Plane Switching)나 S-IPS Ⅱ(Super In-Plane Switching Ⅱ) 구조 등 다양한 구조의 액정 표시 장치로 확대 적용될 수 있다.
IPS나 S-IPS Ⅱ 구조의 경우, TN 구조보다 비교적 높은 구동 전압을 사용하게 되어 피드 쓰로우 전압(△Vp) 역시 높아지게 되므로, 본 발명의 박막 트랜지스터(140)를 적용하여 기생 커패시턴스(Cgd)로 인한 피드 쓰로우 전압(△Vp)의 상승을 보다 효율적으로 억제할 수 있다.
도 9 및 도 10은 이러한 박막 트랜지스터(140)가 적용된 액정 표시 장치용 어레이 기판의 변형 예이다.
도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도로서, IPS 구조에 적용되는 액정 표시 장치용 어레이 기판의 화소 영역(P)을 도시하고 있다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판에는 게이트 라인(121)과 공통 라인(160)이 가로 방향으로 평행을 이루며 배열되고, 세로 방향으로 데이터 라인(131)이 게이트 라인(121) 및 공통 라인(160)과 수직으로 배열된다.
화소 영역(P) 상에는 공통 라인(160)에서 분기된 공통 전극(161)들과, 콘택홀(CH)을 통해 박막 트랜지스터(140)에 접촉된 화소 라인(151)으로부터 분기되는 화소 전극(152)들이 서로 엇갈리게 구성되어 있다.
도 10은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부 픽셀을 나타낸 평면도로서, S-IPS Ⅱ 구조에 적용되는 액정 표시 장치용 어레이 기판의 화소 영역(P)을 도시하고 있다.
게이트 라인(122)과 데이터 라인(132)은 서로 교차하도록 형성되어 화소 영역(P)을 정의하며, 두 라인(122, 132)의 교차 지점에는 박막 트랜지스터(140)가 형성된다. 공통 라인(162)은 게이트 라인(122)과 평행하도록 배치된 가로 방향의 두 라인과, 꺽인 구조로 형성되어 이를 연결하는 세로 방향의 두 라인으로 이루어져 화소 영역(P)을 둘러싸게 되며, 화소 영역(P) 상에는 화소 전극(154)과 공통 전극(163)이 서로 엇갈리도록 형성되어 광시야각을 구현한다.
보다 구체적으로 살펴보면, 게이트 라인(122)과, 공통 라인(162)의 두 라인 이 서로 평행을 이루고, 꺽인 형상의 데이터 라인(132)이 공통 라인(162)의 다른 두 라인과 평행을 이룬다. 그리고, 공통 라인(162)에서는 공통 전극(163)이, 게이트 라인(122)과 평행하게 배치되는 화소 라인(153)으로부터는 화소 전극(154)이 각각 분기된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
상기한 바와 같이 이루어진 본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터는 게이트 전극과 드레인 전극 간의 겹침 면적을 줄이는 구조로 최적화되어 기생 커패시턴스(Cgd)를 최소화할 수 있으며, 그로 인하여 피드 쓰로우 전압(△Vp)을 줄이고, 플리커나 잔상 등을 해결하여 화질을 개선할 수 있다.
본 발명의 바람직한 실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 방법은 이와 같은 박막 트랜지스터를 효율적으로 제조할 수 있다.

Claims (8)

  1. 투명 절연 기판 상에 오목 형상의 홈을 갖도록 형성된 게이트 전극;
    상기 게이트 전극을 덮는 상기 투명 절연 기판의 전면에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 도핑되지 않은 비정질 실리콘 물질로 이루어지며, 상기 게이트 전극과 대응되는 영역이 채널부를 이루는 반도체층;
    상기 반도체층 상에 상기 게이트 전극과 겹치도록 형성되며, 일정한 간격을 두고 상기 게이트 전극의 홈을 둘러싸는 "U"자 형상의 소스 전극;
    상기 반도체층 상에서 상기 게이트 전극의 홈과 대응하는 영역에 형성되며, 외곽의 일부가 상기 게이트 전극의 홈과 겹치도록 상기 소스 전극의 내측에 위치하는 "I"자 형상의 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극과 상기 반도체층 간의 계면에 형성되며, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질로 이루어진 저항성 접촉층을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 전극의 폭은 2㎛ 내지 10㎛인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 드레인 전극의 폭은 2㎛ 내지 10㎛인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 드레인 전극이 상기 게이트 전극의 홈과 겹치는 폭은 상기 드레인 전극 폭의 1/2 이하인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
  5. 투명 절연 기판 상에 오목 형상의 홈을 갖도록 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮는 상기 투명 절연 기판의 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 상부에 도핑되지 않은 비정질 실리콘층과, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘층을 차례대로 증착한 후, 상기 게이트 전극과 대응되는 영역을 남겨두고 식각하여 반도체층을 형성하는 단계;
    상기 반도체층 상에 금속층을 증착한 후, 상기 금속층을 식각하여 상기 게이트 전극과 겹치면서 일정한 간격을 두고 상기 게이트 전극의 홈을 둘러싸는 "U"자 형상의 소스 전극과, 상기 게이트 전극의 홈과 대응하도록 상기 소스 전극의 내측에 위치하여 외곽의 일부가 상기 게이트 전극의 홈과 겹치는 "I"자 형상의 드레인 전극이 서로 마주보도록 형성하는 단계; 및
    상기 게이트 전극과 대응되는 일부 영역의 반도체층이 노출되도록 상기 n+ 수소화 비정질 실리콘층을 식각하여 채널부를 정의하고, 저항성 접촉층을 형성하는 단계를 포함하는 것을 특징으로 액정 표시 장치용 박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 소스 전극의 폭은 2㎛ 내지 10㎛ 범위로 형성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.
  7. 제5항에 있어서,
    상기 드레인 전극의 폭은 2㎛ 내지 10㎛ 범위로 형성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.
  8. 제5항에 있어서,
    상기 드레인 전극이 상기 게이트 전극의 홈과 겹치는 폭은 상기 드레인 전극 폭의 1/2 이하가 되도록 형성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.
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