KR101279271B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 화소전압을 강하시키는 킥백 전압(ΔVP)의 변동을 방지하여 잔상 및 신뢰성을 개선한 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 액정표시장치는, 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선; 상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 박막 트랜지스터; 상기 단위 화소 영역에 교대로 형성된 화소전극과 공통전극; 상기 공통전극과 전기적으로 연결된 제 1 스토리지 전극; 및 상기 화소전극과 전기적으로 연결되고, 상기 제 1 스토리지 전극과 오버랩되는 제 2 스토리지 전극을 포함하며, 상기 제 2 스토리지 전극에 형성되어 상기 박막 트랜지스터의 게이트 전극과 기생용량을 형성하는 기생용량전극과 상기 기생용량에 대응되도록 제 1 스토리지 전극와 오버랩되지 않는 영역이 형성되도록 패터닝된 것을 특징으로 한다.
본 발명은 액정표시장치의 잔상 및 신뢰성을 개선한 효과가 있다.
액정표시장치, 스토리지, 커패시턴스, 킥백전압, 기생용량

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이다.
도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 3은 본 발명에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이다.
도 4는 상기 도 3의 A 영역을 확대한 도면이다.
도 5는 상기 도 3의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ'선을 절단한 단면도이다.
도 6a 내지 도 6d는 상기 도 3의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ'선을 절단한 단면도를 따라 액정표시장치 제조공정을 도시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이다.
도 8은 상기 도 7의 B 영역을 확대한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
101: 게이트 배선 105: 데이터 배선
103: 제 1 공통 배선 103a: 제 1 공통 전극
106: 제 1 스토리지 전극 107: 제 2 스토리지 전극
140: 기생용량전극 150: 오버랩되지 않는 영역
본 발명은 액정표시장치 화소전압을 강하시키는 킥백 전압(ΔVP)의 변동을 방지하여 잔상 및 신뢰성을 개선한 액정표시장치 및 그 제조방법에 관한 것이다.
최근에 상기 협소한 시야각 문제를 해결하기 위하여 여러가지 새로운 방식을 채용한 액정표시장치 개발이 활발하게 진행되었는데, 상기 방식으로 횡전계 방식(IPS:in-plane switching mode) 또는 OCB 방식(optically compensated birefrigence mode) 등이 있다.
이 가운데 상기 횡전계 방식 액정표시장치는 액정 분자를 기판에 대해서 수평을 유지한 상태로 구동시키기 위하여 2개의 전극을 동일한 기판(하부기판) 상에 형성하고, 상기 2개의 전극 사이에 전압을 인가하여 기판에 대해서 수평방향으로 전계를 발생시키는 방식이다.
따라서, 이와 같은 횡전계 방식에서는 액정 분자의 장축이 기판에 대하여 수직한 방향(트위스트 네마틱 방식)으로 일어서지 않게 된다. 이 때문에, 시야각 방향에 대한 액정의 복굴절율 변화가 작아 종래의 TN(Twisted Nemastic) 방식 액정표시장치에 비해 우수한 시야각 특성이 있다.
이하, 첨부된 도면을 참조로 하여 종래 기술에 따른 횡전계 방식 액정표시 장치의 화소 구조를 구체적으로 설명한다.
도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이다.
도 1을 참조하면, 게이트 배선(1)과 데이터 배선(5)이 수직으로 교차되어 단위 화소 영역이 정의되어 있고, 그 교차 영역에 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다.
상기 단위 화소 영역에는 상기 게이트 배선(1)과 평행한 방향으로 제 1 공통 배선(3)이 상기 데이터 배선(5)과 교차되어 있고, 단위 화소 영역 양측 가장자리는 상기 제 1 공통 배선(3)으로부터 분기되는 제 1 공통 전극(3a)이 상기 데이터 배선(5)과 평행한 방향으로 형성되어 있다.
상기 게이트 배선(1)과 인접한 상기 제 1 공통 전극(3a) 가장자리에는 스토리지 커패시턴스를 형성하기 위한 제 1 스토리지 전극(6)이 형성되어 있어, 상기 제 1 공통 배선(3), 제 1 공통 전극(3a) 및 제 1 스토리지 전극(6)이 폐루프 구조를 이루고 있다.
또한, 상기 제 1 스토리지 전극(6)과 인접하는 게이트 배선(1)에는 TFT의 게이트 전극(1a) 기능을 할 수 있도록 폭이 확장되어 형성되어 있다.
상기 제 1 공통 배선(3)과 제 1 공통 전극(3a) 상부에는 상기 제 1 공통 배선(3)과 전기적으로 연결되면서 상기 제 1 공통 배선(3) 및 제 1 공통 전극(3a)에 오버랩(overlap) 되는 제 2 공통 배선(13)과 제 3 공통 전극(13b)이 형성되어 있 다.
또한, 상기 제 2 공통 배선(13)으로부터 상기 단위 화소 영역 중심을 따라 상기 데이터 배선(5)과 평행한 방향으로 슬릿 형상의 제 2 공통 전극(13a)이 분기되어 있다.
여기서, 상기 제 2 공통 배선(13), 제 2 공통 전극(13a) 및 제 3 공통 전극(13b)은 화소 전극(7a)과 동일한 투명금속으로 형성되면서, 모두 전기적으로 연결된 일체형 구조로 형성된다.
이때, 상기 제 2 공통 배선(13)은 상기 제 1 공통 배선(3)과 전기적으로 연결되어 있기 때문에 상기 제 2 공통 전극(13a)과 제 3 공통 전극(13b)에 공통 전압 신호가 인가된다.
상기 화소 전극(7a)은 단위 화소 중심 영역에서 상기 제 2 공통 배선(13)으로부터 분기되는 제 2 공통 전극(13a)을 사이에 두고 양측에 형성되어 있고, 상기 화소 전극(7a)은 상기 제 1 스토리지 전극(6)과 오버랩 되도록 형성된 제 2 스토리지 전극(7)과 전기적으로 연결되어 있다.
따라서, 상기 화소 전극(7a)과 전기적으로 연결된 제 2 스토리지 전극(7)과 제 1 공통 전극(3a)과 전기적으로 연결된 제 1 스토리지 전극(6)은 단위 화소 영역에서 스토리지 커패시턴스를 형성한다.
또한, 2 ITO 전극 구조로서, 종래 단위 화소 영역에 형성되던 공통 전극을 투명 금속으로 형성함으로써, 개구율을 향상시켰다.
도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 2에 도시된 바와 같이, Ⅰ-Ⅰ' 영역에서는 투명성 절연기판(10) 상에 게이트 배선(1)과 게이트 전극(1a) 및 공통 배선(미도시)과 연결된 제 1 스토리지 전극(6)이 형성되어 있다.
상기 게이트 배선(1), 게이트 전극(1a) 및 제 1 스토리지 전극(6)이 형성된 절연기판(10) 상에는 게이트 절연막(12)과, 상기 게이트 절연막(12) 상에 채널층(14), 오믹 콘택층(15), 소스 전극(17a) 및 드레인 전극(17b)으로 형성된 박막 트랜지스터(TFT)가 형성되어 있다.
상기 박막 트랜지스터의 소스 전극(17a)은 도 1에 도시된 데이터 배선(5)으로부터 분기되어 있고, 상기 드레인 전극(17b)은 단위 화소 영역에 형성된 상기 제 1 스토리지 전극(6) 상부까지 확장 형성되어 있다.
상기 소스 전극(17a) 및 드레인 전극(17b)이 형성된 절연기판(10) 상에는 보호막(19)이 형성되어 있고, 상기 보호막(19) 상에는 상기 화소 전극과 일체로 형성된 제 2 스토리지 전극(7)이 형성되어 있다.
여기서, 상기 제 2 스토리지 전극(7)은 상기 보호막(19) 상에 형성된 콘택홀을 통하여 상기 드레인 전극(17b)과 연결되어 있다.
이와 대응되는 Ⅱ-Ⅱ' 영역은 상기 절연기판(10) 상에 상기 게이트 전극( 1a)과 인접한 영역에 형성되는 제 1 스토리지 전극(6)이 형성되어 있고, 상기 제 1 스토리지 전극(6)과 일체로 형성되면서 데이터 배선과 평행한 방향으로 제 1 공통 전극(3a)이 형성되어 있다(도 1 참조). 상기 제 1 스토리지 전극(6)과 제 1 공통 전극(3a)이 형성된 절연기판(10) 상에는 게이트 절연막(12)이 형성되어 있다.
상기 게이트 절연막(12)이 형성된 절연기판(10) 상에는 보호막(19)이 형성되어 있고, 상기 보호막(19) 상에는 하부의 제 1 스토리지 전극(6)과 대응되는 제 2 스토리지 전극(7)이 형성되어 있다.
또한, 상기 제 1 공통 전극(3a)과 대응되는 영역에는 도 1의 제 2 공통 배선으로부터 분기된 제 3 공통 전극(13b)이 형성되어 있다.
이와 같이, 도 1과 도 2를 참조하면, 개선된 2 ITO 구조의 액정표시장치는 화소 영역에 배치된 제 2 공통 전극(13a)과 화소 전극(7a)이 모두 투명 금속이므로 개구율이 향상되었다.
그러나, 상기와 같은 구조를 갖는 화소 영역에서는 TFT가 턴온(Turn On) 상태에서 턴오프(Turn Off) 상태로 바뀔 때, 킥백 전압(Kick Back Voltage:ΔVP)이 발생하여 화소영역에 걸리는 화소 전압을 강하시킨다. 킥백 전압(ΔVP) 공식은 다음과 같다.
수학식 (1)
Figure 112006045011203-pat00001
여기서 상기 VGH는 게이트 하이(High)일 때의 전압이고, VGL은 게이트 로우(Low)일때의 전압이다.
특히, 횡전계 방식(IPS 모드) 액정표시장치에서는 이와 같은 킥백 전압의 크기가 커서 액정패널에서 DC를 유발하고, 이것이 국부잔상 불량으로 나타난다.
상기 스토리지 커패시턴스(Cst)는 단위 화소중 화소전극과 공통전극 사이에서 형성되고, 상기 액정 정전용량(CLC)은 액정층에서 걸리는 정전용량이다. 그리고 상기 TFT의 게이트 전극과 소스 전극 사이에는 기생용량(Cgs), 게이트 전극과 드레인 전극 사이에는 기생용량(Cgd), 상기 소스전극과 드레인 전극 사이에는 기생용량(Cds)이 형성된다.
특히, 액정표시장치 제조공정 중 드레인 전극(17b), 상기 드레인 전극(17b)과 전기적으로 연결된 제 2 스토리지 전극(7)의 제조 편차가 발생할 경우에는 상기 게이트 전극과 드레인 전극 사이에서 기생하는 기생용량(Cgd)가 변동하여 ΔVP 을 변화시켜 잔상 불량을 유발한다.
본 발명은, 액정표시장치의 제조공정 중에 발생되는 오버레이(overlay) 변동에 따라 기생용량(Cgd)과 스토리지 커패시턴스(Cst)가 서로 커패시턴스 값을 보상하면서 변동되도록 함으로써, 킥백 전압(ΔVP ) 변동을 방지한 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 액정표시장치는,
교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 박막 트랜지스터;
상기 단위 화소 영역에 교대로 형성된 화소전극과 공통전극;
상기 공통전극과 전기적으로 연결된 제 1 스토리지 전극; 및
상기 화소전극과 전기적으로 연결되고, 상기 제 1 스토리지 전극과 오버랩되는 제 2 스토리지 전극을 포함하며,
상기 제 2 스토리지 전극에 형성되어 상기 박막 트랜지스터의 게이트 전극과 기생용량을 형성하는 기생용량전극과 상기 기생용량에 대응되도록 제 1 스토리지 전극와 오버랩되지 않는 영역이 형성되도록 패터닝된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치는,
교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 박막 트랜지스터;
상기 단위 화소 영역에 교대로 형성된 화소전극과 공통전극;
상기 공통전극과 전기적으로 연결된 제 1 스토리지 전극; 및
상기 화소전극과 전기적으로 연결되고, 상기 제 1 스토리지 전극과 오버랩되는 제 2 스토리지 전극을 포함하며,
상기 박막 트랜지스터의 기생용량에 대응되도록 제 1 스토리지 전극와 오버랩되지 않는 영역이 형성되도록 패터닝된 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 액정표시장치 제조방법은,
절연기판 상에 게이트 배선, 게이트 전극, 제 1 스토리지 전극을 형성하는 제 1 단계;
상기 게이트 배선 등이 형성된 절연기판 상에 채널층을 포함하는 액티브층과 소스/드레인 전극 및 데이터 배선을 형성하는 제 2 단계;
상기 소스 전극 및 드레인 전극 등이 형성된 절연기판 상에 보호막을 형성하고, 식각하여 콘택홀을 형성하는 제 3 단계; 및
상기 보호막이 형성된 절연기판 상에 투명 금속막을 형성하고, 식각하여 상기 제 1 스토리지 전극과 오버랩되는 제 2 스토리지 전극과 화소전극을 형성하는 제 4 단계를 포함하고,
상기 제 2 스토리지 전극은 상기 게이트 전극과 오버랩되는 기생용량전극이 형성된 것을 특징으로 한다.
본 발명에 의하면, 액정표시장치의 제조공정 중에 발생되는 오버레이(overlay) 변동에 따라 기생용량(Cgd)과 스토리지 커패시턴스(Cst)가 서로 커패시턴스 값을 보상하면서 변동되도록 함으로써, 킥백 전압(ΔVP ) 변동을 방지한다.
이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.
도 3은 본 발명에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 게이트 배선(101)과 데이터 배선(105)이 교차되어 단위 화소 영역이 정의되어 있고, 그 교차 영역에 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다.
상기 단위 화소 영역에는 상기 게이트 배선(101)과 평행한 방향으로 제 1 공통 배선(103)이 상기 데이터 배선(105)과 교차되어 있고, 단위 화소 영역 양측 가장자리는 상기 제 1 공통 배선(103)으로부터 분기되는 제 1 공통 전극(103a)이 상기 데이터 배선(105)과 평행한 방향으로 형성되어 있다. 또한, 화소 영역과 대응되는 게이트 배선(101)에는 게이트 배선(101)의 폭보다 넓게 게이트 전극(101a)이 형성된다.
상기 게이트 배선(101)과 인접한 상기 제 1 공통 전극(103a) 가장자리에는 스토리지 커패시턴스(Cst)를 형성하기 위한 제 1 스토리지 전극(106)이 형성되어 있어, 상기 제 1 공통 배선(103), 제 1 공통 전극(103a) 및 제 1 스토리지 전극(106)이 폐루프 구조를 이루고 있다.
또한, 상기 제 1 스토리지 전극(106)과 인접하는 게이트 배선(101)에는 TFT의 게이트 전극(101a) 기능을 할 수 있도록 폭이 확장되어 형성되어 있다.
상기 제 1 공통 배선(103)과 제 1 공통 전극(103a) 상부에는 상기 제 1 공통 배선(103)과 전기적으로 연결되면서 상기 제 1 공통 배선(103) 및 제 1 공통 전극(103a)에 오버랩(overlap) 되는 제 2 공통 배선(113)과 제 3 공통 전극(113b)이 형성되어 있다.
또한, 상기 제 2 공통 배선(113)으로부터 상기 단위 화소 영역 중심을 따라 상기 데이터 배선(105)과 평행한 방향으로 슬릿 형상의 제 2 공통 전극(113a)이 분기 되어 있다.
여기서, 상기 제 2 공통 배선(113), 제 2 공통 전극(113a) 및 제 3 공통 전극(113b)은 화소 전극(107a)과 동일한 투명금속으로 형성되면서, 모두 전기적으로 연결된 일체형 구조로 형성된다.
이때, 상기 제 2 공통 배선(113)은 상기 제 1 공통 배선(103)과 콘택부(120)에 의해 전기적으로 연결되어 있기 때문에 상기 제 2 공통 전극(113a)과 제 3 공통 전극(113b)에 공통 전압 신호가 인가된다.
상기 화소 전극(107a)은 상기 제 2 공통 전극(113a)과 교대로 단위 화소 영역에 형성되어 있고, 상기 화소 전극(107a)은 상기 제 1 스토리지 전극(106)과 오버랩 되도록 형성된 제 2 스토리지 전극(107)과 전기적으로 연결되어 있다.
또한, 상기 게이트 전극(101a)과 대응되는 상기 제 2 스토리지 전극(107)의 일측변에는 기생 용량 형성 영역과 하부 제 1 스토리지 전극(106)과의 오버랩 영역을 조절하기 위한 패터닝 영역(150)이 형성된다. 상기 기생 용량 형성 영역에는 상기 제 2 스토리지 전극과 일체로 기생용량전극(140)이 형성되고, 상기 기생용량전극(140)의 일부는 상기 게이트 전극(101a)의 일부와 오버랩된다. 또한, 상기 제 2 스토리지 전극(107)의 패터닝 영역(150)은 상기 제 1 스토리지 전극(106)과 오버랩되는 영역을 조절하기 위해 상기 제 2 스토리지 전극의 일부가 제거되도록 패터닝되어 있다.
따라서, 상기 화소 전극(107a)과 전기적으로 연결된 제 2 스토리지 전극(107)과 제 1 공통 전극(103a)과 전기적으로 연결된 제 1 스토리지 전극(106)은 단위 화소 영역에서 스토리지 커패시턴스(Cst)를 형성한다. 하지만, 패터닝 영역(150)에서 제 2 스토리지 전극(107) 일부가 제거된 만큼 스토리지 커패시턴스(Cst) 값은 줄어든다.
이것은 액정표시장치 제조공정중 상기 제 1 스토리지 전극(106)이 이동하거나, 상기 제 2 스토리지 전극(107)이 이동할 경우에 발생되는 기생용량(Cdg, Cgs) 변동을 상기 제 2 스토리지 전극(107)에 의해 형성되는 스토리지 커패시턴스에 의해 보상하기 위해서이다.
도 4는 상기 도 3의 A 영역을 확대한 도면이다.
도 4에 도시된 바와 같이, 제 2 스토리지 전극(107)이 제조 공정중 게이트 배선(101) 방향으로 이동하거나 그 반대 방향으로 이동하면, 제 1 스토리지 전 극(106)과의 오버랩되는 면전이 변화된다.
즉, 상기 제 2 스토리지 전극(107)이 상기 게이트 배선(101) 방향으로 이동하면 상기 제 1 스토리지 전극(106)과 오버랩되는 영역이 증가하여 스토리지 커패시턴스가 증가하고, 상기 제 2 스토리지 전극(107)이 상기 게이트 배선(101)과 반대 방향인 화소 영역 방향으로 이동하면 상기 제 1 스토리지 전극(106)과의 오버랩되는 영역이 감소하여 스토리지 커패시턴스가 감소한다.
또한, 상기 제 2 스토리지 전극(107)이 상기 게이트 배선(101) 방향으로 이동하면, 상기 제 2 스토리지 전극(107)의 기생용량전극(140)도 함께 상기 게이트 전극(101a) 방향으로 이동을 하고, 이로 인하여 상기 기생용량전극(140)과 게이트 전극(101a)의 오버랩 면적이 넓어져서 기생용량(Cgd)이 커진다.
이와 대응되게, 상기 제 2 스토리지 전극(107)이 게이트 배선(101) 방향으로 이동함으로써, 상기 제 2 스토리지 전극(107)의 패터닝 영역(150)과 제1 스토리지 전극(106) 사이의 오버랩 영역이 좁아져서(전극간 오버랩되는 면적은 넓어짐으로써) 스토리지 커패시턴스(Cst)의 크기는 커진다.
따라서, 본 발명에서는 상기 제2 스토리지 전극(107)의 4측변 중 게이트 전극(101a)과 마주하며, 상기 게이트 배선(101)과 평행한 일측변에 기생용량전극(140)이 형성된 기생 용량 형성 영역과 제 1 스토리지 전극(106)과 제 2 스토리지 전극의 오버랩 영역을 조절하기 위한 패터닝 영역(150)을 형성하였다. 상기 제 2 스토리지 전극(107)의 일측변 중 기생 용량 형성 영역에 형성된 기생용량전극(140)은 드레인 전극과 평행하면서, 상기 게이트 전극(101a)과 일부가 오버랩된다. 또한, 패터닝 영역(150)에서는 제 2 스토리지 전극(107)의 일측변의 가장자리가 제 1 스토리지 전극(106)의 내측에 위치하여, 제 1 스토리지 전극(106)과 제 2 스토리지 전극(107)의 오버랩 영역을 조절하도록 하였다.
따라서, 상기 제 2 스토리지 전극(107)의 일측변 중 기생 용량 형성 영역의 가장자리는 제 1 스토리지 전극(106)과 게이트 전극(101a) 사이에 위치하고, 패터닝 영역의 제 2 스토리지 전극(107)의 가장자리는 제 1 스토리지 전극(106) 내에 위치한다. 즉, 기생 용량 형성 영역의 일측변 가장자리가 패터닝 영역의 일측변 가장자리보다 게이트 전극(101a)에 더 가깝게 위치한다.
수학식(2)
Figure 112006045011203-pat00002
에 따라 Cgd의 값이 커지면 Cst의 값도 커지기 때문에 킥백 전압(ΔVP)의 변동은 발생되지 않는다.
상기 Cds에 Cgs를 대체하여도 동일한 관계식을 적용할 수 있으므로, Cgs 변동에 따라 Cst를 변동시키면 마찬가지로 킥백 전압(ΔVP) 변동을 방지할 수 있을 것이다.
이와 같이, 본 발명에서는 기생용량(Cgd) 마진을 미리 확보할 수 있도록 제 2 스토리지 전극(107)에 기생용량전극(140)을 형성하고, 상기 기생용량전극(140)과 게이트 전극(101a) 사이에서 발생되는 기생용량 증감 만큼 제 1 스토리지 전극(106)과 제 2 스토리지 전극(107) 사이의 스토리지 커패시턴스에서도 증감되도록 하여 킥백 전압(ΔVP)이 변하지 않도록 하였다.
도 5는 상기 도 3의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ'선을 절단한 단면도이다.
도 5에 도시된 바와 같이, Ⅲ-Ⅲ' 영역에서는 투명성 절연기판(110) 상에 게이트 배선(101)과 게이트 전극(101a) 및 공통 배선(미도시)과 연결된 제 1 스토리지 전극(106)이 형성되어 있다.
상기 게이트 배선(101), 게이트 전극(101a) 및 제 1 스토리지 전극(106)이 형성된 절연기판(110) 상에는 게이트 절연막(112)과, 상기 게이트 절연막(112) 상에 채널층과 오믹 콘택층으로된 액티브층(114), 소스 전극(117a) 및 드레인 전극(117b)으로 형성된 박막 트랜지스터(TFT)가 형성되어 있다.
상기 박막 트랜지스터의 소스 전극(117a)은 도 3에 도시된 데이터 배선(105)으로부터 분기되어 있고, 상기 드레인 전극(117b)은 단위 화소 영역에 형성된 상기 제 1 스토리지 전극(106) 상부까지 확장 형성되어 있다.
상기 소스 전극(117a) 및 드레인 전극(117b)이 형성된 절연기판(110) 상에는 보호막(119)이 형성되어 있고, 상기 보호막(119) 상에는 상기 화소 전극과 일체로 형성된 제 2 스토리지 전극(107)이 형성되어 있다.
여기서, 상기 제 2 스토리지 전극(107)은 상기 보호막(119) 상에 형성된 콘택홀(130)을 통하여 상기 드레인 전극(117b)과 연결되어 있다.
이와 대응되는 Ⅳ-Ⅳ' 영역은 상기 절연기판(110) 상에 상기 게이트 전극( 101a)과 인접한 영역에 형성되는 제 1 스토리지 전극(106)이 형성되어 있다. 상기 제 1 스토리지 전극(106)과 게이트 전극(101a)이 형성된 절연기판(110) 상에는 게이트 절연막(112)과 보호막(119)이 형성되어 있다.
상기 제 1 스토리지 전극(106) 상부에는 스토리지 커패시턴스(Cst) 형성을 위해 제 2 스토리지 전극(107)이 형성되어 있는데, 기생용량(Cds, Cgs) 보상을 위해 상기 제 1 스토리지 전극(106)과 패터닝 영역(150)이 존재한다.
도 6a 내지 도 6d는 상기 도 3의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ'선을 절단한 단면도를 따라 액정표시장치 제조공정을 도시한 도면이다.
도 6a 내지 도 6d에 도시한 바와 같이, Ⅲ-Ⅲ' 영역에는 절연기판(110) 상에 금속막을 증착하고, 제 1 마스크 공정 단계에 따라 게이트 배선(101)과 게이트 전극(101a), 제 1 공통 배선(미도시: 도 3 참조) 및 제 1 스토리지 전극(106)을 형성한다.
이와 동시에 Ⅳ-Ⅳ' 영역에서는 절연기판(110) 상의 게이트 전극(101a)에 인접하도록 제 1 스토리지 전극(106)이 형성되어 있음을 볼 수 있다.
상기에서와 같이 절연기판(110) 상에 게이트 전극(101a), 게이트 배선(101), 제 1 스토리지 전극(106)이 형성되면, 도 6b에 도시한 바와 같이, 절연기판(110)의 전 영역 상에 게이트 절연막(112)을 형성한다.
상기 절연기판(110) 상에 게이트 절연막(112)이 형성되면, 계속해서 절연기판(110)의 전 영역 상에 비정질 실리콘막, 도핑된 비정질 실리콘막을 순차적으로 형성한다. 그런 다음, 계속해서 금속막을 형성하고, 회절 마스크 또는 하프톤 마스크를 이용한 포토리소그라피 공정에 따라 노광, 현상 및 식각 공정을 진행하여 채널층과 오믹콘택층을 포함하는 액티브층(114)과 소스/드레인 전극(117a, 117b)을 일체로 형성한다. 이때, 화소 영역에는 데이터 배선이 형성된다.
상기에서는 4 마스크 공정을 예로 들어 설명하였지만, 5마스크 공정을 적용하여 채널층과 소스/드레인 전극(117a, 117b) 각 단계별로 형성할 수도 있다.
Ⅳ-Ⅳ' 영역에서는 액티브층(114)이 제거되므로 상기 게이트 전극(101a)과 제 1 스토리지 전극(106) 상에는 게이트 절연막(112) 만 형성된다.
이와 같이 소스/드레인 전극(117a, 117b)을 형성하여 박막 트랜지스터가 완성되면, 도 6c에 도시한 바와 같이, 절연기판(110) 상에 보호막(119)을 형성한 다음, 포토리소그라피 공정에 따라 드레인 전극(117b)의 일부를 노출하는 콘택홀(130)을 형성한다.
상기와 같이 콘택홀 공정이 완료되면, 도 6d에 도시한 바와 같이, 절연기판(110) 상에 ITO 또는 IZO 투명 금속을 형성한 다음, 식각 공정을 진행하여 제 2 스토리지 전극(107)과 화소 전극을 형성한다.
상기 제 2 스토리지 전극(107)은 상기 제 1 스토리지 전극(106)과 일부 오버랩되지 않는 영역인 패터닝 영역(150)이 형성되도록 하고, 일측에는 도 3에 도시한 바와 같이 게이트 전극(101a)과 일부 오버랩되는 기생용량전극(도 3참조)를 형성한다.
도 7은 본 발명의 다른 실시예에 따른 횡전계 방식 액정표시장치의 화소구조를 도시한 도면이고, 도 8은 상기 도 7의 B 영역을 확대한 단면도이다.
상기 도 3의 화소 구조와 유사하므로 언급하지 않는 부호는 도 3을 참조한다.
도 7에서는 액정표시장치 제조공정 도중 제 2 스토리지 전극(207)이 하부 화소 영역으로 이동할 경우 상기 제 2 스토리지 전극(207)과 콘택홀(130)에 의해 전기적으로 연결된 드레인 전극(240)과 게이트 전극(101a)과의 오버랩 영역이 넓어져 기생 용량 Cgd 크기가 커지는 것을 볼 수 있다.(상기 드레인 전극(240)이 게이트 전극(101a) 방향으로 하강)
따라서, 이와 같은 박막 트랜지스터의 기생용량이 변동할 경우에도 킥백 전압이 변동하기 때문에 제 2 스토리지 전극(207)을 제 1 스토리지 전극(106)의 일부와 오버랩되지 않도록 패터닝 영역(250)이 형성되도록 하였다. 따라서, 제 2 실시예에서는 제 1 실시예와 달리 게이트 전극과 마주하는 제 2 스토리지 전극(207)의 일측변이 비패터닝 영역과 패터닝 영역(250)으로 구분된다.
따라서, 상기 제 2 스토리지 전극(207)의 일측변 중 비패터닝 영역의 가장자리는 게이트 배선과 평행한 방향을 갖고, 제 1 스토리지 전극(106)과 게이트 전극 사이에 위치한다. 또한, 제 2 스토리지 전극(207)의 패터닝 영역(250)은 제 1 실시예와 동일하게 가장자리 영역이 제 1 스토리지 전극(106) 내에 위치한다.
따라서, 도 3에서와 같이 제 2 스토리지 전극(207)에 별도의 기생용량전극을 형성하지 않는 경우에도 박막 트랜지스터의 기생용량(Cgd)이 변동하는 경우에는 제 2 스토리지 전극(207)과 제 1 스토리지 전극(106)의 오버랩 영역을 조절하여 킥백 전압 변동을 방지할 수 있다.
본 발명에서는 박막 트랜지스터의 기생용량과 스토리지 커패시턴스의 관계식 을 이용하여 기생용량이 커질때는 스토리지 커패시턴스도 함께 커지도록 하고, 기생용량이 작아질 때는 스토리지 커패시턴스도 함께 작아지도록 하여 킥백 전압이 변동되는 것을 방지하였다.
이상에서 자세히 설명된 바와 같이, 본 발명은 액정표시장치의 제조공정 중에 발생되는 오버레이(overlay) 변동에 따라 기생용량(Cgd)과 스토리지 커패시턴스(Cst)가 서로 커패시턴스 값을 보상하면서 변동되도록 함으로써, 킥백 전압(ΔVP ) 변동을 방지한 효과가 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
    상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 박막 트랜지스터;
    상기 단위 화소 영역에 교대로 형성된 화소전극과 공통전극;
    상기 공통전극과 전기적으로 연결된 제 1 스토리지 전극; 및
    상기 화소전극과 전기적으로 연결되고, 상기 제 1 스토리지 전극과 오버랩되는 제 2 스토리지 전극을 포함하며,
    상기 박막 트랜지스터의 게이트 전극은 상기 단위 화소 영역과 대응되는 영역에서 상기 게이트 배선의 폭보다 넓게 형성되고, 상기 게이트 전극과 마주하는 상기 제 2 스토리지 전극의 일측변은 상기 게이트 전극과 일부가 오버랩되도록 기생용량전극이 형성된 기생 용량 형성 영역과 상기 제 1 스토리지 전극과의 오버랩 영역을 조절하기 위해 상기 제 2 스토리지 전극 일부가 제거된 패터닝 영역으로 구분되고,
    상기 기생용량전극은 제 2 스토리지 전극과 일체로 형성되며, 상기 박막 트랜지스터의 드레인 전극과 평행하고, 상기 제 2 스토리지 전극의 일측변 중 기생 용량 형성 영역의 가장자리는 상기 패터닝 영역의 가장자리보다 상기 게이트 전극과 더 가깝게 위치하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 기생용량전극과 게이트 전극 사이의 기생용량이 증감함에 따라 상기 제 2 스토리지 전극과 제 1 스토리지 전극 사이의 스토리지 커패시턴스가 증감하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서, 상기 제 2 스토리지 전극은 상기 화소전극과 동일한 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 제 2 스토리지 전극과 상기 화소전극은 ITO 또는 IZO로 형성된 것을 특징으로 하는 액정표시장치.
  5. 제 1항에 있어서, 상기 제 2 스토리지 전극의 일측변 중 패터닝 영역의 가장자리는 상기 제 1 스토리지 전극 내에 위치하는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서, 상기 제 2 스토리지 전극의 일측변 중 기생 용량 형성 영역의 가장자리는 상기 제 1 스토리지 전극과 게이트 전극 사이에 위치하는 것을 특징으로 하는 액정표시장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079260A (ko) * 1998-04-03 1999-11-05 윤종용 평면 구동 방식 액정 표시 장치
KR20020088271A (ko) * 2001-05-21 2002-11-27 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR20060043491A (ko) * 2004-03-10 2006-05-15 엔이씨 엘씨디 테크놀로지스, 엘티디. 액정 디스플레이 장치

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