KR101182557B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치(LCD: Liquid Crystal Display)에 관한 것으로, 화소 영역에서 발생되는 레벨 시프트 전압을 보상하도록 함으로써, 화면 품위를 향상시킨 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명은 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선; 상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터; 상기 게이트 배선과 평행하게 배치된 제 1 공통 배선; 상기 제 1 공통 배선으로부터 상기 단위 화소 영역으로 분기되는 제 2 공통 배선; 상기 제 1 박막 트랜지스터와 대향하고, 상기 제 2 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터; 상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에 배치된 화소바와 화소 전극; 및 상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극과 교대로 배치되는 공통전극과, 상기 공통전극과 연결된 공통바를 포함하는 것을 특징으로 한다.
본 발명은 화서전압의 레벨 시프트에 대응되게 공통전압을 레벨 시프트시켜 플리커 및 잔상을 방지한 효과가 있다.
LCD, flicker, 잔상, TFT, 레벨 시프트

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소영역을 도시한 평면도.
도 2는 상기 도 1의 화소영역에 대한 등가회로를 도시한 도면.
도 3a 및 도 3b는 종래 기술에 따라 화소영역에 발생되는 레벨 시프트 전압에 의해 화질 불량이 발생되는 문제점을 설명하기 위한 도면.
도 4a는 본 발명에 따른 액정표시장치의 화소영역을 도시한 도면.
도 4b는 상기 도 4a의 화소영역에 대한 등가회로를 도시한 도면.
도 5는 본 발명에 따른 액정표시장치의 화소영역에서 레벨 시프트 전압에 대응하게 공통 전압을 레벨 시프트 시켜 화질 불량을 개선한 도면.
도 6a 내지 도 6d는 도 4a의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'선을 따라 액정표시장치 제조 공정을 설명하기 위한 도면.
도 7a은 본 발명의 다른 실시예에 따른 액정표시장치 화소영역을 도시한 평면도.
도 7b는 상기 도 7a의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ'선을 따라 절단한 단면도.
도 8a는 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소영역을 도시 한 평면도.
도 8b는 상기 도 8a의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ'선을 따라 절단한 단면도.
도 9a는 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소영역을 도시한 평면도.
도 9b는 상기 도 9a의 Ⅶ-Ⅶ'와 Ⅷ-Ⅷ'선을 따라 절단한 단면도.
도 10은 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소영역을 도시한 평면도.
*도면의 주요 부분에 대한 부호의 설명*
111a,111b: 게이트 배선 113a, 113b: 제 1 공통배선
115a, 115b: 데이터 배선 117a: 화소전극
117b: 화소바 123: 제 2 공통배선
124a: 공통전극 124b: 공통바
130: 연결부 T1: 제 1 박막 트랜지스터
T2: 제 2 박막 트랜지스터
본 발명은 액정표시장치(LCD: Liquid Crystal Display)에 관한 것으로, 화소 영역에서 발생되는 레벨 시프트 전압을 보상하도록 함으로써, 화면 품위를 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로 현대사회가 정보 사회화로 변해 감에 따라 정보표시장치의 하나인 액정표시장치 모듈의 중요성이 점차로 증가되어 가고 있다. 지금까지 가장 널리 사용되고 있는 CRT(cathode ray tube)는 성능이나 가격적인 측면에서 많은 장점을 갖고 있지만, 소형화 또는 휴대성 측면에서 많은 단점을 갖고 있다.
이와 같이 CRT의 단점을 보완하기 위해서 경박단소, 고휘도, 대화면, 저소비전력 및 저가격화를 실현할 수 있는 액정표시장치가 개발되었다.
상기와 같은 액정표시장치는 상부기판에 형성된 공통전극과, 하부기판에 형성된 화소 전극 사이에 전계를 형성하여, 기판사이에 개재되어 있는 액정을 트위스트 시킴으로써, 화상을 디스플레이 하는 트위스트 네마틱(TN : twisted nematic) 방식이 주로 사용되었다. 하지만, 상기 트위스트 네마틱 방식에 의한 액정표시장치는 시야각이 매우 좁은 단점이 있었다.
그래서, 최근에 상기 협소한 시야각 문제를 해결하기 위하여 여러가지 새로운 방식을 채용한 액정표시장치 개발이 활발하게 진행되었는데, 상기 방식으로 횡전계 방식(IPS:in-plane switching mode) 또는 OCB방식(optically compensated birefrigence mode) 등이 있다.
이 가운데 상기 횡전계 방식 액정표시장치는 액정 분자를 기판에 대해서 수평을 유지한 상태로 구동시키기 위하여 2개의 전극을 동일한 기판(하부기판) 상에 형성하고, 상기 2개의 전극 사이에 전압을 인가하여 기판에 대해서 수평방향으로 전계를 발생시키는 방식이다.
따라서, 이와 같은 횡전계 방식에서는 액정 분자의 장축이 기판에 대하여 수 직한 방향(트위스트 네마틱 방식)으로 일어서지 않게 된다. 이 때문에, 시각 방향에 대한 액정의 복굴절율의 변화가 작아 종래의 TN 방식 액정표시장치에 비해 우수한 시야각 특성을 갖는다.
이하, 첨부된 도면을 참조로 하여 종래 기술에 따른 횡전계 방식 액정표시 장치의 화소 구조를 구체적으로 설명한다.
도 1은 종래 기술에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 평면도이다.
도 1에 도시된 바와 같이, 구동신호를 인가하는 게이트 배선(1a, 1b)과 데이터 신호를 인가하는 데이터 배선(5a, 5b)이 수직으로 교차 배열되어 단위 화소 영역을 정의하고, 상기 게이트 배선(1a)과 데이터 배선(5a)이 수직으로 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다.
상기 게이트 배선(1a, 1b)의 인접 영역에는 공통 배선(3)이 평행하게 배치되어 있고, 상기 공통 배선(3)으로부터 상기 단위 화소 방향으로 복수개의 공통 전극(3a)이 슬릿(slit) 형태로 분기되어 배치되어 있다.
그리고 상기 게이트 배선(1a)과 인접한 단위 화소 영역에는 상기 박막 트랜지스터의 드레인 전극이 확장되어 상기 게이트 배선(1a)과 평행하게 배치되어 있다.
또한, 단위 화소 영역에는 상기 공통 전극(3a) 사이에 슬릿 형태의 화소 전극(7)이 배치되어 있고, 상기 화소 전극(7)은 상기 게이트 배선(1a)과 평행하게 배치된 드레인 전극과 전기적으로 콘택되어 있다.
즉, 상기 공통 전극(3a)과 화소 전극(7a)은 소정의 간격을 두고, 서로 교대로 배치되어 있다.
특히, 상기 슬릿 형태의 화소 전극(7)은 상기 공통 배선(3)의 일부 영역까지 확장 형성되어 상기 공통 배선(3)과 상기 화소 전극(7) 사이에 스토리지 커패시턴스를 형성한다.
상기와 같은 횡전계 방식 구조는 단위 화소 영역에 배치되어 있는 화소 전극(7a)들과 공통 전극(3a)들 사이에서 수평 방향의 전계가 형성되고, 수평 방향의 전계를 따라 액정 분자들이 배치되어 종래 TN 모드에 비해 시야각 특성을 개선시킨다.
도 2는 상기 도 1의 화소에 대한 등가회로를 도시한 도면이다.
도 2에 도시된 바와 같이, 액정표시장치의 단위 화소에는 하나의 스위칭 소자(TFT)가 게이트 배선(VG(n), VG(n-1))과 데이터 배선이 교차하는 영역에 형성되어 있고, 정전용량(storage capacitance: Cstg)과 액정 정전용량(CLC)이 병렬형태로 상기 TFT와 연결되어 있다.
상기 정전용량(Cstg)는 단위 화소중 화소 전극과 공통 전극 사이에서 형성되고, 상기 액정 정전용량(CLC)는 액정층에서 걸리는 정전용량이다. 그리고 상기 TFT의 게이트 전극과 드레인 전극 사이에는 기생용량(Cgs)이 형성된다.
상기와 같은 구조를 갖는 액정표시장치에서는 TFT가 턴온(turn on)되면 데이터 배선으로부터 화소 전압이 화소 전극에 인가되고, TFT가 턴오프(turn off)되면 다음 화소 영역이 턴온될 때까지 화소 전압이 정전용량(CLC, Cstg)들에 의해 일정 하게 유지된다.
그러나, 종래 화소 구조에서는 TFT가 턴온 상태에서 턴오프 상태로 바뀔 때, 레벨 시프트 전압(ΔVP)이 발생하여 화소 전압을 강하시킨다. 이와 같은 레벨 시프트 전압(ΔVP)은 화소 영역에 화이트(white) 전압이 인가될 때와 블랙(black) 전압이 인가될 때 각각 다르게 나타나는데, 그 관계식은 다음과 같다.
Figure 112005033725997-pat00001
상기 식에서 CLC는 항상 일정한 값이 아니라, 액정층에 가해지는 전압에 따라 변화하는 정전용량 값이고, 액정의 물성, 화소 설계값 및 공정편차등에 따라 달라진다. 즉, 상기 액정층에 전압이 충분히 인가될 때(white 상태), CLC 값이 최대가 되어 상기 레벨 시프트 전압(ΔVP)은 최소가 된다.
그리고 상기 액정층에 전압이 최소가 될 때(black 상태), CLC 값이 최소가되어 상기 레벨 시프트 전압(ΔVP)은 최대가 된다.
도 3a 및 도 3b는 종래 기술에 따라 화소에 발생되는 레벨 시프트 전압에 의해 화질 불량이 발생되는 문제점을 설명하기 위한 도면으로서, 도 3a는 화이트 전압이 화소에 인가된 후 턴오프될 때이고 도 3b는 블랙 전압이 화소에 인가된 후 턴오프될 때이다.
도 3a에 도시된 바와 같이, 화소에 인가되는 선택신호(white 상태 전압: VD) 가 하이(high)/로우(low) 형태로 변화될 때, 하이 영역에서 레벨 시프트 전압(ΔVP)에 의해 전압 강하가 발생되어 원래보다 낮은 화소 전압(V(+))이 형성된다. 그리고 로우 영역에서는 레벨 시프트 전압(ΔVP)에 의해 원래보다 더 낮은 화소전압(V(-))이 형성되어 플리커(flicker) 불량이나 잔상 불량이 발생된다.
즉, 화이트 상태의 전압을 인가하더라도 정확한 화이트 전압을 나타내지 못하게되어 불량이 발생된다. 이것은 위에서 설명한 바와 같이, 전압 크기에 따라 CLC 값이 변화되고, CLC 값은 다시 레벨 시프트 전압(ΔVP)에 영향을 주기 때문이다.
도면에서 도시하였지만 설명하지 않은 Vcom은 공통전압, VG, ON 또는 VG, OFF 는 게이트 구동전압, VLC는 액정층에 걸리는 화소전압이다.
마찬가지로 도 3b에서도, 화소에 인가되는 선택신호(black 상태 전압:VD)가 하이/로우 형태로 변화할 때, 레벨 시프트 전압(ΔVP)에 의해 화소 영역의 전압이 상기 도 3a서 설명한 것과 같이 하이 영역에서는 원래보다 낮은 화소 전압(V(+))이 형성되고, 로우 영역에서는 원래보다 더 낮은 화소전압(V(-))이 형성되어 플리커(flicker) 불량이나 잔상 불량이 유발된다.
본 발명은, 액정표시장치의 화소영역에서 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통 전압을 레벨 시프트 시킴으로써, 화이트 상태 또는 블랙 상태 일 때, 정확하게 화소전압이 인가될 수 있도록 하여 플리커 불량 및 잔상 불량을 제거한 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 액정표시장치는,
교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터;
상기 게이트 배선과 평행하게 배치된 제 1 공통 배선;
상기 제 1 공통 배선으로부터 상기 단위 화소 영역으로 분기되는 제 2 공통 배선;
상기 제 1 박막 트랜지스터와 대향하고, 상기 제 2 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터;
상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에 배치된 화소바와 화소 전극; 및
상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극과 교대로 배치되는 공통전극과, 상기 공통전극과 연결된 공통바를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 액정표시장치는,
교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스 터;
상기 단위화소 영역에서 상기 게이트 배선과 평행하게 배치된 공통 배선;
상기 제 1 박막 트랜지스터와 대향하고, 상기 단위화소 영역내에서 상기 게이트 배선과 인접한 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터;
상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에 배치된 화소바와 화소 전극; 및
상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극과 교대로 배치되는 공통전극과, 상기 공통전극과 연결된 공통바를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의한 액정표시장치 제조방법은,
절연기판 상에 금속막을 증착하고 식각하여 게이트 배선, 제 1 공통배선, 제 2 공통배선, 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극에 채널층, 오믹콘택층을 및 제 1 소스/드레인 전극을 형성하고, 상기 제 2 게이트 전극에 채널층, 오믹콘택층 및 제 2 소스/드레인 전극을 형성하여 제 1 박막 트랜지스터와 제 2 트랜지스터를 형성하는 단계;
상기 제 1 박막 트랜지스터와 제 2 박막 트랜지스터가 형성된 절연기판 상에 보호막을 형성한 다음, 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 보호막 상에 화소전극과 공통전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의한 액정표시장치 제조방법은,
절연기판 상에 금속막을 증착하고 식각하여 게이트 배선, 공통배선, 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극에 채널층, 오믹콘택층을 및 제 1 소스/드레인 전극을 형성하고, 상기 제 2 게이트 전극에 채널층, 오믹콘택층 및 제 2 소스/드레인 전극을 형성하여 제 1 박막 트랜지스터와 제 2 트랜지스터를 형성하는 단계;
상기 제 1 박막 트랜지스터와 제 2 박막 트랜지스터가 형성된 절연기판 상에 보호막을 형성한 다음, 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 보호막 상에 화소전극과 공통전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의한 액정표시장치 제조방법은,
절연기판 상에 금속막을 증착하고 식각하여 게이트 배선, 제 1 공통배선, 제 2 공통배선, 공통전극, 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극에 채널층, 오믹콘택층을 및 제 1 소스/드레인 전극을 형성하고, 상기 제 2 게이트 전극에 채널층, 오믹콘택층 및 제 2 소스/드레인 전극을 형성하여 제 1 박막 트랜지스터와 제 2 트랜지스터를 형성하는 단계;
상기 제 1 박막 트랜지스터와 제 2 박막 트랜지스터가 형성된 절연기판 상에 보호막을 형성한 다음, 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 보호막 상에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의한 액정표시장치 제조방법은,
절연기판 상에 금속막을 증착하고 식각하여 게이트 배선, 공통배선, 공통전극, 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극에 채널층, 오믹콘택층을 및 제 1 소스/드레인 전극을 형성하고, 상기 제 2 게이트 전극에 채널층, 오믹콘택층 및 제 2 소스/드레인 전극을 형성하여 제 1 박막 트랜지스터와 제 2 트랜지스터를 형성하는 단계;
상기 제 1 박막 트랜지스터와 제 2 박막 트랜지스터가 형성된 절연기판 상에 보호막을 형성한 다음, 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 보호막 상에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 액정표시장치는,
교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터;
상기 데이터 배선과 평행하게 배치된 제 1 공통 배선;
상기 제 1 공통 배선으로부터 상기 단위 화소 영역으로 분기되는 제 2 공통 배선;
상기 제 1 박막 트랜지스터와 대향하고, 상기 제 1 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터;
상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에 배치된 화소바와 화소 전극; 및
상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극과 교대로 배치되는 공통전극과, 상기 공통전극과 연결된 공통바를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 액정표시장치의 화소영역에서 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통 전압을 레벨 시프트 시킴으로써, 화이트 상태 또는 블랙 상태일 때, 정확하게 화소전압이 인가될 수 있도록 하여 플리커 불량 및 잔상 불량을 제거하였다.
이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.
도 4a는 본 발명에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.
도 4a에 도시된 바와 같이, 구동신호를 인가하는 게이트 배선(111a, 111b)과 데이터 신호를 인가하는 데이터 배선(115a, 115b)이 수직으로 교차 배열되어 단위 화소 영역을 정의하고, 상기 게이트 배선(111a)과 데이터 배선(115a)이 수직으로 교차되는 영역에는 스위칭 소자인 제 1 박막 트랜지스터(TFT: T1) 배치되어 있고, 상기 제 1 박막 트랜지스터(T1)와 대향하도록 상기 게이트 배선(111b)와 데이터 배선(115b)이 교차되는 영역에는 제 2 박막 트랜지스터(TFT: T2)가 배치되어 있다.
그리고 상기 게이트 배선(111a, 111b)에 인접하는 영역에는 제 1 공통 배선(113a, 113b)이 평행하게 배치되어 있고, 상기 단위 화소 영역에는 화소바(117b)로 부터 분기되는 다수개의 화소전극(117a)과 공통바(124b)로부터 분기되는 다수개의 공통전극(124a)이 교대로 배치되어 있다.
상기 화소바(117b)는 상기 데이터 배선(115a)과 평행하고, 상기 화소바(117b)와 화소전극(117a)는 상기 제 1 박막 트랜지스터와 전기적으로 연결되어 있다.
상기 공통바(124b)는 상기 데이터 배선(115b)와 팽행하고, 상기 공통바(124b)와 공통전극(124a)는 상기 제 2 박막 트랜지스터와 전기적으로 연결되어 있다.
또한, 상기 공통바(124b)와 공통전극(124a)에 공통전압을 인가하기 위해 상기 공통바(124b)와 데이터 배선(115b) 사이에는 상기 제 1 공통배선(113b)으로부터 분기되는 제 2 공통배선(123)이 배치되어 있다.
상기 제 2 공통배선(123)의 일측 가장자리는 투명 금속으로된 연결부(130)에 의해서 상기 제 2 박막 트랜지스터(T2)의 소스 전극과 전기적으로 연결되어, 상기 제 2 박막 트랜지스터(T2)가 턴온 될 때, 공통전압이 상기 공통바(124b)와 공통전극(124a)에 인가된다.
이때, 본 발명에서 중요한 점은 상기 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)는 동일하게 설계되어야 한다. 왜냐하면, 상기 제 1 박막 트랜지스터(T1)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVP)과 상기 제 2 박막 트랜지스터(T2)가 턴온(turn on)/턴오프(turn off)될 때 발생되는 레벨 시프트 전압( ΔVCom)이 같아야 하기 때문이다.
그래서 상기 제 1 박막 트랜지스터(T1)에 의해서 화소 전압이 레벨 시프트 전압 만큼 떨어졌을 때, 이에 대응하는 공통 전압도 레벨 시프트 전압(ΔVCom = ΔVP)만큼 떨어지도록하여 원하는 화이트(white) 또는 블랙(black) 전압이 화소 영역에 인가될 수 있도록 한다.
즉, 본 발명의 화소 구조는 스위칭 소자인 제 1 박막 트랜지스터(T1)가 턴온될 때, 공통 전압을 인가하기 위한 스위칭 소자인 제 2 박막 트랜지스터(T2)가 함께 턴온되고, 이때 상기 화소전극(117a)에는 화소 전압(데이터 전압)이 인가되고 공통전압(124a)에는 공통 전압이 인가된다.
반대로 상기 제 1 박막 트랜지스터(T1)이 턴오프될 때, 상기 제 2 박막 트랜지스터(T2)도 동시에 턴오프되어 레벨 시프트 전압에 의해서 화소 전압이 왜곡되는 현상을 방지하였다.(자세한 설명은 도 5참조)
도 4b는 상기 도 4a의 화소에 대한 등가회로를 도시한 도면이고, 도 5는 본 발명에 따른 액정표시장치의 화소영역에서 레벨 시프트 전압에 대응하게 공통 전압을 레벨 시프트 시켜 화질 불량을 개선한 도면이다.
도 4b 및 도 5에 도시한 바와 같이, 본 발명의 액정표시장치 화소 구조는 단위 화소 영역에 두개의 스위칭 소자 T1, T2가 배치되어 있다. 그리고 상기 T1에는 정전용량(Cstg)과 액정 정전용량(CLC)이 병렬로 연결되어 있다.
또한 상기 도 4a에서 설명한 바와 같이, 상기 스위칭 소자 T1, T2는 동일하 게 설계되어 있으므로, 상기 T1의 기생용량(CGS1)과 상기 T2의 기생용량(CGS2)은 동일한 값을 갖는다.
그래서 상기 T1과 T2가 턴온/턴오프될 때(VG, ON/OFF 일때), 발생되는 화소 전압에 대한 레벨 시프트 전압(ΔVP)과 공통 전압에 대한 레벨 시프트 전압(ΔVCom)이 동일한 값을 갖기 때문에 화소 영역에 인가된 화소 전압이 레벨 시프트 전압(ΔVP)에 의해 전압강하가 발생하지 않는 효과를 얻을 수 있다.
따라서, 상기 화소 영역에는 레벨 시프트 전압이 발생하더라도 원하는 크기의 화소 전압(V(+), V(-))이 충전될 수 있기 때문에 종래 기술에서 발생하던 화질 불량 및 플리커 불량이 발생되지 않는다. (여기서 VD는 데이터 배선을 통하여 인가되는 데이터 전압이다)
도 6a 내지 도 6d는 도 4a의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'선을 따라 액정표시장치 제조 공정을 설명하기 위한 도면이다.
먼저, 도 6a에 도시한 바와 같이, 투명성 절연기판(120)의 전 영역 상에 게이트 금속막을 형성한 다음, 포토리소그라피(photolithography) 공정에 따라 포토레지스트(photoresistor)를 도포하고 노광 및 현상하여 포토레지스트를 패터닝한다.
그런 다음, 패터닝된 포토레지스트를 마스크로 하여 상기 게이트 금속막을 식각하여 제 1 박막 트랜지스터(T1)에 대응하는 제 1 게이트 전극(121)을 형성하고(I-I' 영역), 제 2 박막 트랜지스터(T2)에 대응하는 제 2 게이트 전극(131)을 형성 한다(Ⅱ-Ⅱ' 영역). 이때, 도면에서는 도시하지 않았지만, 상기 제 1 게이트 전극(121)과 제 2 게이트 전극(131)에 일체로 게이트 배선(도 4a의 111a, 111b)과 상기 게이트 배선과 평행한 제 1 공통배선(113a, 113b)을 형성한다.
즉, 상기 게이트 전극들(121, 131)과 게이트 배선 및 제 1 공통 배선은 모두 상기 절연기판(120) 상에 형성한다. 그리고 상기 제 1 공통 배선으로부터 화소 영역으로 분기되어 화소 영역에 공통 전압을 인가하기 위한 제 2 공통 배선(123)이 상기 제 1 공통 배선과 일체로 형성한다.(도 4a 참조)
상기와 같이 제 1 게이트 전극(121), 제 2 게이트 전극(131) 및 제 2 공통 배선(123)이 형성되면, 도 6b에 도시한 바와 같이, 절연기판(120) 상에 게이트 절연막(112), 비정질 실리콘막, 도핑된 비정질 실리콘막 및 금속막을 연속적으로 형성한 다음, 회절 노광 또는 하프톤 노광 공정을 진행하여 상기 제 1 게이트 전극(121) 상부에 채널층(114), 오믹콘택층(114a), 제 1 소스전극(115a) 및 제 1 드레인 전극(116b)을 동시에 형성하여 제 1 박막 트랜지스터를 형성한다.
이때, 상기 제 1 소스전극(115a)과 전기적으로 연결된 데이터 배선(115a, 115b)이 형성된다. 본 발명에서는 4마스크 공정에 따라 제조되기 때문에 상기 데이터 배선(115a, 115b) 하부에 채널층(114)과 오믹콘택층(114a, 214a)이 존재한다.
이와 마찬가지로, 상기 Ⅱ-Ⅱ' 영역서도 제 2 게이트 전극(131) 상에도 게이트 절연막(112)과 채널층(114), 오믹콘택층(114a), 제 2 소스전극(136a) 및 제 2 드레인전극(136b)을 동시에 형성하여 제 2 박막 트랜지스터를 형성한다.
도 4a에서 설명한 바와 같이, 상기 제 1 박막 트랜지스터와 제 2 박막 트랜 지스터는 채널층들의 면적, 전극의 크기등 설계적으로 동일하게 형성함으로써, 턴온/턴오프시 레벨 시프트 전압이 동일한 값을 갖도록 한다.
그런 다음, 도 6c에 도시한 바와 같이, 상기 제 1 박막 트랜지스터와 제 2 박막 트랜지스터가 형성된 절연기판(120)의 전영역 상에 보호막(118)을 형성하고, 상기 제 1 드레인 전극(116b), 제 2 소스전극 및 2 드레인 전극(136a, 136b)과 도면에서 도시하지 않았지만, 게이트 패드와 데이터 패드를 오픈하는 콘택홀 공정을 진행한다.
또한, 상기 콘택홀 공정에서는 제 2 공통배선(123)과 제 2 박막 트랜지스터의 제 2 소스전극(136a)을 전기적으로 연결시키기 위하여 상기 제 2 공통배선(123)의 가장자리 영역을 오픈한다.
이와 같이 콘택홀 공정이 완료되면, 도 6d에 도시한 바와 같이, 투명금속막을 절연기판(120) 상에 형성한 다음, 식각하여 상기 1 드레인 전극(116b)과 전기적으로 연결되는 화소전극(117a)과 화소바(117b), 상기 제 2 드레인 전극(136b)와 전기적으로 연결되는 공통전극(124a)와 공통바(124b)를 형성한다.
이때, 상기 제 2 공통배선(123)과 상기 제 2 박막 트랜지스터의 제 2 소스전극(136a)과 전기적 연결을 위하여 연결부(130)를 형성한다. 따라서, 상기 연결부(130)는 상기 제 2 소스전극(136a)와 제 2 공통배선(123)을 전기적으로 연결하여 공통전압이 상기 제 2 박막 트랜지스터를 통하여 공통전극(124a)에 인가될 수 있는 역할을 한다.
이와 같이, 본 발명에서는 단위 화소 영역에 데이터 전압을 전달하기 위한 제 1 박막 트랜지스터와 공통전압을 전달하기 위한 제 2 박막 트랜지스터를 형성함으로써, 각각의 단위화소 영역에서 발생되는 화소전압이 레벨 시프트 전압에 의해 왜곡되지 않도록 하였다.
즉, 제 1 박막 트랜지스터에서 필연적으로 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통전압에서도 레벨 시프트 전압(ΔVCom)이 발생하도록 함으로써, 실제적으로는 화소전압이 레벨 시프트 전압(ΔVP)에 의해 변화하기 않도록 하였다.
본 발명에서는 각각의 화소 영역에 해당하는 레벨 시프트 전압(ΔVP) 만큼 공통전압도 레벨 시프트 시키기 때문에 종래 레벨 시프트 전압에 의해 발생하던 화소전압 불균형 현상을 제거할 수 있다.
그리고 본 발명은 모든 계조전압에 대해서도 동일한 효과를 얻을 수 있기 때문에 감마전압 설계가 용이하고, 포지티브(positive)/네가티브(negative) 페이스(phase)의 전압 균형이 항상 균형있게 맞춰지기 때문에 플리커(flicker) 불량 및 잔상 불량을 제거할 수 있다.
도 7a은 본 발명의 다른 실시예에 따른 액정표시장치 화소영역을 도시한 도면이다.
도 7a에 도시된 바와 같이, 상기 도 4a의 화소 구조와 같이 단위 화소 영역에 두개의 스위칭 소자 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)가 배치되어 있다.
이하, 상기 도 4a와 구별되는 부분을 중심으로 상세히 설명한다.
도 7a의 화소구조에서는 단위 화소 영역에 배치된 제 2 박막 트랜지스터(T2)가 게이트 배선(111a)과 인접한 공통배선(113a)로부터 공통전압을 인가받아 상기 공통전극(124a)과 공통바(124b)에 전달하도록 하였다.
그래서 도 4a에서와 같이 공통배선(113b)로부터 분기되는 제 2 공통배선이 형성되어 있지 않고, 상기 제 2 박막 트랜지스터의 소스전극과 제 2 박막 트랜지스터가 연결된 게이트 배선에 인접하는 공통배선(113a)이 투명금속으로된 연결부(230)에 의해 연결되어 공통전압을 인가받도록 하였다.
즉, 도 7a의 구조에서는 단위화소에 인접한 영역(정확하게는 다음 게이트 배선에 대응하는 단위화소 영역)의 공통배선으로부터 공통전압을 인가받아 전계를 발생시킬 수 있도록 하였다.
상기 제 2 박막 트랜지스터의 소스전극과 인접한 공통배선(113a)은 게이트 배선(111a)을 수직하게 횡단하는 연결부(230)에 의해 전기적으로 연결되어 있다. 그리고 상기 연결부(230)는 상기 데이터 배선(115b)에 평행하게 형성되어 있다.
본 발명의 다른 실시예에서도 상기 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)는 동일하게 설계되어야 한다. 왜냐하면, 상기 제 1 박막 트랜지스터(T1)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVP)과 상기 제 2 박막 트랜지스터(T2)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVCom)이 같아야 하기 때문이다.
그래서 상기 제 1 박막 트랜지스터(T1)에 의해서 화소 전압이 레벨 시프트 전압 만큼 떨어졌을 때, 이에 대응하는 공통 전압도 레벨 시프트 전압(ΔVCom = ΔVP)만큼 떨어지도록하여 원하는 화이트 또는 블랙 전압이 화소 영역에 인가될 수 있도록 한다.
즉, 본 발명의 화소 구조는 스위칭 소자인 제 1 박막 트랜지스터(T1)가 턴온될 때, 공통 전압을 인가하기 위한 스위칭 소자 제 2 박막 트랜지스터(T2)가 함께 턴온되고, 이때 상기 화소전극(117a)에는 화소 전압(데이터 전압)이 인가되고 공통전압(124a)에는 공통 전압이 인가된다.
반대로 상기 제 1 박막 트랜지스터(T1)가 턴오프될 때, 상기 제 2 박막 트랜지스터(T2)도 동시에 턴오프되어 레벨 시프트 전압에 의해서 화소 전압이 왜곡되는 현상을 방지하였다.
도 7b는 상기 도 7a의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 7b는 상기 도 6a 내지 도 6d의 제조공정과 동일한 공정으로 진행되고, 화소전극(117a)과 공통전극(124a)이 모두 투명금속으로 형성되는 점이 동일하다. 따라서, 도 7a의 제 1 박막 트랜지스터 영역을 절단한 Ⅲ-Ⅲ'의 단면도는 도 4a의 Ⅰ-Ⅰ' 영역과 동일하기 때문에 상세한 설명은 생략하고, 도 7a의 제 2 박막 트랜지스터 영역을 절단한 Ⅳ-Ⅳ'의 단면도를 중심으로 설명한다.
전체적으로 도 6a 내지 도 6d의 제조공정과 동일한 공정으로 진행되므로 기타 상세한 내용은 이를 참조하고, 이하 구별되는 부분을 중심으로 상세히 설명한다.
본 발명의 다른 실시예에서는 제 1 마스크 공정에서 게이트 배선(111a, 113b), 제 1 게이트 전극(121), 제 2 게이트 전극(131)등을 형성할 때, 상기 공통배선(113b)로부터 단위 화소 영역에 분기되는 제 2 공통 배선을 형성하지 않는다.
따라서, 본 발명의 다른 실시예에서는 단위 화소 영역에 데이터 배선(115b)과 평행한 제 2 공통배선이 형성되지 않는다.
상기 공통전극(124a)과 공통바(124b)에 인가되는 공통 전압은 게이트 배선(111a)과 인접한 제 1 공통배선(113a)으로부터 인가받는다.
그래서 보호막(118) 상에 콘택홀을 형성하는 제 3 마스크 공정에서 상기 제 2 박막 트랜지스터의 소스전극(136a)과 드레인 전극(136b)을 오픈할 때, 상기 게이트 배선(111a)와 인접한 공통배선(113a)의 일부를 오픈시킨다.
그런 다음, 제 4 마스크 공정인 화소전극(117a) 형성공정에서 상기 제 2 박막 트랜지스터의 소스전극(136a)와 공통배선(113a)이 전기적으로 연결될 수 있도록 연결부(230)을 형성한다.
도면에 도시된 바와 같이, 상기 연결부(230)는 상기 게이트 배선(111a)을 수직으로 횡단하면서 상기 제 2 박막 트랜지스터의 소스전극(136a)과 상기 공통배선(113a)을 전기적으로 연결하고 있다.
따라서, 상기 공통배선(113a)의 공통전압은 상기 제 2 박막 트랜지스터가 턴온될 때, 상기 연결부(230)을 통하여 상기 제 2 박막 트랜지스터의 제 2 드레인 전극(136b)을 거쳐 상기 공통전극(124a)과 공통바(124b)에 인가된다.
이와 같이, 본 발명에서는 단위 화소 영역에 데이터 전압을 전달하기 위한 제 1 박막 트랜지스터와 공통전압을 전달하기 위한 제 2 박막 트랜지스터를 형성함으로써, 각각의 단위화소 영역에서 발생되는 화소전압이 레벨 시프트 전압에 의해 왜곡되지 않도록 하였다.
즉, 제 1 박막 트랜지스터에서 필연적으로 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통전압에서도 레벨 시프트 전압(ΔVCom)이 발생하도록 함으로써, 실제적으로는 화소전압이 레벨 시프트 전압(ΔVP)이 발생되지 않는다.
본 발명에서는 각각의 화소 영역에 해당하는 레벨 시프트 전압(ΔVP) 만큼 공통전압도 레벨 시프트 시키기 때문에 종래 레벨 시프트 전압에 의해 발생하던 화소전압 불균형 현상을 제거할 수 있다.
그리고 본 발명은 모든 계조전압에 대해서도 동일한 효과를 얻들 수 있기 때문에 감마전압 설계 용이하고, 포지티브(positive)/네가티브(negative) 페이스(phase)의 전압 균형이 항상 균형있게 마춰지기 때문에 플리커 불량 및 잔상 불량을 제거할 수 있다.
도 8a는 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소구조를 도시한 도면이다.
상기 도 4a의 화소 구조와 같이 단위 화소 영역에 두개의 스위칭 소자 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)가 배치되어 있다.
이하, 상기 도 4a와 구별되는 부분을 중심으로 상세히 설명한다.
도 8a의 화소구조가 도 4a의 화소구조와 다른 점은 공통전극(224a)와 공통바 (224b)가 게이트 금속으로 형성되는 것이다.
즉, 단위 화소 영역에는 제 1 공통배선(113b)으로부터 분기되는 제 2 공통배선(123)과, 상기 제 2 박막 트랜지스터(T2)의 드레인 전극과 전기적으로 연결되는 공통전극(224a), 공통바(224b)가 게이트 금속으로 형성되었다.
이와 같은, 구조적 변화에 따라 상기 제 2 박막 트랜지스터의 소스전극과 제 2 공통배선(123)은 제 1 연결부(330a)로 연결되어 있고, 상기 제 2 박막 트랜지스터의 드레인전극과 공통전극(224a)및 공통바(224b)는 제 2 연결부(330b)로 연결되어 있다.
그래서, 상기 제 2 공통배선(123)을 통하여 인가되는 공통전압은 상기 제 1연결부(330a)를 통하여 상기 제 2 박막 트랜지스터의 드레인 전극에 전달되고, 상기 드레인 전극에 전달된 공통전압은 상기 제 2 연결부(330b)를 통하여 공통전극(224a)와 공통바(224b)에 전달된다.
본 발명의 또 다른 실시예에서도 상기 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)는 동일하게 설계되어야 한다. 왜냐하면, 상기 제 1 박막 트랜지스터(T1)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVP)과 상기 제 2 박막 트랜지스터(T2)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVCom)이 같아야 하기 때문이다.
그래서 상기 제 1 박막 트랜지스터(T1)에 의해서 화소 전압이 레벨 시프트 전압 만큼 떨어졌을 때, 이에 대응하는 공통 전압도 레벨 시프트 전압(ΔVCom = Δ VP)만큼 떨어지도록하여 원하는 화이트 또는 블랙 전압이 화소 영역에 인가될 수 있도록 한다.
즉, 본 발명의 화소 구조는 스위칭 소자인 제 1 박막 트랜지스터(T1)가 턴온될 때, 공통 전압을 인가하기 위한 스위칭 소자 제 2 박막 트랜지스터(T2)가 함께 턴온되고, 이때 상기 화소전극(117a)에는 화소 전압(데이터 전압)이 인가되고 공통전압(224a)에는 공통 전압이 인가된다.
반대로 상기 제 1 박막 트랜지스터(T1)이 턴오프될 때, 상기 제 2 박막 트랜지스터(T2)도 동시에 턴오프되어 레벨 시프트 전압에 의해서 화소 전압이 왜곡되는 현상을 방지하였다.
도 8b는 상기 도 8a의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ'선을 따라 절단한 단면도.
도 8b는 상기 도 6a 내지 도 6d의 제조공정과 동일한 공정으로 진행되지만, 화소전극(117a)은 투명금속이고 공통전극(224a)은 게이트 금속인 불투명 금속으로 형성되는 점이 다르다.
전체적으로 도 6a 내지 도 6d의 제조공정과 동일한 공정으로 진행되므로 기타 상세한 내용은 이를 참조하고, 이하 구별되는 부분을 중심으로 상세히 설명한다.
Ⅴ-Ⅴ' 영역을 보면 제 1 박막 트랜지스터의 단면도는 도 6d의 Ⅰ-Ⅰ' 영역의 단면도와 동일하다, 하지만, 제 1 박막 트랜지스터의 드레인 전극(116b)과 연결되는 화소전극(117a)들 사이에는 제 1 게이트 전극(121) 층에서 게이트 금속으로 형성된 공통전극(224a)들이 배치되어 있다.
즉, 상기 공통전극(224a)들은 절연기판(120) 상에 형성되어 있고, 상기 화소전극(117a)들은 상기 보호막(118) 상에 형성되어 있다.
Ⅵ-Ⅵ' 영역의 제 2 박막 트랜지스터의 구조는 도 6d의 Ⅱ-Ⅱ' 단면도와 동일하고, 상기 제 2 박막 트랜지스터의 소스전극(136a)와 제 2 공통배선(123)이 제 1 연결부(330a)에 의해 연결된 구조는 동일하다.
하지만, 본 발명의 또 다른 실시예에서는 공통전극(224a)와 공통바(224b)가 제 1 게이트 전극(121), 제 2 게이트 전극(131)이 형성되는 절연기판(120) 상에 형성되기 때문에 콘택홀 공정에서 제 2 박막 트랜지스터와 인접한 공통바(224b) 영역과 제 2 박막 트랜지스터의 드레인 전극(136b)을 오픈시킨다.
그리고 화소전극(117a)을 형성하는 공정에서 제 2 연결부(330b)를 형성하여 상기 공통바(224b)와 제 2 박막 트랜지스터의 드레인 전극(136b)을 전기적으로 연결한다.
따라서, 공통전압은 상기 제 2 공통배선(123)으로부터 상기 제 1 연결부(330a)와 제 2 연결부(330b)를 통해서 상기 공통전극(224a)과 공통바(224b)에 전달된다.
이와 같이, 본 발명에서는 단위 화소 영역에 데이터 전압을 전달하기 위한 제 1 박막 트랜지스터와 공통전압을 전달하기 위한 제 2 박막 트랜지스터를 형성함으로써, 각각의 단위화소 영역에서 발생되는 화소전압이 레벨 시프트 전압에 의해 왜곡되지 않도록 하였다.
즉, 제 1 박막 트랜지스터에서 필연적으로 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통전압에서도 레벨 시프트 전압(ΔVCom)이 발생하도록 함으로써, 실제적으로는 화소전압이 레벨 시프트 전압(ΔVP)이 발생되지 않는다.
본 발명에서는 각각의 화소 영역에 해당하는 레벨 시프트 전압(ΔVP) 만큼 공통전압도 레벨 시프트 시키기 때문에 종래 레벨 시프트 전압에 의해 발생하던 화소전압 불균형 현상을 제거할 수 있다.
그리고 본 발명은 모든 계조전압에 대해서도 동일한 효과를 얻들 수 있기 때문에 감마전압 설계 용이하고, 포지티브(positive)/네가티브(negative) 페이스(phase)의 전압 균형이 항상 균형있게 마춰지기 때문에 플리커 불량 및 잔상 불량을 제거할 수 있다.
도 9a는 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소구조를 도시한 도면이다.
도 9a의 화소구조는 상기 도 8a의 화소 구조와 같이 공통전극(224a)와 공통바(224b)가 게이트 금속으로 형성되고, 화소전극(117a)과 화소바(117b)가 투명금속으로 형성되어 있다.
상기 도 8a와 차이점은 제 2 박막 트랜지스터는 게이트 배선(111a)과 인접한 공통배선(113a)으로부터 공통전압을 전달받도록 제 1 연결부(430a)에 의해 전기적으로 연결되어 있다.
상기 제 1 연결부(430a)는 일측이 상기 제 2 박막 트랜지스터의 소스전극과 전기적으로 연결되고, 상기 게이트 배선(111a)를 수직으로 횡단하여 공통배선(113a)과 타측이 전기적으로 연결되어 있다(도 7a 구조 참조). 그래서 상기 공통배선(113a)으로부터 인가되는 공통전압이 상기 제 1 연결부(430a)을 통하여 상기 제 2 박막 트랜지스터에 전달된다.
이와 같이 상기 제 2 박막 트랜지스터에 전달된 공통전압은 일측이 드레인 전극에 연결되고, 타측이 상기 공통바(224b)에 연결된 제 2 연결바(430b)에 의해 상기 공통전극(224a)에 전달된다.
본 발명의 또 다른 실시예에서도 상기 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)는 동일하게 설계되어야 한다. 왜냐하면, 상기 제 1 박막 트랜지스터(T1)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVP)과 상기 제 2 박막 트랜지스터(T2)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVCom)이 같아야 하기 때문이다.
그래서 상기 제 1 박막 트랜지스터(T1)에 의해서 화소 전압이 레벨 시프트 전압 만큼 떨어졌을 때, 이에 대응하는 공통 전압도 레벨 시프트 전압(ΔVCom = ΔVP)만큼 떨어지도록하여 원하는 화이트 또는 블랙 전압이 화소 영역에 인가될 수 있도록 한다.
즉, 본 발명의 화소 구조는 스위칭 소자인 제 1 박막 트랜지스터(T1)가 턴온될 때, 공통 전압을 인가하기 위한 스위칭 소자 제 2 박막 트랜지스터(T2)가 함께 턴온되고, 이때 상기 화소전극(117a)에는 화소 전압(데이터 전압)이 인가되고 공통 전압(224a)에는 공통 전압이 인가된다.
반대로 상기 제 1 박막 트랜지스터(T1)이 턴오프될 때, 상기 제 2 박막 트랜지스터(T2)도 동시에 턴오프되어 레벨 시프트 전압에 의해서 화소 전압이 왜곡되는 현상을 방지하였다.
도 9b는 상기 도 9a의 Ⅶ-Ⅶ'와 Ⅷ-Ⅷ'선을 따라 절단한 단면도이다.
도 9b의 Ⅶ-Ⅶ' 단면은 도 8b의 Ⅴ-Ⅴ' 단면과 동일하므로 상세한 설명은 생략하고, Ⅷ-Ⅷ' 영역을 중심으로 설명한다.
Ⅷ-Ⅷ' 영역에서도 제 2 박막 트랜지스터와 공통바(224b)가 제 2 연결부(430b)에 연결되는 부분과 제 2 박막 트랜지스터의 구조는 도 8b의 Ⅵ-Ⅵ' 단면도와 동일하므로 제 1 연결부(430a)의 연결구조에 대하여만 설명한다.
여기서도 액정표시장치는 도 6a 내지 도 6b에서 설명한 4 마스크 공정으로 제조되기 때문에 각각의 제조단계에 대한 설명은 생략한다.
상기 제 2 연결부(430a)는 제 2 박막 트랜지스터의 소스 전극(236a)과 게이트 배선(111a)에 인접한 공통배선(113a)을 전기적으로 연결하고 있다.
상기 제 2 연결부(430a)는 화소전극(117a)이 형성되는 공정에서 투명금속으로 형성되고, 상기 게이트 배선(111a)을 수직으로 횡단한다.
이와 같이, 본 발명에서는 단위 화소 영역에 데이터 전압을 전달하기 위한 제 1 박막 트랜지스터와 공통전압을 전달하기 위한 제 2 박막 트랜지스터를 형성함으로써, 각각의 단위화소 영역에서 발생되는 화소전압이 레벨 시프트 전압에 의해 왜곡되지 않도록 하였다.
즉, 제 1 박막 트랜지스터에서 필연적으로 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통전압에서도 레벨 시프트 전압(ΔVCom)이 발생하도록 함으로써, 실제적으로는 화소전압이 레벨 시프트 전압(ΔVP)이 발생되지 않는다.
도 10은 본 발명의 또 다른 실시예에 따른 액정표시장치의 화소영역을 도시한 평면도이다.
도 10에 도시된 바와 같이, 상기 도 4a의 화소 구조와 같이 단위 화소 영역에 두개의 스위칭 소자 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2)가 배치되어 있다.
이하, 상기 도 4a와 구별되는 부분을 중심으로 상세히 설명한다.
도 10의 화소구조에서는 제 1 공통배선(213a)과 제 2 공통배선(213b)이 데이터 배선(115a, 115b)이 형성되는 층에 형성되어 있고, 상기 제 1 공통배선(213a)는 상기 데이터 배선(115a, 115b)과 평행하다.
상기 제 1 공토배선(213a)으로부터 분기되는 제 2 공통배선(213b)는 상기 게이트 배선(111a, 111b)과 평행하면서, 일부가 화소전극(117a)와 오버랩되어 보조 정전용량을 형성한다.
그리고 제 2 박막 트랜지스터(T2)의 드레인전극/소스전극은 상기 제 1 공통배선(213a)와 일체로 형성되기 때문에 추가적으로 연결을 위한 연결부를 형성할 필요가 없다.
상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터의 드레인 전극 과 화소전극(117a)이 전기적으로 연결되는 것과 같이 직접 드레인 전극과 공통전극(124a) 및 공통바(124b)와 연결되어 있다.
따라서, 상기 제 1 공통배선(213a)으로부터 전달되어오는 공통전압은 상기 제 2 박막 트랜지스터(T2)를 거쳐 상기 공통바(124b)와 공통전극(124a)에 전달된다.
본 발명의 실시예에서도 상기에서 서술한 바와 같이, 상기 제 1 박막 트랜지스터(T1)과 제 2 박막 트랜지스터(T2)는 동일하게 설계되어야 한다. 왜냐하면, 상기 제 1 박막 트랜지스터(T1)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVP)과 상기 제 2 박막 트랜지스터(T2)가 턴온/턴오프될 때 발생되는 레벨 시프트 전압(ΔVCom)이 같아야 하기 때문이다.
그래서 상기 제 1 박막 트랜지스터(T1)에 의해서 화소 전압이 레벨 시프트 전압 만큼 떨어졌을 때, 이에 대응하는 공통 전압도 레벨 시프트 전압(ΔVCom = ΔVP)만큼 떨어지도록하여 원하는 화이트 또는 블랙 전압이 화소 영역에 인가될 수 있도록 한다.
즉, 본 발명의 화소 구조는 스위칭 소자인 제 1 박막 트랜지스터(T1)가 턴온될 때, 공통 전압을 인가하기 위한 스위칭 소자 제 2 박막 트랜지스터(T2)가 함께 턴온되고, 이때 상기 화소전극(117a)에는 화소 전압(데이터 전압)이 인가되고 공통전압(124a)에는 공통 전압이 인가된다.
반대로 상기 제 1 박막 트랜지스터(T1)가 턴오프될 때, 상기 제 2 박막 트랜 지스터(T2)도 동시에 턴오프되어 레벨 시프트 전압에 의해서 화소 전압이 왜곡되는 현상을 방지하였다.
본 발명에서는 각각의 화소 영역에 해당하는 레벨 시프트 전압(ΔVP) 만큼 공통전압도 레벨 시프트 시키기 때문에 종래 레벨 시프트 전압에 의해 발생하던 화소전압 불균형 현상을 제거할 수 있다.
그리고 본 발명은 모든 계조전압에 대해서도 동일한 효과를 얻들 수 있기 때문에 감마전압 설계 용이하고, 포지티브(positive)/네가티브(negative) 페이스(phase)의 전압 균형이 항상 균형있게 마춰지기 때문에 플리커 불량 및 잔상 불량을 제거할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명은 액정표시장치의 화소영역에서 발생되는 레벨 시프트 전압(ΔVP)에 대응되도록 공통 전압을 레벨 시프트 시킴으로써, 화이트 상태 또는 블랙 상태일 때, 정확하게 화소전압이 인가될 수 있도록 하여 플리커 불량 및 잔상 불량을 제거한 효과가 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (44)

  1. 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
    상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터;
    상기 게이트 배선과 평행하며, 상기 단위 화소 영역의 상부 영역에 배치된 제 1 공통 배선;
    상기 제 1 공통 배선으로부터 상기 데이터 배선과 평행한 방향으로 단위 화소 영역에 분기된 제 2 공통 배선;
    상기 제 1 박막 트랜지스터와 대향하고, 상기 제 2 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터;
    상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에서 상기 데이터 배선과 평행한 방향으로 배치된 화소바와 상기 화소바로부터 상기 게이트 배선과 평행한 방향으로 분기된 화소 전극들; 및
    상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극들과 상기 데이터 배선 방향으로 교대로 배치되는 공통전극들과, 상기 공통전극들과 일체로 형성되며 상기 제 2 공통 배선과 인접한 영역에서 상기 데이터 배선과 평행한 방향으로 배치된 공통바를 포함하고,
    상기 단위 화소 영역의 상부에 위치하는 화소전극은 상기 제 1 공통 배선과 오버랩되어 정전 용량을 형성하고,
    상기 제 2 공통배선의 가장자리와 제 2 박막 트랜지스터의 전극은 제 1 연결부에 의해 전기적으로 연결된 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 화소 전극과 화소바는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 공통전극과 공통바는 투명금속으로 형성된 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서, 상기 제 1 박막 트랜지스터는 상기 데이터 배선으로부터 인가되는 데이터 신호를 상기 화소전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터는 상기 제 1 공통배선으로부터 인가되는 공통전압을 상기 공통전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서, 상기 제 1 연결부는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서, 상기 공통전극과 공통바는 게이트 배선과 동일한 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서, 상기 공통전극 및 공통바는 제 2 연결부에 의해 상기 제 2 박막 트랜지스터와 연결된 것을 특징으로 하는 액정표시장치.
  10. 제 9 항에 있어서, 상기 제 1 연결부와 제 2 연결부는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  11. 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
    상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터;
    상기 게이트 배선과 평행하며, 상기 단위 화소 영역의 상부 영역에 배치된 제 1 공통 배선;
    상기 제 1 박막 트랜지스터와 대향하고, 상기 데이터 배선을 따라 인접한 단위 화소 영역의 상부에 배치된 제 2 공통배선과 전기적으로 연결된 제 2 박막 트랜지스터;
    상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에서 상기 데이터 배선과 평행한 방향으로 배치된 화소바와 상기 화소바로부터 상기 게이트 배선과 평행한 방향으로 분기된 화소 전극들; 및
    상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극들과 상기 데이터 배선 방향으로 교대로 배치되는 공통전극들과, 상기 공통전극들과 일체로 형성되며 인접한 데이터 배선과 평행한 방향으로 배치된 공통바를 포함하고,
    상기 단위 화소 영역의 상부에 위치하는 화소전극은 상기 제 1 공통 배선과 오버랩되어 정전 용량을 형성하고,
    상기 제 2 박막 트랜지스터는 상기 단위 화소 영역의 게이트 배선을 횡단하여 배치된 제 1 연결부에 의해 상기 인접한 단위 화소 영역의 제 2 공통 배선과 전기적으로 연결된 것을 특징으로 하는 액정표시장치.
  12. 삭제
  13. 제 11 항에 있어서, 상기 화소 전극과 화소바는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  14. 제 11 항에 있어서, 상기 공통전극과 공통바는 투명금속으로 형성된 것을 특징으로 하는 액정표시장치.
  15. 제 11 항에 있어서, 상기 제 1 박막 트랜지스터는 상기 데이터 배선으로부터 인가되는 데이터 신호를 상기 화소전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  16. 제 11 항에 있어서, 상기 제 2 박막 트랜지스터는 상기 제 1 연결부에 의해 상기 인접한 단위 화소 영역의 제 2 공통배선으로부터 공급되는 공통전압을 상기 공통전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  17. 제 11 항에 있어서, 상기 제 1 연결부는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  18. 제 11 항에 있어서, 상기 공통전극과 공통바는 게이트 배선과 동일한 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  19. 제 18 항에 있어서, 상기 공통전극 및 공통바는 상기 제 2 박막 트랜지스터와 제 2 연결부에 의해 연결된 것을 특징으로 하는 액정표시장치.
  20. 제 19 항에 있어서, 상기 제 1 연결부와 제 2 연결부는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
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  38. 교차 배열되어 단위 화소 영역을 정의하는 게이트 배선과 데이터 배선;
    상기 게이트 배선과 데이터 배선의 교차 영역에 배치된 제 1 박막 트랜지스터;
    상기 데이터 배선과 평행하게 배치된 제 1 공통 배선;
    상기 제 1 공통 배선으로부터 분기되고, 상기 단위 화소 영역의 상부 영역에 상기 게이트 배선과 평행한 방향으로 배치된 제 2 공통 배선;
    상기 제 1 박막 트랜지스터와 대향하도록 단위 화소 영역에 배치되고, 인접한 상기 제 1 공통 배선과 전기적으로 연결된 제 2 박막 트랜지스터;
    상기 제 1 박막 트랜지스터와 전기적으로 연결되면서, 상기 단위 화소 영역에서 상기 데이터 배선과 평행한 방향으로 배치된 화소바와 상기 화소바로부터 상기 게이트 배선과 평행한 방향으로 분기된 화소 전극들; 및
    상기 제 2 박막 트랜지스터와 전기적으로 연결되면서, 상기 화소전극들과 상기 데이터 배선 방향으로 교대로 배치되는 공통전극들과, 상기 공통전극들과 일체로 형성되며 인접한 제 1 공통 배선과 평행한 방향으로 배치된 공통바를 포함하고,
    상기 단위 화소 영역의 상부에 위치하는 화소전극은 상기 제 2 공통 배선과 오버랩되어 정전 용량을 형성하는 것을 특징으로 하는 액정표시장치.
  39. 제 38 항에 있어서, 상기 화소 전극과 화소바는 투명 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  40. 제 38 항에 있어서, 상기 공통전극과 공통바는 투명금속으로 형성된 것을 특징으로 하는 액정표시장치.
  41. 제 38 항에 있어서, 상기 제 1 박막 트랜지스터는 상기 데이터 배선으로부터 인가되는 데이터 신호를 상기 화소전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  42. 제 38 항에 있어서, 상기 제 2 박막 트랜지스터는 상기 제 1 공통배선으로부터 인가되는 공통전압을 상기 공통전극에 인가하기 위한 스위칭 소자인 것을 특징으로 하는 액정표시장치.
  43. 제 38 항에 있어서, 상기 제 1 및 제 2 공통배선은 상기 데이터 배선과 동일한 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  44. 삭제
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