KR102573899B1 - 액정표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정표시장치는, 공통 전압을 소스(source)로 하는 박막 트랜지스터를 추가하여, 공통 전압을 화소 전압에 동기화함으로써 저주파 구동에 의한 휘도 저하를 최소화하고 플리커(flicker)를 개선하는 것을 특징으로 한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 저주파 구동이 가능한 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 이중 액정표시장치(Liquid Crystal Display Device; LCD), 유기발광소자(Organic Light Emitting Diode; OLED)와 같은 여러 가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 널리 사용되고 있다.
일반적으로, 액정표시장치는 외부의 시스템으로부터 입력되는 60Hz의 구동주파수로 클럭(clock)을 인가 받게 되고, 이 구동주파수에 따라 동작하게 된다.
이 경우에, 동영상과 같이 영상의 변화가 큰 영상뿐만 아니라 정지 영상과 같이 영상의 변화가 크지 않은 영상에 대해서도 실질적으로 동일한 구동주파수로 표시장치가 동작하게 되므로, 전력 소모가 높아지게 된다.
이를 개선하기 위해, 동영상을 표시하는 경우에는 60Hz의 정상 주파수로 구동하고, 정지영상을 표시하는 경우에는 정상 주파수 보다 낮은 저주파수로 표시장치를 구동하여 소비 전력을 절감하는 가변 주파수 구동(Variable Refresh Rate: VRR) 기술이 제안되었다.
각 화소는 하나의 게이트 라인 및 하나의 데이터 라인과 연결되어 있으며, 화소를 구동하기 위해 박막 트랜지스터 및 스토리지 캐패시터가 형성된다. 박막 트랜지스터는 게이트 라인과 데이터 라인이 교차되는 영역에 형성되며, 게이트 라인으로부터 돌출된 게이트 전극과, 데이터 라인으로부터 돌출된 소스 전극 및 소스 전극과 이격되어 화소 전극과 연결되는 드레인 전극으로 이루어진다.
스토리지 캐패시터(Cst)는 게이트 라인과 평행하게 지나는 공통 라인과 화소 전극이 오버랩된 부위에 형성된다. 한편, 드레인 전극과 공통 전극 사이에는 회로적으로, 액정 캐패시터(Clc)가 형성된다. 공통 전압은 정전압으로 게이트 전극과 소스 전극 또는 드레인 전극 간에 발생하는 기생 커패시터(Cgs)에 의해 액정에 인가되는 전류 성분의 전압인 킥백 전압(Kickback voltage; Δ이 발생 하며, 액정을 열화시키는 원인이 되고 있다.
그런데, 60Hz 이하의 저주파 구동에서는 홀딩 타임(holding time)의 증가에 따른 화소 전압의 강하(drop) 폭의 증가로 휘도가 저하되고 플리커(flicker), 잔상 등과 같은 불량이 발생한다. 일 예로, 120Hz 구동 시 실효 전압(Vrms)은 3.35V로 투과율(transmittance)이 약 21.6%인데 비해, 40Hz 구동 시 실효 전압이 3.11V로 낮아지고 투과율이 약 15.7%로 저하되었다.
이를 해결하기 위해 기존 스토리지 커패시터(Cst)의 면적 증가가 필요하나, 스토리지 커패시터의 면적 증가에 따른 개선 효과는 실제 미미한 수준이다.
이에, 본 발명이 해결하고자 하는 과제는, 킥백 전압의 기준이 되는 공통 전압을 화소 전압에 동기화함으로써 저주파 구동에 의한 휘도 저하를 최소화하고 플리커(flicker)를 개선할 수 있는 액정표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소를 정의하는 복수의 게이트 라인과 데이터 라인, 상기 서브-화소 내에 교대로 배치되는 복수의 공통 전극과 화소 전극, 상기 게이트 라인에 연결된 제1 게이트 전극, 상기 제1 게이트 전극 상부에 배치된 제1 액티브층, 상기 데이터 라인에 연결된 제1 소스 전극 및 상기 화소 전극에 전기적으로 접속된 제1 드레인 전극으로 이루어진 제1 박막 트랜지스터, 상기 게이트 라인에 대해 나란하게 배치된 제1 공통 라인, 및 상기 게이트 라인에 연결된 제2 게이트 전극, 상기 제2 게이트 전극 상부에 배치된 제2 액티브층, 상기 제1 공통 라인에 전기적으로 접속된 제2 소스 전극 및 상기 공통 전극에 전기적으로 접속된 제2 드레인 전극으로 이루어진 제2 박막 트랜지스터를 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 일 실시예에 따른 액정표시장치는, 될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 공통 전압을 소스(source)로 하는 트랜지스터를 추가하여, 공통 전압을 화소 전압에 동기화함으로써 저주파 구동에 의한 휘도 저하를 최소화하고 플리커(flicker)를 개선할 수 있어, 표시 품위가 향상되는 효과를 제공한다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명에 따른 액정표시장치를 개략적으로 보여주는 블럭도이다.
도 2는 본 발명의 제1 실시예에 따른 액정표시장치를 예로 들어 보여주는 평면도이다.
도 3은 도 2에 도시된 본 발명의 제1 실시예에 따른 액정표시장치에 있어, 하나의 서브-화소를 예로 보여주는 등가회로도이다.
도 4a 및 도 4b는 종래와 본 발명에서 구동 차이를 비교하여 보여주는 도면이다.
도 5은 도 2에 도시된 본 발명의 제1 실시예에 따른 액정표시장치에 있어, A-A'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 액정표시장치를 예로 들어 보여주는 평면도이다.
도 7은 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, 하나의 화소를 예로 보여주는 등가회로도이다.
도 8은 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, B-B'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 9a 및 도 9b는 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, C-C'선 및 D-D'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 10a 내지 10c는 비교예와 본 발명에서 포지티브 프레임에 대한 화소 전압을 비교하여 보여주는 도면이다.
도 11a 내지 11c는 비교예와 본 발명에서 네거티브 프레임에 대한 화소 전압을 비교하여 보여주는 도면이다.
도 12는 비교예와 본 발명에서 커패시턴스 비율에 따른 킥백 전압을 비교하여 보여주는 그래프이다.
도 13은 비교예와 본 발명에서 커패시턴스 비율에 따른 실효 전압을 비교하여 보여주는 그래프이다.
도 14a 및 도 14b는 비교예에서 시간에 따른 전압 변화를 예로 보여주는 그래프이다.
도 15a 및 도 15b는 본 발명의 제2 실시예에서 시간에 따른 전압 변화를 예로 보여주는 그래프이다.
도 16a 및 도 16b는 비교예와 본 발명의 제2 실시예에서 시간에 따른 실효 전압의 변동을 비교하여 보여주는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명에 따른 액정표시장치를 개략적으로 보여주는 블럭도이다.
도 1을 참조하면, 본 발명에 따른 액정표시장치는, 다수의 화소(P)들이 매트릭스 형태로 배치된 표시패널(100)과 표시패널(100)을 구동하는 구동회로를 포함할 수 있다. 표시패널(100)을 구동하는 구동회로는, 데이터 구동회로(200)와, 게이트 구동회로(300) 및 타이밍 제어회로(400)를 포함할 수 있다.
본 발명에 따른 액정표시장치는 표시되는 영상에 따라 주파수가 변동되는 가변 주파수 구동(Variable Refresh Rate: VRR) 방식의 액정표시장치로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이때, 동영상과 같이 영상의 변화가 큰 영상을 표시하는 경우에는, 외부 시스템으로부터 입력된 구동주파수로서 60Hz의 정상주파수에 따라 정상주파 모드로 액정표시장치가 구동될 수 있다.
그리고, 정지 영상과 같이 영상의 변화가 크지 않은 영상을 표시하는 경우에는, 정상주파수 보다 낮은 저주파수에 따라 저주파 모드로 액정표시장치가 구동될 수 있다. 저주파 모드에서는 정상주파 모드에 비해 프레임 수가 감소하여 데이터 기입, 즉 리프레쉬(refresh) 횟수가 감소되므로, 액정표시장치의 소비전력이 절감될 수 있게 된다.
표시패널(100)에 대해 살펴보면, 표시패널(100)에는 화소(P)들을 구동하기 위한 구동신호를 전달하는 각종 배선들이 형성될 수 있다.
이때, 일 예로 데이터 전압을 전달하는 다수의 데이터 라인(DL) 각각이 열 라인 방향을 따라 연장되어 해당 열 라인의 화소(P)에 연결될 수 있다. 그리고, 게이트 전압을 전달하는 다수의 게이트 라인(GL) 각각이 행 라인 방향을 따라 연장되어 해당 행 라인의 화소(P)에 연결될 수 있다.
타이밍 제어회로(400)는 데이터 구동회로(200) 및 게이트 구동회로(300)의 구동 타이밍을 제어할 수 있다. 타이밍 제어회로(400)는 외부 시스템으로부터 입력되는 디지털 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동회로(200)에 공급할 수 있다.
또한, 타이밍 제어회로(400)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭신호(CLK) 및 데이터 인에이블신호(DE)의 타이밍 신호들에 기초하여 데이터 구동회로(200)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS) 및 게이트 구동회로(300)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)를 발생시킬 수 있다.
데이터 구동회로(200)는 데이터 라인(DL)을 구동하게 된다. 즉, 데이터 구동회로(200)는 데이터 제어신호(DCS)를 기반으로 입력된 디지털 데이터(RGB)를 아날로그 데이터 전압으로 변환하여 해당 데이터 라인(DL)에 공급할 수 있다.
게이트 구동회로(300)는 게이트 라인(GL)을 구동하게 된다. 즉, 게이트 구동회로(300)는 게이트 제어신호(GCS)를 기반으로 게이트 전압을 발생시켜 이를 라인 순차 방식으로 게이트 라인(GL)에 공급할 수 있다.
도 2는 본 발명의 제1 실시예에 따른 액정표시장치를 예로 들어 보여주는 평면도이다.
도 3은 도 2에 도시된 본 발명의 제1 실시예에 따른 액정표시장치에 있어, 하나의 서브-화소를 예로 보여주는 등가회로도이다. 이때, 도 3은 제1, 제2 박막 트랜지스터(TR1, TR2)와 다수의 배선, 즉 게이트 라인(116), 데이터 라인(117), 공통 라인(108l) 및 내부 공통 라인(CL)에 의해 형성되는 액정 커패시터(Clc), 제1, 제2 스토리지 커패시터(Cst, Ccc') 및 다수의 기생 커패시터(Cdc, Cdc', Cdp, Cgd, Cgs, Cgc', Cgc)를 예로 보여주고 있다.
도 4a 및 도 4b는 종래와 본 발명에서 구동 차이를 비교하여 보여주는 도면이다.
도 5는 도 2에 도시된 본 발명의 제1 실시예에 따른 액정표시장치에 있어, A-A'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
우선, 도 2 내지 도 3 및 도 5를 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 복수의 서브-화소를 포함할 수 있다.
복수의 서브-화소는 기판(110) 위에 복수의 게이트 라인(116)과 데이터 라인(117)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다. 즉, 복수의 서브-화소는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스 형태로 배치될 수 있다.
게이트 라인(116)은 기판(110) 위에 제1 방향으로 배치될 수 있다. 또한, 데이터 라인(117)은 제1 방향과 상이한 제2 방향으로 배치되어 게이트 라인(116)과 함께 복수의 서브-화소를 구획할 수 있다.
복수의 서브-화소는 각각 특정 컬러의 빛을 구현할 수 있다. 예를 들어, 서브-화소는 적색을 구현하는 적색 서브-화소, 녹색을 구현하는 녹색 서브-화소 및 청색을 구현하는 청색 서브-화소 중 어느 하나로 구성될 수 있다. 이 경우, 적색 서브-화소, 녹색 서브-화소 및 청색 서브-화소의 그룹이 하나의 화소를 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 하나의 화소는 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성될 수도 있다.
상술한 바와 같이 본 발명의 제1 실시예에 따른 서브-화소는, 제1, 제2 박막 트랜지스터(TR1, TR2)와 다수의 배선, 즉 게이트 라인(116), 데이터 라인(117), 공통 라인(108l) 및 내부 공통 라인(CL)에 의해 형성되는 액정 커패시터(Clc), 제1, 제2 스토리지 커패시터(Cst, Ccc') 및 다수의 기생 커패시터(Cdc, Cdc', Cdp, Cgd, Cgs, Cgc', Cgc)를 포함하여 구성될 수 있다.
본 발명의 제1 실시예에 따른 서브-화소 각각은, 2개의 박막 트랜지스터, 즉 제1, 제2 박막 트랜지스터(TR1, TR2)를 구비하는 것을 특징으로 한다. 일 예로, 게이트 라인(116)과 데이터 라인(117)이 교차하는 영역, 즉 상하로 이웃하는 서브-화소들의 경계에 제1, 제2 박막 트랜지스터(TR1, TR2)가 배치될 수 있다. 또한, 상하로 이웃하는 서브-화소들의 경계에 공통 라인(108l)이 배치될 수 있다. 공통 라인(108l)은 데이터 라인(117) 상부로 연장될 수 있다.
이러한 서브-화소 내에 복수의 공통 전극(108)과 화소 전극(118)이 교대로 배치될 수 있다.
이때, 제1 박막 트랜지스터(TR1)는, 게이트 라인(106)에 연결된 제1 게이트 전극(121a), 제1 게이트 전극(121a) 상부에 배치된 제1 액티브층(124a), 데이터 라인(117)에 연결된 제1 소스 전극(122a) 및 제1 소스 전극(122a)과 대향 배치되어 화소 전극(118)에 전기적으로 접속된 제1 드레인 전극(123a)으로 구성될 수 있다.
즉, 스위칭 소자로 기능하는 제1 박막 트랜지스터(TR1)는 대응되는 게이트 라인(116) 및 데이터 라인(117)과 연결되어 게이트 전압과 데이터 전압을 각각 인가 받을 수 있다. 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(121a)은 게이트 라인(116)에 연결되고, 제1 소스 전극(122a)은 데이터 라인(117)에 연결되며, 제1 드레인 전극(123a)은 액정 커패시터(Clc)에 연결될 수 있다. 여기서, 제1 박막 트랜지스터(TR1)는 이동도나 오프 전류 특성이 우수한 산화물 반도체를 이용하여 제1 액티브층(124a)을 구성할 수 있는데, 본 발명이 이에 한정되지는 않는다.
본 발명의 제1 실시예에 따른 액정표시장치는, 서브-화소 내에 상술한 제1 박막 트랜지스터(TR1) 이외에 제1 공통 전압을 소스(source)로 하는 제2 박막 트랜지스터(TR2)를 추가로 구성하는 것을 특징으로 한다.
즉, 본 발명은 제2 박막 트랜지스터(TR2)를 통해 제1 공통 전압으로부터 데이터 전압(또는, 화소 전압)에 동기화되도록 제2 공통 전압을 유도함으로써, 저주파 구동에 의한 휘도 저하를 최소화하고 플리커를 개선하는 것을 특징으로 한다.
이때, 제2 박막 트랜지스터(TR2)는, 게이트 라인(116)에 연결된 제2 게이트 전극(121b), 제2 게이트 전극(121b) 상부에 배치된 제2 액티브층(124b), 공통 라인(108l)에 전기적으로 접속된 제2 소스 전극(122b) 및 연결 전극(150)을 통해 공통 전극(108)에 전기적으로 접속된 제2 드레인 전극(123b)으로 구성될 수 있다.
액정 커패시터(Clc)는 서로 대향하는 화소 전극(118)과 공통 전극(108) 및 화소 전극(118)과 공통 전극(108) 사이에 충진된 액정층으로 구성될 수 있다.
화소 전극(118)은 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(123a)에 전기적으로 접속되어 화소 전압을 인가 받을 수 있으며, 공통 전극(108)은 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(123b)에 전기적으로 접속되어 화소 전압에 동기화된 제2 공통 전압을 인가 받을 수 있다. 화소 전압과 제2 공통 전압의 전압 차에 의해 화소 전극(118)과 공통 전극(108) 사이에 전계가 발생되어 액정분자의 배열을 변화시킴으로써 화상을 표시할 수 있다.
제1, 제2 스토리지 커패시터(Cst, Ccc')는 액정 커패시터(Clc)에 병렬로 연결되어, 화소 전극(118)에 인가된 데이터 전압, 즉 화소 전압을 다음 프레임까지 저장하게 된다.
이하, 이와 같이 구성되는 본 발명의 제1 실시예에 따른 액정표시장치의 적층 구조를 상세히 설명한다.
게이트 라인(116), 제1 게이트 전극(121a), 제2 게이트 전극(121b) 및 제1, 제2, 제3 전극(130a, 130b, 130c)은, 기판(110) 위의 동일 층에 배치될 수 있다.
제1, 제2 게이트 전극(121a, 121b)은 게이트 라인(116)의 일부를 구성할 수 있다. 따라서, 제1 게이트 전극(121a)과 제2 게이트 전극(121b)에는 동일한 게이트 전압이 인가될 수 있다.
이때, 제1 드레인 전극(123a)과, 제2 소스 전극(122b) 및 제2 드레인 전극(123b)은 각각 일 방향으로 연장되며, 연장된 1 드레인 전극(123a)과, 제2 소스 전극(122b) 및 제2 드레인 전극(123b) 하부에 제1 전극(130a)과, 제2 전극(130b) 및 제3 전극(130c)이 각각 배치될 수 있다.
또한, 데이터 라인(117)의 적어도 일측에는 차폐 라인(111)이 배치될 수 있으며, 차폐 라인(111)은 제1, 제3 전극(130a, 130c)에 연결될 수 있다. 차폐 라인(111)은 횡전계에 대한 데이터 신호의 간섭을 차폐할 수 있다.
제1, 제3 전극(130a, 130c)에 연결되지 않은 차폐 라인(111)의 다른 일단은, 게이트 라인(116)에 대해 나란하게 배치된 연결 라인(111a)에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
게이트 라인(116), 제1 게이트 전극(121a), 제2 게이트 전극(121b), 제1, 제2, 제3 전극(130a, 130b, 130c), 차폐 라인(111) 및 연결 라인(111a)은, 기판(110) 위에 제1 금속층으로 형성될 수 있다.
제1 금속층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금, 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 게이트 라인(116), 제1 게이트 전극(121a), 제2 게이트 전극(121b), 제1, 제2, 제3 전극(130a, 130b, 130c), 차폐 라인(111) 및 연결 라인(111a) 위에는 제1 절연층(115a)이 구비될 수 있다.
제1 절연층(115a)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다.
일 예로, 제1 절연층(115a)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
제1 액티브층(124a)과 제2 액티브층(124b)이 제1 절연층(115a) 위의 동일 층에 배치될 수 있다.
제1 액티브층(124a)과 제2 액티브층(124b)은 반도체층으로 이루어질 수 있다.
반도체층으로는 비정질 실리콘(a-Si), 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS), IGZO 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(carbon nano tube), 그래핀(graphene) 및 유기 반도체 등을 포함할 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 반도체층은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
반도체층이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
데이터 라인(117), 제1 소스 전극(122a), 제1 드레인 전극(123a), 제2 소스 전극(122b) 및 제2 드레인 전극(123b)이 제1, 제2 액티브층(124a, 124b) 위의 동일 층에 배치될 수 있다.
데이터 라인(117) 하부에는 제1, 제2 액티브층(124a, 124b)과 동일한 반도체층으로 이루어진 반도체 패턴(124c)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 데이터 라인(117)과 제1, 제2 액티브층(124a, 124b)을 서로 다른 마스크공정에서 형성하는 경우 데이터 라인(117) 하부에는 반도체 패턴이 배치되지 않을 수도 있다.
데이터 라인(117), 제1 소스 전극(122a), 제1 드레인 전극(123a), 제2 소스 전극(122b) 및 제2 드레인 전극(123b)은 제2 금속층으로 이루어질 수 있다.
제2 금속층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
상술한 바와 같이 데이터라인(117)은 제1 방향과 상이한 제2 방향으로 배치되어 게이트라인(116)과 함께 복수의 서브-화소를 구획할 수 있다.
게이트 라인(106)에 연결된 제1 게이트 전극(121a), 제1 게이트 전극(121a) 상부에 배치된 제1 액티브층(124a), 데이터 라인(117)에 연결된 제1 소스 전극(122a) 및 제1 소스 전극(122a)과 대향 배치되어 화소 전극(118)에 전기적으로 접속된 제1 드레인 전극(123a)은 제1 박막 트랜지스터(TR1)를 구성할 수 있다.
게이트 라인(116)에 연결된 제2 게이트 전극(121b), 제2 게이트 전극(121b) 상부에 배치된 제2 액티브층(124b), 공통 라인(108l)에 전기적으로 접속된 제2 소스 전극(122b) 및 연결 전극(150)을 통해 공통 전극(108)에 전기적으로 접속된 제2 드레인 전극(123b)은 제2 박막 트랜지스터(TR2)를 구성할 수 있다.
데이터 라인(117), 제1 소스 전극(122a), 제1 드레인 전극(123a), 제2 소스 전극(122b) 및 제2 드레인 전극(123b) 위의 동일 층에는 제2 절연층(115b)이 배치될 수 있다.
제2 절연층(115b)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 일 예로, 제2 절연층(115b)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
공통 전극(108)과 화소 전극(118)이 제2 절연층(115b) 위의 동일 층에 배치될 수 있다.
화소 전극(118)은 서브-화소 내에서 공통 전극(108)과 교대로 배치되어 횡전계를 형성할 수 있다.
복수의 공통 전극(108)은 핑거(finger), 또는 헤링본(herringbone) 형상으로 서브-화소 내에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 공통 전극(108)은 수직 방향이나 수평 방향의 직선 형상으로 배치될 수도 있다.
또한, 복수의 화소 전극(118)은 핑거(finger), 또는 헤링본(herringbone) 형상으로 서브-화소 내에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 화소 전극(118)은 수직 방향이나 수평 방향의 직선 형상으로 배치될 수도 있다.
제2 절연층(115b)의 일부 영역이 제거되어 제1 드레인 전극(123a)의 일부를 노출시키는 제1 컨택홀(140a)이 형성될 수 있다.
복수의 화소 전극(118)의 일단은 게이트 라인(116)에 대해 나란하게 배치된 화소 전극 라인(118a)에 연결될 수 있다. 따라서, 화소 전극 라인(118a)은, 제1 컨택홀(140a)을 통해 제1 드레인 전극(123a)에 전기적으로 접속될 수 있다.
또한, 제2 절연층(115b)의 일부 영역이 제거되어 제2 소스 전극(122b)의 일부를 노출시키는 제2 컨택홀(140b)이 형성될 수 있다.
제2 소스 전극(122b)은, 제2 컨택홀(140b)을 통해 공통 라인(108l)에 전기적으로 접속할 수 있다.
또한, 제2 절연층(115b)과 제1 절연층(115a)의 일부 영역이 제거되어 제2 드레인 전극(123b)의 측면 일부와 제3 전극(130c)의 상면 일부를 노출시키는 제3 컨택홀(140c)이 형성될 수 있다.
복수의 공통 전극(108) 중 적어도 하나의 공통 전극(108)의 일단은 연결 전극(150)에 연결될 수 있다. 따라서, 연결 전극(150)은, 제3 컨택홀(140c)을 통해 제2 드레인 전극(123b)과 제3 전극(130c)에 전기적으로 접속할 수 있다.
복수의 공통 전극(108)의 다른 일단은 게이트 라인(116)에 대해 나란하게 배치된 공통 전극 라인(108a)에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 소스 전극(122b)은 공통 라인(108l)을 통해 제1 공통 전압을 인가 받으며, 제2 박막 트랜지스터(TR2)를 통해 제2 드레인 전극(123b)에 제1 공통 전압과 상이한 제2 공통 전압이 공급될 수 있다. 그리고, 연결 전극(150)은, 제2 드레인 전극(123b)을 통해 제2 공통 전압을 공통 전극(108)에 전달할 수 있다. 따라서, 본 발명에 따른 공통 전극(108)에는 제1 공통 전압이 아닌 제2 공통 전압이 인가되게 된다.
이러한 제2 공통 전압은 화소 전압에 동기화된 것을 특징으로 한다.
제1 드레인 전극(123a)의 일부는, 제1 전극(130a) 위에 배치되어 제1 전극(130a)과 함께 제1 스토리지 커패시터(Cst)를 구성할 수 있다. 이때, 제1 전극(130a)은 제3 전극(130c)과 연결되어 있으므로, 제1 전극(130a)에는 제2 공통 전압이 인가될 수 있다. 따라서, 제1 스토리지 커패시터(Cst)는 제2 공통 전압과 화소 전압 사이의 커패시턴스를 가질 수 있다.
한편, 제2 공통 전압을 인가 받는 연결 전극(150), 제1, 제3 전극(130a, 130c), 차폐 라인(111) 및 연결 라인(111a)은 내부 공통 라인(CL)으로 정의할 수 있다.
따라서, 제2 스토리지 커패시터(Ccc')는 제1 공통 전압과 제2 공통 전압 사이의 커패시턴스를 가질 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예는 제1 공통 전압을 소스(source)로 하는 제2 박막 트랜지스터(TR2)를 추가하며, 킥백 전압을 동기화 하기 위해 기생 커패시터 Cgs=Cgc'이 되도록 설계하는 것을 특징으로 한다.
이에, 제2 공통 전압을 가진 내부 공통 라인(CL)을 형성하여, 공통 라인과 내부 공통 라인(CL) 사이에 제2 스토리지 커패시터(Ccc')를 추가로 형성하게 된다.
상술한 바와 같이 제2 스토리지 커패시터(Ccc')는 제1 공통 전압과 제2 공통 전압 사이의 커패시턴스를 가지며, 제1 공통 전압의 충전 및 홀딩에 관련된 커패시턴스를 가질 수 있다.
제1 스토리지 커패시터(Cst)는 화소 전극과 내부 공통 라인(CL) 사이에서 화소 전압과 제2 공통 전압 사이의 커패시턴스를 가지며, 화소 전압의 충전 및 홀딩에 관련된 커패시턴스를 가질 수 있다.
제1 킥백 전압(Δ은 제1 게이트 전극과 제1 소스 또는 제1 드레인 전극 간에 발생하는 제1 기생 커패시터(Cgs)에 의해 액정에 인가되는 직류 성분의 전압을 나타낸다.
또한, 제2 킥백 전압(Δ')은 제2 게이트 전극과 제2 소스 또는 제2 드레인 전극 간에 발생하는 제2 기생 커패시터(Cgs')에 의해 액정에 인가되는 직류 성분의 전압을 나타낸다.
등가회로에 의한 킥백 전압은 다음과 같이 나타낼 수 있다.
ΔVp=CgsxΔVg/(Cgs+Clc+Cst)
ΔVp'=Cgc'xΔVg/(Cgc'+Clc+Cst+Ccc')
여기서, ΔVg는 게이트 전압의 하이 값(Vgh)과 게이트 전압의 로우 값(Vgl)의 차이 값이고, Clc는 액정 커패시터 값이고, Cst는 제1 스토리지 캐패시터 값이며, Cgs는 제1 게이트 전극과 제1 소스 또는 제1 드레인 전극 간 제1 기생 커패시터에서 발생한 기생 용량 값이다.
또한, Ccc'은 제2 스토리지 캐패시터 값이며, Cgc'은 제2 게이트 전극과 제2 소스 또는 제2 드레인 전극 간 제2 기생 커패시터에서 발생한 기생 용량 값이다.
ΔVp=ΔVp'인 동기화 조건에 따르면,
CgsxΔVg/(Cgs+Clc+Cst)=Cgc'xΔVg/(Cgc'+Clc+Cst+Ccc')이며,
제1, 제2 박막 트랜지스터(TR1, TR2)를 동일하게 설계한다고 가정할 경우 Cgs=Cgc'이므로,
CgsxΔVg/(Cgs+Clc+Cst)=CgsxΔVg/(Cgs+Clc+Cst+Ccc')가 된다.
따라서, ΔVp=ΔVp'를 만족하기 위해서는 Ccc'≒0이 되어야 한다.
따라서, 제2 스토리지 커패시터(Ccc')를 작게 설계하여 ΔVp와 ΔVp' 차이를 최소화할 필요가 있다.
참고로, 도 4a는 일반적인 구조에서 인버젼(inversion)에 따른 구동 차이를 보여둔다. 이때, VCOM, VPXL 및 VG는 각각 공통 전압, 화소 전압 및 게이트 전압을 나타낸다.
도 4a를 참조하면, 화소 전압은, 포지티브 프레임에서 ΔVA의 킥백 전압이 발생하고, 네거티브 프레임에서 ΔVB의 킥백 전압이 발생하는 것을 알 수 있다.
이때, ΔVA≠ΔVB으로 모든 그레이(gray) 전압에서 최적 공통 전압이 다르게 되어 휘도 차이에 따른 플리커가 발생하는 것을 알 수 있다.
반면, 도 4b는 본 발명에 따른 화소 전압과 제2 공통 전압의 동기화 구조에서, 인버젼(inversion)에 따른 구동 차이를 보여둔다. 이때, 도 4b에서 제2 공통 전압은 긴 파선-점선으로 도시하였다.
도 4b를 참조하면, 화소 전압은, 포지티브 프레임에서 ΔVA의 킥백 전압이 발생하고, 네거티브 프레임에서 ΔVB의 킥백 전압이 발생하는 것을 알 수 있다. 또한, 제2 공통 전압은, 포지티브 프레임에서 ΔVAC의 킥백 전압이 발생하고, 네거티브 프레임에서 ΔVBC의 킥백 전압이 발생하는 것을 알 수 있다.
이때, 화소 전압과 제2 공통 전압의 차이는, 포지티브 프레임과 네거티브 프레임에서 ΔVA-ΔVAC=ΔVB-ΔVBC로 어떤 그레이 전압에서도 제2 공통 전압이 ΔVP 만큼 자율 조정되는 것을 알 수 있다. 따라서, 프레임별로 전압 대칭에 의해 플리커가 개선되는 것을 알 수 있다.
도 6은 본 발명의 제2 실시예에 따른 액정표시장치를 예로 들어 보여주는 평면도이다.
도 7은 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, 하나의 서브-화소를 예로 보여주는 등가회로도이다. 이때, 도 7은 제1, 제2 박막 트랜지스터(TR1, TR2)와 다수의 배선, 즉 게이트 라인(216), 데이터 라인(217), 공통 라인(208l) 및 내부 공통 라인(CL)에 의해 형성되는 액정 커패시터(Clc), 제1, 제2 스토리지 커패시터(Cst, Ccc') 및 다수의 기생 커패시터(Cdc, Cdc', Cdp, Cgd, Cgs, Cgc', Cgc)를 예로 보여주고 있다.
도 8은 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, B-B'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 9a는 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, C-C'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다. 그리고, 도 9b는 도 6에 도시된 본 발명의 제2 실시예에 따른 액정표시장치에 있어, D-D'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 6 내지 도 8 및 도 9a 내지 도 9c에 도시된 본 발명의 제2 실시예에 따른 액정표시장치는, 제1 스토리지 커패시터를 제1 공통 전압과 화소 전압 사이 커패시턴스를 가지도록 설계한 것을 제외하고는 상술한 본 발명의 제1 실시예와 실질적으로 동일한 구성으로 이루어져 있다.
도 6 내지 도 8 및 도 9a 내지 도 9c를 참조하면, 상술한 본 발명의 제1 실시예와 동일하게 본 발명의 제2 실시예에 따른 액정표시장치는 복수의 서브-화소를 포함할 수 있다.
복수의 서브-화소는 기판(210) 위에 복수의 게이트 라인(216)과 데이터 라인(217)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다. 즉, 복수의 서브-화소는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스 형태로 배치될 수 있다.
일 예로, 게이트 라인(216)은 기판(210) 위에 제1 방향으로 배치될 수 있다. 또한, 데이터 라인(217)은 제1 방향과 상이한 제2 방향으로 배치되어 게이트 라인(216)과 함께 복수의 서브-화소를 구획할 수 있다.
복수의 서브-화소는 각각 특정 컬러의 빛을 구현할 수 있다. 예를 들어, 서브-화소는 적색을 구현하는 적색 서브-화소, 녹색을 구현하는 녹색 서브-화소 및 청색을 구현하는 청색 서브-화소 중 어느 하나로 구성될 수 있다. 이 경우, 적색 서브-화소, 녹색 서브-화소 및 청색 서브-화소의 그룹이 하나의 화소를 구성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 하나의 화소는 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성될 수도 있다.
상술한 바와 같이 본 발명의 제2 실시예에 따른 서브-화소는, 제1, 제2 박막 트랜지스터(TR1, TR2)와 다수의 배선, 즉 게이트 라인(216), 데이터 라인(217), 제1, 제2 공통 라인(208l, 208l') 및 내부 공통 라인(CL)에 의해 형성되는 액정 커패시터(Clc), 제1, 제2 스토리지 커패시터(Cst, Ccc') 및 다수의 기생 커패시터(Cdc, Cdc', Cdp, Cgd, Cgs, Cgc', Cgc)를 포함하여 구성될 수 있다.
본 발명의 제2 실시예에 따른 서브-화소 각각은, 상술한 본 발명의 제1 실시예와 동일하게 2개의 박막 트랜지스터, 즉 제1, 제2 박막 트랜지스터(TR1, TR2)를 구비하는 것을 특징으로 한다. 일 예로, 게이트 라인(216)과 데이터 라인(217)이 교차하는 영역, 즉 상하로 이웃하는 서브-화소들의 경계에 제1, 제2 박막 트랜지스터(TR1, TR2)가 배치될 수 있다. 또한, 상하로 이웃하는 서브-화소의 경계에 제1, 제2 공통 라인(208l, 208l')이 배치될 수 있다. 제1 공통 라인(208l)은 게이트 라인(216)에 대해 나란한 방향으로 게이트 라인(216)과 동일 층에 배치될 수 있다. 제1 공통 라인(208l)은 제1 공통 전압을 제2 박막 트랜지스터(TR2)의 제2 소스 전극(222b)에 인가할 수 있다. 반면에, 제2 공통 라인(208l')은 상하로 이웃하는 서브-화소의 경계에 공통 전극(208) 및 화소 전극(218)과 동일 층에 배치될 수 있다. 제2 공통 라인(208l')은 제1 공통 라인(208l)과 연결되거나 외부로부터 직접 제1 공통 전압을 인가 받을 수 있다. 제2 공통 라인(208l')은 데이터 라인(217) 상부로 연장될 수 있다.
이때, 데이터 라인(217)의 적어도 일측에는 차폐 라인(211)이 배치될 수 있으며, 차폐 라인(211)의 일단은 제1 공통 라인(208l)에 연결될 수 있다. 또한, 차폐 라인(211)의 다른 일단은 게이트 라인(216)에 대해 나란하게 배치된 연결 라인(211a)에 연결될 수 있다. 차폐 라인(211)은 횡전계에 대한 데이터 신호의 간섭을 차폐할 수 있다. 연결 라인(211a)은 제1 공통 라인(208l)과 함께 제1 공통 전압을 인가 받을 수 있다.
이러한 서브-화소 내에 복수의 공통 전극(208)과 화소 전극(218)이 교대로 배치될 수 있다.
이때, 제1 박막 트랜지스터(TR1)는, 게이트 라인(206)에 연결된 제1 게이트 전극(221a), 제1 게이트 전극(221a) 상부에 배치된 제1 액티브층(224a), 데이터 라인(217)에 연결된 제1 소스 전극(222a) 및 제1 소스 전극(222a)과 대향 배치되어 제1 컨택홀(240a)을 통해 화소 전극(218)에 전기적으로 접속된 제1 드레인 전극(223a)으로 구성될 수 있다.
즉, 복수의 화소 전극(218)의 일단은 게이트 라인(216)에 대해 나란하게 배치된 화소 전극 라인(218a)에 연결될 수 있다. 따라서, 화소 전극(218)은, 화소 전극 라인(218a)을 통해 제1 드레인 전극(223a)에 전기적으로 접속될 수 있다.
이와 같이, 스위칭 소자로 기능하는 제1 박막 트랜지스터(TR1)는 대응되는 게이트 라인(216) 및 데이터 라인(217)과 연결되어 게이트 전압과 데이터 전압을 각각 인가 받을 수 있다. 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(221a)은 게이트 라인(216)에 연결되고, 제1 소스 전극(222a)은 데이터 라인(217)에 연결되며, 제1 드레인 전극(223a)은 액정 커패시터(Clc)에 연결될 수 있다. 여기서, 제1 박막 트랜지스터(TR1)는 이동도나 오프 전류 특성이 우수한 산화물 반도체를 이용하여 제1 액티브층(224a)을 구성할 수 있는데, 본 발명이 이에 한정되지는 않는다.
본 발명의 제2 실시예에 따른 액정표시장치는, 서브-화소 내에 상술한 제1 박막 트랜지스터(TR1) 이외에 제1 공통 전압을 소스(source)로 하는 제2 박막 트랜지스터(TR2)를 추가로 구성하는 것을 특징으로 한다.
즉, 본 발명은 제2 박막 트랜지스터(TR2)를 통해 제1 공통 전압으로부터 데이터 전압(또는, 화소 전압)에 동기화되도록 제2 공통 전압을 유도하여 공통 전극(208)에 전달함으로써, 저주파 구동에 의한 휘도 저하를 최소화하고 플리커를 개선하는 것을 특징으로 한다.
이때, 제2 박막 트랜지스터(TR2)는, 게이트 라인(216)에 연결된 제2 게이트 전극(221b), 제2 게이트 전극(221b) 상부에 배치된 제2 액티브층(224b), 제1 공통 라인(208l)에 전기적으로 접속된 제2 소스 전극(222b) 및 제3 컨택홀(240c)을 통해 연결 전극(250)에 전기적으로 접속된 제2 드레인 전극(223b)으로 구성될 수 있다.
이때, 복수의 공통 전극(208) 중 적어도 하나의 공통 전극(208)의 일단은 연결 전극(250)에 연결될 수 있다. 따라서, 공통 전극(208)은, 연결 전극(250)을 통해 제2 드레인 전극(223b)에 전기적으로 접속할 수 있다.
복수의 공통 전극(208)의 다른 일단은 게이트 라인(216)에 대해 나란하게 배치된 공통 전극 라인(208a)에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 소스 전극(222b)은, 제2 컨택홀(240b)을 통해 제1 공통 라인(208l)에 전기적으로 접속할 수 있다.
액정 커패시터(Clc)는 서로 대향하는 화소 전극(218)과 공통 전극(208) 및 화소 전극(218)과 공통 전극(208) 사이에 충진된 액정층으로 구성될 수 있다.
화소 전극(218)은 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(223a)에 전기적으로 접속되어 화소 전압을 인가 받을 수 있으며, 공통 전극(208)은 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(223b)에 전기적으로 접속되어 화소 전압에 동기화된 제2 공통 전압을 인가 받을 수 있다. 화소 전압과 제2 공통 전압의 전압 차에 의해 화소 전극(218)과 공통 전극(208) 사이에 전계가 발생되어 액정분자의 배열을 변화시킴으로써 화상을 표시할 수 있다.
제1, 제2 스토리지 커패시터(Cst, Ccc')는 액정 커패시터(Clc)에 병렬로 연결되어, 화소 전극(218)에 인가된 데이터 전압, 즉 화소 전압을 다음 프레임까지 저장하게 된다.
이하, 이와 같이 구성되는 본 발명의 제2 실시예에 따른 액정표시장치의 적층 구조를, 특히 도 8과 도 9a 및 도 9b를 통해 상세히 설명한다.
게이트 라인(216), 제1 게이트 전극(221a), 제2 게이트 전극(221b) 및 제1 공통 라인(208l)이, 기판(210) 위의 동일 층에 배치될 수 있다.
제1, 제2 게이트 전극(221a, 221b)은 게이트 라인(216)의 일부를 구성할 수 있다. 따라서, 제1 게이트 전극(221a)과 제2 게이트 전극(221b)에는 동일한 게이트 전압이 인가될 수 있다.
이때, 제1 드레인 전극(223a)과, 제2 소스 전극(222b) 및 제2 드레인 전극(223b)은 각각 일 방향으로 연장되며, 연장된 제1 드레인 전극(223a)과, 제2 소스 전극(222b) 및 제2 드레인 전극(223b) 하부에 제1 공통 라인(208l)이 배치될 수 있다.
또한, 데이터 라인(217)의 적어도 일측에는 차폐 라인(211)이 배치될 수 있으며, 차폐 라인(211)의 일단은 제1 공통 라인(208l)에 연결될 수 있다.
차폐 라인(211)은 횡전계에 대한 데이터 신호의 간섭을 차폐할 수 있다.
차폐 라인(211)의 다른 일단은, 게이트 라인(216)에 대해 나란하게 배치된 연결 라인(211a)에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
연결 라인(211a)은 제1 공통 라인(208l)과 함께 제1 공통 전압을 인가 받을 수 있다.
게이트 라인(216), 제1 게이트 전극(221a), 제2 게이트 전극(221b), 제1 공통 라인(208l), 차폐 라인(211) 및 연결 라인(211a)은, 기판(210) 위에 제1 금속층으로 형성될 수 있다.
제1 금속층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금, 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 게이트 라인(216), 제1 게이트 전극(221a), 제2 게이트 전극(221b), 제1 공통 라인(208l), 차폐 라인(211) 및 연결 라인(211a) 위에 제1 절연층(215a)이 구비될 수 있다.
제1 절연층(215a)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다.
일 예로, 제1 절연층(215a)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
제1 액티브층(224a)과 제2 액티브층(224b)이 제1 절연층(215a) 위의 동일 층에 배치될 수 있다.
제1 액티브층(224a)과 제2 액티브층(224b)은 반도체층으로 이루어질 수 있다.
반도체층으로는 비정질 실리콘(a-Si), 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS), IGZO 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(carbon nano tube), 그래핀(graphene) 및 유기 반도체 등을 포함할 수 있다.
산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 일 예로, 반도체층은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
반도체층이 SIZO로 이루어지는 경우, 제1, 제2 액티브층(224a, 224b)에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
산화물 반도체로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
데이터 라인(217), 제1 소스 전극(222a), 제1 드레인 전극(223a), 제2 소스 전극(222b) 및 제2 드레인 전극(223b)이 제1, 제2 액티브층(224a, 224b) 위의 동일 층에 배치될 수 있다.
데이터 라인(1217) 하부에는 제1, 제2 액티브층(224a, 224b)과 동일한 반도체층으로 이루어진 반도체 패턴(224c)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 데이터 라인(217)과 제1, 제2 액티브층(224a, 224b)을 서로 다른 마스크공정에서 형성하는 경우 데이터 라인(217) 하부에는 반도체 패턴이 배치되지 않을 수도 있다.
데이터 라인(217), 제1 소스 전극(222a), 제1 드레인 전극(223a), 제2 소스 전극(222b) 및 제2 드레인 전극(223b)은 제2 금속층으로 이루어질 수 있다.
제2 금속층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
상술한 바와 같이 데이터라인(217)은 제1 방향과 상이한 제2 방향으로 배치되어 게이트라인(216)과 함께 복수의 서브-화소를 구획할 수 있다.
게이트 라인(206)에 연결된 제1 게이트 전극(221a), 제1 게이트 전극(221a) 상부에 배치된 제1 액티브층(224a), 데이터 라인(217)에 연결된 제1 소스 전극(222a) 및 제1 소스 전극(222a)과 대향 배치되어 화소 전극(218)에 전기적으로 접속된 제1 드레인 전극(223a)은 제1 박막 트랜지스터(TR1)를 구성할 수 있다.
게이트 라인(216)에 연결된 제2 게이트 전극(221b), 제2 게이트 전극(221b) 상부에 배치된 제2 액티브층(224b), 제1 공통 라인(208l)에 전기적으로 접속된 제2 소스 전극(222b) 및 연결 전극(250)을 통해 공통 전극(208)에 전기적으로 접속된 제2 드레인 전극(223b)은 제2 박막 트랜지스터(TR2)를 구성할 수 있다.
데이터 라인(217), 제1 소스 전극(222a), 제1 드레인 전극(223a), 제2 소스 전극(222b) 및 제2 드레인 전극(223b) 위의 동일 층에는 제2 절연층(215b)이 배치될 수 있다.
제2 절연층(215b)으로는, 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함할 수 있다. 일 예로, 제2 절연층(215b)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합, 또는 다른 적절한 물질을 포함할 수도 있다.
공통 전극(208)과 화소 전극(218)이 제2 절연층(215b) 위의 동일 층에 배치될 수 있다.
화소 전극(218)은 서브-화소 내에서 공통 전극(208)과 교대로 배치되어 횡전계를 형성할 수 있다.
복수의 공통 전극(208)은 핑거(finger), 또는 헤링본(herringbone) 형상으로 서브-화소 내에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 공통 전극(208)은 수직 방향이나 수평 방향의 직선 형상으로 배치될 수도 있다.
또한, 복수의 화소 전극(218)은 핑거(finger), 또는 헤링본(herringbone) 형상으로 서브-화소 내에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 화소 전극(218)은 수직 방향이나 수평 방향의 직선 형상으로 배치될 수도 있다.
제2 절연층(215b)의 일부 영역이 제거되어 제1 드레인 전극(223a)의 일부를 노출시키는 제1 컨택홀(240a)이 형성될 수 있다.
복수의 화소 전극(218)의 일단은 게이트 라인(216)에 대해 나란하게 배치된 화소 전극 라인(218a)에 연결될 수 있다. 따라서, 화소 전극 라인(218a)은, 제1 컨택홀(240a)을 통해 제1 드레인 전극(223a)에 전기적으로 접속될 수 있다.
또한, 제1 절연층(215a)의 일부 영역이 제거되어 제1 공통 라인(208l)의 일부를 노출시키는 제2 컨택홀(240b)이 형성될 수 있다.
제2 소스 전극(222b)은, 제2 컨택홀(240b)을 통해 제1 공통 라인(208l)에 전기적으로 접속할 수 있다.
또한, 제2 절연층(215b)의 일부 영역이 제거되어 제2 드레인 전극(223b)의 일부를 노출시키는 제3 컨택홀(240c)이 형성될 수 있다.
복수의 공통 전극(208) 중 적어도 하나의 공통 전극(208)의 일단은 연결 전극(250)에 연결될 수 있다. 따라서, 연결 전극(250)은, 제3 컨택홀(240c)을 통해 제2 드레인 전극(223b)에 전기적으로 접속할 수 있다.
복수의 공통 전극(208)의 다른 일단은 게이트 라인(216)에 대해 나란하게 배치된 공통 전극 라인(208a)에 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
전술한 바와 같이 상하로 이웃하는 서브-화소의 경계에 제2 공통 라인(208l')이 공통 전극(208) 및 화소 전극(218)과 동일 층에 배치될 수 있다. 제2 공통 라인(208l')은 제1 공통 라인(208l)과 연결되거나 외부로부터 직접 제1 공통 전압을 인가 받을 수 있다. 제2 공통 라인(208l')은 데이터 라인(217) 상부로 연장될 수 있다. 따라서, 도 9b에서와 같이 제2 공통 라인(208l')은 공통 전극(208)과 함께 제2 스토리지 커패시터(Ccc')의 일부를 구성할 수 있다. 또한, 도 9a에서와 같이 데이터 라인(217) 상부로 연장된 제2 공통 라인(208l')은 공통 전극 라인(208a)과 함께 제2 스토리지 커패시터(Ccc')의 일부를 구성할 수 있다.
제2 소스 전극(222b)은 제1 공통 라인(208l)을 통해 제1 공통 전압을 인가 받으며, 제2 박막 트랜지스터(TR2)를 통해 제2 드레인 전극(223b)에 제1 공통 전압과 상이한 제2 공통 전압이 공급될 수 있다. 그리고, 연결 전극(250)은, 제2 드레인 전극(223b)을 통해 제2 공통 전압을 공통 전극(208)에 전달할 수 있다. 따라서, 본 발명에 따른 공통 전극(208)에는 제1 공통 전압이 아닌 제2 공통 전압이 인가되게 된다.
이러한 제2 공통 전압은 화소 전압에 동기화된 것을 특징으로 한다.
제1 드레인 전극(223a)의 일부는, 제1 공통 라인(208l) 위에 배치되어 제1 공통 라인(208l)과 함께 제1 스토리지 커패시터(Cst)를 구성할 수 있다. 이때, 제1 스토리지 커패시터(Cst)는 제1 공통 전압과 화소 전압 사이의 커패시턴스를 가질 수 있다.
한편, 제2 공통 전압을 인가 받는 연결 전극(250), 외곽의 공통 전극(208) 및 공통 전극 라인(208a)은 내부 공통 라인(CL)으로 정의할 수 있다. 제2 공통 라인(208l')은 내부 공통 라인(CL)과 함께 제2 스토리지 커패시터(Ccc')를 구성할 수 있다. 따라서, 제2 스토리지 커패시터(Ccc')는 제1 공통 전압과 제2 공통 전압 사이의 커패시턴스를 가질 수 있다.
이와 같이 서브-화소 내 최상위 전극 층에 제2 공통 라인(208l')과 내부 공통 라인(CL)을 나란히 형성하여 제2 스토리지 커패시터(Ccc')를 구성하며, 이때 그 길이가 길기 때문에 거대 커패시터가 형성될 수 있다.
이때, 제2 스토리지 커패시터(Ccc')는 제1 공통 전압의 충전에 관여하는 커패시터이며, 본원 발명의 제2 실시예에서와 같이 Cst와 Ccc'를 동일하게 형성할 경우, 화소 전압의 강하(drop)에 의한 ΔVp와 제2 공통 전압 강하에 의한 Δ가 동일하므로 ΔVp에 의한 효과가 무시될 수 있다. 화소 전압과 제2 공통 전압의 동기화로 볼 수 있다.
다시 도 7을 참조하면, 본 발명의 제2 실시예는 제1 공통 전압을 소스로 하는 제2 박막 트랜지스터(TR2)를 추가하며, 킥백 전압을 동기화 하기 위해 기생 커패시터 Cgs=Cgc'이 되도록 설계하는 것을 특징으로 한다.
이에, 제2 공통 전압을 가진 내부 공통 라인(CL)을 형성하여, 제2 공통 라인과 내부 공통 라인(CL) 사이 제2 스토리지 커패시터(Ccc')를 추가로 형성하게 된다.
상술한 바와 같이 제2 스토리지 커패시터(Ccc')는 제1 공통 전압과 제2 공통 전압 사이의 커패시턴스를 가지며, 제1 공통 전압의 충전 및 홀딩에 관련된 커패시턴스를 가질 수 있다.
제1 스토리지 커패시터(Cst)는 제1 공통 라인과 화소 전극 사이에서 제1 공통 전압과 화소 전압 사이의 커패시턴스를 가지며, 화소 전압의 충전 및 홀딩에 관련된 커패시턴스를 가질 수 있다.
제1 킥백 전압(Δ은 제1 게이트 전극과 제1 소스 또는 제1 드레인 전극 간에 발생하는 제1 기생 커패시터(Cgs)에 의해 액정에 인가되는 직류 성분의 전압을 나타낸다.
또한, 제2 킥백 전압(Δ')은 제2 게이트 전극과 제2 소스 또는 제2 드레인 전극 간에 발생하는 제2 기생 커패시터(Cgs')에 의해 액정에 인가되는 직류 성분의 전압을 나타낸다.
등가회로에 의한 킥백 전압은 다음과 같이 나타낼 수 있다.
ΔVp=CgsxΔVg/(Cgs+Clc+Cst)
ΔVp'=Cgc'xΔVg/(Cgc'+Clc+Ccc')
이때, ΔVg는 게이트 전압의 하이 값(Vgh)과 게이트 전압의 로우 값(Vgl)의 차이 값이고, Clc는 액정 커패시터 값이고, Cst는 제1 스토리지 캐패시터 값이며, Cgs는 제1 게이트 전극과 제1 소스 또는 제1 드레인 전극 간 제1 기생 커패시터에서 발생한 기생 용량 값이다.
또한, Ccc'은 제2 스토리지 캐패시터 값이며, Cgc'은 제2 게이트 전극과 제2 소스 또는 제2 드레인 전극 간 제2 기생 커패시터에서 발생한 기생 용량 값이다.
ΔVp=ΔVp'인 동기화 조건에 따르면,
CgsxΔVg/(Cgs+Clc+Cst)=Cgc'xΔVg/(Cgc'+Clc+Ccc')이며,
제1, 제2 박막 트랜지스터(TR1, TR2)를 동일하게 설계한다고 가정할 경우 Cgs=Cgc'이므로,
CgsxΔVg/(Cgs+Clc+Cst)=CgsxΔVg/(Cgs+Clc+Ccc')가 된다.
따라서, ΔVp=ΔVp'를 만족하기 위해서는 Cst=Ccc'이 되어야 한다.
따라서, Cst와 Ccc', 즉 제1 스토리지 커패시터와 제2 스토리지 커패시터를 동일 비율로 설계하여 ΔVp와 ΔVp' 차이를 최소화할 필요가 있다.
도 10a 내지 10c는 비교예와 본 발명에서 포지티브 프레임에 대한 화소 전압을 비교하여 보여주는 도면이다.
이때, 도 10a는 비교예의 액정표시장치에 있어, 포지티브 프레임에 대한 화소 전압을 보여주고 있으며, 도 10b는 본 발명의 제1 실시예의 액정표시장치에 있어, 포지티브 프레임에 대한 화소 전압을 보여주고 있고, 도 10c는 본 발명의 제2 실시예의 액정표시장치에 있어, 포지티브 프레임에 대한 화소 전압을 보여주고 있다.
도 11a 내지 11c는 비교예와 본 발명에서 네거티브 프레임에 대한 화소 전압을 비교하여 보여주는 도면이다.
이때, 도 11a는 비교예의 액정표시장치에 있어, 네거티브 프레임에 대한 화소 전압을 보여주고 있으며, 도 11b는 본 발명의 제1 실시예의 액정표시장치에 있어, 네거티브 프레임에 대한 화소 전압을 보여주고 있고, 도 11c는 본 발명의 제2 실시예의 액정표시장치에 있어, 네거티브 프레임에 대한 화소 전압을 보여주고 있다.
도 10a 내지 10c 및 도 11a 내지 11c를 참조하면, 액정에 인가된 화소 전압(Vpxl_posi, Vpxl_nega)은 시간이 지남에 따라 킥백 전압(ΔVp) 만큼 줄어들게 된다.
우선, 도 10a 및 도 11a를 참조하면, 비교예의 액정표시장치는 공통 전압(Vcom)이 변하지 않으며, 이에 킥백 전압(ΔVp)이 2.05V로 한 프레임 내에 화소 전압(Vpxl_posi, Vpxl_nega)의 변화량이 큰 것을 알 수 있다.
이에 대해, 도 10b 및 도 11b를 참조하면, 본 발명의 제1 실시예의 액정표시장치의 경우, 제2 공통 전압(Vcom')이 화소 전압(Vpxl_posi, Vpxl_nega)에 동기화되어 변하며, 화소 전압(Vpxl_posi, Vpxl_nega)과 유사하게 킥백 전압(ΔVp') 만큼 줄어드는 것을 알 수 있다.
이 경우, 킥백 전압의 차이, ΔVp-ΔVp'는 0.96V로 회복되어, 비교예에 비해 개선되는 것을 알 수 있다. 다만, 이 경우에도 게이트 커플링에 의한 ΔVp의 절대 값은 크며, 한 프레임 내에 화소 전압(Vpxl_posi, Vpxl_nega)의 변화량이 다소 큰 것을 알 수 있다.
다음으로, 도 10c 및 도 11c를 참조하면, 본 발명의 제2 실시예의 액정표시장치의 경우, 제2 공통 전압(Vcom')이 화소 전압(Vpxl_posi, Vpxl_nega)에 동기화되어 변하며, 화소 전압(Vpxl_posi, Vpxl_nega)과 유사하게 킥백 전압(ΔVp') 만큼 줄어드는 것을 알 수 있다.
이 경우, 킥백 전압의 차이, ΔVp-ΔVp'는 0.12V로 0에 가깝게 회복되어, 비교예와 제1 실시예에 비해 매우 개선된 것을 알 수 있다. 따라서, 한 프레임 내에 화소 전압(Vpxl_posi, Vpxl_nega)의 변화량이 상대적으로 줄어든 것을 알 수 있다.
따라서, ΔVp의 절대 값 및 동기화 관점에서 본 발명의 제2 실시예가 더 큰 효과를 가져오는 것을 알 수 있다.
도 12는 비교예와 본 발명에서 커패시턴스 비율에 따른 킥백 전압을 비교하여 보여주는 그래프이다.
즉, 도 12는 비교예와 본 발명의 제1, 제2 실시예에 있어, 커패시턴스 비율(Ccc'/Cst)에 따른 킥백 전압이나 킥백 전압 차이를 비교하여 보여주고 있다.
본 발명의 제2 실시예의 경우, 액정 커패시터(Clc)는 112fF으로 고정하고, 제1 스토리지 커패시터(Cst)의 값을 70, 110, 150, 190, 230fF으로 다양하게 설정 하였다.
또한, 본 발명의 제1 실시예의 경우, 액정 커패시터(Clc)는 112fF으로 설정 하고, 제1 스토리지 커패시터(Cst)의 값은 150fF으로 설정 하였다.
도 12를 참조하면, 비교예의 액정표시장치는 제2 스토리지 커패시터가 존재하지 않으므로 커패시턴스 비율(Ccc'/Cst)에 상관 없이 2.05V의 동일한 킥백 전압(ΔVp)을 가지는 것을 알 수 있다.
반면에, 본 발명의 제1, 제2 실시예의 액정표시장치는, 킥백 전압의 차이, ΔVp-ΔVp'이 비교예의 킥백 전압(ΔVp)에 비해 매우 작은 값을 가지며, 커패시턴스 비율(Ccc'/Cst)이 증가함에 따라 증가하는 것을 알 수 있다. 또한, 본 발명의 제2 실시예의 경우 커패시턴스 비율(Ccc'/Cst)이 1보다 작은 값을 가질 경우 오히려, ΔVp-ΔVp'의 절대 값이 증가하는 것을 알 수 있다.
최적 설계영역인 Ccc'=Cst인 조건에서, 본 발명의 제1 실시예의 경우 킥백 전압의 차이, ΔVp-ΔVp'는 0.96V로 회복되고, 본 발명의 제2 실시예의 경우 킥백 전압의 차이, ΔVp-ΔVp'는 0.12V로 0에 가깝게 회복되는 것을 알 수 있다.
따라서, 킥백 전압(ΔVp)의 동기화를 위해서 제2 스토리지 커패시터(Ccc')와 제1 스토리지 커패시터(Cst)를 동일한 비율로 설계하면 효과가 극대화되는 것을 알 수 있다. 이에, 킥백 전압(ΔVp)에 의한 화질 저하에 효과적으로 대응할 수 있다.
본 발명의 제2 실시예에서, 제2 스토리지 커패시터(Ccc')와 제1 스토리지 커패시터(Cst)를 동일한 비율로 설계하였을 때, 비교예 및 본 발명의 제1 실시예 대비 효과적이며, 플리커 및 잔상 해결에 유리하다.
도 13은 비교예와 본 발명에서 커패시턴스 비율에 따른 실효 전압을 비교하여 보여주는 그래프이다.
도 13에서 비교예의 액정표시장치 경우, 액정 커패시터(Clc)는 139fF으로 설정 하고, 제1 스토리지 커패시터(Cst)의 값은 91fF으로 설정 하였다.
전술한 바와 같이 본 발명의 제2 실시예의 경우, 액정 커패시터(Clc)는 112fF으로 고정하고, 제1 스토리지 커패시터(Cst)의 값을 70, 110, 150, 190, 230fF으로 다양하게 설정 하였다.
또한, 본 발명의 제1 실시예의 경우, 액정 커패시터(Clc)는 112fF으로 설정 하고, 제1 스토리지 커패시터(Cst)의 값은 150fF으로 설정 하였다.
도 13을 참조하면, 비교예의 액정표시장치는 제2 스토리지 커패시터가 존재하지 않으므로 커패시턴스 비율(Ccc'/Cst)에 상관 없이 약 6.86V의 동일한 실효 전압(Vrms)을 가지는 것을 알 수 있다.
본 발명의 제1 실시예의 액정표시장치의 경우, 비교예 보다 낮은 실효 전압(Vrms)을 가지며, 커패시턴스 비율(Ccc'/Cst)이 증가함에 따라 다소 증가하는 것을 알 수 있다.
반면에, 본 발명의 제2 실시예의 액정표시장치의 경우에는, 제1 스토리지 커패시터(Cst)의 값이 150fF이상일 경우에 비교예 보다 높은 실효 전압(Vrms)을 가지는 것을 알 수 있다.
따라서, 본 발명의 제2 실시예의 액정표시장치는, 비교예 보다 높은 실효 전압(Vrms)을 확보함에 따라 구동전압이 감소되며, 소비전력 개선에 효과가 있다.
도 14a 및 도 14b는 비교예에서 시간에 따른 전압 변화를 예로 보여주는 그래프이다. 도 14a는, 일 예로 120Hz의 정상주파 구동에서 시간에 따른 전압 변화를 보여주고 있고, 도 14b는 40Hz의 저주파 구동에서 시간에 따른 전압 변화를 보여주고 있다.
도 15a 및 도 15b는 본 발명의 제2 실시예에서 시간에 따른 전압 변화를 예로 보여주는 그래프이다. 도 15a는, 일 예로 120Hz의 정상주파 구동에서 시간에 따른 전압 변화를 보여주고 있고, 도 15b는 40Hz의 저주파 구동에서 시간에 따른 전압 변화를 보여주고 있다.
도 14a와 도 14b 및 도 15a와 도 15b에서 점선 그래프는 포지티브 프레임의 경우를 나타내고, 실선 그래프는 네거티브 프레임의 경우를 나타내고 있다.
도 14a 및 도 14b를 참조하면, 비교예의 액정표시장치의 경우는, 120Hz의 정상주파 구동 시 실효 전압(Vrms)이 3.26V인 반면, 40Hz의 저주파 구동 시 실효 전압(Vrms)이 2.92V로 약 10.4% 감소한 것을 알 수 있다. 그 결과 약 10%의 휘도 저하가 발생한 것을 알 수 있다.
도 15a 및 도 15b를 참조하면, 본 발명의 제2 실시예의 액정표시장치의 경우, 120Hz의 정상주파 구동 시 실효 전압(Vrms)이 3.26V에서 40Hz의 저주파 구동 시 실효 전압(Vrms)이 3.02V로 약 7.3% 감소한 것을 알 수 있다. 그 결과 약 7%의 휘도 저하가 발생하여, 비교예에 비해 실효 전압(Vrms)의 강하가 30% 개선된 것을 알 수 있다.
이와 같이 본 발명의 제2 실시예의 경우, 화소 전압과 제2 공통 전압이 동기화됨에 따라 오프 전류(Ioff)가 개선되는 것과 동일한 효과를 가진다. 또한, 본 발명의 제2 실시예에 따르면, 실효 전압(Vrms)에서 약 30% 개선효과가 있으며, 저주파 구동에 따른 휘도 저하의 개선효과가 있음을 알 수 있다.
도 16a 및 도 16b는 비교예와 본 발명의 제2 실시예에서 시간에 따른 실효 전압의 변동을 비교하여 보여주는 그래프이다.
도 16a는 비교예의 액정표시장치에서 시간에 따른 실효 전압의 변동을 나타내고 있으며, 도 16b는 본 발명의 제2 실시예에서 시간에 따른 실효 전압의 변동을 나타내고 있다.
도 16a 및 도 16b에서 실선 그래프와 점선 그래프는 포지티브 프레임과 네거티브 프레임의 경우를 각각 나타내고 있다.
도 16a 및 도 16b를 참조하면, 비교예의 액정표시장치의 경우 프레임 별, 즉 포지티브 프레임과 네거티브 프레임에서 실효 전압(Vrms)이 비대칭을 보여 플리커(flicker)가 발생하는 것을 알 수 있다. 반면, 본 발명의 제2 실시예의 경우 프레임 별, 즉 포지티브 프레임과 네거티브 프레임에서 실효 전압(Vrms)이 대칭에 근접하게 되어 플리커가 개선되는 것을 알 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소를 정의하는 복수의 게이트 라인과 데이터 라인, 상기 서브-화소 내에 교대로 배치되는 복수의 공통 전극과 화소 전극, 상기 게이트 라인에 연결된 제1 게이트 전극, 상기 제1 게이트 전극 상부에 배치된 제1 액티브층, 상기 데이터 라인에 연결된 제1 소스 전극 및 상기 화소 전극에 전기적으로 접속된 제1 드레인 전극으로 이루어진 제1 박막 트랜지스터, 상기 게이트 라인에 대해 나란하게 배치된 제1 공통 라인, 및 상기 게이트 라인에 연결된 제2 게이트 전극, 상기 제2 게이트 전극 상부에 배치된 제2 액티브층, 상기 제1 공통 라인에 전기적으로 접속된 제2 소스 전극 및 상기 공통 전극에 전기적으로 접속된 제2 드레인 전극으로 이루어진 제2 박막 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 상기 게이트 라인, 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 공통 라인은, 상기 기판 위의 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 액티브층과 상기 제2 액티브층은 제1 절연층 위의 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 데이터 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1, 제2 액티브층 위의 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 공통 전극과 상기 화소 전극은 제2 절연층 위의 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 제1 공통 라인에 연결되며, 상기 서브-화소 내의 데이터 라인을 따라 상기 데이터 라인의 측면에 배치되는 차폐 라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 차폐 라인의 일단에 연결되며, 상기 게이트 라인에 대해 나란하게 배치되는 연결 라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 제2 절연층의 일부 영역이 제거되어 상기 제1 드레인 전극의 일부를 노출시키는 제1 컨택홀 및 상기 게이트 라인에 대해 나란하게 배치되어 상기 화소 전극의 일단에 연결되는 화소 전극 라인을 더 포함하며, 상기 화소 전극 라인은, 상기 제1 컨택홀을 통해 상기 제1 드레인 전극에 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 드레인 전극의 일부는, 상기 제1 공통 라인 위에 배치되어 제1 스토리지 커패시터를 구성할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 제1 절연층의 일부 영역이 제거되어 상기 제1 공통 라인의 일부를 노출시키는 제2 컨택홀을 더 포함하며, 상기 제2 소스 전극은, 상기 제2 컨택홀을 통해 상기 제1 공통 라인에 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 제2 절연층의 일부 영역이 제거되어 상기 제2 드레인 전극의 일부를 노출시키는 제3 컨택홀 및 상기 공통 전극의 일단에 연결되는 연결 전극을 더 포함하며, 상기 연결 전극은, 상기 제3 컨택홀을 통해 상기 제2 드레인 전극에 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 소스 전극은 상기 제1 공통 라인을 통해 제1 공통 전압을 인가 받으며, 상기 제2 드레인 전극은 상기 제1 공통 전압과 상이한 제2 공통 전압을 공급 받을 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 연결 전극은, 상기 제2 드레인 전극을 통해 상기 제2 공통 전압을 상기 공통 전극에 전달할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상기 공통 전극의 다른 일단에 연결되며, 상기 게이트 라인에 대해 나란하게 배치된 공통 전극 라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는, 상하로 이웃하는 상기 서브-화소의 경계에 상기 공통 전극 및 상기 화소 전극과 동일 층에 배치되며, 상기 제2 공통 전압을 인가 받는 제2 공통 라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 공통 라인은 상기 데이터 라인 상부로 연장되며, 상기 연장된 제2 공통 라인은 상기 공통 전극 및/또는 상기 공통 전극 라인과 함께 제2 스토리지 커패시터를 구성할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 스토리지 커패시터는 상기 제1 공통 전압과 화소 전압 사이의 커패시턴스를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 스토리지 커패시터는 상기 제1 공통 전압과 상기 제2 공통 전압 사이의 커패시턴스를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 공통 전압은 상기 화소 전압에 동기화될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터는 동일한 커패시턴스를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
108, 208: 공통 전극
108a, 208a: 공통 전극 라인
108l, 208l,208l': 공통 라인
111, 211: 차폐 라인
111a, 211a: 연결 라인
116, 216: 게이트 라인
117, 217: 데이터 라인
118, 218: 화소 전극
118a, 218a: 화소 전극 라인
140a,240a, 140b,240b, 140c,240c: 컨택홀
150, 250: 연결 전극
Ccc': 제2 스토리지 커패시터
Clc: 액정 커패시터
Cst: 제1 스토리지 커패시터
TR1, TR2: 박막 트랜지스터

Claims (20)

  1. 기판 위에 교차하여 복수의 서브-화소를 정의하는 복수의 게이트 라인과 데이터 라인;
    상기 서브-화소 내에 교대로 배치되는 복수의 공통 전극과 화소 전극;
    상기 게이트 라인에 연결된 제1 게이트 전극, 상기 제1 게이트 전극 상부에 배치된 제1 액티브층, 상기 데이터 라인에 연결된 제1 소스 전극 및 상기 화소 전극에 전기적으로 접속된 제1 드레인 전극으로 이루어진 제1 박막 트랜지스터;
    이웃하는 상기 서브-화소로 연장되며, 상기 게이트 라인에 대해 나란하게 배치된 제1 공통 라인; 및
    상기 게이트 라인에 연결된 제2 게이트 전극, 상기 제2 게이트 전극 상부에 배치된 제2 액티브층, 상기 제1 공통 라인에 전기적으로 접속된 제2 소스 전극 및 상기 공통 전극에 전기적으로 접속된 제2 드레인 전극으로 이루어진 제2 박막 트랜지스터를 포함하는, 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 라인, 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 공통 라인은, 상기 기판 위의 동일 층에 배치되는, 액정표시장치.
  3. 제 1 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 제1 절연층 위의 동일 층에 배치되는, 액정표시장치.
  4. 제 3 항에 있어서,
    상기 데이터 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1, 제2 액티브층 위의 동일 층에 배치되는, 액정표시장치.
  5. 제 1 항에 있어서,
    상기 공통 전극과 상기 화소 전극은 제2 절연층 위의 동일 층에 배치되는, 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제1 공통 라인에 연결되며, 상기 서브-화소 내의 데이터 라인을 따라 상기 데이터 라인의 측면에 배치되는 차폐 라인을 더 포함하는, 액정표시장치.
  7. 제 6 항에 있어서,
    상기 차폐 라인의 일단에 연결되며, 상기 게이트 라인에 대해 나란하게 배치되는 연결 라인을 더 포함하는, 액정표시장치.
  8. 제 5 항에 있어서,
    상기 제2 절연층의 일부 영역이 제거되어 상기 제1 드레인 전극의 일부를 노출시키는 제1 컨택홀; 및 상기 게이트 라인에 대해 나란하게 배치되어 상기 화소 전극의 일단에 연결되는 화소 전극 라인을 더 포함하며,
    상기 화소 전극 라인은, 상기 제1 컨택홀을 통해 상기 제1 드레인 전극에 전기적으로 접속하는, 액정표시장치.
  9. 제 5 항에 있어서,
    상기 제1 드레인 전극의 일부는, 상기 제1 공통 라인 위에 배치되어 제1 스토리지 커패시터를 구성하는, 액정표시장치.
  10. 제 3 항에 있어서,
    상기 제1 절연층의 일부 영역이 제거되어 상기 제1 공통 라인의 일부를 노출시키는 제2 컨택홀을 더 포함하며,
    상기 제2 소스 전극은, 상기 제2 컨택홀을 통해 상기 제1 공통 라인에 전기적으로 접속하는, 액정표시장치.
  11. 제 9 항에 있어서,
    상기 제2 절연층의 일부 영역이 제거되어 상기 제2 드레인 전극의 일부를 노출시키는 제3 컨택홀; 및 상기 공통 전극의 일단에 연결되는 연결 전극을 더 포함하며,
    상기 연결 전극은, 상기 제3 컨택홀을 통해 상기 제2 드레인 전극에 전기적으로 접속하는, 액정표시장치.
  12. 제 11 항에 있어서,
    상기 제2 소스 전극은 상기 제1 공통 라인을 통해 제1 공통 전압을 인가 받으며, 상기 제2 드레인 전극은 상기 제1 공통 전압과 상이한 제2 공통 전압을 공급 받는, 액정표시장치.
  13. 제 12 항에 있어서,
    상기 연결 전극은, 상기 제2 드레인 전극을 통해 상기 제2 공통 전압을 상기 공통 전극에 전달하는, 액정표시장치.
  14. 제 13 항에 있어서,
    상기 공통 전극의 다른 일단에 연결되며, 상기 게이트 라인에 대해 나란하게 배치된 공통 전극 라인을 더 포함하는 액정표시장치.
  15. 제 13 항 및 제 14 항 중 어느 한 항에 있어서,
    상하로 이웃하는 상기 서브-화소의 경계에 상기 공통 전극 및 상기 화소 전극과 동일 층에 배치되며, 상기 제2 공통 전압을 인가 받는 제2 공통 라인을 더 포함하는, 액정표시장치.
  16. 제 15 항에 있어서,
    상기 제2 공통 라인은 상기 데이터 라인 상부로 연장되며, 상기 연장된 제2 공통 라인은 상기 공통 전극 및/또는 상기 제1 공통 전극 라인과 함께 제2 스토리지 커패시터를 구성하는, 액정표시장치.
  17. 제 12 항에 있어서,
    상기 제1 스토리지 커패시터는 상기 제1 공통 전압과 화소 전압 사이의 커패시턴스를 가지는, 액정표시장치.
  18. 제 16 항에 있어서,
    상기 제2 스토리지 커패시터는 상기 제1 공통 전압과 상기 제2 공통 전압 사이의 커패시턴스를 가지는, 액정표시장치.
  19. 제 17 항에 있어서,
    상기 제2 공통 전압은 상기 화소 전압에 동기화되는, 액정표시장치.
  20. 제 16 항에 있어서,
    상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터는 동일한 커패시턴스를 가지는, 액정표시장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210135385A (ko) * 2020-05-04 2021-11-15 삼성디스플레이 주식회사 게이트 검사부 및 이를 포함하는 표시 장치
CN112462542A (zh) * 2020-12-04 2021-03-09 深圳市华星光电半导体显示技术有限公司 液晶显示面板、驱动方法及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050237465A1 (en) * 2004-04-23 2005-10-27 Ruibo Lu Electrode array structures of fringe field switching mode LCDs
US20160291367A1 (en) * 2014-10-10 2016-10-06 Boe Technology Group Co., Ltd. Array substrate and liquid crystal display device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100262403B1 (ko) 1997-06-25 2000-08-01 김영환 액정표시소자의 주사라인 구동회로
KR100756834B1 (ko) * 2001-05-17 2007-09-07 비오이 하이디스 테크놀로지 주식회사 잔상 제거 프린지 필드 스위칭 모드 액정표시장치
KR20030094452A (ko) * 2002-06-04 2003-12-12 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 어레이 기판
KR101182557B1 (ko) * 2005-06-24 2012-10-02 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
CN101334564A (zh) * 2007-06-28 2008-12-31 上海广电Nec液晶显示器有限公司 一种液晶显示装置及其制造方法
KR101354406B1 (ko) 2008-05-23 2014-01-22 엘지디스플레이 주식회사 액정표시장치
KR101888032B1 (ko) * 2011-07-28 2018-08-14 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판
CN103885261A (zh) * 2012-12-19 2014-06-25 北京京东方光电科技有限公司 像素结构、阵列基板、显示装置及像素结构的制造方法
KR102408899B1 (ko) 2015-10-02 2022-06-15 엘지디스플레이 주식회사 액정표시장치 및 그의 제조 방법
CN107966835B (zh) * 2017-11-02 2019-12-20 昆山龙腾光电有限公司 阵列基板和液晶显示装置及驱动方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050237465A1 (en) * 2004-04-23 2005-10-27 Ruibo Lu Electrode array structures of fringe field switching mode LCDs
US20160291367A1 (en) * 2014-10-10 2016-10-06 Boe Technology Group Co., Ltd. Array substrate and liquid crystal display device

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