KR20060045814A - 전기적 결함을 복구하기 위한 특정 패턴을 구비하는디스플레이 장치 및 이를 이용한 전기적 결함 복구 방법 - Google Patents

전기적 결함을 복구하기 위한 특정 패턴을 구비하는디스플레이 장치 및 이를 이용한 전기적 결함 복구 방법 Download PDF

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KR20060045814A
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청이 왕
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치 메이 옵토일렉트로닉스 코포레이션
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Abstract

본 발명의 디스플레이 장치는, 하나 이상의, 박막 트랜지스터(TFT); TFT에 의해 제어되는 제 1 전극; 제 1 전극을 통하여 상호 전기적으로 접속되는 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함한다. 제 1 전극은 제 1 슬릿을 구비한다. 제 1 슬릿은 제 1 캐패시터 전극 및 제 1 전극을 접속하는 제 1 영역과 제 2 캐패시터 전극 및 제 1 전극을 접속하는 제 2 영역 사이에 배치된다. 결함이 관찰되는 경우, 제 1 캐패시터 전극과 제 2 캐패시터 전극을 고립시키기 위하여 제 1 전극의 일부를 제거한다.
디스플레이 장치, 박막 트랜지스터(TFT), 결함, 레이저 절단

Description

전기적 결함을 복구하기 위한 특정 패턴을 구비하는 디스플레이 장치 및 이를 이용한 전기적 결함 복구 방법{Displaying device with special pattern for reparing electrical defects and reparing method by using the same}
도 1A는 종래 기술에 따른 LCD의 제 2 평판의 박막 트랜지스터를 나타내는 도 1C의 선 1A-1A 를 따라 취한 단면도이다.
도 1B는 종래 기술에 따른 LCD의 제 2 평판의 스토리지 캐패시터(CST)를 나타내는 도 1C의 선 1B-1B를 따라 취한 단면도이다.
도 1C는 종래 기술에 따른 다중 도메인 수직 배열(MVA) 모드 TFT-LCD의 단일 화소를 개략적으로 나타낸다.
도 1D는 종래 기술에 따른 도 1C의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다.
도 1E는 종래 기술에 따른 데이터 배선과 캐패시터 전극 사이에 발생한 결함을 나타내는 도 1C의 선 1E-1E를 따라 취한 단면도이다.
도 2A는 종래 기술에 따른 CST 온 게이트 TFT-LCD의 단일 화소를 개략적으로 나타낸다.
도 2B는 종래 기술에 따른 도 2A의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다.
도 3A는 종래 기술에 따른 인 플레인 스위치(IPS) 모드 TFT-LCD의 단일 화소를 개략적으로 나타낸다.
도 3B는 종래 기술에 따른 도 3A의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다.
도 4는 본 발명의 제 1 실시예에 따른 다중 도메인 수직 배열(MVA) 모드 TFT-LCD의 스토리지 캐패시터의 단면도이다.
도 5A는 본 발명의 제 1 실시예에 따른 MVA 모드 TFT-LCD의 단일 화소를 개략적으로 나타낸다.
도 5B는 도 5A의 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다.
도 6 은 본 발명의 제 2 실시예에 따른, 스토리지 캐패시터가 캐패시터 전극 및 공통 전극에 있는("CST On Com"으로 알려진) TFT-LCD(예, 트위스트 니메틱. TN 모드)의 단일 화소 및 결함을 복구하는 방법을 개략적으로 나타낸다.
도 7은 본 발명의 제 2 실시예에 따른, 스토리지 캐패시터가 캐패시터 전극 및 게이트 전극에 있는("CST 온 게이트"로 알려진) 또 다른 TFT-LCD의 단일 화소 및 결함의 복구 방법을 개략적으로 나타낸다.
도 8A는 본 발명의 제 3 실시예에 따른 TFT-LCD(예, 인 플레인 스위치, IPS 모드)의 단일 화소를 개략적으로 나타낸다.
도 8B는 도 8A의 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다.
도 9A 및 도 9B는 본 발명의 제 4 실시예에 따른 TFT-LCD의 단일 화소 및 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명
102 : 기판 104 : 게이트 전극
105 : 채널 106 : 제 1 절연층
107, 600, 700, 800, 900 : TFT
108, 410 : 패시베이션 층
112, 312, 414, 614, 714, 814, 914 : 화소 전극
114, 404, 604, 804, 904 : 공통 전극
407, 607, 707, 807, 907 : 제 1 캐패시터 전극
408, 608, 708, 808, 908 : 제 2 캐패시터 전극
809, 909 : 제 3 캐패시터 전극
810, 제 3 캐패시터 전극
본 발명은 전기적 결함을 복구할 수 있는 디스플레이 장치 및 이를 이용한 복구 방법에 관한 것으로서, 더욱 상세하게는 디스플레이 장치의 전기적 결함을 복구하기 위한 특정 패턴을 구비하고 적합한 복구 방법이 적용된 디스플레이 장치에 관한 것이다.
최근, 액정 디스플레이("LCD")는, 손 크기, 경량, 낮은 전력 소모 및 방사능 오염의 부존재라는 이점이 있어, 광범위하게 사용되고 있다. 이러한 LCD의 해상도는 화소의 수에 의해 결정된다. 더 많은 수의 화소를 가진 LCD는 더욱 섬세한 디스플레이 이미지를 제공한다. 그러나 LCD의 일부 화소는 제조상의 부주의한 실수로 인하여 전기적으로 손상을 입을 수 있다. 이러한 손상을 입은 화소는 전기적 신호에 의해 정상적으로 제어되지 않기 때문에, LCD의 화질을 열화시킨다.
종래 박막 트랜지스터 액정 디스플레이(TFT-LCD)는 제 1 평판 및 제 2 평판을 구비한다. 제 1 평판은 많은 투명 화소 전극, 컬러 필터 및 블랙 매트릭스를 포함한다. 제 2 평판은 많은 스캔 배선, 데이터 배선, 스토리지 캐패시터, 스위칭 구성요소(예, TFTs) 및 투명 화소 전극을 포함한다. TFT-LCD에서, 데이터 배선은 스캔 배선과 직교하여 많은 화소 영역을 형성한다. 따라서, 각 화소 영역은 한 쌍의 스캔 배선과 해당 데이터 배선에 의해 정의된다. 각 화소 영역은 하나의 스토리지 캐패시터 CST, 하나의 TFT, 하나의 화소 전극(예, 투명 ITO)을 포함한다. 제 1 평판과 제 2 평판 사이의 간격은 많은 액정(LC)분자들로 충전된다. 일반적으로, 편광막은 제 1 평판 및 제 2 평판의 외부 표면상에 배치된다. 다이렉트 뷰 투과 형(direct-view transmission type)의 TFT-LCD는 LCD 광원을 제공하기 위한 백라이트 모듈을 더 포함한다.
도 1A는 LCD의 제 2 평판의 박막 트랜지스터(TFT)를 나타내는 도 1C의 선 1A-1A를 따라 취한 단면도이다. 이하, TFT의 종래 제조 방법을 개시한다. 우선, 기판(102)을 준비하고, 기판(102)상에 제 1 금속층을 형성한다. 다음으로, 제 1 금속층을 패터닝하여 게이트 전극(104)을 형성한다. 다음으로, 기판(102)상에 제 1 절연층(106)을 형성하여, 게이트 전극(104)을 피복한다. 제 1 절연층(106)상에 비정질-Si(a-Si)층을 형성하고, 패터닝하여 채널(105)을 형성한다. 다음으로, 절연층(106)상에 제 2 금속층을 형성하고 채널(105)을 피복한다. 포토리소그래피 공정을 수행함으로써, 제 2 금속층을 패터닝하여 드레인(D)과 소스(S)를 형성한다. 다음으로, 드레인(D) 및 소스(S) 상에 패시베이션 층(108)을 형성하여, 제 1 절연층(106)을 피복한다. 다음으로, 패시베이션 층(108)내에 비아 홀(110)을 형성하여, 소스(S)의 일부 표면을 노출시킨다. 마지막으로, 패시베이션 층(108)상에 화소 전극(예, 투명 ITO, 112)을 형성하고, 비아 홀(110)을 충전시켜 화소 전극(112)을 소스(S)와 전기적으로 결합시킨다.
게이트 및 소스/드레인(S/D)을 형성하는 패터닝 단계 동안, 스캔 배선 및 데이터 배선을 각각 형성한다. 또한, 제 1 절연층(106)에 의하여 스캔 배선 및 데이터 배선을 고립시킨다.
도 1B는 LCD의 제 2 평판의 스토리지 캐패시터(CST)를 나타내는 도 1C의 선 1B-1B를 따라 취한 단면도이다. 이하, 스토리지 캐패시터의 종래 제조 방법을 개시한다. 스토리지 캐패시터(CST)는 공통 전극(114) 및 캐패시터 전극(116)을 가지고 형성한다. 도 1B에 나타낸 바와 같이, 공통 전극(114)과 캐패시터 전극(116)은 제 1 절연층(106)에 의하여 분리시킨다. 스토리지 캐패시터(CST)는 TFT의 형성시 함께 형성한다. 제 1 금속층의 형성과 패터닝 후에 공통 전극(114)을 형성한다. 유사하게, 제 2 금속층의 형성과 패터닝 후에, 캐패시터 전극(116)을 형성한다. 패시베이션 층(108)으로 캐패시터 전극(116) 및 제 1 절연층(106)을 피복한다. 패시베이션 층(108)내에 비아 홀(118)을 형성한다. 패시베이션 층(108)상으로 화소 전극(112)을 형성하면, 화소 전극(112)과 캐패시터 전극(116)은 비아 홀(118)을 통하여 전기적으로 결합된다. 또한, TFT-LCD의 화소의 스토리지 캐패시터는 TFT-LCD의 공통 전압에 접속된 그들의 공통 전극을 갖는다. LC 분자에 인가되는 전압을 제어하기 위하여 화소의 스토리지 캐패시터를 사용한다. 인접한 스캔 배선에 스토리지 캐패시터의 공통 전극(114)을 접속시킬 수 있다. 그러나 TFT-LCD 설계시, LCD 구동 동안의 게이트 딜레이 단점을 감소시키기 위해서, CST 온 커몬("CST On Common", 즉, 공통 전극 상의 스토리지 캐패시터)은 일반적인 경향이 되었다.
또한, 종래 TFT-LCD의 제 1 평판인 유리 기판상에 투명 전극을 더 형성한다. 제 2 평판과 제 1 평판을 결합하고, 이들 사이의 공간을 많은 LC 분자로 충전한다. 액정층을 통과하는 빛의 편광은 화소 전극에 인가되는 전압에 따라 변하는 액정 분자의 배열을 변화시킴으로써 조절할 수 있다.
LC 분자의 배열 및 구동 방식에 따라, TFT-LCD는 몇 가지 모드로 범주화할 수 있으며, 이러한 범주에 수직 배열 모드(예컨대, 패터닝된 수직 배열(PVA) 및 멀티 도메인 수직 배열(MVA)), 트위스트 니메틱(twisted nematic, TN) 모드 및 인 플레인 스위치(in-plain switch) 모드가 포함된다. 많은 연구자들에 의해, 화소 내 의 LC 분자의 배향을 다른 그룹들로 배열함으로써 VA 모드 TFT-LCD의 시각 효과를 향상시킬 수 있음이 보고되고 있다. 예를 들어, MVA 모드 TFT-LCD는 LC 분자의 배향을 배열하기 위한 국지적 조절 구조체(regional adjusting structure, 예로서, 화소 전극의 슬릿)를 포함한다. 전압이 인가되면, 시각 효과를 향상시키기 위한 다중 도메인을 형성하도록 화소 내의 LC 분자들이 다른 방향으로 배향된다. 또한, 전압을 인가한 후, 제 2 평판의 화소 전극(112)과 제 1 평판의 투명 전극 사이의 액정의 캐패시터(CLC)를 발전시키고 CLC 의 값은 화소 전극(112)의 유효 면적에 의존한다.
도 1C는 다중 도메인 수직 배열(multiple domain vertical alignment, MVA) 모드 TFT-LCD의 단일 화소를 개략적으로 나타낸다. 도 1C에 나타낸 바와 같이, 데이터 배선(DL)과 스캔 배선(SL)에 의해 제어되는 각 화소는 박막 트랜지스터(TFT, 107), 화소 전극(PE), 및 스토리지 캐패시터의 공통 전극(VCOM)을 포함한다. 도 1C 의 공통 전극(VCOM)은 도 1B의 패터닝된 제 1 금속층(114로 표시됨)이다. 공통 전극(114)상으로 캐패시터 전극(116), 패터닝된 제 2 금속 층을 형성하고, 상부 상의 화소 전극(112)을 비아 홀(118)을 통하여 캐패시터 전극(116)에 전기적으로 접속시킨다. 또한, 광시야각 효과라는 목적을 위해 화소 전극(112)상의 슬릿(120)을 형성한다. 또한, 국지적 조절 구조체(111)로서 제 1 평판 상에 형성된 돌출부를 이용한다. PVA 모드 TFT-LCD에서, 국지적 조절 구조체(111)로서 제 1 평판의 투명 전극의 슬릿을 사용한다.
그러나, TFT-LCD의 제 2 평판의 제조 동안에 결함이 발생할 수 있다. 예를 들어, 열악한 포토리소그래피 공정에 의해 형성된 부정확한 전극 패턴 또는 제 2 평판 상에 발생한 파티클 오염은 화소와 데이터 배선 사이에 단락 회로를 초래할 수 있다. 전기적 결함(예컨대, 단락 회로)을 갖는 화소는 TFT-LCD에서 디스플레이의 결함이 된다.
도 1D는 도 1C의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다. 도 1D에 나타낸 바와 같이, 공통 전극(114)과 데이터 배선(DL)중 하나와 캐패시터 전극(116)과 화소 전극(112)중 하나 사이에 전기적 접속을 초래하는 위치에 결함 D1이 발생하였다. 공통 전극에 인가된 전압 또는 DL을 통하여 화소 전극으로 그대로 전송되는 신호가 결함 D1을 통하여 화소로 전달된다. 따라서, 이 화소로의 신호 전달은 TFT(107)에 의하여 제어될 수 없다. 도 1E는 데이터 배선과 캐패시터 전극 사이에 발생한 결함을 나타내는 도 1C의 선 1E-1E를 따라 취한 단면도이다. 도 1E에 나타낸 바와 같이, 데이터 배선 및 제 2 금속층(즉, 캐패시터 전극, 116)은 동일 레벨에 존재하고, 점선-원으로 표시한 위치 상에 파티클과 같은 결함이 발생하면 쉽게 단락 회로가 된다. 결함이 공통 전극(114)상에 배치되기 때문에, 이 결함을 제거하기 위한 레이저 절단이 또한 공통 전극(114)에 손상을 주거나 이를 절단시켜, 기준 전압이 공통 전극을 통하여 동일 열에 있는 화소에 성공적으로 전달되지 않을 수 있다. 따라서, 결함(D1)에 의해 초래된 간섭(즉, 단락 회로)을 제거하도록, 공통 전극의 주변부에 있는 화소 전극을 제거함으로써(예, 절단 선 C1, C1를 따라 레이저 절단을 함), 결함을 복구하는 종래의 방법을 개선하였다. 그러 나, 이 종래 방법은 전체 캐패시터 전극(116)과 반 이상의 화소 전극(작동되지 않는 절단 선 C1 상의 영역)을 포기하는 중대한 결점을 가진다. 복구 전에, 스토리지 캐패시터(CST)와 액정의 캐패시터(CLC)와 동등한 각 화소의 전체 캐패시티(즉, CTOTAL = CST + CLC)가 복구 후의 액정의 캐패시터의 절반 미만(즉, CTOTAL <(1/2)× CLC)으로 감소된다. 따라서, 동작 가능한 화소 전극 영역(화소 전극의 절반 미만)이 화소의 유효 디스플레이 영역을 상당히 감소시킨다. 또한, 캐패시터 전극의 스토리지 캐패시터가 존재하지 않기 때문에, 디스플레이 기간 동안 LC 를 구동하기 위해 요구되는 전압을 일정하게 유지할 수 없어, 화소의 화질이 감소된다.
또한, 비아 홀(118) 주변 위치에서 발생한 결함(파티클 등)이 화소 전극(112)과 캐패시터 전극(116) 사이에 단락 회로를 초래한다면, LC 를 구동하기 위해 요구되는 전압도 디스플레이 기간 동안 일정하게 유지될 수 없어, 화소의 화질이 감소된다.
유사하게, 종래 다른 TFT-LCD 타입에서 적용되던 종래의 복구 방법도 화질의 감소라는 문제점을 갖는다.
도 2A는 CST 온 게이트(CST-ON-Gate) TFT-LCD의 단일 화소를 개략적으로 나타낸다. 도 2B는 도 2A의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다. CST 온 게이트 TFT-LCD에서, 캐패시터 전극(116)은 게이트 배선(GL)상에 배치되고, 화소 전극(112)은 비아 홀(118)을 통하여 캐패시터 전극(116)에 전기적으 로 접속된다. 결함(D2)이 발생하여 DL2 와 캐패시터 전극(116) 사이에 단락 회로가 초래되면, 화소 전극(112)의 캐패시터 전극(116)에 대응하는 부분을 제거한다(예컨대, 절단 선 C2를 따르는 레이저 절단에 의함). 그러나, 전체 스토리지 캐패시터와 액정의 캐패시터의 일부는 포기된다.
도 3A는 인 플레인 스위치(IPS) 모드의 TFT-LCD의 단일 화소를 개략적으로 나타낸다. 도 3B는 도 3A의 화소 상의 결함을 복구하는 종래 방법을 개략적으로 나타낸다. 화소 전극(312)과 필드 전극(317)은 엇갈리게 배열된 2 개의 포크처럼 서로 대향하여 배치된다. 또한, 필드 전극(317)은 비아 홀(118)을 통하여 캐패시터 전극(116)에 전기적으로 접속된다. IPS 모드 TFT-LCD의 LC 모듈은 화소 전극(312)과 필드 전극(317) 사이의 전기장에 의해 구동되고 그 디스플레이 결과는 백라이트 소스가 LC 모듈을 투과하는지 여부에 의존한다. 캐패시터 전극(116)과 데이터 배선 DL은 거의 동일 평면에 존재하기 때문에, 점선 원 위치에서의 결함(D3)발생은 캐패시터 전극(116)과 데이터 배선 DL 사이에 단락 회로를 쉽게 초래할 수 있다. 종래 복구 방법은, 예컨대, 절단 선 C3, C3을 따라 레이저 절단을 함으로써, 비아 홀(118) 주변의 필드 전극(317)의 일부분들을 제거하는 것이다. IPS 모드 TFT-LCD는 전기장이 없는 경우 정상적으로 검은색이다. 종래 방법을 적용한 후에, 이 제어되지 않는 화소는 항상 TFT-LCD의 어두운 점으로서 나타난다. TFT-LCD의 밝은 점이 전혀 관찰되지 않는다 하더라도, 전기적 결함의 문제가 전혀 해결되지 않았다.
상기 종래 복구 방법에 따르면, 무슨 타입의 TFT-LCD들이든지 전체 스토리지 캐패시터를 포기해야 한다. 심지어 반 이상의 액정 캐패시터를 포기해야 한다. 디스플레이 기간(예, 디스플레이 주파수, 60 Hz 에서 16.67 ms)동안 불충분한 스토리지 캐패시터에 의해, LC를 구동하기 위해 필요한 전압이 일정하게 유지될 수 없어, 화질이 열화된다. 또한, 화소 전극의 대부분을 절단하는 것은 화소의 유효 디스플레이 영역을 광범위하게 감소시킨다. 그러므로, 전극 사이의 단락 회로 효과를 감소시키고, 화질을 열화시키지 않고 전기적 결함을 효과적으로 복구시키는 방법은 달성해야 할 중요한 목표이다.
그러므로, 본 발명의 목적은 전기적 결함을 복구할 수 있는 디스플레이 장치와 이를 이용한 복구 방법을 제공하는 것이다. 디스플레이 장치의 수율을 향상시키도록, 전극 층에 특정 패턴을 구비하고 적합한 복구 방법을 적용하여, 복구된 후의 화소가 여전히 우수한 화질을 나타낸다.
본 발명은 하나 이상의 박막 트랜지스터(TFT); TFT에 의해 제어되는 제 1 전극; 제 1 전극을 통하여 상호 전기적으로 접속된 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 디스플레이 장치를 제공함으로써 본 발명의 목적을 달성한다. 제 1 전극은 제 1 슬릿을 갖는다. 제 1 슬릿은 제 1 영역과 제 2 영역 사이에 배치되고, 제 1 영역은 제 1 캐패시터 전극과 제 1 전극을 연결하고, 제 2 영역은 제 2 캐패시터 전극과 제 1 전극을 연결한다. 제 1 전극은 화소 전극 및 필드 전극일 수 있다.
또한, 디스플레이 장치는 제 1 전극을 통하여 제 1 캐패시터 전극 및 제 2 캐패시터 전극에 전기적으로 접속된 제 3 캐패시터 전극을 더 포함할 수 있다. 제 2 캐패시터 전극은 제 1 캐패시터 전극과 제 3 캐패시터 전극 사이에 배치될 수 있다. 또한, 제 1 전극은 제 2 영역과 제 3 영역 사이에 배치된 제 2 슬릿을 더 포함하며, 제 2 영역은 제 2 캐패시터 전극과 제 1 전극을 연결하며, 제 3 영역은 제 3 캐패시터 전극과 제 1 전극을 연결한다. 또한, 제 2 캐패시터 전극에 있는 캐패시터는 제 1 캐패시터 전극과 제 3 캐패시터 전극에 캐패시터들과 다를 수 있다. 예를 들면, 제 2 캐패시터 전극의 캐패시터는 제 1 캐패시터 전극 및 제 3 캐패시터 전극의 캐패시터보다 더 클 수 있다.
본 발명은, 하나 이상의 제 1 캐패시터 전극, 제 2 캐패시터 전극 및 화소 전극을 가지며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극은 화소 전극을 통하여 상호 전기적으로 접속되고, 화소 전극은 제 1 캐패시터 전극과 화소 전극을 연결하는 제 1 영역과 제 2 캐패시터 전극과 화소 전극을 연결하는 제 2 영역 사이에 배치된 제 1 슬릿을 가지는 디스플레이 장치를 제공하는 단계; 디스플레이 상에 단락 회로 조건이 발생하였는지 여부를 조사하고, 디스플레이 장치의 복구되어야 할 위치를 결정하는 단계; 복구되어야 할 위치가 제 1 캐패시터 전극에 대응된다면, 제 2 캐패시터 전극 및 화소 전극의 다른 부분으로부터 제 1 캐패시터 전극을 전기적으로 고립시키기 위하여 화소 전극의 제 1 캐패시터 전극에 대응하는 부분을 제거하는 단계; 복구되어야 할 위치가 제 2 캐패시터 전극에 대응된다면, 제 1 캐패시터 전극 및 화소 전극의 다른 부분으로부터 제 2 캐패시터 전극을 전기적으로 고립 시키기 위하여 화소 전극의 제 2 캐패시터 전극에 대응하는 부분을 제거하는 단계를 포함하는 디스플레이 장치의 전기적 결함을 복구하는 방법을 제공함으로써 목적을 달성한다.
본 발명의 다른 목적, 형상 및 이점은 이하 바람직한, 그러나 제한적이지 않은 실시예의 상세한 설명으로부터 자명하다.
이하, 참조 도면을 참조하여 본 발명을 설명한다.
본 발명은 특정 패턴의 화소 전극 형태로서 단일 화소 내에 전기적으로 고립된 두 개 이상의 캐패시터 전극을 가지는 디스플레이 장치와 디스플레이 장치 상의 전기적 결함을 복구하기 위한 적합한 방법을 제공한다. 화소 전극의 제거되어야 하는 부분은 결함의 위치에 따라 결정된다. 본 발명의 방법을 사용하여 복구한 후에도, 스토리지 캐패시터(CST)의 적어도 반과 액정의 캐패시터의 대부분이 남아 있다. 제 4 실시예는 본 발명의 특정 패턴을 가지는 다른 모드들의 박막 트랜지스터 액정 디스플레이(TFT-LCD)와 이를 이용한 복구 방법을 설명하기 위함이다.
이하 개시한 실시예는 본 발명을 설명하기 위함이며, 본 발명의 범위를 제한하는 것이 아니다. 또한, 본 발명의 실시예를 나타내기 위해 사용한 도면은 본 발명을 불분명하게 하는 것을 피하고자 단지 주요 특징적 부분만을 나타낸다. 따라서, 명세서와 도면은 제한적 의미라기 보다는 예시적 의미로 여겨져야 한다.
<제 1 실시예>
도 4는 본 발명의 제 1 실시예에 따른 다중 도메인 수직 배열(MVA) 모드 TFT-LCD의 스토리지 캐패시터의 단면도를 나타낸다. 도 5A는 본 발명의 제 1 실시예에 따른 MVA 모드 TFT-LCD의 단일 화소를 개략적으로 나타낸다. 도 5B는 도 5A 의 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다. 도 5A 및 도 5B에서, 제 1 평판의 국부 조절 구조체(예, 제 1 평판의 투명 전극 상의 슬릿)를 생략하여, 실시예의 도면이 불분명하지 않도록 한다..
이하, 제 1 실시예의 스토리지 캐패시터를 제조하는 방법을 설명한다. 우선, 기판(402)상에 제 1 금속 층을 형성하고, 패터닝하여 공통 전극(404)을 형성한다. 예를 들면, 제 1 금속 층은 몰리브데늄(Mo), 크롬(Cr), 알루미늄(Al) 또는 알루미늄과 네오디뮴의 합금(Al-Nd)으로 이루어진 주요부 및 주요부 상에 적층된 Mo, 몰리브데늄 질화물(MoN), 타이타늄(Ti) 또는 이들의 합금으로 이루어진 보조부를 포함한다. 다음으로, 기판(402) 상에 실리콘 질화물(SiNX) 또는 실리콘 산화물(SiOX)과 같은 제 1 절연층(406)을 형성하고, 공통 전극(404)을 피복한다. 다음으로, 제 1 절연층(406) 상에 제 2 금속층을 형성한 후, 포토리소그래피 공정에 의해 패터닝하여 제 1 캐패시터 전극(407) 및 제 2 캐패시터 전극(408)을 형성한다. 예컨대, 제 2 금속층은 Mo, Al 및 Mo 층(Mo/Al/Mo) 또는 MoN, Al 및 MoN 층(MoN/Al/MoN)을 포함하는 적층체이다. 다음으로, 패시베이션 층(410)으로도 알려진 제 2 절연층을 형성하여, 제 1 캐패시터 전극(407), 제 2 캐패시터 전극(408) 및 제 1 절연층(406)을 피복한다. 다음으로, 패시베이션 층(410)내에 제 1 비아 홀(412) 및 제 2 비아 홀(413)을 형성하여, 각각 제 1 캐패시터 전극(407) 및 제 2 캐패시터 전극(408)의 표면을 노출시킨다. 다음으로, 패시베이션 층 상에(인듐 주석 산화물(ITO)등의 재료로 이루어진) 화소 전극을 형성하고 패터닝한다. 또한, TFT-LCD의 광시야각을 위한 목적으로 화소 전극 상에 몇 개의 슬릿을 형성한다.
도 5A에서, 게이트 전극 및 소스/드레인(S/D)의 패터닝 공정과 함께 스캔 배선(SL)과 데이터 배선(DL)을 형성하고, 제 1 절연층(406)에 의해 SL과 DL은 분리되고,(TFT 등의) 스위치 장치(400)에 의하여 화소의 디스플레이 조건을 제어한다. 또한, TFT-LCD의 모든 화소들의 스토리지 캐패시터는 TFT-LCD의 공통 전압에 접속된 그들의 공통 전극을 갖는다.
도 4 및 도 5A에 나타낸 바와 같이, 화소 전극(414)은 각각 제 1 비아 홀(412)과 제 2 비아 홀(413)을 통하여 제 1 캐패시터 전극(407)과 제2 캐패시터 전극(408)에 결합된다. 특히, 제 1 캐패시터 전극(407)과 화소 전극(414)을 전기적으로 접속시키기 위한 영역(즉, 제 1 실시예의 제 1 비아 홀,412)과 제 2 캐패시터 전극(408)과 화소 전극(414)을 전기적으로 연결하기 위한 영역(즉, 제 1 실시예의 제 2 비아 홀, 413) 사이에 하나 이상의 슬릿(416)이 배치되어 있음을 유의해야 한다. 제 1 실시예에 따르면, 제 1 캐패시터 전극(407)과 제 2 캐패시터 전극(408)으로부터 분리된 위치에 대응하도록 슬릿(406)을 구성한다.
결함(D5)이 발생하여 공통 전극(404) 및 DL 중 하나, 그리고 제 1 캐패시터 전극(407), 제 2 캐패시터 전극(408) 및 화소 전극(414)중 하나 사이에 단락 회로가 발생될 때, 신호는 화소에 성공적으로 전달될 수 없다. 결함(D5)을 가지는 화소는 복구를 필요로 한다.
제 1 실시예에서, 화소 전극(414)의 우측 및 좌측에서 결함(D5)의 가능성이 동등하다고 가정하자. 따라서, 제 1 캐패시터 전극의 면적은 제 2 캐패시터 전극의 면적과 실질적으로 동일하다(즉, 제 1 및 제 2 캐패시터 전극의 캐패시터 값은 거의 동일하다).
도 5B에 나타낸 바와 같이 결함(D5)가 발생하여 제 1 캐패시터(407) 및 DL 을 연결하는 경우, 제 1 캐패시터 전극(407)과 제 2 캐패시터 전극(408)을 전기적으로 고립시키기 위하여, 화소 전극(414)의 일부를, 예컨대, 절단 선 C5, C5을 따라 레이저 절단에 의해 제거할 필요가 있다. 화소 전극(414)상의 절단 선 C5, C5은 공통 전극(404)의 외곽 주변부에 대응하는 위치에 형성하고, 바람직하게는, 공통 전극(404)의 연장 방향과 평행하다. 슬릿(416)은 공통 전극(404)에 걸쳐 있기(span) 때문에, 절단 선 C5, C5을 따라 절단함으로써 화소를 복구한 후에는 제 1 캐패시터(407)를 포함하는 작고 고립된 영역이 형성된다. 화소 전극의 단지 작은 일부만이 제거된다(즉, 절단 선 C5, C5 사이의 영역). 그러므로, 복구되기 전에는 스토리지 캐패시터(CST)와 액정 캐패시터(CLC)와 동등한 이 화소의 전체 캐패시티(즉, CTOTAL = CST + CLC)가 복구 후에는 거의 스토리지 캐패시티(CST)의 반과 액정 캐패시터(CLC)로 바뀐다(즉, CTOTAL = 0.5 CST + CLC). 종래 복구 방법(복구된 화소의 전체 캐패시티가 1/2 과 비교할 때, 본 발명의 특정 패턴을 가진 디스플레이 장치와 해당 복구 방법은 대부분의 전체 화소 전극을 보존시킬 수 있으며 보다 캐패시터를 덜 손실시킬 수 있다. 따라서, 특정 화소 패턴을 구비하고 해당 복구 방법이 적용된 TFT-LCD는 분명히 더 우수한 화질을 제공한다.
상기 설명에 따르면, 슬릿(416)은 공통 전극(404)에 걸쳐 있으며(span), 바람직하게는 슬릿(416)의 두 단부 사이의 거리가 공통 전극(404)의 폭보다 더 큰 것을 의미한다. 슬릿(416)이 공통 전극(404)에 걸쳐 있지 않다면, 제 1 캐패시터 전극(407)과 제 2 캐패시터 전극(408)을 전기적으로 고립시키기 위한 레이저 제거 단계 동안 화소 전극(414)과 공통 전극(404)의 일부 사이에 접합이 발생할 수 있다.
MVA 또는 패터닝된 수직 배열(PVA) 모드 TFT-LCD에서, 제 1 캐패시터 전극(407)과 제 2 캐패시터 전극(408) 사이의 전기적 고립을 목적으로 형성된, 화소 전극(414)상의 슬릿들은 LC 분자의 경사 방향을 조절하기 위해 사용될 수도 있다. 화소에 전압이 인가될 때, LC 분자의 경사 방향은 국지적 조절 구조체의 방향에 의존한다(즉, 화소 전극의 슬릿).
<제 2 실시예>
도 6은 본 발명의 제 2 실시예에 따른 TFT-LCD(예, 트위스트 니메틱, TN 모드)의 단일 화소 및 결함의 복구 방법을 개략적으로 나타내며, 스토리지 캐패시터는 캐패시터 전극과 공통 전극에 존재한다("CST 온 컴", CST On Com 으로 알려짐). 도 7은 본 발명의 제 2 실시예에 따른 다른 TFT-LCD의 단일 화소와 결함의 복구 방법을 개략적으로 나타내며, 스토리지 캐패시터는 캐패시터 전극과 게이트 전극에 있다("CST 온 게이트", CST On Gate 로 알려짐).
또한, 제 2 실시예의 TFT-LCD의 스토리지 캐패시터의 단면도는 도 4를 참조 할 수 있다.
도 6에서, 화소는 하나 이상의 공통 전극(604), 제 1 캐패시터 전극(607), 제 2 캐패시터 전극(608), 화소 전극(614) 및 TFT(600)를 포함한다. 화소 전극(614)은 TFT(600)에 의하여 제어된다. 제 1 캐패시터 전극(607)과 제 2 캐패시터 전극(608)은 제 1 비아 홀(612)과 제 2 비아 홀(613)을 통하여 각각 화소 전극(614)에 접속된다.
제 1 캐패시터 전극(607)과 화소 전극(614)을 전기적으로 접속하기 위한 영역(즉, 제 2 실시예의 제 1 비아 홀, 612)과 제 2 캐패시터 전극(608)과 화소 전극(614)을 전기적으로 접속하기 위한 영역(즉, 제 2 실시예의 제 2 비아 홀, 613) 사이에 화소 전극(614)상에 형성된 하나 이상의 슬릿(614)이 배치되는 것을 특히 유의해야 한다. 결함 D6가 발생하면, 제 1 캐패시터 전극(607)과 제 2 캐패시터 전극(608)을 전기적으로 고립시키기 위하여, 예컨대, 절단 선 C6, C6을 따라 레이저 절단에 의하여, 결함 D6의 위치에 해당하는 화소 전극(414)의 일부를 제거할 필요가 있다. 슬릿(616)은 캐패시터 전극(즉 제 2 금속층, 608)에 걸쳐 있으며, 바람직하게는 공통 전극(즉, 제 1 금속층, 604)에 걸쳐 진다. 그러므로, 절단 선 C6, C6을 따르는 레이저 절단에 의하여 복구가 수행된 후에도 화소 전극 하지의 구조체에 어떠한 손상도 초래하지 않는다. 복구 후에, 이 화소의 전체 캐패시티는 거의 스토리지 캐패시터 CST)의 반과 액정의 캐패시터(CLC)와 동등하다(즉, CTOTAL = 0.5 CST + CLC). 따라서, 본 발명의 특정 패턴을 구비한 디스플레이 장치와 해당 복구 방법은 거의 전체의 화소 전극을 보존시킬 수 있으며, 캐패시터를 덜 손실시킨다. 따라서, 특정 패턴을 구비하고, 해당 복구 방법이 적용된 TFT-LCD는 보다 더 우수한 화질을 제공한다.
도 7에서, 화소 전극(714)은 TFT(700)에 의하여 제어된다. GL 상으로 제 1 캐패시터 전극(707)과 제 2 캐패시터 전극(708)을 형성하고, 제 1 비아 홀(712)과 제 2 비아 홀(713)을 통하여 화소 전극(714)에 각각 접속한다. 제 1 캐패시터 전극(707)과 화소 전극(714)을 전기적으로 접속하기 위한 영역(즉, 제 2 실시예의 제 1 비아 홀, 712)과 제 2 캐패시터 전극(708)과 화소 전극(714)을 전기적으로 접속하기 위한 영역(즉, 제 2 실시예의 제 2 비아 홀, 713) 사이에 화소 전극(714)의 슬릿(714)을 배치하다. 결함, D7 이 발생하면, 결함, D7 의 위치에 대응하는 화소 전극(714)의 일부를 제거할 필요가 있다. 도 7의 특정 패턴 때문에, 절단 선 C7 을 따라 레이저 절단을 함으로써 제 1 캐패시터 전극(707)과 제 2 캐패시터 전극(708)을 전기적으로 고립시키는 것은 용이하다. 복구 후에, 이 화소의 전체 캐패시티는 스토리지 캐패시터(CST)의 절반과 액정의 캐패시터(CLC)와 거의 동등하다(즉, CTOTAL = 0.5 CST + CLC). 따라서, 복구는 화소 전극의 유효 면적 상에 어떠한 효과도 미치지 못하며, 스토리지 캐패시터의 절반(0.5 CST)이상을 보존한다. 따라서, 특정 패턴을 구비하고 해당 복구 방법이 적용된 TFT-LCD는 보다 더 우수한 화질을 분명히 제공한다.
<제 3 실시예>
도 8A는 본 발명의 제 3 실시예에 따른 TFT-LCD(예, 인 플레인 스위치, IPS 모드)의 단일 화소를 개략적으로 나타낸다. 도 8B 는 도 8A 의 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다. 화소는 하나 이상의, 공통 전극(804), 제 1 캐패시터 전극(807), 제 2 캐패시터 전극(808), 제 3 캐패시터 전극(809), 제 4 캐패시터 전극(810), 화소 전극(814) 및 TFT(800)를 포함한다. 화소 전극(814)은 TFT(800)에 의하여 제어된다. 화소 전극(814) 및 필드 전극(817)은 엇갈리게 배치된 두 개의 포크처럼 대향하여 배치한다. 또한, 인접한 화소 전극(814) 사이에 슬릿이 있다. 제 1 캐패시터 전극(807), 제 2 캐패시터 전극(808), 제 3 캐패시터 전극(809) 및 제 4 캐패시터 전극(810)은, 각각 제 1 비아 홀(812), 제 2 비아 홀(813), 제 3 비아 홀(814) 및 제 4 비아 홀(815)을 통하여 필드 전극(817)에 전기적으로 접속된다.
결함 D8이 발생하면, 다른 캐패시터 전극들로부터 제 1 캐패시터 전극(807)을 전기적으로 고립시키기 위해, 도 8B 에 나타낸 바와 같이 절단 선 C8, C8을 따르는 레이저 절단에 의하여, 필드 전극(817)의 결함 D8 의 위치에 대응하는 일부를 제거할 필요가 있다. 복구한 후에, 스토리지 캐패시터의 단지 4분의 1(0.25 CST)이 손실되며, 화소 전극(814)의 매우 작은 면적만이 절단된다. 따라서, 특정 화소 패턴을 구비하고 해당 복구 방법이 적용된 TFT-LCD는 여전히 우수한 화질을 제공한다.
상기 실시예들에서,(제 1 및 제 2 실시예에서 나타낸) 화소 내의 두 개의 캐 패시터 전극과 제 3 실시예에서 나타낸) 화소 내의 4 개의 캐패시터 전극을 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 캐패시터 전극의 수는 실제 적용에 부합하여 선택적으로 결정된다. 또한, 화소 전극의 전기적 고립 부분과 제거해야 할 부분은 결함의 위치에 의존한다. 또한, 이들 실시예에만 한정되지 않는 화소 전극의 패턴과 슬릿은 실제 적용에 부합하여 선택적으로 결정된다. 또한, 제 2 캐패시터 전극에 대한 제 1 캐패시터 전극의 면적비는 결함의 통상적 위치에 의존하여 조절 가능하다.
<제 4 실시예>
도 9A 및 도 9B는 본 발명의 제 4 실시예에 따른 TFT-LCD의 단일 화소와 화소 상의 결함을 복구하는 방법을 개략적으로 나타낸다. 도 9A와 도 9B 사이의 차이는 결함의 위치이며, 복구 방법은 결함의 위치에 따라 미소하게 변한다. 화소는 하나 이상의, 공통 전극(904), 제 1 캐패시터 전극(907), 제 2 캐패시터 전극(908) 및 제 3 캐패시터 전극(909), 화소 전극(914) 및 TFT(900)을 포함한다. 제 1 캐패시터 전극(907), 제 2 캐패시터 전극(908) 및 제 3 캐패시터 전극(909)는, 각각, 제 1 비아 홀(912), 제 2 비아 홀(913) 및 제 3 비아 홀(915)을 통하여 화소 전극(914)에 전기적으로 접속된다.
또한, 화소 전극(914)상에 다른 형상으로 구성된 제 1 슬릿(916)과 제 2 슬릿(917)이 있다. 제 1 비아 홀(912)과 제 2 비아 홀(913)은 제 1 슬릿(916)의 양 측 사이에 배치한다. 제 2 슬릿(917)의 양 측 사이에 제 2 비아 홀(913)과 제 3 비아 홀(915)을 배치한다.
결함 D9이 발생하여 제 1 캐패시터 전극(907)과 제 1 데이터 배선 DL1 사이에 단락 회로를 초래하면, 제 2 캐패시터 전극(908)과 제 3 캐패시터 전극(909)으로부터 제 1 캐패시터 전극(907)을 전기적으로 고립시키기 위해, 도 9A에 나타낸 바와 같이, 절단 선 C9, C9 을 따르는 레이저 절단에 의하여 결함, D9 에 대응하는 화소 전극(914)의 일부를 제거할 필요가 있다. 복구 후에는, 스토리지 캐패시터의 3 분의 2((2/3)CST)가 보존된다.
유사하게, 결함 D9이 발생하여 제 3 캐패시터 전극(909)과 제 2 데이터 배선 DL2 사이에 단락 회로를 초래하면, 도 9B에 나타낸 바와 같이, 제 2 캐패시터 전극(908)과 제 1 캐패시터 전극(907)으로부터 제 3 캐패시터 전극(909)을 전기적으로 고립시키기 위하여, 절단 선 C9", C9"'을 따르는 레이저 절단에 의하여 결함 D9 의 위치에 대응하는 화소 전극(914)의 일부를 제거할 필요가 있다.
그러므로, 동일한 유효 면적을 가진 N ≥ 2, N 은 정수임)개의 캐패시터 전극을 단일 화소에 형성할 수 있다. 결함이 관찰되면, 결함의 위치를 결정한 후, 다른 캐패시터 전극으로부터 관련 캐패시터 전극을 고립시키기 위하여 결함의 위치에 대응하는 화소 전극의 일부를 제거한다. 복구 후에는, 이 화소의 전체 캐패시티는 스토리지 캐패시터(CST)의 [(N-1)/N] 과 액정의 캐패시터(CLC)와 거의 동등하다(즉, CTOTAL = [(N-1)/N] CST + CLC). N 의 값이 더 커질수록, 화소의 화질은 더욱 우수해진다(즉, 복구된 화소의 화질이 결함이 없는 화소의 화질에 근접함).
또한, 일반적으로 제조 시, 패터닝되어 데이터 배선과 캐패시터 전극을 형성 하는 제 2 금속층에 결함이 발생한다. 따라서, 제 1 캐패시터 전극(907)과 제 3 캐패시터 전극(909)의 유효 면적은 제 2 캐패시터 전극(908)의 유효 면적보다 더 작아질 수 있다. 제 1 캐패시터 전극(907)과 제 3 캐패시터 전극(909)중 하나 또는 두 개 모두를 고립시킨다면, 복구 후에 많은 캐패시터 값을 보존할 수 있다. 예컨대, 제 1 캐패시터 전극(907), 제 2 캐패시터 전극(908) 및 제 3 캐패시터 전극(909)에 존재하는 캐패시터는, 각각, 0.2 CST, 0.65 CST, 및 0.15 CST 이다. 만약 제 1 캐패시터 전극(907)을 고립시킨다면, 화소의 전체 캐패시터는 0.8 CST 이다. 유사하게, 제 3 캐패시터 전극(909)을 고립시킨다면, 화소의 전체 캐패시터는 0.85 CST이다. 제 2 캐패시터 전극(908)으로부터 제 1 캐패시터 전극(907)과 제 3 캐패시터 전극(909)을 고립시킨다면, 화소의 전체 캐패시터는 0.65 CST 이다.
상기한 바와 같이 4 개의 실시예가 개시되었지만, 본 발명은 이에 한정되지 않는다. 또한, 당업자에게 본 발명의 기술 사상 내에서 미세한 변형이 가능하다는 것은 자명하다. 예를 들면, TFT 구성은 도 1A의 개시에 한정되지 않는다. 본 발명에서 LCD의 상부 게이트 구조(즉, 반도체 층의 상부에 형성된 게이트 전극)를 사용할 수 있다. 반도체 층 상에 TFT 구조를 보호하기 위한 식각 방지층을 더 형성할 수도 있으며, 폴리 실리콘 구조를 이용하여 채널 영역을 형성할 수도 있다. 또한, 제 2 평판에 컬러 필터(통상 제 1 평판에 형성됨), TFT 및 캐패시터 전극을 배치할 수 있다. 예를 들어, 화소 전극과 캐패시터 전극 사이에 배치한다.
본 발명이 실시예와 바람직한 실시 형태의 관점에 의하여 본 발명이 개시되 었으나, 본 발명은 이에 한정되지 않는다. 오히려, 다양한 변형과 유사한 배열 및 절차를 포괄하는 것이며, 첨부한 청구항은 이러한 모든 변형과 유사 배열 및 절차를 포괄하도록 최광의으로 해석되는 것이 허용된다.
본 발명의 상기 실시예에 따르면, 화소 전극에 제 1 캐패시터 전극과 제 2 캐패시터 전극이 독립적으로 접속된다. 화소 전극 상에 하나 이상의 슬릿을 형성한다. 한 화소 내에 2 이상의 전기적 접속 영역을 형성한다(즉, 제 1 캐패시터 전극과 화소 전극을 접속하는 1 영역과 제 2 캐패시터 전극과 화소 전극을 연결하는 다른 영역). 슬릿을 구비하면, 화소 전극의 일부를 제거함으로써 단락 회로가 된 영역을 용이하게 고립시킬 수 있다. 화소의 충분한 캐패시터를 유지하기 위하여, 제 2 캐패시터 전극에 대한 제 1 캐패시터 전극의 면적 비를 조절할 수 있으며, 제 1 캐패시터와 제 2 캐패시터 전극의 형상을 조절할 수 있다.

Claims (42)

  1. 박막 트랜지스터(TFT);
    상기 박막 트랜지스터에 의하여 제어되고 제 1 슬릿을 구비하는 제 1 전극;
    상기 제 1 전극을 통하여 상호 전기적 접속된 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 하나 이상 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 화소 전극인 것을 특징으로 하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 화소 전극을 통하여 상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극에 전기적 접속된 제 3 캐패시터 전극을 더 포함하며,
    상기 화소 전극은 상기 제 2 캐패시터 전극과 상기 화소 전극을 접속하기 위한 제 2 영역과 상기 제 3 캐패시터 전극과 상기 화소 전극을 접속하기 위한 제 3 영역 사이에 배치된 제 2 슬릿을 구비하는 것을 특징으로 하는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 2 캐패시터 전극은 상기 제 1 캐패시터 전극과 상기 제 3 캐패시터 전극 사이에 형성되고, 상기 제 2 캐패시터 전극에 있는 캐패시터는 상기 제 1 캐 패시터 전극 및 상기 제 3 캐패시터 전극에 있는 캐패시터들과 다른 것을 특징으로 하는 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 제 2 캐패시터 전극에 있는 캐패시터는 상기 제 1 캐패시터 전극 및 상기 제 3 캐패시터 전극에 있는 캐패시터들보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제 1 캐패시터 전극 및 상기 제 2 캐패시터 전극을 전기적 접속하는 상기 제 1 전극은, 필드 전극인 것을 특징으로 하는 디스플레이 장치.
  7. 제 2 항에 있어서,
    상기 제 1 캐패시터 전극과 상기 화소 전극을 접속하는 제 1 영역과 상기 제 2 캐패시터 전극과 상기 화소 전극을 접속하는 제 2 영역 사이에 상기 제 1 슬릿이 배치되는 것을 특징으로 하는 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 제 1 전극은 패터닝된 투명 전극인 것을 특징으로 하는 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 디스플레이 장치는, 액정 디스플레이로서, 수직 배열 액정층을 포함하고, 전압이 인가되는 동안 상기 액정층의 다수의 액정 분자가 다수의 방향으로 배향될 수 있도록 액정층의 배향을 조절하기 위해, 상기 제 1 슬릿도 사용되는 것을 특징으로 하는 디스플레이 장치.
  10. 제 1 항에 있어서,
    기판 상에 형성된 제 1 금속층 및 상기 제 1 금속층을 피복하는 제 1 절연층을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상호 고립된 제 1 부분과 제 2 부분을 구비하는 제 2 금속층을 더 포함하며,
    상기 제 1 부분과 상기 제 1 금속층은 상기 제 1 캐패시터 전극을 형성하고 상기 제 2 부분과 상기 제 1 금속층은 상기 제 2 캐패시터 전극을 형성하는 것을 특징으로 하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 제 2 금속층의 상기 제 1 부분과 상기 제 2 부분을 분리시키는 공간에 대응하여 제 1 슬릿이 배치되는 것을 특징으로 하는 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 제 2 금속 층을 피복하기 위한 패시베이션 층 및 상기 패시베이션 층 상에 형성된 상기 제 1 전극을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 패시베이션 층은 제 1 비아 홀 및 제 2 비아 홀을 포함하며, 상기 제 1 비아 홀 및 상기 제 2 비아 홀을 통하여 상기 제 1 캐패시터 전극 및 상기 제 2 캐패시터 전극은 각각 상기 제 1 전극에 접속되는 것을 특징으로 하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 제 1 비아 홀 및 상기 제 2 비아 홀은 상기 제 1 슬릿의 다른 측에 배치되는 것을 특징으로 하는 디스플레이 장치.
  16. 제 11 항에 있어서,
    상기 제 1 슬릿은 제 2 금속층에 걸쳐 있고(span), 상기 제 1 슬릿의 길이는 상기 제 2 금속층의 폭보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  17. 제 11 항에 있어서,
    상기 제 1 슬릿은 상기 제 1 금속층에 걸쳐 있고(span), 상기 제 1 슬릿의 길이가 상기 제 1 금속층의 폭보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  18. 기판 상에 형성된 제 1 금속층;
    상기 제 1 금속층을 피복하는 제 1 절연층;
    상기 제 1 절연층 상에 형성되고 일정한 간격으로 분리되고 상호 고립된 제 1 부분과 제 2부분을 구비하는 제 2 금속층;
    상기 제 2 금속층을 피복하고 상기 제 2 금속층의 제 1 부분과 제 2 부분을 각각 노출시키기 위한 제 1 비아 홀 및 제 2 비아 홀을 구비하는 제 2 절연층;
    상기 제 2 절연층 상에 형성되고, 상기 제 2 금속층의 상기 제 1 부분과 상기 제 2 부분을 분리시키기 위한 공간에 대응하도록 배치된 제 1 슬릿을 구비하는 전극층을 하나 이상 포함하고,
    상기 제 2 금속 층의 상기 제 1 부분과 제 2 부분은 상기 전극층을 통하여 전기적 접속되는 것을 특징으로 하는 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 제 1 슬릿은 상기 제 1 부분과 상기 전극층을 접속하는 제 1 영역과 상기 제 2 부분과 상기 전극층을 접속하는 제 2 영역 사이에 배치되는 것을 특징으로 하는 디스플레이 장치.
  20. 제 18 항에 있어서,
    상기 화소 전극은 패터닝된 투명 전극인 것을 특징으로 하는 디스플레이 장치.
  21. 제 18 항에 있어서,
    상기 제 2 금속층의 제 1 부분과 상기 제 1 금속층 사이에 제 1 캐패시터가 존재하고,
    상기 제 2 금속층의 제 2 부분과 상기 제 1 금속층 사이에 제 2 캐패시터가 존재하는 것을 특징으로 하는 디스플레이 장치.
  22. 제 18 항에 있어서,
    상기 제 2 금속층의 상기 제 1 부분과 상기 제 2 부분은 상기 제 2 절연층의 상기 제 1 비아 홀과 상기 제 2 비아 홀을 통하여 상기 전극층에 전기적 접속되는 것을 특징으로 하는 디스플레이 장치.
  23. 제 18 항에 있어서,
    상기 제 1 비아 홀과 상기 제 2 비아 홀은 상기 제 1 슬릿의 서로 다른 측에 배치되는 것을 특징으로 하는 디스플레이 장치.
  24. 제 18 항에 있어서,
    상기 제 1 슬릿은 상기 제 2 금속층에 걸쳐 있고(span), 상기 제 1 슬릿의 길이는 상기 제 2 금속층의 폭보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  25. 제 18 항에 있어서,
    상기 제 1 슬릿은 상기 제 1 금속층에 걸쳐 있고(span), 상기 제 1 슬릿의 길이는 상기 제 1 금속층의 폭보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  26. 제 18 항에 있어서,
    상기 디스플레이 장치는, 액정 디스플레이로서, 수직 배열 액정층을 포함하고, 전압이 인가되는 동안 상기 액정층의 다수의 액정 분자가 다수의 방향으로 배향될 수 있도록 액정층의 배향을 조절하기 위해, 상기 제 1 슬릿도 사용되는 것을 특징으로 하는 디스플레이 장치.
  27. 제 18 항에 있어서,
    상기 제 2 금속층은 상기 전극층을 통하여 상기 제 1 부분과 상기 제 2 부분에 전기적 접속된 제 3 부분을 더 포함하고,
    상기 전극층은 상기 제 2 부분과 상기 전극층을 접속하기 위한 제 2 영역과 상기 제 3 부분과 상기 전극층을 접속하기 위한 제 3 영역 사이에 배치된 제 2 슬릿을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  28. 제 27 항에 있어서,
    상기 제 2 금속층의 상기 제 1 부분과 상기 제 1 금속층 사이에 제 1 캐패시터가 존재하고,
    상기 제 2 금속층의 상기 제 2 부분과 상기 제 1 금속층 사이에 제 2 캐패시터가 존재하며,
    상기 제 2 금속층의 상기 제 3 부분과 상기 제 1 금속층 사이에 제 3 캐패시터가 존재하는 것을 특징으로 하는 디스플레이 장치.
  29. 제 28 항에 있어서,
    상기 제 2 부분은 상기 제 2 금속층의 상기 제 1 부분과 상기 제 2 부분 사이에 배치되고,
    제 2 캐패시터는 상기 제 1 캐패시터 및 상기 제 3 캐패시터와 다른 것을 특징으로 하는 디스플레이 장치.
  30. 제 29 항에 있어서,
    상기 제 2 캐패시터는 상기 제 1 캐패시터와 상기 제 3 캐패시터 보다 더 큰 것을 특징으로 하는 디스플레이 장치.
  31. 제 18 항에 있어서,
    상기 전극층은 화소 전극층인 것을 특징으로 하는 디스플레이 장치.
  32. 제 18 항에 있어서,
    상기 전극층은 필드 전극층인 것을 특징으로 하는 디스플레이 장치.
  33. 제 1 전극을 통하여 상호 전기적 접속된 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 하나 이상 포함하고, 상기 제 1 전극은 상기 제 1 캐패시터 전극 및 상기 제 1 전극을 접속하는 제 1 영역과, 상기 제 2 캐패시터 전극 및 상기 제 1 전극을 접속하는 제 2 영역 사이에 배치된 제 1 슬릿을 구비하는 디스플레이 장치를 제공하는 단계;
    상기 디스플레이 장치에 단락 회로 조건이 발생하였는지 여부를 조사하고, 상기 디스플레이 장치의 복구되어야 할 위치를 결정하는 단계; 및
    상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극을 전기적으로 고립시키기 위하여 상기 제 1 전극의 일부를 제거하는 단계를 포함하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  34. 제 33 항에 있어서,
    상기 제 1 전극은 화소 전극인 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  35. 제 33 항에 있어서,
    상기 디스플레이 장치의 상기 제 1 전극과 데이터 배선 사이에 상기 단락 회로 조건이 발생하는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  36. 제 33 항에 있어서,
    상기 디스플레이 장치의 상기 복구되어야 할 부분은 상기 단락 회로 조건을 초래하는 파티클의 낙하 위치에 따라 결정되는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  37. 제 36 항에 있어서,
    상기 단락 회로 조건은 상기 디스플레이 장치의 상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극 중 하나에서 발생하는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  38. 제 33 항에 있어서,
    상기 제 1 캐패시터 전극, 상기 제 2 캐패시터 전극 및 공통 전극에 캐패시터가 존재하고,
    상기 제 1 전극의 상기 제 1 슬릿은 상기 공통 전극에 걸쳐 있는(span) 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법
  39. 제 33 항에 있어서,
    상기 제 1 전극의 상기 일부를 레이저 절단 방법에 의하여 제거하는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  40. 제 39 항에 있어서,
    상기 제 1 전극의 상기 일부를, 상기 공통 전극의 외곽 주변부에 대응하고 상기 공통 전극의 연장 방향과 평행한 절단 패턴을 따라 제거하는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  41. 제 33 항에 있어서,
    상기 제 1 전극은 필드 전극인 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
  42. 화소 전극을 통하여 상호 전기적 접속된 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 하나 이상 포함하고, 상기 화소 전극은 상기 제 1 캐패시터 전극 및 상기 화소 전극을 연결하는 제 1 영역과, 상기 제 2 캐패시터 전극 및 상기 화소 전극을 연결하는 제 2 영역 사이에 배치된 제 1 슬릿을 구비하는 디스플레이 장치를 제공하는 단계;
    상기 디스플레이 장치에 단락 회로 조건이 발생하였는지 여부를 조사하고, 상기 디스플레이 장치의 복구되어야 할 위치를 결정하는 단계;
    상기 복구되어야 할 위치가 상기 제 1 캐패시터 전극에 해당하는 경우, 상기 제 2 캐패시터 전극 및 상기 화소 전극의 다른 부분으로부터 상기 제 1 캐패시터 전극을 전기적으로 고립시키기 위하여, 상기 제 1 캐패시터 전극에 대응하는 상기 화소 전극의 일부를 제거하는 단계; 및
    상기 복구되어야 할 위치가 상기 제 2 캐패시터 전극에 해당하는 경우, 상기 제 1 캐패시터 전극 및 상기 화소 전극의 다른 부분으로부터 상기 제 2 캐패시터 전극을 전기적으로 고립시키기 위하여, 상기 제 2 캐패시터 전극에 대응하는 화소 전극의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 디스플레이 장치의 전기적 결함을 복구하는 방법.
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