KR20160122930A - 액정 표시 패널 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은, 제1 기판을 제조하는 단계; 상기 제1 기판과 대향하는 제2 기판을 제공하는 단계; 및 상기 제2 기판을 상기 제1 기판과 합착하고, 상기 제1 및 제2 기판 사이에 액정을 주입하여 액정층을 형성하는 단계; 를 포함하되, 상기 제1 기판을 제조하는 단계는, 제1 절연 기판을 제공하는 단계; 상기 제1 절연 기판 상에 제어단 전극 및 공통 전극 라인을 형성하는 단계; 평면 상에서 상기 제어단 전극과 중첩되는 반도체 패턴 및 상기 공통 전극 라인의 일부와 접촉되는 공통 전극을 형성하는 단계; 상기 반도체 패턴의 일부와 접촉하는 입력단 전극 및 상기 반도체 패턴의 나머지 일부와 접촉하고, 상기 입력단 전극과 이격된 출력단 전극을 형성하는 단계; 상기 액정층에 인가된 액정 인가 신호의 라이징 타임 및 폴링 타임이 실질적으로 동일해지도록 시뮬레이션한 결과에 기초하여 슬릿의 방위각을 결정하는 단계; 및 상기 결정된 방위각을 갖는 복수의 슬릿들을 포함하는 화소 전극을 상기 출력단 전극의 일부와 접촉되도록 형성하는 단계; 를 포함할 수 있다.

Description

액정 표시 패널 및 그 제조 방법{LIQUID CRYSTAL DISPLAY PANEL AND FABRICATION METHOD OF THE SAME}
본 발명은 액정 표시 패널 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플리커 현상을 방지하기 위한 P형(positive) 액정 표시 패널 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 상기 액정 표시 장치는 두 기판과 그 사이에 삽입되어 있는 액정층을 포함하며, 상기 액정층에 전계를 인가하여 상기 액정층의 액정 분자들을 재배열시킴으로써 투과되는 광의 양을 조절하는 표시 장치이다.
상기 액정 표시 장치는 상기 전계의 방향에 따라 수직 전계 모드 또는 수평 전계 모드로 구분될 수 있다.
최근, 상기 수직 전계 모드로 동작하는 액정 표시 장치는 광시야각에 문제가 있어, 상기 수평 전계 모드로 동작하는 액정 표시 장치의 개발이 활발히 진행되고 있다. 구체적으로, 상기 수평 전계 모드의 일 예인 PLS(plane to line switching) 모드로 동작하는 액정 표시 장치의 제조비용을 저감시키기 위한 연구가 진행 중이다.
본 발명은 저주파 구동 시에도 플리커 현상이 방지되는 P형 액정 표시 패널의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은, 제1 기판을 제조하는 단계; 상기 제1 기판과 대향하는 제2 기판을 제공하는 단계; 및 상기 제2 기판을 상기 제1 기판과 합착하고, 상기 제1 및 제2 기판 사이에 액정을 주입하여 액정층을 형성하는 단계; 를 포함하되, 상기 제1 기판을 제조하는 단계는, 제1 절연 기판을 제공하는 단계; 상기 제1 절연 기판 상에 제어단 전극 및 공통 전극 라인을 형성하는 단계; 평면 상에서 상기 제어단 전극과 중첩되는 반도체 패턴 및 상기 공통 전극 라인의 일부와 접촉되는 공통 전극을 형성하는 단계; 상기 반도체 패턴의 일부와 접촉하는 입력단 전극 및 상기 반도체 패턴의 나머지 일부와 접촉하고, 상기 입력단 전극과 이격된 출력단 전극을 형성하는 단계; 상기 액정층에 인가된 액정 인가 신호의 라이징 타임 및 폴링 타임이 실질적으로 동일해지도록 시뮬레이션한 결과에 기초하여 슬릿의 방위각을 결정하는 단계; 및 상기 결정된 방위각을 갖는 복수의 슬릿들을 포함하는 화소 전극을 상기 출력단 전극의 일부와 접촉되도록 형성하는 단계; 를 포함할 수 있다.
상기 액정은 P형(Positive) 액정일 수 있다.
상기 화소 전극을 형성하는 단계는, 상기 평면상에서 상기 공통 전극과 적어도 일부가 중첩되도록 상기 화소 전극을 형성하는 단계일 수 있다.
상기 제2 기판은 제2 절연 기판, 상기 제2 절연 기판 상에 배치된 블랙 매트릭스 및 상기 블랙 매트릭스에 의해 구분된 상기 제2 절연 기판의 각 영역에 대응하여 배치된 컬러 필터들을 포함하는 기판일 수 있다.
상기 방위각은 상기 평면 상에서 상기 화소의 중심을 가로지르는 가상선과 상기 각 슬릿들이 이루는 각으로서 정의될 수 있다.
상기 결정된 슬릿의 방위각은 약 10도 이상 및 약 15도 이하일 수 있다.
상기 라이징 타임은 상기 액정 인가 신호의 전압 레벨이 상승하는 시점부터 최대 전압 레벨에 도달하는 시점까지의 시간이며, 상기 폴링 타임은 상기 액정 인가 신호의 전압 레벨이 하강하는 시점부터 최소 전압 레벨에 도달하는 시점까지의 시간일 수 있다.
상기 라이징 타임은 하기의 수학식 1에 의해 정의될 수 있다.
[수학식 1]
Figure pat00001
여기서, 상기 τon는 상기 라이징 타임, 상기 ε0는 진공 유전율, 상기 △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, 상기 V는 상기 화소 전극에 인가되는 액정 구동 신호의 전압 레벨, 상기 Vth는 상기 화소가 구동하기 위한 스레스홀드 전압 레벨, 상기 γ는 액정의 점도, 상기 d는 셀 갭을 나타낸다.
상기 폴링 타임은 하기의 수학식 2에 의해 정의될 수 있다.
[수학식 2]
Figure pat00002
여기서, τoff는 상기 폴링 타임, 상기 ε0는 진공 유전율, 상기 △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, 상기 Vth는 상기 화소가 구동하기 위한 스레스홀드 전압 레벨, 상기 γ는 액정의 점도, 상기 d는 셀 갭을 나타낸다.
본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은 상기 수학식 1 및 2에 기초하여, 상기 라이징 타임 및 상기 폴링 타임이 실질적으로 동일해지는 상기 액정 구동 신호의 전압 레벨을 상기 액정 구동 신호의 최대 전압 레벨로 설정하는 단계; 를 더 포함할 수 있다.
상기 설정된 액정 구동 신호의 최대 전압 레벨에서 상기 라이징 타임 및 상기 폴링 타임의 차이는 약 10ms 이하일 수 있다.
상기 액정 인가 신호는 0Hz 초과 및 60Hz 이하의 구동 주파수를 가질 수 있다.
본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은 상기 제어단 전극 및 상기 공통 전극 라인을 형성하는 단계 이후, 상기 제어단 전극 및 상기 공통 전극 라인을 커버하되, 상기 공통 전극 라인의 일부를 외부로 노출시키는 게이트 절연막을 형성하는 단계; 를 더 포함할 수 있다.
상기 공통 전극은 상기 외부로 노출된 공통 전극 라인의 일부와 접촉할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은 상기 입력단 전극 및 출력단 전극을 형성하는 단계 이후, 상기 입력단 전극 및 출력단 전극을 커버하되, 상기 출력단 전극의 일부를 외부로 노출시키는 절연층을 형성하는 단계; 를 더 포함할 수 있다.
상기 화소 전극은 상기 외부로 노출된 출력단 전극의 일부와 접촉할 수 있다.
본 발명에 의하면 저주파 구동 시에도 플리커 현상이 방지되며, 액정의 응답 속도가 향상된 P형 액정 표시 패널을 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 패널의 분해 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 제1 기판의 일부를 나타낸 평면도이다.
도 2b는 도 2a의 I-I’선에 따라 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 액정 표시 패널의 단면도이다.
도 4a 및 4b는 도 3의 R 영역을 확대하여 도시한 확대도이다.
도 5는 도 4b의 A~D 영역의 인가 전계, 플렉소 전계 및 전체 전계의 방향을 정리한 표이다.
도 6a 및 6b는 A 및 B 영역에서의 프레임별 전체 전계의 레벨 변화를 파형으로서 개략적으로 도시한 도면이다.
도 7a 및 7b는 슬릿의 방위각을 서로 다르게 설정한 경우 액정 인가 신호의 라이징 타임과 폴링 타임에 관한 시뮬레이션 결과를 정리한 표이다.
도 8a 내지 8f는 액정 표시 패널의 제조 공정을 순차적으로 도시한 도면이다.
도 9a는 본 발명의 일 실시예에 따른 표시 장치의 블록도를 도시한 도면이다.
도 9b는 도 9a의 계조 전압 생성부의 회로도이다.
본 명세서에서 사용되는 용어는 본 명세서에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 실시예의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 아닌 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
더욱이, 이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 실시예를 상세하게 설명하지만, 실시예들에 의해 제한되거나 한정되는 것은 아니다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 액정 표시 패널의 분해 사시도이다.
도 1을 참조하면, 액정 표시 패널(100)은 복수의 화소들(PXL)을 포함하는 제1 기판(300), 제1 기판(300)에 대향하는 제2 기판(1000), 제1 및 제2 기판(300, 1000) 사이에 배치된 액정층(LC)을 포함할 수 있다.
제1 기판(300)의 각 화소(PXL)는 액정층(LC)을 구동하기 위한 적어도 하나의 박막 트랜지스터, 화소 전극, 및 공통 전극을 포함할 수 있다.
액정층(LC)은 유전율 이방성을 갖는 복수의 액정 분자들을 포함할 수 있다. 액정층(LC)의 액정 분자들은 제1 기판(300)의 화소 전극과 공통 전극 사이에 인가된 전계에 의해 회전할 수 있으며, 이에 따라 액정층(LC)으로 입사되는 광의 투과도를 조절할 수 있다.
액정 분자는 장축 방향의 유전율이 단축 방향의 유전율보다 큰 P형(positive) 액정 분자와 장축 방향의 유전율이 단축 방향의 유전율보다 작은 N형(negative) 액정 분자로 구분될 수 있다. N형 액정 분자는 P형 액정 분자보다 저주파 구동 시 플리커 레벨이 낮으며, 투과율 및 콘트라스트비가 우수하다는 장점을 갖는다. 따라서, 종래에는 주로 N형 액정 분자를 이용하여 액정 표시 패널(100)을 제조하였다.
그러나, N형 액정 분자는 P형 액정 분자보다 응답 속도가 느리다는 문제점을 갖는다. 따라서, 본 명세서에서는 응답 속도가 비교적 빠른 P형 액정 분자를 이용하여 액정 표시 패널(100)을 제조하되, 저주파 구동 시 발생하는 플리커 현상을 최소화할 수 있는 P형 액정 표시 패널(100)의 제조 방법을 제안하고자 한다. 이하에서 후술하는 액정 분자는 P형 액정 분자를 의미하며, 액정 표시 패널(100)은 P형 액정 표시 패널을 의미할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 제1 기판의 일부를 나타낸 평면도이다. 도 2b는 도 2a의 I-I’선에 따라 자른 단면도이다.
도 2a 및 2b를 참조하면, 제1 기판(300)은 복수의 화소 영역들(PA)을 포함하는 제1 절연 기판(P1), 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 공통 전극 라인들(CL), 및 복수의 화소들(PXL)을 포함할 수 있다. 설명의 편의를 위해 하나의 화소(PXL)를 기준으로 각 도면을 도시하였으며, 상기 하나의 화소(PXL)에 관한 설명은 액정 표시 패널(100)에 포함된 모든 화소들에 동일하게 적용될 수 있다.
제1 절연 기판(P1)은 투명 절연 물질을 포함할 수 있다. 제1 절연 기판(P1) 상에는 복수의 화소 영역들(PA)이 다양한 형태로 배치될 수 있다. 예를 들어, 제1 절연 기판(P1) 상에는 복수의 화소 영역들(PA)이 매트릭스 형태로 배치될 수 있다.
각 게이트 라인들(GL)은 제1 절연 기판(P1) 상에 제1 방향(D1)으로 연장될 수 있다. 각 공통 전극 라인들(CL)은 제1 방향(D1)과 평행하게 연장되고, 각 게이트 라인들(GL)로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로 이격될 수 있다. 각 데이터 라인들(DL)은 제2 방향(D2)으로 연장될 수 있다.
게이트 라인들(GL)과 공통 전극 라인들(CL)은 동일한 층 상에 배치될 수 있다. 데이터 라인들(DL) 및 게이트 라인들(GL) 사이에는 게이트 절연막(20)이 배치될 수 있으며, 게이트 절연막(20)에 의해 데이터 라인들(DL) 및 게이트 라인들(GL)이 절연될 수 있다. 이와 유사하게, 데이터 라인들(DL) 및 공통 전극 라인들(CL) 사이에는 게이트 절연막(20)이 배치될 수 있으며, 게이트 절연막(20)에 의해 데이터 라인들(DL) 및 공통 전극 라인들(CL)이 절연될 수 있다.
화소(PXL)는 화소 영역들 중 하나의 화소 영역(PA)에 대응하여 구비될 수 있다. 일 실시예로서, 도 2a에 도시한 바와 같이, 화소 영역(PA)은 상호 대응하는 하나의 게이트 라인(GL), 하나의 데이터 라인(DL) 및 하나의 공통 전극 라인(CL)에 의해 정의될 수 있다. 다만, 상술한 실시예에 한정되는 것은 아니며, 화소 영역(PA)은 다양한 형태로 정의될 수 있다.
화소(PXL)는 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE), 및 공통 전극(CE)을 포함할 수 있다.
박막 트랜지스터(TFT)는 제어단 전극(GE), 게이트 절연막(20), 반도체 패턴(SP), 입력단 전극(SE) 및 출력단 전극(DE)을 포함할 수 있다.
제어단 전극(GE)은 게이트 라인(GL)으로부터 분지되어 제공될 수 있다. 제어단 전극(GE)은 제1 절연 기판(P1)의 상면에 배치될 수 있다.
게이트 절연막(20)은 제어단 전극(GE) 상에 배치되어, 제어단 전극(GE)을 커버할 수 있다. 게이트 절연막(20)은 유기 절연물 또는 무기 절연물을 포함할 수 있다. 게이트 절연막(20)은 공통 전극 라인(CL)의 일부를 외부로 노출시키도록 형성될 수 있다.
반도체 패턴(SP)은 게이트 절연막(20) 상에 배치될 수 있다. 반도체 패턴(SP)은 게이트 절연막(20)을 사이에 두고 제어단 전극(GE)과 대향할 수 있다. 평면상에서, 반도체 패턴(SP)은 제어단 전극(GE)과 중첩할 수 있다. 반도체 패턴(SP)은 산화물 반도체, 예를 들어, 비정질 인듐-갈륨-아연 산화물(amorphous Indium-Gallium-Zinc-Oxide, a-IGZO)을 포함할 수 있다.
입력단 전극(SE) 및 출력단 전극(DE)은 반도체 패턴(SP) 상에 배치될 수 있다. 입력단 전극(SE)은 데이터 라인(DL)으로부터 분지되어 제공될 수 있다. 평면상에서, 입력단 전극(SE)은 반도체 패턴(SP)의 일부와 중첩될 수 있다. 출력단 전극(DE)은 입력단 전극(SE)으로부터 이격되고, 평면상에서 반도체 패턴(SP)의 나머지 일부와 중첩될 수 있다.
공통 전극(CE)은 반도체 패턴(SP)과 동일한 층 상에 배치될 수 있다. 공통 전극(CE)은 게이트 절연막(20) 상에 배치될 수 있으며, 외부로 노출된 공통 전극 라인(CL)과 접촉되어 공통 전극 라인(CL)과 전기적으로 연결될 수 있다. 공통 전극(CE)은 반도체 패턴(SP) 및 출력단 전극(DE)과 이격되어 형성될 수 있다.
절연층(30)은 입력단 전극(SE), 출력단 전극(DE) 및 공통 전극(CE) 상에 배치될 수 있다. 절연층(30)은 유기 절연물 또는 무기 절연물을 포함할 수 있다. 절연층(30)은 출력단 전극(DE)의 일부를 외부로 노출시키도록 형성될 수 있다.
화소 전극(PE)은 절연층(30) 상에 배치될 수 있다. 화소 전극(PE)의 적어도 일부는 절연층(30)을 사이에 두고 공통 전극(CE)과 평면상에서 중첩할 수 있다. 화소 전극(PE)은 외부로 노출된 출력단 전극(DE)과 접촉하며, 출력단 전극(DE)과 전기적으로 연결될 수 있다.
화소 전극(PE)은 복수의 슬릿들(SL)을 포함할 수 있다. 슬릿들(SL)은 평면상에서 화소 영역(PA)의 중심을 제1 방향(D1)으로 가로지르는 가상선(IL)에 의해 정의되는 상부 슬릿들(SL1) 및 하부 슬릿들(SL2)을 포함할 수 있다. 상부 및 하부 슬릿들(SL1, SL2)은 다양한 형태로 연장될 수 있는데, 일 실시예로서 상부 슬릿들(SL1)은 우측 상부에서 좌측 하부 방향으로 연장되며, 하부 슬릿들(SL2)은 우측 하부에서 좌측 상부 방향으로 연장될 수 있다. 다만, 상술한 실시예에 한정되는 것은 아니다.
본 명세서에서 슬릿들(SL)은 일정한 방위각(θ)을 갖도록 형성될 수 있다. 여기서 방위각(θ)은 가상선(IL)과 슬릿(SL)이 이루는 각을 나타낼 수 있다. 방위각(θ)은 액정 표시 패널(100)의 저주파 구동 시 플리커 현상이 최소화시키기 위한 값으로 결정될 수 있으며, 시뮬레이션 결과에 기초하여 결정될 수 있다. 이와 관련된 보다 상세한 설명은 도 4a 내지 7b와 관련하여 이하에서 상세히 후술하기로 한다. 방위각(θ)이 결정되면, 슬릿들(SL)은 결정된 방위각(θ)을 갖도록 화소 전극(PE) 상에 형성될 수 있다.
이상으로, 화소 전극(PE)이 복수의 슬릿들(θ)을 포함하는 실시예를 기준으로 설명하였으나, 슬릿들(θ)은 화소 전극(PE) 및 공통 전극(CE) 중 어느 하나에 구비될 수 있으며, 상술한 실시예에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 액정 표시 패널의 단면도이다.
도 3을 참조하면, 액정 표시 패널(100)은 제1 기판(300), 제1 기판(300)과 대향하는 제2 기판(1000), 및 제1 및 제2 기판(300, 1000) 사이에 배치된 액정층(LC)을 포함할 수 있다. 액정층(LC)은 P형 액정 분자들을 포함할 수 있으며, 이와 관련된 상세한 설명은 도 2a 및 2b와 관련하여 상술한 바와 같다.
제2 기판(1000)은 제2 절연 기판(P2), 제2 절연 기판(P2) 상에 배치된 블랙 매트릭스(BM), 블랙 매트릭스(BM)에 의해 구획된 제2 절연 기판(P2)의 각 영역 상에 배치된 컬러 필터들(CF)을 포함할 수 있다. 블랙 매트릭스(BM)는 제2 기판(1000) 상에 매트릭스 형태로 배치될 수 있다. 블랙 매트릭스(BM)는 평면상에서 박막 트랜지스터(TFT)와 중첩되도록 형성될 수 있다.
각 컬러 필터들(CF)은 블랙 매트릭스(BM)에 의해 구별되는 각 영역에 형성될 수 있다. 각 컬러 필터들(CF)은 화상의 색 표현을 구현하기 위해 적색, 녹색, 청색 컬러 필터로 구별될 수 있다. 컬러 필터들(CF)은 다양한 형태로 배치될 수 있으며, 일 실시예로 적색, 녹색, 청색 컬러 필터가 일렬로 배치된 스트라이프 형태로 배치될 수 있다.
액정 표시 패널(100)은 서로 합착된 제1 및 제2 기판(300, 1000) 사이에 액정 분자들이 주입됨으로써 형성될 수 있는데, 이와 관련된 보다 상세한 설명은 도 8a 내지 8f와 관련하여 이하에서 상세히 후술하기로 한다.
도 4a 및 4b는 도 3의 R 영역을 확대하여 도시한 확대도이다. 특히, 도 4a는 액정층(LC)에 전계가 인가되지 않은 경우의 액정 분자들의 배향 상태를 도시한 도면이고, 도 4b는 액정층(LC)에 전계가 인가된 경우의 액정 분자들의 배향 상태를 도시한 도면이다.
도 4a 및 4b를 참조하면, 액정층(LC)을 구동시키기 위한 액정 구동 신호가 화소 전극(PE)에 인가됨에 따라, 액정층(LC)에 전계(이하 ‘액정 구동 전계’)가 형성될 수 있다. 액정 분자들은 액정 구동 전계가 인가되지 않은 경우에는 호모지니어스(Homogeneous) 형태로 배향하고 있다가, 액정 구동 전계가 인가된 경우 스플레이(Splay) 형태로 배향할 수 있다. 이러한 스플레이 배향에 의해 액정 분자들 사이에 작용하는 플렉소 전계(flexo-electric field)의 크기가 증가할 수 있다. 그 결과, 액정층(LC)에 실제로 인가되는 전체 전계(이하 ‘액정 인가 전계’)의 레벨은 플렉소 전계에 의해, 액정 구동 전계의 레벨보다 감소하거나 증가할 수 있다.
도 5는 도 4b의 A~D 영역의 인가 전계, 플렉소 전계 및 전체 전계의 방향을 정리한 표이다.
도 5를 참조하면, 프레임 단위로 액정 구동 신호의 극성이 반전되는 경우, 액정 구동 전계의 방향은 A~D 영역에서 프레임 단위로 약 180°만큼 반전될 수 있다. 이와 반대로, 플렉소 전계의 방향은 액정 분자들의 스플레이 배향에 따라 발생하는 전계이므로, 액정 구동 신호의 극성 반전과 무관하게 일정한 방향으로 형성될 수 있다. 이때, 액정 구동 전계의 레벨은 플렉소 전계의 레벨보다 클 수 있다. 그 결과, 액정 구동 전계와 플렉소 전계의 합인 액정 인가 전계의 방향은 일정하게 유지되나, 액정 인가 전계의 레벨은 감소하거나 증가할 수 있다.
예를 들어, 액정 구동 신호의 극성 반전에 의해 A 영역에 형성되는 액정 구동 전계의 방향은 N-2 프레임에서 우측 방향, N-1 프레임에서 좌측 방향, N 프레임에서 우측 방향, N+1 프레임에서 좌측 방향일 수 있다. 이와 반대로, 액정 분자들의 스플레이 배향에 의해 A 영역에 형성되는 플렉소 전계의 방향은 N-2~N+1 프레임에서 모두 우측 방향일 수 있다. 그 결과, A 영역의 액정 인가 전계의 방향은 우측 방향으로 유지되나, 플렉소 전계에 의해 레벨이 감소하거나 증가할 수 있다.
이와 유사하게, B~D 영역에서도 플렉소 전계에 의해 프레임 단위로 액정 인가 전계의 방향은 동일하나, 전계의 레벨이 감소하거나 증가할 수 있다. 시청자는 A~D 영역을 동시에 인식할 것이므로, 이러한 A~D 영역 내의 액정 인가 전계의 레벨 차이는 결국 플리커 현상으로 귀결되어, 액정 표시 장치의 표시 품질을 저하시키는 요인이 된다. 플리커 현상이 발생하는 원인에 관한 상세한 설명은 도 6a 및 6b와 관련하여 이하에서 상세히 후술하기로 한다.
도 6a 및 6b는 A 및 B 영역에서의 프레임별 전체 전계의 레벨 변화를 파형으로서 개략적으로 도시한 도면이다.
먼저 도 6a를 참조하면, 제1 파형(G1)은 A 영역에서의 프레임별 액정 인가 전계의 레벨 변화를 액정 인가 신호의 형태로 나타낸 파형이고, 제2 파형(G2)은 B 영역에서의 프레임별 액정 인가 전계의 레벨 변화를 액정 인가 신호의 형태로 나타낸 파형이고, 제3 파형(G1+G2)은 제1 및 제2 파형(G1, G2)을 결합한 파형이다.
제1 및 제2 파형(G1, G2)을 참조하면, 각 액정 인가 신호의 라이징 타임(τon)보다 폴링 타임(τoff)이 짧다는 것을 알 수 있다. 여기서 라이징 타임(τon)이란, A~D에 대응하는 각 영역에서 액정 인가 구동 신호의 전압 레벨이 상승하는 시점부터 최대 전압 레벨에 도달하는 시점까지의 시간을 나타낸다. 또한, 폴링 타임(τoff)은 A~D에 대응하는 각 영역에서 액정 인가 신호의 전압 레벨이 하강하는 시점부터 최저 전압 레벨에 도달하는 시점까지의 시간을 나타낸다. 이러한 라이징 타임(τon)과 폴링 타임(τoff)의 차이는 도 5와 관련하여 상술한 바와 같이, 플렉소 전계에 의한 프레임별 액정 인가 전계의 레벨 변화로 인해 발생할 수 있다.
라이징 타임(τon)과 폴링 타임(τoff)의 차이로 인해 제1 및 제2 파형(G1, G2)이 결합된 제3 파형(G1+G2)은 프레임별로 일정하게 유지되지 않고, 진동한다. 시청자는 A 및 B 영역을 동시에 인지하므로, 제3 파형(G1+G2)의 진동에 의해 플리커 현상을 인지할 수 있다. 특히, 0Hz 초과 및 60Hz 이하의 주파수를 갖는 액정 구동 신호가 화소 전극(PE)에 인가되는 저주파 구동 시, 플리커 현상은 시청자에게 보다 쉽게 인지될 수 있다.
따라서, 이러한 플렉소 전계의 영향을 최소화하여 플리커 현상을 방지하기 위해, 라이징 타임(τon)과 폴링 타임(τoff)을 실질적으로 동일해지도록 상호 매칭시킬 필요가 있다.
도 6b를 참조하면, 제4 파형(G3)은 A 영역에서의 프레임별 액정 인가 전계의 레벨 변화를 액정 인가 신호의 형태로 나타낸 파형이고, 제5 파형(G4)은 B 영역에서의 프레임별 액정 인가 전계의 레벨 변화를 액정 인가 신호의 형태로 나타낸 파형이고, 제6 파형(G3+G4)은 제4 및 제5 파형(G3, G4)을 결합한 파형이다. 제4 및 제5 파형(G3, G4)을 참조하면, 각 액정 인가 신호의 라이징 타임(τon)과 폴링 타임(τoff)이 실질적으로 동일하다. 이 경우, 제4 및 제5 파형(G3, G4)을 결합한 제6 파형(G3+G4)은 제3 파형(G1+G2)과 같이 진동하지 않고, 일정하게 유지됨을 확인할 수 있다.
따라서, 본 발명은 라이징 타임(τon)과 폴링 타임(τoff)이 실질적으로 동일해지도록 매칭시키기 위하여 슬릿의 방위각(θ)과 액정 구동 신호의 최대 전압 레벨을 결정할 수 있는데, 이와 관련된 보다 상세한 설명은 이하에서 후술하기로 한다.
도 7a 및 7b는 슬릿의 방위각을 서로 다르게 설정한 경우 액정 인가 신호의 라이징 타임과 폴링 타임에 관한 시뮬레이션 결과를 정리한 표이다. 도 7a와 관련된 시뮬레이션에서 슬릿(SL)의 방위각(θ)은 5도로 설정하였으며, 도 7b와 관련된 시뮬레이션에서 슬릿(SL)의 방위각(θ)은 10도로 설정하였으며, 슬릿(SL)의 방위각(θ)을 제외한 다른 조건들은 모두 동일하게 설정하였다.
도 7a 및 7b를 참조하면, 슬릿(SL)의 방위각(θ)을 5도에서 10도로 증가시킨 경우, 몇 구간을 제외하고는 전체적으로 라이징 타임(τon)과 폴링 타임(τoff)의 차이가 줄어들었음을 확인할 수 있었다. 다시 말하면, 슬릿(SL)의 방위각(θ)이 증가됨에 따라, 라이징 타임(τon)과 폴링 타임(τoff)의 매칭 정도가 전체적으로 증가하였음을 확인할 수 있었다. 나아가, 슬릿(SL)의 방위각(θ)이 증가함에 따라, 라이징 타임(τon)과 폴링 타임(τoff)이 전체적으로 줄어들었음을 확인할 수 있었다.
예를 들어, 슬릿(SL)의 방위각(θ)을 5도로 설정한 시뮬레이션 결과, 16 그레이에서 64 그레이로 증가하는 라이징 타임(τon)은 8.3ms, 64 그레이에서 16 그레이로 감소하는 폴링 타임(τoff)은 11.80ms인 것으로 나타났다. 이에 반하여, 슬릿(SL)의 방위각(θ)을 10도로 설정한 시뮬레이션 결과, 16 그레이에서 64 그레이로 증가하는 라이징 타임(τon)은 8.28ms, 64 그레이에서 16 그레이로 감소하는 폴링 타임(τoff)은 10.38ms인 것으로 나타났다.
즉, 슬릿(SL)의 방위각(θ)이 5도에서 10도로 증가함에 따라, 라이징 타임(τon)과 폴링 타임(τoff)의 차이는 3.5ms에서 2.1ms로 줄어들었음을 확인할 수 있었다. 나아가, 슬릿의 방위각(θ)이 5도에서 10도로 증가함에 따라, 라이징 타임(τon)과 폴링 타임(τoff) 모두 줄어들었음을 확인할 수 있었다.
이는 슬릿(SL)의 방위각(θ)이 액정층(LC)의 구동 속도에 영향을 미치기 때문이다. 따라서, 슬릿들(SL)을 형성하기 전, 시뮬레이션을 통해 라이징 타임(τon)과 폴링 타임(τoff)이 최대로 매칭될 수 있는 슬릿(SL)의 방위각(θ)을 결정하여, 결정된 방위각(θ)을 갖는 슬릿들(SL)을 형성할 수 있다.
슬릿(SL)의 방위각(θ)은 시뮬레이션 결과에 따라 다양하게 결정될 수 있으며, 바람직하게는 10도 이상 및 15도 이하의 범위 내에서 결정될 수 있다. 슬릿(SL)의 방위각(θ)이 10도 이상 15도 이하의 범위 내에서 결정된 경우, 액정 인가 신호의 라이징 타임(τon) 및 폴링 타임(τoff)의 차이는 0ms 이상 및 10ms 이하의 범위 내에서 유지될 수 있다.
도 8a 내지 8f는 액정 표시 패널의 제조 공정을 순차적으로 도시한 도면이다. 도 8a 내지 8f는 액정 표시 패널(100)의 제조 공정 시, 순차적으로 수행될 수 있다. 그러나, 실시예에 따라 공정 순서가 변경될 수 있으며, 별도의 공정이 추가되거나 특정 공정이 삭제될 수 있으며, 본 실시예에 한정되는 것은 아니다.
도 8a를 참조하면, 투명한 절연 물질로 구성된 제1 절연 기판(P1) 상에 제1 도전 물질로 게이트 라인 패턴을 형성할 수 있다. 게이트 라인 패턴은 제어단 전극(GE), 게이트 라인(미도시), 공통 전극 라인(CL)을 포함한다. 게이트 라인 패턴은 제1 도전 물질을 제1 절연 기판(P1)의 전면에 증착하여 제1 도전막을 형성한 후, 마스크를 이용하는 포토리소그래피 공정을 통해 패터닝함으로써 형성될 수 있다.
제1 도전 물질은 구리(copper; Cu), 몰리브덴(molybdenum; Mo), 알루미늄(aluminium; Al), 텅스텐(tungsten; W), 크롬(chromium; Cr) 등과 같은 금속 등일 수 있으며, 제1 도전막은 제1 도전 물질을 이용한 단일막, 다중막 또는 합금막으로 형성될 있다. 예를 들어, 제1 도전막은 몰리브덴-알루미늄-몰리브덴(Mo-Al-Mo)의 삼중막이나 몰리브덴-알루미늄 합금막 등일 수 있다.
다음으로 도 8b를 참조하면, 게이트 라인 패턴이 형성된 제1 절연 기판(P1) 전면에 게이트 절연막(20)을 형성할 수 있다. 게이트 절연막(20)은 게이트 라인 패턴을 전체적으로 커버하되, 공통 전극 라인(CL)의 일부를 외부로 노출시키도록 형성될 수 있다. 따라서, 공통 전극 라인(CL)의 일부를 제외한 나머지 게이트 라인 패턴은 이후에 형성되는 다른 도전성 박막과 절연된다.
다음으로 도 8c를 참조하면, 게이트 절연막(20) 상에 반도체 패턴(SP) 및 공통 전극(CE)이 형성될 수 있다. 반도체 패턴(SP)은 평면상에서 제어단 전극(GE)과 중첩하도록 형성될 수 있으며, 공통 전극(CE)은 평면상에서 공통 전극 라인(CL)과 중첩하도록 형성될 수 있다. 반도체 패턴(SP)과 공통 전극(CE)은 서로 이격되어 형성될 수 있다. 반도체 패턴(SP)과 공통 전극(CE)은 동일한 물질로 형성될 수 있다. 예를 들어, 반도체 패턴(SP)과 공통 전극(CE)은 비정질 인듐-갈륨-아연 산화물로 형성될 수 있다. 공통 전극(CE)은 게이트 절연막(20)에 의해 외부로 노출된 공통 전극 라인(CL)의 일부와 접촉되도록 형성되어, 공통 전극 라인(CL)과 전기적으로 연결될 수 있다.
또한, 반도체 패턴(SP) 및 공통 전극(CE)이 형성된 제1 절연 기판(P1)에 제2 도전 물질로 데이터 라인 패턴이 형성될 수 있다. 데이터 라인 패턴은 데이터 라인(미도시), 입력단 전극(SE), 출력단 전극(DE)을 포함한다. 데이터 라인 패턴은 제2 도전 물질은 상기 제1 절연 기판(P1)의 전면에 증착하여 제2 도전막을 형성한 후, 마스크를 이용하는 포토리소그래피 공정을 통해 패터닝하여 형성될 수 있다. 이때, 입력단 전극(SE)은 반도체 패턴(SP)의 일부와 접촉하고, 출력단 전극(DE)은 반도체 패턴(SP)의 나머지 일부와 접촉하도록 패터닝될 수 있다.
제2 도전 물질은 구리(copper; Cu), 몰리브덴(molybdenum; Mo), 알루미늄(aluminium; Al), 텅스텐(tungsten; W), 크롬(chromium; Cr) 등과 같은 금속 등일 수 있으며, 제2 도전막은 제2 도전 물질을 이용한 단일막, 다중막 또는 합금막으로 형성될 있다. 예를 들어, 제2 도전막은 몰리브덴-알루미늄-몰리브덴(Mo-Al-Mo)의 삼중막이나 몰리브덴-알루미늄 합금막 등일 수 있다.
다음으로 도 8d를 참조하면, 데이터 라인 패턴까지 형성된 제1 절연 기판(P1) 전면에 절연 물질을 증착할 수 있다. 절연 물질은 유기 절연물 또는 무기 절연물을 포함할 수 있으며, 단일막 또는 다중막으로 구성될 수 있다. 이후, 마스크를 이용한 포토리소그래피 공정을 통해 절연 물질을 패터닝하여 절연층(30)을 형성할 수 있다. 이때, 절연층(30)은 출력단 전극(DE)의 일부를 외부로 노출시키도록 형성될 수 있다.
다음으로 도 8e를 참조하면, 절연층(30) 상에 복수의 슬릿들(SL)을 포함한 화소 전극(PE)이 형성될 수 있다. 복수의 슬릿들(SL)은 일정한 방위각(θ)을 갖도록 형성될 수 있는데, 상기 방위각(θ)은 플렉소 전계의 영향을 최소화하는 방향으로 결정될 수 있다. 따라서, 화소 전극(PE)을 형성하기 전, 슬릿(SL)의 방위각(θ)을 결정하기 위한 시뮬레이션이 선행될 수 있다. 이와 관련된 상세한 설명은 도 7a 및 7b와 관련하여 상술한 바와 같다.
화소 전극(PE)의 적어도 일부는 평면상에서 공통 전극(CE)과 중첩될 수 있다. 또한, 화소 전극(PE)은 외부로 노출된 출력단 전극(DE)과 접촉되어 전기적으로 연결될 수 있다.
다음으로 도 8f를 참조하면, 화소 전극(PE)까지 형성된 제1 기판(300)을 제2 기판(1000)과 합착하고, 제1 및 제2 기판(300, 1000) 사이에 액정을 주입하여 액정층(LC)을 형성할 수 있다. 액정층(LC)과 제2 기판(1000)에 관한 상세한 설명은 도 1 내지 3과 관련하여 상술한 바와 같다.
이하에서는 액정 표시 패널(100)의 저주파 구동 시, 플렉소 전계에 의한 영향을 최소화하기 위한 액정 구동 신호의 최대 전압 레벨을 결정하는 실시예에 관하여 상세히 후술하기로 한다.
도 9a는 본 발명의 일 실시예에 따른 표시 장치의 블록도를 도시한 도면이다. 본 실시예의 표시 장치는 도 8a 내지 8f의 제조 공정을 통해 제조된 액정 표시 패널(100)을 포함한다.
도 9a를 참조하면, 표시 장치는 액정 표시 패널(100), 신호 제어부(800), 게이트 드라이버(500), 계조 전압 생성부(600), 및 데이터 드라이버(700)를 포함할 수 있다. 액정 표시 패널(100)은 도 1 내지 8f와 관련하여 상세하게 기술하였으므로, 상세한 설명은 생략하기로 한다.
액정 표시 패널(100)은 도 8a 내지 8f와 관련하여 상술한 제조 공정으로 제조될 수 있다. 액정 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 및 복수의 화소들(PXL)을 포함할 수 있다. 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)은 액정 표시 패널(100) 상에서 서로 절연되어 교차하여 배치될 수 있다.
복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)에 의해 화소 영역(PA)이 정의될 수 있다. 복수의 게이트 라인들(GL)은 게이트 드라이버(500)와 전기적으로 연결될 수 있으며, 복수의 데이터 라인들(DL)은 데이터 드라이버(700)와 전기적으로 연결될 수 있다. 각 화소 영역(PA)에 배치된 화소들(PXL)은 대응하는 게이트 라인(GL) 및 대응하는 데이터 라인(DL)과 각각 연결될 수 있다.
신호 제어부(800)는 입력 영상 데이터(RGB)를 수신하고, 입력 영상 데이터(RGB)를 액정 표시 패널(100)의 동작에 부합하는 영상 데이터(R’G’B’)로 변환할 수 있다. 또한, 신호 제어부(800)는 제어 신호들(CS), 예를 들어 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호, 데이터 인에이블 신호 등을 수신하고, 제1 및 제2 제어 신호들(CONT1, CONT2)을 출력할 수 있다.
제1 제어 신호(CONT1)는 게이트 드라이버(500)의 동작을 개시하는 수직 개시 신호, 게이트 전압의 출력 시기를 결정하는 게이트 클락 신호 및 게이트 전압의 온 펄스폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 데이터 드라이버(700)의 동작을 개시하는 수평 개시 신호, 액정 구동 신호의 극성을 제어하는 극성 제어 신호, 액정 구동 신호가 출력되는 시기를 결정하는 출력 개시 신호 등을 포함할 수 있다.
게이트 드라이버(500)는 제1 제어 신호(CONT1)에 응답하여 복수개의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 출력할 수 있다. 게이트 신호에 의해 복수의 화소들(PXL)은 화소행 단위로 턴 온될 수 있다.
계조 전압 생성부(600)는 액정 표시 패널(100)을 구동하기 위한 액정 구동 신호의 최대 전압 레벨 및 액정 구동 신호의 최소 전압 레벨을 이용하여 복수개의 화소들(PXL)의 광 투과율과 관련된 기준 계조 전압들(VGMA1~VGMA9)을 생성할 수 있다. 액정 구동 신호의 최대 전압 레벨은 액정 분자들의 플렉소 전계를 최소화하는 방향으로 설정될 수 있다.
액정층(LC)에 인가된 액정 인가 신호의 라이징 타임(τon)은 하기의 수학식 1에 의해 획득될 수 있다.
[수학식 1]
Figure pat00003
여기서, τon는 라이징 타임, ε0는 진공 유전율, △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, V는 화소 전극(PE)에 인가되는 액정 구동 신호의 전압 레벨, Vth는 화소가 구동하기 위한 스레스홀드 전압 레벨, γ는 액정의 점도, d는 셀 갭을 나타낸다.
액정 인가 신호의 폴링 타임(τoff)은 하기의 수학식 2에 의해 획득될 수 있다.
[수학식 2]
Figure pat00004
여기서, τoff는 폴링 타임, ε0는 진공 유전율, △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, Vth는 화소가 구동하기 위한 스레스홀드 전압 레벨, γ는 액정의 점도, d는 셀 갭을 나타낸다.
수학식 1은 수학식 2에 비하여 액정 구동 신호의 전압 레벨이라는 인자를 추가로 포함한다. 따라서, 수학식 1 및 2를 통해 라이징 타임(τon)과 폴링 타임(τoff)이 실질적으로 동일하게 매칭되도록 하는 액정 구동 신호의 전압 레벨을 산출할 수 있다.
따라서, 특정한 방위각(θ)을 갖는 복수의 슬릿들(SL)을 포함하는 액정 표시 패널(100)을 기준으로 도출된 인자들을 수학식 1 및 2에 대입하여, 액정 구동 신호의 전압 레벨을 산출할 수 있다. 이렇게 산출된 액정 구동 신호의 전압 레벨은 계조 전압 생성부(600)가 기준 계조 전압들(VGMA1~VGMA9)을 생성하기 위해 이용하는 액정 구동 신호의 최대 전압 레벨(AVDD)로서 설정될 수 있다. 다만, 액정 구동 신호의 최대 전압 레벨(AVDD)을 산출하는 단계는 액정 표시 패널(100)의 제조 단계로 한정되는 것이 아닌, 표시 장치의 제조 단계 또는 액정 표시 패널(100)의 구동 단계에서도 산출될 수 있다. 수학식 1 및 2는 알고리즘 형태로 저장되어 액정 구동 신호의 최대 전압 레벨(AVDD)을 산출하기 위해 사용될 수 있다.
계조 전압 생성부(600)는 이렇게 설정된 최대 전압 레벨(AVDD)을 이용하여 기준 계조 전압들(VGMA1~VGMA9)을 생성할 수 있는데, 이와 관련된 보다 상세한 설명은 도 9b와 관련하여 이하에서 후술하기로 한다.
데이터 드라이버(700)는 제2 제어 신호(CONT2) 및 영상 데이터(R’G’B’)를 수신할 수 있다. 데이터 드라이버(700)는 영상 데이터(R’G’B’)를 액정 구동 신호들로 변환하여 연결된 복수의 데이터 라인들(DL)로 제공할 수 있다. 액정 구동 신호들은 계조 전압 생성부(600)에 의해 생성된 기준 계조 전압들을 기초로 생성될 수 있다.
또한 본 도면에는 도시하지 않았으나, 표시 장치는 액정 표시 패널(100)로 광을 제공하는 백라이트 유닛 및 한 쌍의 편광판을 더 포함할 수 있다.
도 9b는 도 9a의 계조 전압 생성부의 회로도이다.
도 9b를 참조하면, 계조 전압 생성부(600) 기능을 수행하는 회로(310)는 액정 구동 신호의 최대 전압 레벨(AVDD) 및 최소 전압 레벨(Vcom) 사이에 직렬로 연결되어 있는 복수의 저항들(RS1~RS10)을 포함할 수 있다. 여기서 최소 전압 레벨(Vcom)은 공통 전극(CE)에 인가되는 공통 전극(CE)에 인가되는 전압 레벨, 또는 그라운드 전압 레벨과 동일할 수 있다. 기준 계조 전압들(VGMA1~VGMA9)은 전압 분배 원리에 따라, 최대 전압 레벨(AVDD)과 최소 전압 레벨(Vcom) 사이에서 서로 다른 레벨을 갖는 기준 계조 전압들(VGMA1~VGMA9)을 생성할 수 있다. 이렇게 생성된 기준 계조 전압들(VGMA1~VGMA9)은 각 화소(PXL)를 구동시키기 위한 액정 구동 신호들을 생성하는 데 이용될 수 있다.
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시예들을 병합하여 새로운 실시예를 구현하도록 설계하는 것도 가능하다. 또한, 액정 표시 패널 및 표시 장치는 상술한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
또한, 이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 명세서는 상술한 특정의 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 요지를 벗어남이 없이 당해 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 명세서의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
300: 제1 기판
CL: 공통 전극 라인(들)
CE: 공통 전극
PA: 화소 영역(들)
SL1, SL2: 상부 및 하부 슬릿(들)
SL: 슬릿(들)
PXL: 화소(들)
SE: 입력단 전극
GL: 게이트 라인(들)
DL: 데이터 라인(들)
GE: 제어단 전극
SP: 반도체 패턴
DE: 출력단 전극
TFT: 박막 트랜지스터
PE: 화소 전극
D1, D2: 제1 및 제2 방향

Claims (16)

  1. 제1 기판을 제조하는 단계;
    상기 제1 기판과 대향하는 제2 기판을 제공하는 단계; 및
    상기 제2 기판을 상기 제1 기판과 합착하고, 상기 제1 및 제2 기판 사이에 액정을 주입하여 액정층을 형성하는 단계; 를 포함하되,
    상기 제1 기판을 제조하는 단계는,
    제1 절연 기판을 제공하는 단계;
    상기 제1 절연 기판 상에 제어단 전극 및 공통 전극 라인을 형성하는 단계;
    평면 상에서 상기 제어단 전극과 중첩되는 반도체 패턴 및 상기 공통 전극 라인의 일부와 접촉되는 공통 전극을 형성하는 단계;
    상기 반도체 패턴의 일부와 접촉하는 입력단 전극 및 상기 반도체 패턴의 나머지 일부와 접촉하고, 상기 입력단 전극과 이격된 출력단 전극을 형성하는 단계;
    상기 액정층에 인가된 액정 인가 신호의 라이징 타임 및 폴링 타임이 실질적으로 동일해지도록 슬릿의 방위각을 결정하는 단계; 및
    상기 결정된 방위각을 갖는 복수의 슬릿들을 포함하는 화소 전극을 상기 출력단 전극의 일부와 접촉되도록 형성하는 단계; 를 포함하는, 액정 표시 패널의 제조 방법.
  2. 제 1 항에 있어서,
    상기 액정은 P형(Positive) 액정인, 액정 표시 패널의 제조 방법.
  3. 제 2 항에 있어서,
    상기 화소 전극을 형성하는 단계는,
    상기 평면상에서 상기 공통 전극과 적어도 일부가 중첩되도록 상기 화소 전극을 형성하는 단계인, 액정 표시 패널의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제2 기판은 제2 절연 기판, 상기 제2 절연 기판 상에 배치된 블랙 매트릭스 및 상기 블랙 매트릭스에 의해 구분된 상기 제2 절연 기판의 각 영역에 대응하여 배치된 컬러 필터들을 포함하는 기판인, 액정 표시 패널의 제조 방법.
  5. 제 2 항에 있어서,
    상기 방위각은 상기 평면 상에서 상기 화소의 중심을 가로지르는 가상선과 상기 각 슬릿들이 이루는 각으로서 정의되는, 액정 표시 패널의 제조 방법.
  6. 제 5 항에 있어서,
    상기 결정된 슬릿의 방위각은 약 10도 이상 및 약 15도 이하인, 액정 표시 패널의 제조 방법.
  7. 제 2 항에 있어서,
    상기 라이징 타임은 상기 액정 인가 신호의 전압 레벨이 상승하는 시점부터 최대 전압 레벨에 도달하는 시점까지의 시간이며,
    상기 폴링 타임은 상기 액정 인가 신호의 전압 레벨이 하강하는 시점부터 최소 전압 레벨에 도달하는 시점까지의 시간인, 액정 표시 패널의 제조 방법.
  8. 제 7 항에 있어서,
    상기 라이징 타임은 하기의 수학식 1에 의해 정의되는, 액정 표시 패널의 제조 방법.
    [수학식 1]
    Figure pat00005

    여기서, 상기 τon는 상기 라이징 타임, 상기 ε0는 진공 유전율, 상기 △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, 상기 V는 상기 화소 전극에 인가되는 액정 구동 신호의 전압 레벨, 상기 Vth는 상기 화소가 구동하기 위한 스레스홀드 전압 레벨, 상기 γ는 액정의 점도, 상기 d는 셀 갭임.
  9. 제 8 항에 있어서,
    상기 폴링 타임은 하기의 수학식 2에 의해 정의되는, 액정 표시 패널의 제조 방법.
    [수학식 2]
    Figure pat00006

    여기서, τoff는 상기 폴링 타임, 상기 ε0는 진공 유전율, 상기 △ε는 장축 방향의 유전율과 단축 방향의 유전율의 차이, 상기 Vth는 상기 화소가 구동하기 위한 스레스홀드 전압 레벨, 상기 γ는 액정의 점도, 상기 d는 셀 갭임.
  10. 제 9 항에 있어서,
    상기 수학식 1 및 2에 기초하여, 상기 라이징 타임 및 상기 폴링 타임이 실질적으로 동일해지는 상기 액정 구동 신호의 전압 레벨을 상기 액정 구동 신호의 최대 전압 레벨로 설정하는 단계; 를 더 포함하는, 액정 표시 패널의 제조 방법.
  11. 제 10 항에 있어서,
    상기 설정된 액정 구동 신호의 최대 전압 레벨에서 상기 라이징 타임 및 상기 폴링 타임의 차이는 약 10ms 이하인, 액정 표시 패널의 제조 방법.
  12. 제 2 항에 있어서,
    상기 액정 인가 신호는 0Hz 초과 및 60Hz 이하의 구동 주파수를 갖는, 액정 표시 패널의 제조 방법.
  13. 제 2 항에 있어서,
    상기 제어단 전극 및 상기 공통 전극 라인을 형성하는 단계 이후,
    상기 제어단 전극 및 상기 공통 전극 라인을 커버하되, 상기 공통 전극 라인의 일부를 외부로 노출시키는 게이트 절연막을 형성하는 단계; 를 더 포함하는, 액정 표시 패널의 제조 방법.
  14. 제 13 항에 있어서,
    상기 공통 전극은 상기 외부로 노출된 공통 전극 라인의 일부와 접촉하는, 액정 표시 패널의 제조 방법.
  15. 제 2 항에 있어서,
    상기 입력단 전극 및 출력단 전극을 형성하는 단계 이후,
    상기 입력단 전극 및 출력단 전극을 커버하되, 상기 출력단 전극의 일부를 외부로 노출시키는 절연층을 형성하는 단계; 를 더 포함하는, 액정 표시 패널의 제조 방법.
  16. 제 15 항에 있어서,
    상기 화소 전극은 상기 외부로 노출된 출력단 전극의 일부와 접촉하는, 액정 표시 패널의 제조 방법.

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