KR101330399B1 - 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 11
- 238000002161 passivation Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 2
- 239000002184 metal Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 206010047571 Visual impairment Diseases 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G02F1/13458—Terminal pads
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/136286—Wiring, e.g. gate line, drain line
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Abstract
본 발명은 박막 트랜지스터 소자 및 그의 제조 방법에 관한 것으로, 이 박막 트랜지스터 소자는 기판 상에 형성된 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 전극과 대응되는 게이트 절연막의 상부 영역에 형성된 소스 전극, 소스 전극과 접촉되어 있는 반도체층, 반도체층 위에 형성된 드레인 전극, 소스 전극 및 드레인 전극과 반도체층 간의 계면에 형성된 저항성 접촉층을 포함한다. 상기 반도체층과 상기 저항성 접촉층은 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다. 박막트랜지스터의 반도체 채널부는 상기 소스 전극 및 상기 드레인 전극이 겹쳐지는 영역에 형성된다.
박막 트랜지스터, 액정 표시 장치, 반도체 채널부, 길이
Description
도 1은 종래 기술에 따른 액정 표시 장치의 구성도이다.
도 2는 도 1의 박막 트랜지스터 소자 부분을 나타낸 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ＇라인을 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 소자의 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ＇라인을 나타낸 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
200: 기판 201: 게이트 절연막
202: 보호막 211: 게이트 전극
221: 소스 전극 230: 반도체층
231: 반도체 채널부 232, 233: 저항성 접촉층
240: 콘택홀 250: 화소 전극
251: 드레인 전극
본 발명은 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 투명 절연 기판인 상, 하부 기판 사이에 이방성 유전율을 갖는 액정층을 형성한 후, 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 표시면인 상부 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다.
도 1은 종래 기술에 따른 액정 표시 장치의 구성도이다.
종래의 액정 표시 장치는 도 1에 도시된 바와 같이, 일정한 간격을 두고 합착된 어레이 기판(10) 및 컬러 필터 기판(20)과 두 기판(10, 20) 사이에 형성된 액정층(30)으로 구성된다.
어레이 기판(10)에는 화소 영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 배치되는 복수 개의 게이트 라인(12)과 게이트 라인(12)에 수직한 방향으로 배열되는 복수 개의 데이터 라인(13)이 형성되며, 각 화소 영역(P)에는 화소 전극(14)이 형성된다.
게이트 라인(12)과 데이터 라인(13)이 교차되는 부분에는 박막 트랜지스터(TFT) 소자가 형성되며, 교차 부위에 위치한 박막 트랜지스터(TFT) 소자가 게이트 라인(12)으로부터의 스캔 신호에 응답하여 데이터 라인(13)의 데이터 신호를 각 화소 전극(14)으로 인가한다.
컬러 필터 기판(20)에는 화소 영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스(21)가 형성되고, 각 화소 영역(P)에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 컬러 필터층(22)이 형성된다. 컬러 필터층(22) 위에는 화상을 구현하기 위한 공통 전극(23) 등이 형성된다. 경우에 따라서는 공통 전극(23)이 어레이 기판(10)에 형성되기도 한다.
이러한 구성을 갖는 액정 표시 장치는 화소 전극(14)과 공통 전극(23) 사이에 형성되는 전계에 의해 상기 두 기판(10, 20) 사이에 형성된 액정층(30)이 배향되고, 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절하여 화상을 표현하게 된다.
도 2는 도 1의 박막 트랜지스터 소자 부분을 나타낸 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ＇라인을 나타낸 단면도이다.
어레이 기판(100) 상에는 데이터 라인(120)과 게이트 라인(110)의 교차부에 위치하는 박막 트랜지스터(TFT)와 박막 트랜지스터(TFT)의 드레인 전극(151)에 접속되는 화소 전극(150)이 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(110)의 일부인 게이트 전극(111), 데이터 라인(120)에 접속된 소스 전극(121), 콘택홀(140)을 통해 화소 전극(150)에 접 속된 드레인 전극(151)을 구비한다.
또한, 박막 트랜지스터(TFT)는 게이트 전극(111)에 공급되는 게이트 전압에 의해 소스 전극(121)과 드레인 전극(151) 간에 반도체 채널부(131)를 형성하기 위한 반도체층(130)을 구비한다.
이러한 박막 트랜지스터(TFT)는 게이트 라인(110)으로부터 공급되는 게이트 신호에 응답하여 데이터 라인(120)으로부터 전송되는 데이터 신호를 선택적으로 화소 전극(150)에 공급한다.
화소 전극(150)은 서로 교차 배치된 데이터 라인(120)과 게이트 라인(110)에 의해 분할된 화소 영역(P)에 위치하며 광투과율이 높은 투명 전도성 물질로 이루어진다.
여기서, 박막 트랜지스터(TFT)는 U자형의 반도체 채널부(131) 구조를 가진다.
이러한 구조를 형성하기 위하여 수직 방향으로 긴 형태를 가지는 데이터 라인(120)을 형성함과 동시에, 데이터 라인(120)으로부터 돌출된 형태를 나타내며 그 돌출부의 끝부분이 다시 데이터 라인(120)과 평행한 방향으로 절곡되어 있는 U자형의 소스 전극(121)을 형성한다. 드레인 전극(151)은 절곡된 소스 전극(121)의 내측으로 연장되어 끝부분이 게이트 전극(111)과 오버랩 된다.
이와 같은 데이터 라인(120)과 소스 전극(121)에 의해 반도체층(130)의 반도체 채널부(131)는 U자형의 구조를 가지게 된다.
액정 표시 장치에 사용되는 박막 트랜지스터(TFT) 소자의 성능은 주로 온 전류(Ion: On Current), 즉 전류 구동 능력에 의해 결정된다. 박막 트랜지스터(TFT) 소자의 전류 구동 능력을 조절하는 방법에는 공정적, 설계적으로 많은 방법이 있으며, 설계적인 방법 중 박막 트랜지스터(TFT) 소자에서 전류가 흐르는 경로인 반도체 채널부(131)의 폭(W: Width)과 길이(L: Length)를 조절하는 방법이 일반적이다.
박막 트랜지스터(TFT)에서 반도체 채널부(131)의 폭과 길이 비(W/L)가 크면 반도체 채널부(131)를 통해 이동하는 전하의 이동도가 우수해져 전류 구동 능력이 증가한다. 그리고, 상대적으로 적은 전압의 인가에 의해 데이터 라인(120)을 통해 인가되는 데이터 신호를 드레인 전극(121)에 연결되는 화소 전극(150)으로 인가할 수 있다.
그러므로, 반도체 채널부(131)의 폭(W)을 늘리거나 길이(L)를 줄여 반도체 채널부(131)의 폭과 길이 비(W/L)를 개선하고자 하는 노력이 계속되고 있는 실정이다.
그러나, 반도체 채널부(131)의 폭(W)을 늘리는 것은 개구율 저하의 원인이 되고, 채널부(W)의 길이(L)를 줄이는 것은 패터닝(Patterning) 시 사용되는 마스크의 성능, 즉, 해상도(Resolution)에 의해 제한되는 문제점이 있다.
종래 기술에 따르면, 고해상도 마스크를 사용하는 경우에도 반도체 채널부(131)의 길이(L)를 약 5㎛ ~ 6㎛ 이하로 구현하기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 채널부의 길이를 마스크의 해상도 이하로 줄일 수 있는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 개구율 저하 없이 전류 구동 능력을 향상시켜 구동 전압을 감소시킬 수 있는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 잔상 등을 개선하여 화질을 향상시킬 수 있는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 액정 표시 장치용 박막 트랜지스터 소자는 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 전극과 대응되는 상기 게이트 절연막의 상부 영역에 형성된 소스 전극; 상기 소스 전극과 접촉되어 있는 반도체층; 상기 반도체층 위에 형성된 드레인 전극; 및 상기 소스 전극 및 상기 드레인 전극과 상기 반도체층 간의 계면에 형성된 저항성 접촉층을 포함한다.
상기 박막 트랜지스터 소자의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 덮는 게이트 절연막을 전면 증착하는 단계, 상기 게이트 절연막의 상부 영역에 소스 전극을 형성하는 단계, 상기 소스 전극과 접촉되는 반도체층, 상기 소스 전극 및 상기 반도체층의 계면과 상기 반도체층의 상부에 위치한 저항성 접촉층을 형성하는 단계, 상기 저항성 접촉층을 사이에 두고 상기 반도체층 위에 형성된 드레인 전극을 형성하는 단계를 포함한다.
상기 반도체층과 상기 저항성 접촉층은 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다. 박막트랜지스터의 반도체 채널부는 상기 소스 전극 및 상기 드레인 전극이 겹쳐지는 영역에 형성된다.
상기 반도체층과 상기 저항성 접촉층은 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다. 박막트랜지스터의 반도체 채널부는 상기 소스 전극 및 상기 드레인 전극이 겹쳐지는 영역에 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 소자의 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ＇라인을 나타낸 단면도이다.
기판(200) 상에는 서로 교차하는 게이트 라인(210)과 데이터 라인(220)이 배치되며, 게이트 라인(210) 및 데이터 라인(220)의 교차 지점에는 박막 트랜지스터(TFT) 소자가 구성되어 화소 전극(250)에 연결된다.
화소 전극(250)은 인듐-틴-옥사이드(ITO; indium-tin-oxide) 등 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 이루어져 콘택홀(240)을 통해 박막 트랜지 스터(TFT)와 접촉된다.
박막 트랜지스터(TFT)는 기판(200) 상에 게이트 라인(210)의 일부로서 형성된 게이트 전극(211)과 게이트 전극(211)의 상부에 형성된 게이트 절연막(201), 반도체층(230), 저항성 접촉층(232, 233), 소스 전극(221) 및 드레인 전극(251)을 포함한다.
반도체층(230)은 게이트 전극(211)을 포함하여 기판(200)의 전면을 덮는 게이트 절연막(201) 상에 형성되고, 도핑되지 않은 비정질 실리콘 물질로 이루어진다.
게이트 전극(211) 부근의 데이터 라인(220)에서 분기된 소스 전극(221)은 게이트 전극(211)과 대응되는 게이트 절연막(201)의 상부 영역에 형성되어 게이트 전극(211)과 오버랩 된다.
반도체층(230)은 소스 전극(221)의 일부 영역에 오버랩 되며, 저항성 접촉층(232, 233)을 사이에 두고 소스 전극(221)과 접촉되어 있다. 드레인 전극(251)은 반도체층(230)의 일부 영역에 오버랩 되며, 저항성 접촉층(232, 233)을 사이에 두고 반도체층(230)과 접촉되어 있다.
저항성 접촉층(ohmic contact layer)(232, 233)은 소스 전극(221) 및 드레인 전극(251)과 반도체층(230) 간의 계면에 형성되며, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질로 이루어진다.
박막 트랜지스터(TFT)의 상부에는 실리콘 질화막(SiNx) 등의 무기 절연 물질이나 유기 절연 물질로 이루어진 보호막(202)이 형성되고, 드레인 전극(251)을 노 출시키는 콘택홀(240)이 이러한 보호막(202) 상에 형성되어 화소 전극(250)이 콘택홀(240)을 통해 드레인 전극(251)에 접촉하게 된다.
여기서, 소스 전극(221)과 드레인 전극(251)은 일부 영역이 반도체층(230)과 저항성 접촉층(232, 233)을 사이에 두고 위아래로 겹쳐지며, 소스 전극(221)과 드레인 전극(251)이 겹쳐지는 영역이 반도체층(230)의 반도체 채널부(231)를 이루게 된다.
이러한 구조는 박막 트랜지스터(TFT) 소자의 온 전류, 즉, 전류 구동 능력을 높이기 위한 것으로, 박막 트랜지스터(TFT) 소자의 전류량을 결정하는 설계적 요소인 반도체 채널부(231)의 길이(L)를 종래의 구조에 비해 크게 줄일 수 있다.
반도체 채널부(231)의 길이(L)는 도 5에 도시된 것처럼, 반도체층(230)의 두께에 해당하는 값이 된다. 보다 구체적으로, 반도체 채널부(231)의 길이(L)는 소스 전극(221)과 드레인 전극(251) 간에 위치한 반도체층(230)의 두께에 해당하는 값이다.
종래 기술의 경우, 마스크의 성능적 한계에 의해 반도체 채널부를 수 ㎛ 이하로 형성하는 것이 어렵다. 반면, 본 발명에 따르면, 반도체층(230)의 두께를 반도체 채널부(231)의 길이(L)로 활용함으로써, 반도체 채널부(231)의 길이(L)를 수 Å 수준까지 줄일 수 있고, 그에 따라 반도체 채널부(231)의 폭과 길이 비(W/L)를 증가시켜 박막 트랜지스터(TFT) 소자의 전류 구동 능력을 향상시킬 수 있다.
반도체층(230)의 두께는 2000Å 내지 2500Å 수준까지 구현 가능하므로, 반도체 채널부(231)의 길이(L)는 마스크를 이용해 패터닝 가능한 수치(수 ㎛) 이하의 값, 즉, 2000Å 내지 2500Å수준까지 설계될 수 있다.
이때, 반도체 채널부(231)의 폭(W)은 도 4에서 소스 전극(221)과 드레인 전극(251)이 겹치는 길이에 해당하므로, 드레인 전극(251)의 폭을 조절하는 방식 등을 통해 반도체 채널부(231)의 폭(W)을 조절할 수 있다. 반도체 채널부(231)의 길이(L)가 2000Å 내지 2500Å 사이에서 형성되는 경우, 반도체 채널부(231)의 폭(W)은 2㎛ 내지 4㎛ 수준으로 제어되는 것이 바람직하다.
이러한 박막 트랜지스터(TFT) 소자를 사용하면, 반도체 채널부(231)의 길이(L)가 평면이 아닌 단면 상에서 형성되어 종래에 비해 줄어들게 되므로, 전류 구동 능력이 향상되는 장점이 있다. 그리고, U자형 구조가 채용되지 않고, 소스 전극(221)과 드레인 전극(251)이 모두 I자형으로 형성되는 경우에도, 반도체 채널부(231)의 길이(L)를 확보할 수 있다.
이와 같이, 반도체 채널부(231)의 길이를 반도체층(230)의 두께로 대체하여 반도체 채널부(231)의 폭(W)을 크게 하거나, 반도체 채널부(231)의 길이(L)를 작게 함으로써, 반도체 채널부(231)의 폭과 길이 비(W/L)가 작아지게 한다면, 그 형상에 무관하게 다양한 구조를 적용할 수 있을 것이다.
또한, 이러한 박막 트랜지스터(TFT)의 구조는 소스 전극(221) 및 드레인 전극(251)과 게이트 전극(211)의 오버랩 면적에 의해 발생되는 기생 커패시턴스(Cgd, Cgs)를 감소시켜 데이터 지연을 줄일 수 있다.
따라서, 실제 액정 표시 장치에 이러한 박막 트랜지스터(TFT) 소자를 적용하게 되면, 전류 구동 능력의 향상으로 인한 구동 전압(소비 전력)의 감소, 화상 특성의 개선 등 다양한 효과를 얻을 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 소자의 제 조 방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 6에 도시된 것처럼, 기판(200) 상에 게이트 금속층을 증착한 후, 제1 마스크를 이용하는 사진 공정과 에칭 공정으로 증착된 게이트 금속층을 패터닝함으로써 게이트 전극(211)을 형성한다.
이후, 게이트 전극(211)을 포함한 기판(200)의 전면에 게이트 절연막(201)을 형성한다.
다음으로, 도 7에 도시된 것처럼, 게이트 절연막(201)의 상부에 소스 전극(221)을 형성하기 위한 금속층을 증착한다. 이후, 제2 마스크를 이용해 증착된 금속층을 식각하여 게이트 절연막(201)의 상부 영역에 위치한 소스 전극(221)을 형성한다.
다음으로, 도 8에 도시된 것처럼, 소스 전극(221)과 접촉되는 반도체층(230), 소스 전극(221) 및 반도체층(230)의 계면과 반도체층(230)의 상부에 위치한 저항성 접촉층(232, 233)을 형성한다.
구체적으로, 도핑되지 않은 비정질 실리콘 물질층을 증착하되, 그 상하부에 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질층을 증착한다. 그리고, 제3 마스크를 이용하여 반도체층(230)이 형성될 영역을 제외하고 두 물질층을 식각하여 반도체층(230)과 그 상하부의 저항성 접촉층(232, 233)을 패터닝한다.
이후, 저항성 접촉층(232, 233)을 포함한 기판(200)의 전면을 덮도록 절연 물질을 도포하여 보호막(202)을 형성하고, 제4 마스크를 이용하여 보호막(202) 상 에 콘택홀(240)을 형성한다.
그리고, 투명 도전층을 증착한 후, 제5 마스크를 이용하여 화소 전극(250)과 화소 전극(250)으로부터 소스 전극(221) 측으로 연장되는 드레인 전극)을 형성한다. 여기서, 드레인 전극(251)은 콘택홀(240)을 통해 저항성 접촉층(233)을 사이에 두고 반도체층(230)에 접속된다. 보호막(202)의 일부 영역을 관통하는 콘택홀(240)은 소스 전극(221)의 상부에서 반도체 채널부(231)와 대응하는 저항성 접촉층(233)의 일부를 노출시키도록 형성된다.
반도체층(230)을 사이에 두고 소스 전극(221)과 드레인 전극(251)이 마주보는 일부 영역은 반도체 채널부(231)를 형성한다. 즉, 소스 전극(221) 및 드레인 전극(251)이 반도체층(230)과 함께 겹쳐지는 영역이 반도체 채널부(231)를 이루게 된다.
이때, 반도체 채널부(231)의 길이(L)는 소스 전극(221)과 드레인 전극(251) 간에 위치한 반도체층(230)의 두께에 해당하는 값이 되므로, 2000Å 내지 2500Å 수준까지 구현함으로써 반도체 채널부(231)의 폭과 길이 비(W/L)를 낮추어 박막 트랜지스터(TFT) 소자의 전류 구동 능력을 향상시킬 수 있다.
소스 전극(221)과 드레인 전극(251)은 I자 형상으로 형성하여 개구율 저하를 최소화하는 것이 바람직하다.
이와 같이, 박막 트랜지스터(TFT) 소자의 구조를 개선하여 개구율의 감소 없이 전류 구동 능력을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
상기한 바와 같이 이루어진 본 발명에 따르면, 반도체 채널부의 길이를 마스크의 해상도 이하로 줄일 수 있고, 개구율 저하 없이 전류 구동 능력을 향상시켜 구동 전압을 감소시킬 수 있으며, 잔상 등을 개선하여 화질을 향상시킬 수 있다.
Claims (14)
- 기판 상에 형성된 게이트 전극;상기 게이트 전극을 덮는 게이트 절연막;상기 게이트 전극과 대응되는 상기 게이트 절연막의 상부 영역에 형성된 소스 전극;상기 소스 전극과 접촉되어 있는 반도체층;상기 반도체층 위에 형성된 드레인 전극; 및상기 소스 전극 및 상기 드레인 전극과 상기 반도체층 간의 계면에 형성된 저항성 접촉층을 포함하며,상기 반도체층과 상기 저항성 접촉층은 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고,박막트랜지스터의 반도체 채널부는 상기 소스 전극 및 상기 드레인 전극이 겹쳐지는 영역에 형성되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자.
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- 제1항에 있어서,상기 반도체 채널부의 길이(L)는 2000Å 내지 2500Å인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자.
- 제1항에 있어서,상기 소스 전극은 I자 형상인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자.
- 제1항에 있어서,상기 드레인 전극은 I자 형상인 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮는 게이트 절연막을 전면 증착하는 단계;상기 게이트 절연막의 상부 영역에 소스 전극을 형성하는 단계;상기 소스 전극과 접촉되는 반도체층, 상기 소스 전극 및 상기 반도체층의 계면과 상기 반도체층의 상부에 위치한 저항성 접촉층을 형성하는 단계; 및상기 저항성 접촉층을 사이에 두고 상기 반도체층 위에 형성된 드레인 전극을 형성하는 단계를 포함하며,상기 반도체층과 상기 저항성 접촉층은 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고,박막트랜지스터의 반도체 채널부는 상기 소스 전극 및 상기 드레인 전극이 겹쳐지는 영역에 형성되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
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- 제8항에 있어서,상기 저항성 접촉층을 형성한 후, 보호막을 전면 증착하는 단계; 및상기 보호막 상에 콘택홀을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020070011070A KR101330399B1 (ko) | 2007-02-02 | 2007-02-02 | 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070011070A KR101330399B1 (ko) | 2007-02-02 | 2007-02-02 | 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080072378A KR20080072378A (ko) | 2008-08-06 |
| KR101330399B1 true KR101330399B1 (ko) | 2013-11-15 |
Family
ID=39882724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070011070A KR101330399B1 (ko) | 2007-02-02 | 2007-02-02 | 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101330399B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446913A (zh) * | 2010-09-30 | 2012-05-09 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和液晶显示器 |
| CN107851668B (zh) * | 2015-07-27 | 2021-08-06 | 夏普株式会社 | 半导体装置及其制造方法 |
| CN208521935U (zh) * | 2018-08-03 | 2019-02-19 | 京东方科技集团股份有限公司 | 一种薄膜晶体管结构、阵列基板、显示面板及显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070000546A (ko) * | 2005-06-27 | 2007-01-03 | 엘지.필립스 엘시디 주식회사 | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 |
-
2007
- 2007-02-02 KR KR1020070011070A patent/KR101330399B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070000546A (ko) * | 2005-06-27 | 2007-01-03 | 엘지.필립스 엘시디 주식회사 | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 |
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|---|---|
| KR20080072378A (ko) | 2008-08-06 |
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