KR101202034B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

박막 트랜지스터 기판 및 그 제조방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터의 채널폭 대 길이비를 크게하여 채널에 흐르는 충전전류(On Current)를 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은 하부 기판상에 형성된 게이트 라인;게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속되며 소정 형상으로 만곡된 소스전극 , 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터; 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터의 드레인 전극에 접속하는 화소전극을 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격된 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 종래 액정표시패널의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에 도시된 박막트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절취하여 도시한 단면도이다.
도 3a 및 도 3c는 종래의 박막 트랜지스터 기판을 구성하는 박막 트랜지스터의 채널폭 대 길이 비율을 설명하기 위한 부분 확대도이다.
도 4는 본 발명에 따른 액정표시패널의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 5는 도 4에 도시된 박막 트랜지스터를 Ⅱ-Ⅱ'선을 따라 절취하여 도시한 단면도이다.
도 6은 본 발명에 따른 박막 트랜지스터 기판을 구성하는 박막 트랜지스터의 채널폭 대 길이 비율을 설명하기 위한 부분 확대도이다.
도 7a 및 도 7b는 본 발명에 따른 제 1 마스크 공정을 통해 형성된 제 1 도전성 패턴을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명에 따른 제 2 마스크 공정을 통해 형성된 제 2 도전성 패턴 및 반도체층을 나타내는 평면도 및 단면도이다.
도 9a 내지 도 9f는 본 발명에 따른 제 2 도전성 패턴 및 반도체층을 형성하는 공정을 나타내는 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 제3 마스크 공정을 통해 형성된 콘택홀을 구비한 보호막을 나타내는 평면도 및 단면도이다.
도 11a 및 도 11b는 본 발명에 따른 제 4 마스크 공정을 통해 형성된 제 3 도전성 패턴을 나타내는 평면도 및 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 하부기판 110 : 게이트 라인
120 : 게이트 절연막 130 : 데이터 라인
140 : 박막 트랜지스터 141 : 게이트 전극
142 : 소스전 극 143 : 드레인 전극
143a : 제1 전극부 143b : 제 2 전극부
143c : 개구공 150 : 보호막
151 : 제 1 콘택홀 152 : 제 2 콘택홀
153 : 제 3 콘택홀 160 : 화소전극
161 : 화소영역 170 : 스토리지 캐패시터
180 : 게이트 패드 181 : 게이트 패드 하부전극
182 : 게이트 패드 상부전극 190 : 데이터 패드
191 : 데이터 패드 하부전극 192 : 데이터 패드 상부전극
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로서, 특히 박막 트랜지스터의 채널폭 대 길이비를 크게함으로써 채널에 흐르는 충전전류(On Current)를 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시하는 것으로서, 상호 대향된 형태로 합착된 박막 트랜지스터 기판 및 칼라 필터 기판, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서 및 그 셀갭에 채워진 액정을 구비한다.
여기서, 액정표시장치는 박막 트랜지스터 기판에 형성된 화소전극과 컬러필터 기판에 형성된 공통전극 사이에 형성되는 전계에 의해 샐갭에 채워진 액정을 소정 방향으로 구동시킴으로써 화상을 표시하게 된다.
이때, 컬러 필터 기판은 칼러 구현을 위한 칼라 필터, 빛샘 방지를 위한 블랙 매트릭스 및 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
그리고, 박막 트랜지스터 기판은 다수의 신호 배선, 박막 트랜지스터 및 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이하, 도 1 및 도 2를 참조하여 종래의 액정표시장치를 구성하는 박막 트랜지스터 기판의 구성 및 동작과정에 대해 설명한다. 여기서, 도 1은 종래의 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1에서 "Ⅰ-Ⅰ"선을 따라 절취한 박막트랜 지스터 기판의 단면도이다.
도 1 및 도 2를 참조하면, 종래의 박막 트랜지스터 기판은 하부 기판(10)상에 형성된 게이트 라인(20)과, 게이트 절연막(30)을 사이에 두고 게이트 라인(20)과 교차 형성된 데이터 라인(40)과, 그 교차부마다 형성된 박막 트랜지스터(50)와, 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막(60)과, 보호막(60)을 관통하여 박막 트랜지스터(50)에 접속되는 화소전극(70) 및 게이트 라인(20)과 화소전극(70)의 중첩부에 형성된 스토리지 캐패시터(80)를 구비한다.
여기서, 게이트 라인(20)은 게이트 패드(90)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(50)를 구성하는 게이트 전극(51)으로 전달한다.
데이터 라인(40)은 데이터 패드(95)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(51)의 온/오프에 연동하여 박막 트랜지스터(50)를 구성하는 소스전극(52) 및 드레인 전극(43)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(40)은 게이트 절연막(30)을 사이에 두고 게이트 라인(20)과 교차구조로 형성되어 화소전극(70)이 위치하는 화소영역(71)을 정의한다.
박막 트랜지스터(50)는 게이트 라인(20)의 게이트 신호에 응답하여 데이터 라인(40)의 화소 신호가 화소 전극(70)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(50)는 게이트 라인(20)에 접속된 게이트 전극(51)과, 데이터 라인(40)에 접속된 소스 전극(52) 및 채널을 사이에 두고 소스전극(52)과 대향하는 동 시에 화소전극(70)에 접속된 드레인 전극(53)을 구비한다.
또한, 박막 트랜지스터(50)는 게이트 전극(51)과 게이트 절연막(30)을 사이에 두고 중첩되면서 소스 전극(52)과 드레인 전극(53) 사이에 채널을 형성하는 활성층(54)과, 활성층(54) 상에 형성되어 소스전극(52) 및 드레인 전극(53)과 오믹 접촉을 수행하는 오믹 접촉층(55)이 더 형성된다.
여기서, 소스전극(52)은 데이터 라인(40)으로부터 돌출되며 "C"자 형태로 만곡되어 드레인 전극(53)과 대향한다. 이때, 드레인 전극(53)은 직선 형태로 형성되며 채널을 사이에 두고 소스 전극(52)의 만곡부 사이에 위치한다.
화소 전극(70)은 보호막(60)을 관통하는 제 1 콘택홀(51))을 통해 박막 트랜지스터(50)의 드레인 전극(53)과 접속되어 화소 영역(71)에 형성된다.
이때, 박막 트랜지스터(50)를 통해 화소 신호가 공급된 화소 전극(70)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 컬러 필터 기판과 박막 트랜지스터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(71)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상술한 바와 같이 구성된 종래의 박막 트랜지스터(50)의 경우, 박막 트랜지스터(50)의 게이트 전극(51)에 문턱전압(Vth) 이상의 게이트 전압(Vg)이 인가되면 소스 전극(52)과 드레인 전극(53) 사이에 채널이 형성된다.
즉, 게이트 전압(Vg) 및 드레인 전압(Vd)이 인가됨에 따라 다음과 같이 표시된 충전전류(On Current), 즉 드레인 전류(Id)가 소스전극(52)과 드레인 전극(53) 사이에 형성된 채널을 통해 흐른다.
Id = K[(2 Vg-Vth)-Vd]-Vd : 선형 영역
Id = K(Vg-Vth)2 : 포화 영역
여기서, k는 전류이득을 나타내는 것으로서 다음과 같이 표시된다
K = (1/2)ueffCg(W/L)
여기서, ueff 는 전계효과 이동도로서 일반적으로 0.5~1.0cm2/V-sec이고, Cg는 단위 면적당 게이트 정전용량이며, W는 소스전극(52)과 드레인 전극(53) 사이의 채널폭을 나타내고, L은 소스전극(52)과 드레인 전극(53) 사이의 채널길이를 나타낸다.
따라서, 소스전극(52)과 드레인 전극(53) 사이에 형성된 채널을 통해 많은 충전전류를 흐르게 하기 위해서는 전류이득(K)을 크게 하여야 하고, 이를 위해서는 채널폭(W) 대 채널길이(L)의 비를 크게 할 필요가 있다. 즉, 소스전극(52)과 드레인 전극(53)간에 형성된 채널폭(W)은 가능하면 크게 하고 채널거리(L)는 가능하면 작게 함으로써 큰 전류이득(K)을 얻을 수 있는 것이다.
그러나, 종래의 박막 트랜지스터(50)는, 도 3a에 도시된 바와 같이, 소스전극(52)과 드레인 전극(53) 사이의 채널길이(L1,L1')는 각각의 위치마다 상이한 길이를 갖도록 구성되어 있다. 또한, 소스 전극(52)과 드레인 전극(53) 사이의 채널폭(W1)도 또한 넓게 형성되어 있지 않다
따라서, 박막 트랜지스터(50)의 소스전극(52)과 드레인 전극(53) 사이의 채 널폭 대 길이 비율(W1/L1 또는 W1/L1')을 최적화하지 못함으로써 박막 트랜지스터의 소자특성이 저하된다는 문제점이 있었다.
이때, 도 3b에 도시된 바와 같이 소스전극(52)과 드레인 전극(53) 사이의 채널폭을 넓게 설정하기 위해 드레인 전극(53)의 폭(W2)을 넓게 하는 경우, 드레인 전극(53)과 게이트 전극(51)이 상호 중첩되어 캐패시터 구조를 형성함으로써 화면상에 플리거 현상을 초래하는 기생용량을 발생시킨다는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위해, 본 발명의 목적은 채널폭 대 길이비를 크게 함으로써, 채널에 흐르는 구동전류(On Current)가 증가된 향호한 구동특성을 갖는 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명은 박막 트랜지스터의 채널폭 대 길이비를 크게 함으로써, 채널에 흐르는 충전전류(On Current)를 증가시켜 구동특성이 향상된 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
또한, 본 발명은 박막 트랜지스터의 채널폭 대 길이비를 크게 함과 동시에 게이트 전극과 드레인 전극의 중첩영역을 감소시켜 기생용량의 발생을 방지함으로써, 액정 표시 장치의 화면상에 발생하는 플리거 현상을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는, 게이트 라인에 접속된 게이트 전극; 게이트 라인과 교차 형성된 데이터 라인에 접속되며 소정 형상으로 만곡된 소스전극; 소스전극과 채널을 사이에 두고 대향하는 드레인 전극; 및 소스전극 및 드레인 전극 사이에 채널을 형성하는 반도체층을 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터의 드레인 전극은, 소스 전극의 형상을 따라 동일한 형상으로 만곡된 제 1 전극부; 및 제 1 전극부의 일측단에 접속되며 보호막을 관통하는 콘택홀을 통해 화소전극이 접속되는 제 2 전극부를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터를 구성하는 드레인 전극의 제 1 전극부는 "C"자 형상으로 만곡된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터를 구성하는 드레인 전극의 제 1 전극부는, 게이트 전극과의 사이에 발생되는 기생용량을 제거하기 위해, 내면에 만곡된 형상을 따라 개구공이 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터의 반도체층은, 소스전극과 드레인 전극 사이에 상기 채널을 형성하는 활성층; 및 활성층 상에 형성되며 소스 전극 및 드레인 전극과의 오믹 접촉을 형성하는 오믹 접촉층을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 제조방법은, 게이트 라인에 접속된 게이트 전극을 형성하는 단계; 게이트 라인과 교차 형성된 데이터 라인에 접속되며 소정 형상으로 만곡된 소스전극을 형성하는 단계; 소스전 극과 채널을 사이에 두고 대향하는 드레인 전극을 형성하는 단계; 및 소스전극 및 드레인 전극 사이에 채널을 형성하는 반도체층을 형성하는 단계를 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 하부 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속되며 소정 형상으로 만곡된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터; 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터의 드레인 전극에 접속하는 화소전극을 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 하부 기판상에 게이트 라인을 형성하는 단계; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인을 형성하는 단계; 게이트 라인에 접속된 게이트 전극, 데이터 라인에 접속되면 소정 형상으로 만곡된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체층으로 구성된 박막 트랜지스터를 형성하는 단계; 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터의 드레인 전극에 접속하는 화소전극을 형성하는 단계를 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격된 것을 특징으 로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인, 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트 라인과 교차 형성된 데이터 라인, 데이터 라인에 접속되며 소정 형상으로 만곡된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴 및 상기 채널을 형성하는 반도체 패턴을 형성하는 단계; 제 2 도전성 패턴 및 반도체 패턴이 형성된 게이트 절연막 상에 콘택홀이 형성된 보호막을 형성하는 단계; 및 보호막 상에 형성된 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하고, 드레인 전극은 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격되어 형성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법에 대한 바람직한 실시예를 설명한다.
먼저, 도 4 및 도 5를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구성 및 동작을 설명한다. 여기서, 도 4는 본 발명에 따른 박막 트랜지스터 기판을 나타내는 평면도이고, 도 5는 도 4에서 Ⅱ-Ⅱ'선을 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(100)상에 형성된 게이트 라인(110)과, 게이트 절연막(120)을 사이에 두고 게이트 라인(110)과 교차 형성되어 화소영역을 정의하는 데이터 라인(130)과, 게이트 라인(110)과 데이터 라인(130)의 교차부에 형성된 박막 트랜지스터(140)와, 박막 트랜지스터(140)를 덮는 동시에 게이트 절연막(120)에 형성되는 보호막(150)과, 보호막(150)을 관통하여 박막 트랜지스터(140)에 접속되는 화소전극(160) 및 게이트 라인(110)과 화소전극(160)의 중첩부에 형성된 스토리지 캐패시터(170)을 포함한다.
그리고, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인(110)에 접속되는 게이트 패드(180)와, 데이터 라인(130)에 접속되는 데이터 패드(190)를 더 구비한다.
여기서, 게이트 라인(110)은 게이트 패드(180)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(140)를 구성하는 게이트 전극(141)으로 전달한다.
데이터 라인(130)은 데이터 패드(190)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(141)의 온/오프에 연동하여 박막 트랜지스터(140)를 구성하는 소스전극(141) 및 드레인 전극(142)으로 전달하는 역할을 수행한다.
이때, 게이트 라인(110)과 데이터 라인(130)은 게이트 절연막(120)을 개재하여 하부 기판(100)상에 교차 구조로 형성되어 화소전극(160)이 위치하는 화소영역 (161)을 정의한다.
박막 트랜지스터(140)는 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인의 화소신호를 화소전극에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(110)에 접속된 게이트 전극(141), 데이터 라인(130)에 접속된 소스 전극(142) 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극(143)을 구비한다.
또한, 박막 트랜지스터(140)는 소스전극(142)과 드레인 전극(143) 사이에 채널을 형성하는 활성층(144) 및 소스전극(142) 및 드레인 전극(143)과의 오믹 접촉을 위한 오믹 접촉층(145)을 포함하는 반도체 패턴을 더 구비한다.
여기서, 박막 트랜지스터(140)의 소스전극(142)은 데이터 라인(130)으로부터 돌출되어 소정 형상, 예를 들면 "C"자의 만곡된 형상으로 형성된다. 이때, 소스전극(142)의 형상이 여기에 한정되는 것은 아니며 박막 트랜지스터(140)의 구조변화에 따라 "U"자 등과 같이 다양한 형태로 변경될 수 있다
드레인 전극(143)은 채널을 사이에 두고 소스전극(142)의 만곡부 사이에 위치하는 동시에 만곡부와 동일한 형상을 갖는 제 1 전극부(143a)와, 제 1 전극부의 일측단에 접속되어 콘택홀을 통해 화소전극(160)과 접속되는 제 2 전극부(143b)를 구비한다.
이때, 드레인 전극(143)의 제 1 전극부(143a)가 소스전극(142)의 만곡부를 따라 동일한 형상으로 형성함으로써, 도 6에 도시된 바와 같이, 소스전극(142)과 드레인 전극(143) 사이에 형성되는 채널길이(L3=L3')는 일정한 간격을 유지하면서 짧아지는 동시에 채널폭(W3)은 넓어진다. 따라서, 소스전극(142)과 드레인 전극 (143) 사이의 채널에 흐르는 충전 전류(On Current)는 증가되어 박막 트랜지스터(140)의 구동특성은 향상된다.
그러나, 드레인 전극(143)의 제1 전극부(143a)가 소스전극(142)의 만곡부를 따라 동일한 형상으로 형성됨으로써 게이트 전극(141)과 대향하는 단면적이 증가되고, 이로 인하여 게이트 절연막(120)을 사이에 두고 게이트 전극(141)과 겹치는 영역에서 플리거 현상을 초래하는 기생용량이 발생한다.
이때, 제 1 전극부(143a)의 단면적 증가로 인해 초래되는 기생용량을 제거하기 위해, 드레인 전극(143)을 구성하는 1 전극부(143a)의 내면에는 만곡부를 따라 형성된 개구공(143c)이 존재한다.
따라서, 드레인 전극(143)의 제 1 전극부(143a)와 게이트 전극(141) 사이에 겹치는 부분을 최소화함으로써, 화면상에 플리거 현상을 초래하는 기생용량의 발생을 방지할 수 있는 것이다.
보호막(passivation)(150)은 박막 트랜지스터(140)의 채널을 형성하는 활성층(144)과 화소영역(161)을 후속 공정시에 발생하는 외부환경, 예를 들면 습기 또는 스크래치(scratch)로부터 보호하기 위해 게이트 절연막(120) 상에 형성된다.
여기서, 보호막(150)은 질화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 증착온도, RF Power, 가스 유입량 등의 공정조건 하에서 PECVD 방식에 의해 게이트 절연막(140) 상에 증착된다.
이때, 보호막(150)에는 박막 트랜지스터(140)의 드레인 전극(143)을 노출시 키기 위한 제 1 콘택홀(151), 게이트 패드(180)의 하부전극(181)을 노출시키기 위한 제 2 콘택홀(152) 및 데이터 패드(190)의 하부 전극(191)을 노출시키기 위한 제 3 콘택홀(153)이 형성되어 있다.
화소전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(143)에 접속된 형태로 화소영역(161)에 형성된다.
이때, 드레인 전극(143)을 통해 화소전극(160)에 화소 신호가 공급됨에 따라, 화소전극(160)과 공통전극(미도시) 사이에 형성되는 전계는 박막 트랜지스터 기판과 컬러필터 기판 사이의 액정 분자들을 유전 이방성에 의해 소정 방향으로 회전시킨다. 따라서, 액정 분자들의 회전 정도에 따라 화소영역(161)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(170)는 게이트 라인(110)과, 게이트 라인(110)과 게이트 절연막(120) 및 보호막(150)을 사이에 두고 중첩되는 화소 전극(160)으로 구성된다. 이러한 스토리지 캐패시터(170)는 화소 전극(160)에 충전된 화소 신호를 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행하는 것으로서 큰 용량값을 갖도록 설계되는 것이 바람직하다.
게이트 패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(110)에 게이트 신호를 공급하는 것으로서, 게이트 라인(110)으로부터 연장되는 게이트 패드 하부 전극(181)과, 게이트 절연막(120) 및 보호막(150)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 하부 전극(181)과 접속된 게이트 패드 상부 전극(182)으로 구성된다.
데이터 패드(190)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(130)에 데이터 신호를 공급하는 것으로서, 데이터 라인(130)으로부터 연장되는 데이터 패드 하부 전극(191)과, 보호막(150)을 관통하는 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(191)과 접속된 데이터 패드 상부 전극(192)으로 구성된다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조방법에 대해 상세하게 설명한다.
먼저, 도 7a 및 도 7b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴의 제조방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(100)상에 게이트 라인(110), 게이트 전극(141) 및 게이트 패드 하부 전극(181)을 포함하는 제 1 도전성 패턴을 형성한다.
이를 상세히 설명하면, 기판(100)상에 스퍼터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층으로는 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.
이후, 제 1 마스크를 이용한 포토리소그래피 공정 및 식각공정을 통해 게이트 금속층을 패터닝함으로써, 하부 기판(100)상에 게이트 라인(110), 게이트 라인(110)에 접속된 게이트 전극(141) 및 게이트 패드 하부전극(181)을 포함하는 제 1 도전성 패턴을 형성한다.
상술한 바와 같이 하부 기판상에 제 1 도전성 패턴을 형성한 후, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 게이트 절연막(120)상에 제 2 도전성 패턴 및 반도체 패턴을 형성한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 2 도전성 패턴 및 반도체 패턴의 제조방법을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제 1 도전성 패턴이 형성된 하부 기판(100) 상에 게이트 절연막(120)을 도포한다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(120) 위에 활성층(144) 및 오믹 접촉층(145)을 포함하는 반도체 패턴과; 데이터 라인(130), 소스 전극(142), 드레인 전극(143) 및 데이터 패드 하부 전극(191)을 포함하는 제2 도전성 패턴을 형성한다.
이를 상세히 설명하면, 도 9a에 도시된 바와 같이 게이트 절연막(120) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(144), 제2 반도체층(145) 및 데이터 금속층(130)을 순차적으로 형성한다.
여기서, 제1 반도체층(144)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제2 반도체층(145)은 N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용된다. 데이터 금속층(130)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이후, 데이터 금속층(130) 상에 포토레지스트를 도포한 후 제 2 마스크(200)를 이용하여 포토레지스트에 대한 노광 및 현상공정을 수행함으로써, 도 9b에 도시된 바와 같이, 제 2 마스크(300)의 차단부(211) 및 회절 노광부(213)에 대응하여 단차를 갖는 포토레지스트 패턴(250)을 형성한다. 이때, 부분 노광 영역에 형성된 포토레지스트 패턴(250)의 높이(h2)는 차단 영역에 형성된 포토레지스트 패턴(250)의 높이(h1)보다 낮게 형성된다.
여기서, 제 2 마스크(200)는 투명한 재질인 마스크 기판(210)과, 마스크 기판(210)의 차단 영역에 형성된 차단부(220), 마스크 기판(210)의 노광 영역에 형성된 노광부(230) 및 마스크 기판(210)의 부분 노광 영역에 형성된 회절 노광부(240)(또는 반투과부)를 구비한다.
상술한 바와 같이 데이터 금속층(130) 상에 단차가 생성된 포토레지스트 패턴(250)을 형성한 후, 도 9c에 도시된 바와 같이, 포토레지스트 패턴에 의해 노출된 데이터 금속층(130)에 대한 에칭공정을 수행하여 이를 제거한다.
이후, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정을 통해 부분 노광 영역의 포토레지스트 패턴(250)을 제거하는 동시에 차단 영역의 포토레지스트 패턴(250)의 높이를 낮춤으로써, 도 9d에 도시된 바와 같이, 채널영역 상에 형성된 데이터 금속층(130)을 노출시킨다.
상술한 바와 같이 채널 영역상에 노출된 데이터 금속층(130)에 대한 에칭공정을 수행한 후 제 1 반도체층(145)에 대한 애싱(Ashing)공정을 수행하여 이를 제 거함으로써, 도 9e에 도시된 바와 같이, 제 2 반도체층(144)이 노출되는 동시에 데이터 금속층(130)은 소스 전극(142) 및 드레인 전극(143)으로 각각 분리된다.
이후, 스트립 공정을 통해 데이터 금속층(130)에 남아있던 포토레지스트 패턴(150)을 제거함으로써, 도 9f에 도시된 바와 같이, 데이터 라인(130), 데이터 라 인(130)에 접속된 소스전극(142), 채널을 사이에 두고 소스전극(142)과 대향하는 드레인 전극(143) 및 데이터 패드 하부전극(191)을 포함하는 제 2 도전성 패턴과 채널을 형성하는 활성층(144) 및 오믹 접촉층(145)을 포함하는 반도체 패턴을 형성한다.
이때, 소스전극(142)은 데이터 라인(130)으로부터 돌출되어 소정 형상, 예를 들면 "C"자와 같은 만곡된 형상으로 패터닝 된다.
그리고, 드레인 전극(143)은 만곡된 형상을 갖는 소스전극(142) 사이에 위치하는 동시에 소스전극과 동일한 형상으로 만곡된 제 1 전극부(143a)와, 제 1 전극부(143a)의 일측단부에 접속되며 제1 콘택홀(151)을 통해 화소전극(160)과 접속되는 제 2 전극부(143b)를 구비한다. 이때, 제 1 전극부(143a)의 내면에는 게이트 전극(141)과의 사이에 형성되는 기생용량을 제거하기 위해 만곡부를 따라 개구공(143c)이 형성된다.
상술한 바와 같이, 드레인 전극(143)의 제 1 전극부(143a)가 소스전극(142)의 만곡부를 따라 동일한 형상으로 형성됨으로써, 소스전극(142)과 드레인 전극(143) 사이에 형성되는 채널길이(L3=L3')는 일정한 간격을 유지하면서 짧아지는 동시에 채널폭(W)이 넓어진다. 따라서, 소스전극(142)과 드레인 전극(143) 사이의 채널에 흐르는 충전전류는 증가되어 박막 트랜지스터의 구동특성이 향상된다.
또한, 드레인 전극(143)을 구성하는 제 1 전극부(143a)의 내면에 형성된 개구공(143c)으로 인하여 게이트 전극(141)과 겹처지는 영역이 최소화됨으로써, 화면상에 플리거 현상을 초래하는 기생용량의 발생을 또한 방지할 수 있다.
상술한 바와 같이 게이트 절연막 상에 제 2 도전성 패턴 및 반도체 패턴을 형성한 후, 도 10a 및 도 10b에 도시된 바와 같이, 제 3 마스크 공정을 이용하여 게이트 절연막(120) 상에 제 1 내지 제 3 콘택홀(151,152,153)을 구비한 보호막(passivation)(160)을 형성한다. 여기서, 도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 어레이 기판의 보호막(150)을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 제1 도전성 패턴이 형성된 게이트 절연막(120) 상에 후속 공정으로부터 활성층(144) 및 화소영역(161)을 보호하기 위한 보호막(150)을 전면 형성한다.
여기서, 보호막(150)의 재료로는 게이트 절연막(120)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이후, 보호막(150) 상에 포토래지스트(PR)를 도포한 후 제 3 마스크(300)를 이용한 포토리소그래피공정을 통해 제 1 내지 제 3 콘택홀(151,152,153)을 형성시에 이용되는 포토레지스트 패턴을 형성한다.
상술한 바와 같이 보호막(150) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 통해 노출된 보호막(150)에 대한 애칭공정을 수행함으로써 제 1 내지 제 3 콘택홀(151,152,153)을 형성한다.
여기서, 제 1 콘택홀(151)은 보호막(150)을 관통하여 드레인 전극(143)을 노출시키고, 제2 콘택홀(152)은 보호막(150) 및 게이트 절연막(120)을 관통하여 게이 트 패드 하부 전극(181)을 노출시키고, 제 3 콘택홀(153)은 보호막(150)을 관통하여 데이터 패드 하부 전극(191)을 노출시킨다.
이후, 스트림 공정을 통해 보호막(150)에 잔류하는 포토레지스트 패턴을 제거함으로써, 게이트 절연막(140) 상에 제 1 내지 제 3 콘택홀(151,152,153)을 갖는 보호막(150)을 형성한다.
상술한 바와 같이 게이트 절연막 상에 다수의 콘택홀이 형성된 보호막(150)을 형성한 후, 도 11a 및 11b 도시된 바와 같이, 제 4 마스크 공정을 이용하여 보호막(150) 상에 제 3 도전성 패턴을 형성한다. 여기서, 도 11a 및 11b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 3 도전성 패턴을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 11a 및 11b를 참조하면, 제 4 마스크 공정을 통해 제 1 내지 제 3 콘택홀(151,152,153)이 형성된 보호막(150) 상에 화소전극(160), 게이트 패드 상부 전극(182) 및 데이터 패드 상부 전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.
이를 상세히 하면, 제 1 내지 제 3 콘택홀(151,152,153)이 형성된 보호막(150) 상에 스퍼터링 등의 증착 방법으로 투명 도전막을 증착시킨다. 여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이후, 투명 도전막 상에 포토래지스트를 도포한 후 제 4 마스크(400)를 이용한 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성한다.
상술한 바와 같이 투명 도전막 상에 포토레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 통해 노출된 투명 도전막을 애칭 처리함으로써 화소 전극(160), 게이트 패드 상부 전극(182) 및 데이터 패드 상부 전극(192)을 포함하는 제3 도전성 패턴을 형성한다.
이때, 화소전극(160)은 게이트 절연막(140) 및 보호막(160)을 사이에 두고 상호 중첩되는 게이트 라인(110)과 함께 스토리지 캐패시터(170)를 형성하고, 이에 의해 화소전극(160)에 충전된 화소신호가 다음 화소신호가 충전될 때가지 안정적으로 유지된다.
여기서, 화소전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 드레인 전극(143)에 접속되고, 게이트 패드 상부 전극(182)은 보호막(150) 및 게이트 절연막(120)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 하부전극(182)에 접속되고, 데이터 패드 상부 전극(192)은 보호막(150)을 관통하는 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(192)에 접속되어 있다.
상술한 바와 같이, 본 발명은 박막 트랜지스터의 채널폭 대 길이비를 크게 함으로써, 박막 트랜지스터의 채널을 통해 흐르는 충전전류(On Current)를 증가시켜 구동특성을 향상시킬 수 있다는 효과를 제공한다.
또한, 본 발명은 게이트 전극과 중첩되는 드레인 전극의 내면에 개구공을 형성하여 캐패시터 형성을 방지함으로써, 화면상에 플리거 현상이 발생하는 것을 방지할 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (25)

  1. 게이트 라인에 접속된 게이트 전극;
    상기 게이트 라인과 교차 형성된 데이터 라인에 접속되며 만곡된 소스전극;
    상기 소스전극과 채널을 사이에 두고 대향하는 드레인 전극; 및
    상기 소스전극 및 상기 드레인 전극 사이에 상기 채널을 형성하는 반도체층을 포함하고,
    상기 드레인 전극은 상기 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격되고,
    상기 드레인 전극은,
    상기 소스 전극의 형상을 따라 동일한 형상으로 만곡된 제 1 전극부; 및
    상기 제 1 전극부의 일측단에 접속되며 보호막을 관통하는 콘택홀을 통해 화소전극이 접속되는 제 2 전극부를 포함하며,
    상기 드레인 전극은,
    상기 게이트 전극과의 사이에 발생되는 기생용량을 제거하기 위해, 상기 제 1 전극부의 내부에 만곡된 형상의 개구공이 형성된 것을 특징으로 하는 박막 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 드레인 전극의 제 1 전극부는 "C"자 형상으로 만곡된 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 제 1 항에 있어서, 상기 반도체층은,
    상기 소스전극과 상기 드레인 전극 사이에 상기 채널을 형성하는 활성층; 및
    상기 활성층 상에 형성되며 상기 소스 전극 및 상기 드레인 전극과의 오믹 접촉을 형성하는 오믹 접촉층
    을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 게이트 라인에 접속된 게이트 전극을 형성하는 단계;
    상기 게이트 라인과 교차 형성된 데이터 라인에 접속되며 만곡된 소스전극을 형성하는 단계;
    상기 소스전극과 채널을 사이에 두고 대향하는 드레인 전극을 형성하는 단계; 및
    상기 소스전극 및 상기 드레인 전극 사이에 상기 채널을 형성하는 반도체층을 형성하는 단계를 포함하고,
    상기 드레인 전극은 상기 소스전극의 형상을 따라 만곡된 형상으로 일정거리 이격되고,
    상기 드레인 전극을 형성하는 단계는,
    상기 소스 전극과 동일한 형상으로 만곡된 제 1 전극부을 형성하는 단계; 및
    상기 제 1 전극부의 일측단에 접속되며 보호막을 관통하는 콘택홀을 통해 화소전극이 접속되는 제 2 전극부를 형성하는 단계를 포함하며,
    상기 게이트 전극과의 사이에 발생되는 기생용량을 제거하기 위해, 상기 제 1 전극부의 내부에 만곡된 형상의 개구공을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 1 전극부는 "C"자 형상으로 만곡된 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 삭제
  10. 제 6 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 소스전극과 상기 드레인 전극 사이에 상기 채널을 형성하는 활성층을 형성하는 단계; 및
    상기 활성층 상에 형성되며 상기 소스 전극 및 상기 드레인 전극과의 오믹 접촉을 형성하는 오믹 접촉층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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  25. 삭제
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