JP5662547B1

JP5662547B1 - 電界効果型トランジスタの製造方法

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Publication number: JP5662547B1
Application number: JP2013236471A
Authority: JP
Inventors: 松崎　秀昭; 秀昭松崎
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2013-11-15
Filing date: 2013-11-15
Publication date: 2015-01-28
Anticipated expiration: 2033-11-15
Also published as: JP2015097225A

Abstract

【課題】非対称リセス構造を簡便かつ生産性を損なうことなく導入する。【解決手段】半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、第１のオーミックキャップ層６、第２のオーミックキャップ層７の順に積層され、障壁層４内にキャリア供給層８が含まれる非対称リセス構造の電界効果型トランジスタであって、少なくとも２種類の半導体層から構成されるオーミックキャップ層６・７と、ゲート電極１１とドレイン電極１０間のリセス領域であるドレイン電極側リセス領域１３と、ゲート電極１１とソース電極９間のリセス領域であるソース電極側リセス領域１２とを備え、ドレイン電極側リセス領域１３がソース電極側リセス領域１２より大きく、ドレイン電極側リセス領域１３のドレイン電極側終端部におけるオーミックキャップ層６・７の段差部が少なくとも２種類の半導体層から構成されている。【選択図】図１

Description

本発明は、優れた静特性・高周波特性と耐圧特性を示す非対称リセス構造の電界効果型トランジスタの製造方法に関する。

従来、半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層を含む障壁層、パッシベーション層、オーミックキャップ層の順に積層された結晶構造を有する電界効果型トランジスタ（ＦＥＴ）において、ソース電極・ドレイン電極の両オーミック電極を具備し、ゲート電極と両オーミック電極間のオーミックキャップ層の任意の領域が除去されたリセス構造を具備するものが知られている。当該リセス領域のドレイン電極側終端部とソース電極側終端部におけるオーミックキャップ層の段差形状は同一の構造であった。

一般に、ＦＥＴのドレインコンダクタンス（ｇｄ）低減と耐圧の向上には、非対称リセス構造と呼ばれる方法を用いてきた（非特許文献１、非特許文献２参照）。非対称リセス構造とは、リセス領域を形成する際にドレイン電極側のリセス領域を大きくし、ゲート電極のドレイン端でのチャネル電界強度を低減する方法である。特にゲート長が微細になると、ドレインコンダクタンスの増加や耐圧の劣化が顕在化する。これらの課題を解決するため、極微細ゲートを有する電界効果型トランジスタへ非対称リセス構造を導入するには、少なくとも２回のＥＢ（electron beam）描画と斜め方向からの蒸着技術とが必要であった（非特許文献３参照)。

図７及び図８は、従来の電界効果トランジスタの製造方法を示す工程図である。図７（ａ）に示すように、半導体結晶基板１上に、バッファ層２、チャネル層３、キャリア供給層８を含む障壁層４、パッシベーション層５、オーミックキャップ層１８の順に積層され、ソース電極９・ドレイン電極１０の両オーミック電極９・１０が形成されている。この例では、図７（ｂ）（ｃ）に示すように、絶縁膜１４を堆積した後、２回のＥＢ描画により２つの開口部１５を形成している。そして、図８（ｄ）に示すように、開口部１５を通じてエッチングによりオーミックキャップ層１８を除去し、図８（ｅ）に示すように、開口部１５を通じてゲート電極１１を形成し、非対称なリセス領域１３、１４を形成している。最後に、開口部１５に対して斜め方向から蒸着することによりリセス領域１３へのメタル堆積を防いでいる。

K. Shinohara et al., in Proc. 14th Int. Conf. Indium Phosphide and Related Materials, 2002, pp. 451-454) F. Robin et al., Indium Phosphide and Related Materials Conference (IPRM), 2002, pp. 221-224 K. Shinohara et al., in International Microwave Symposium Digest (IEEE MTT-S), 2001, vol.3, pp. 2159-2162

しかし、従来技術によると、ＥＢ描画工程のスループットは非常に低いためコストと時間の点で生産性を損ない、また、斜め蒸着法のための装置の確保が必要な点でも生産性を損なう。すなわち、極微細ゲートを有する電界効果型トランジスタにおいて非対称リセス構造を簡便かつ生産性を損なうことなく導入するための方法は知られていなかった。

本発明は、非対称リセス構造を簡便かつ生産性を損なうことなく導入することができる電界効果型トランジスタの製造方法を提供することを目的とする。

上記目的を達成するため、第１の態様に係る発明は、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、オーミックキャップ層の順に積層され、前記障壁層内・前記バッファ層内のうちの少なくとも１つにキャリア供給層が含まれる非対称リセス構造の電界効果型トランジスタの製造方法であって、少なくとも２種類の半導体層でオーミックキャップ層を形成する工程と、ソース電極・ドレイン電極の両オーミック電極を形成する工程と、前記両オーミック電極間のオーミックキャップ層を、少なくとも最下層を残して、ゲート電極を形成しようとする位置よりソース電極側に偏って除去する工程と、絶縁膜又はレジストを堆積する工程と、前記絶縁膜又は前記レジストの一部を開口して開口部を形成する工程と、前記開口部を通じてオーミックキャップ層を除去した後、ゲート電極を形成する工程とを含むことを要旨とする。

第２の態様に係る発明は、第１の態様に係る発明において、前記開口部を形成した際、少なくとも最上層のオーミックキャップ層が前記開口部の直下からドレイン電極側に延伸していることを要旨とする。

本発明によれば、非対称リセス構造を簡便かつ生産性を損なうことなく導入することができる電界効果型トランジスタの製造方法を提供することができる。

第１の実施の形態における電界効果トランジスタを示す断面図である。第２の実施の形態における電界効果トランジスタを示す断面図である。第３の実施の形態における電界効果トランジスタの製造方法を示す工程図である。第３の実施の形態における電界効果トランジスタの製造方法を示す工程図である。第４の実施の形態における電界効果トランジスタの製造方法を示す工程図である。第４の実施の形態における電界効果トランジスタの製造方法を示す工程図である。従来の電界効果トランジスタの製造方法を示す工程図である。従来の電界効果トランジスタの製造方法を示す工程図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（第１の実施の形態）
図１は、第１の実施の形態における電界効果トランジスタを示す断面図である。この図に示すように、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、第１のオーミックキャップ層６、第２のオーミックキャップ層７の順に積層され、障壁層４内に少なくとも１つのキャリア供給層８を具備している。このような半導体結晶構造において、ソース電極９・ドレイン電極１０の両オーミック電極９・１０が形成されている。また、両オーミック電極９・１０間のゲートが形成される領域及びその周辺部のオーミックキャップ層６・７がエッチングにより除去されている。さらに、パッシベーション層５が露出している当該除去領域（リセス領域）上にゲート電極１１が形成されている。以下、ゲート電極１１とソース電極９間のリセス領域を「ソース電極側リセス領域１２」、ゲート電極１１とドレイン電極１０間のリセス領域を「ドレイン電極側リセス領域１３」と呼ぶ。

ソース電極側リセス領域１２とドレイン電極側リセス領域１３とを比較すると、ドレイン電極側リセス領域１３の方がソース電極側リセス領域１２より大きい。また、この例では、ドレイン電極側リセス領域１３のドレイン電極側終端部におけるオーミックキャップ層の段差部は、第１のオーミックキャップ層６と第２のオーミックキャップ層７とから構成されている。それに対して、ソース電極側リセス領域１２のソース電極側終端部におけるオーミックキャップ層の段差部は、第１のオーミックキャップ層６のみから構成されている。

具体的には、ドレイン電極側リセス領域１３のドレイン電極側終端部におけるオーミックキャップ層の段差部を構成する半導体層の層数（２層）は、ソース電極側リセス領域１２のソース電極側終端部におけるオーミックキャップ層の段差部を構成する半導体層の層数（１層）よりも多い。言い換えると、リセス領域のソース電極側終端部とドレイン電極側終端部とでオーミックキャップ層の段差形状が異なる構造になっている。

以上のように、第１の実施の形態によれば、ＦＥＴ構造の断面を見た際にゲート電極１１を中心にして非対称なリセス領域とすることで、ｇｄ低減、耐圧向上効果を得ることができる。それと同時に、ソース電極側リセス領域１２のソース電極側終端部におけるオーミックキャップ層の段差部よりドレイン電極側リセス領域１３のドレイン電極側終端部におけるオーミックキャップ層の段差部を大きくすることで、ゲート電極１１と半導体層との距離を広げることができ、両者間の電気的結合により生じるドレイン側のゲート寄生容量、つまりＦＥＴのフィードバック容量を低下させ、ＲＦ特性の向上効果を得ることができる。同時に、ドレイン電極側終端部におけるオーミックキャップ層の段差部が少なくとも２種類の半導体層で構成されているため、上側の半導体層を下側の半導体層の保護層として用いることができる。そのため、ドレイン側のオーミックキャップ層のゲート側端部における電界集中を緩和し、信頼性上の課題となるドレイン抵抗の増大を抑制する効果も得ることができる。このような非対称リセス構造は、簡便かつ生産性を損なうことなく導入することが可能である（後述する）。

（第２の実施の形態）
以下、第１の実施の形態と同じものについては同一の符号を付し、その説明を省略する。

図２は、第２の実施の形態における電界効果トランジスタを示す断面図である。本実施の形態が第１の実施の形態と異なる点は、バッファ層２の中にキャリア供給層８を有している点である。キャリア供給層８は、バッファ層２の中と障壁層４の中の両方に配置してもよく、バッファ層２の中のみに配置してもよく、障壁層４の中のみに配置してもよい。すなわち、本発明の効果は、キャリア供給層８の位置・数に依らず得られるものである。

（第３の実施の形態）
以下、第１の実施の形態と同じものについては同一の符号を付し、その説明を省略する。

図３及び図４は、第３の実施の形態における電界効果トランジスタの製造方法を示す工程図である。この製造方法は、第１又は第２の実施の形態における電界効果トランジスタを製造するための製造方法である。

まず、図３（ａ）に示すように、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、第１のオーミックキャップ層６、第２のオーミックキャップ層７の順に積層され、障壁層４内に少なくとも１つのキャリア供給層８を具備している。このような半導体結晶構造において、蒸着・リフトオフ法など既知の手法によりソース電極９・ドレイン電極１０の両オーミック電極９・１０を形成する。

次に、図３（ｂ）に示すように、両オーミック電極９・１０間の第２のオーミックキャップ層７を、第１のオーミックキャップ層（最下層）６を残して、ゲート電極１１を形成しようとする位置よりソース電極９側に偏ってウェットエッチングにより例えば幅３００ｎｍ程度の大きさで除去する。エッチングパタンは、例えばステッパによるパタン形成法を用いればよい。

次に、図３（ｃ）（ｄ）に示すように、絶縁膜１４を堆積した後、ゲート電極１１を形成するために、例えば反応性イオンエッチング法により幅５０ｎｍ程度の大きさで絶縁膜１４を開口して開口部１５を形成する。この開口部１５の大きさによりゲート長が決定されるため、エッチングパタンは、例えばＥＢ描画によるパタン形成法を用いる。開口部１５の位置は、ドレイン電極１０側の第２のオーミックキャップ層７の終端部が開口部内に位置するよう調整されればよいが、この図に示すように、開口部１５の開口端と第２のオーミックキャップ層７の終端部とが揃っているのが望ましい。

次に、図４（ｅ）に示すように、開口部１５を通じて第１のウェットエッチングにより第２のオーミックキャップ層７を除去する。この際、最上層の第２のオーミックキャップ層７は、開口部１５の直下に露出し、ドレイン電極１０側には延伸しているが、ソース電極９側には延伸していない。そのため、第１のウェットエッチングよりドレイン電極１０側に空隙１６が形成される。

次に、図４（ｆ）に示すように、第２のウェットエッチングにより第１のオーミックキャップ層６を除去する。空隙１６の存在により、第１のオーミックキャップ層６に対する第２のウェットエッチングはドレイン電極１０側にて大きく進行する。

これにより、図４（ｇ）に示すように、非対称リセス構造（リセス領域１３、１４）が形成される。その後、開口部１５を通じてゲート電極１１を形成する。

以上のように、第３の実施の形態によれば、非対称リセス構造を簡便かつ生産性を損なうことなく導入することができる。すなわち、半導体製造工程のうち、コストとスループットの制限要因となるＥＢ描画工程を１回に抑え、斜め蒸着という特殊な製造工程を導入することなく、生産性を維持しながら非対称リセス構造を有する電界効果型トランジスタを形成でき、ｇｄ低減と耐圧向上効果を得ることができる。このとき、ドレイン電極側リセス領域１３のエッチング量をソース電極側リセス領域１２のエッチング量と独立に制御することができるので、電界強度の緩和効果を所望のものに容易に調整することができる。同時に、ドレイン電極側終端部におけるオーミックキャップ層の段差部が少なくとも２種類の半導体層で構成されているため、上側の半導体層を下側の半導体層の保護層として用いることができる。そのため、ドレイン側のオーミックキャップ層のゲート側端部における電界集中を緩和し、信頼性上の課題となるドレイン抵抗の増大を抑制する効果も得ることができる。加えて、ソース電極側リセス領域１２のソース電極側終端部におけるオーミックキャップ層の段差部よりドレイン電極側終端部におけるオーミックキャップ層の段差部が大きいので、ゲート電極１１と半導体層との距離が広がることにより、両者間の電気的結合により生じるドレイン側のゲート寄生容量を低減することができる。

（第４の実施の形態）
以下、第３の実施の形態と同じものについては同一の符号を付し、その説明を省略する。

図５及び図６は、第４の実施の形態における電界効果トランジスタの製造方法を示す工程図である。本実施の形態が第３の実施の形態と異なる点は、リセス領域１３、１４を形成するためのウェットエッチングにあたって絶縁膜１４でなくレジストを用いる点である。すなわち、図５及び図６に示すように、多層レジスト１７を用いてウェットエッチング用のパタンを形成すると、ウェットエッチング後に蒸着・リフトオフ法を用いてゲート電極１１を形成することができる。このような製造方法によれば、第３の実施の形態と比較して絶縁膜１４の堆積・開口を要しない点で、より簡易な製造方法を提供することが可能である。

以上に示した第１〜第４の実施の形態は本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。従って、第１〜第４の実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む。

例えば、ドレイン電極側リセス領域１３のドレイン電極側終端部におけるオーミックキャップ層の段差部（第１のオーミックキャップ層６、第２のオーミックキャップ層７とから構成される段差部）は、オーバハング形状となってもよいし、端面が一致していても構わない。これらはウェットエッチング条件によって生じ得る構造上の違いであり、当該構造上の違いが本発明の効果を制限するものとはならない。

また、第２のオーミックキャップ層７の除去幅として３００ｎｍを例示したが、それ以上の除去幅であっても本発明の効果を制限するものではない。ステッパによりパタン形成できる範囲であれば、それ以下の除去幅であっても構わない。

また、ゲート長として５０ｎｍを例示したが、本発明の効果はゲート長に依らず得られるものである。特に、ＥＢ描画を必要とする２００ｎｍ以下の微細なゲートを形成する際には、本発明の効果はより顕著になる。

また、絶縁各材料の例としては、ＳｉＮ，ＳｉＯ２，ＳｉＯＮ，ＢＣＢ，或いはこれらを積層したものを挙げることができる。２層のオーミックキャップ層（６／７）の構造の例としては、ＩｎＡｌＡｓ／ＩｎＰやＩｎＡｌＡｓ／ＩｎＧａＡｓからなる積層構造を挙げることができ、さらに最上層を１層追加した３層のオーミックキャップ層の例としては、ＩｎＡｌＡｓ／ＩｎＰ／ＩｎＧａＡｓからなる積層構造を挙げることができる。また、パッシベーション層５の材料の例としては、ＩｎＰ、ＩｎＡｌＰ、ＩｎＡｌＳｂ等を挙げることができ、チャネル層３の構造の例としては、ＩｎＧａＡｓ単層構造、ＩｎＧａＡｓとＩｎＡｓからなる積層構造、Ｉｎの混晶比が異なる２種類以上のＩｎＧａＡｓからなる積層構造、ＩｎＧａＡｓとＩｎＳｂからなる積層構造、ＩｎＧａＡｓとＩｎＰからなる積層構造等を挙げることができる。障壁層４及びキャリア供給層８を構成する材料の例としては、ＩｎＡｌＡｓ、ＩｎＡｌＰ、ＩｎＰ、ＩｎＡｌＳｂ、ＡｌＡｓ、ＡｌＰ、ＡｌＳｂ等を挙げることができ、バッファ層２の材料の例としては、ＩｎＡｌＡｓを挙げることができる。尚、このような各材料の組成比は必ずしも半導体結晶基板１に格子整合するよう調整されている必要はない。例えば、チャネル層３は、より高い電子移動度が得られるＩｎの混晶比を高くした組成としてもよいし、３層以上の積層構造としてもよい。障壁層４は、より高い障壁が得られるＡｌの混晶比を高くした組成としてもよい。

また、ゲート電極１１と、当該ゲート電極１１がその表面に形成される半導体層との間にＡｌ、Ｈｆ、Ｔａの酸化膜やその他の絶縁膜などが挿入された、いわゆるＭＯＳ構造、ＭＩＳ構造においても本発明の効果を得ることができる。

１…半導体結晶基板
２…バッファ層
３…チャネル層
４…障壁層
５…パッシベーション層
６…第１のオーミックキャップ層
７…第２のオーミックキャップ層
８…キャリア供給層
９…ソース電極
１０…ドレイン電極
１１…ゲート電極
１２…ゲート電極とソース電極の間のリセス領域
１３…ゲート電極とドレイン電極の間のリセス領域
１４…絶縁膜
１５…絶縁膜の開口部
１６…空隙
１７…多層レジスト
１８…オーミックキャップ層

Claims

半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、オーミックキャップ層の順に積層され、前記障壁層内・前記バッファ層内のうちの少なくとも１つにキャリア供給層が含まれる非対称リセス構造の電界効果型トランジスタの製造方法であって、
少なくとも２種類の半導体層でオーミックキャップ層を形成する工程と、
ソース電極・ドレイン電極の両オーミック電極を形成する工程と、
前記両オーミック電極間のオーミックキャップ層を、少なくとも最下層を残して、ゲート電極を形成しようとする位置よりソース電極側に偏って除去する工程と、
絶縁膜又はレジストを堆積する工程と、
前記絶縁膜又は前記レジストの一部を開口して開口部を形成する工程と、
前記開口部を通じてオーミックキャップ層を除去した後、ゲート電極を形成する工程と
を含むことを特徴とする電界効果型トランジスタの製造方法。
前記開口部を形成した際、少なくとも最上層のオーミックキャップ層が前記開口部の直下からドレイン電極側に延伸していることを特徴とする請求項１記載の電界効果型トランジスタの製造方法。