JPH10178024A - 電界効果型トランジスタ及びその製造方法 - Google Patents

電界効果型トランジスタ及びその製造方法

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JPH10178024A
JPH10178024A JP8337875A JP33787596A JPH10178024A JP H10178024 A JPH10178024 A JP H10178024A JP 8337875 A JP8337875 A JP 8337875A JP 33787596 A JP33787596 A JP 33787596A JP H10178024 A JPH10178024 A JP H10178024A
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conductive layer
layer
effect transistor
electrode
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JP8337875A
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Junko Iwanaga
順子 岩永
Toshimichi Ota
順道 太田
Tadayoshi Nakatsuka
忠良 中塚
Hiroyuki Masato
宏幸 正戸
Katsuhiko Kawashima
克彦 川島
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 電界効果型トランジスタにおいて、ゲート−
ドレイン間の耐圧を大きく向上させると共に利得を大き
く改善する。 【解決手段】 ＧａＡｓよりなる半絶縁性基板１０の上
にｎ型のＧａＡｓよりなる導電層１１が形成され、該導
電層１１の上にはｎ+ 型のＧａＡｓよりなる一対のコン
タクト領域１２が形成されている。左側のコンタクト領
域１２の上にはソース電極１３が形成され、右側のコン
タクト領域１２の上にはドレイン電極１４が形成されて
いる。導電層１１における一対のコンタクト領域１２同
士の間にはゲートリセス領域１５が形成され、該ゲート
リセス領域１５にはゲート電極１６が形成されている。
導電層１１のゲートリセス領域１５には凹部１８が形成
されており、該凹部１８のゲート電極１６側の壁面は、
ゲート電極１６のドレイン電極１４側の側面と面一であ
るか又はゲート電極１６のドレイン電極１４側の側面か
ら突出している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果型トランジ
スタに関し、特に高耐圧及び高利得が要求される高出力
の電界効果型トランジスタ及びその製造方法に関するも
のである。
【０００２】
【従来の技術】電界効果型トランジスタ（ＦＥＴ）、特
に、ヒ化ガリウム（ＧａＡｓ）ＦＥＴは、移動体通信の
端末機器を中心とする通信機器における送信用アンプに
用いられるパワーＦＥＴとしての需要が増えてきてお
り、ＧａＡｓパワーＦＥＴには高耐圧、高利得、低歪
み、低消費電力及び低電圧動作という多種多様な性能の
向上が求められている。
【０００３】ＧａＡｓ基板上に形成された半導体装置
は、Ｓｉ基板上に形成された半導体装置のように半導体
基板と電極金属膜との間に絶縁膜を介在させるＭＯＳ構
造（Metal Oxied Semiconductor ）を採用できず、ＭＥ
Ｓ構造（Metal Semiconductor）を採用せざるを得ない
ため、向上が求められる前記の多様な性能のなかでも、
高耐圧化は最も不得手とするところである。
【０００４】従来、耐圧向上のためになされているの
が、リセスゲート構造を採用する方法とＭＩＳ（Metal
Insulator Semiconsuctor）構造を採用する方法であ
る。
【０００５】リセスゲート構造とは、半導体基板をエッ
チングにより除去して形成された凹状のリセス領域にゲ
ート電極を形成する構造であり、ＭＩＳ構造とは、ゲー
ト電極の直下にエピタキシャル成長によって形成された
不純物が混入されていないアンドープ層を備えた構造で
ある。
【０００６】以下、第１の従来例として、リセスゲート
構造を備えたＭＥＳＦＥＴについて図４６を参照しなが
ら説明する。
【０００７】図４６に示すように、ＧａＡｓよりなる半
絶縁性基板１０１の上にＳｉが不純物としてドープされ
たｎ型のＧａＡｓよりなる導電層１０２が形成され、該
導電層１０２の上にＳｉが不純物としてドープされた高
濃度のｎ型のＧａＡｓよりなるコンタクト領域１０３が
それぞれ形成されている。導電層１０２及びコンタクト
領域１０３は一般的に結晶成長法を用いて形成される。
また、図４６において、１０４及び１０５はコンタクト
領域１０３の上にＡｕＧｅ等の蒸着法により形成された
ドレイン電極及びソース電極、１０６は導電層１０２の
リセス領域にＴｉ／Ａｌ等の蒸着法により形成されたゲ
ート電極、１０７は素子分離領域である。コンタクト領
域１０３及び導電層１０２のリセス領域並びに素子分離
領域１０７は一般的にエッチングによってそれぞれ形成
される。第１の従来例に示すゲートリセス構造のＭＥＳ
ＦＥＴは、ゲート・ドレイン間に作られる段差部によっ
て電界強度が緩和され、これにより耐圧の向上を実現し
ているが、耐圧の向上という点では満足することができ
ない。そこで、ゲートオフセット構造を備えたＭＥＳＦ
ＥＴが提案されている。
【０００８】以下、第２の従来例として、ゲートオフセ
ット構造を備えたＭＥＳＦＥＴについて図４７を参照し
ながら説明する。
【０００９】図４７に示すように、第１の従来例と同
様、ＧａＡｓよりなる半絶縁性基板１０１の上にｎ型の
ＧａＡｓよりなる導電層１０２が形成され、該導電層１
０２の上にＳｉが不純物としてドープされた高濃度のｎ
型のＧａＡｓよりなるコンタクト領域１０３が形成さ
れ、コンタクト領域１０３の上にドレイン電極１０４及
びソース電極１０５が形成され、導電層１０２のリセス
領域にゲート電極１０６が形成されているが、第２の従
来例においては、耐圧を向上させるために、ゲート電極
１０６を導電層１０２のリセス領域におけるソース電極
１０５側にオフセットさせ、ゲート電極１０６とドレイ
ン電極１０４との距離をゲート電極１０６とソース電極
１０５との距離よりも大きくしている。
【００１０】以下、第１の従来例及び第２の従来例に係
る電界効果型トランジスタの耐圧特性をデバイスシミュ
レータを用いてシミュレーションした結果について説明
する。シミュレーションはソース電圧及びゲート電圧を
０ｖに固定して、ドレイン電圧を印加してドレインの耐
圧特性を調べた。
【００１１】図４８は、第１及び第２の電界効果型トラ
ンジスタにおけるゲート電流−ドレイン電圧の特性図を
示しており、図４９及び図５０は、第１の従来例及び第
２の従来例に係る電界効果型トランジスタにおける等電
位線分布図をそれぞれ示しており、図４９及び図５０に
おいては、ドレイン電圧が７．５ｖのときの等電位線分
布を０．０５ｖステップ（対数表示）でプロットした。
【００１２】図４８、図４９及び図５０から分かるよう
に、第２の従来例は第１の従来例に比べて、オフセット
ゲート構造を採用したため、ゲートリーク電流が若干低
減していることが分かる。
【００１３】
【発明が解決しようとする課題】しかしながら、耐圧の
点において、第２の従来例は第１の従来例に比べてある
程度向上しているが、満足できる程度には向上していな
い。
【００１４】また、利得の点においても、第２の従来例
は、第１の従来例に比べてある程度向上しているが、満
足できる程度には向上していない。
【００１５】前記に鑑み、本発明は、電界効果型トラン
ジスタにおいて、ゲート−ドレイン間の耐圧を大きく向
上させると共に利得を大きく改善することを目的とす
る。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の第１の解決手段は、半導体基板の表面にお
けるゲート電極のドレイン電極との間に凹部を設けるも
のであり、第２の解決手段は、半導体基板の表面に形成
された段差部の上側部分にゲート電極を設けると共に段
差部の下側部分にドレイン電極を設けるものである。
【００１７】具体的に請求項１の発明が講じた解決手段
は、電界効果型トランジスタを、半導体基板と、前記半
導体基板の上に形成された導電層と、前記導電層の上に
おける所定領域にそれぞれ形成され、前記導電層とオー
ミック接合するソース電極及びドレイン電極と、前記導
電層の上における前記ソース電極と前記ドレイン電極と
の間に形成され、前記導電層とショットキー接合するゲ
ート電極と、前記導電層における前記ゲート電極と前記
ドレイン電極との間に形成された凹部とを備えている構
成とするものである。
【００１８】請求項１の構成により、導電層におけるゲ
ート電極とドレイン電極との間に凹部が設けられている
ため、従来の構造において、導電層におけるゲート電極
のドレイン側の端部に集中していた等電位線が、導電層
における凹部の下側部分に分散される。
【００１９】請求項２の発明は、請求項１の構成に、前
記ゲート電極のドレイン電極側の側面は、前記凹部のゲ
ート電極側の壁面と面一であるか又は前記凹部のゲート
電極側の壁面から突出している構成を付加するものであ
る。
【００２０】請求項２の構成により、導電層におけるゲ
ート電極とドレイン電極との間に形成された凹部によっ
て、導電層におけるゲート電極とドレイン電極との間の
空乏層が低減するため、ゲート電極とドレイン電極との
間の容量が低減する。
【００２１】請求項３の発明は、請求項１の構成に、前
記ゲート電極と前記凹部のゲート電極側の壁面との間に
間隔を有している構成を付加するものである。
【００２２】請求項４の発明は、請求項１の構成に、前
記凹部は前記導電層における前記ゲート電極と前記ドレ
イン電極との間に複数個形成されている構成を付加する
ものである。
【００２３】具体的に請求項５の発明が講じた解決手段
は、半導体基板と、前記半導体基板の上に形成された導
電層と、前記導電層の上に形成された半導体層と、前記
半導体層の上の所定領域にそれぞれ形成され、前記半導
体層とオーミック接合するソース電極及びドレイン電極
と、前記半導体層の上における前記ソース電極と前記ド
レイン電極との間に形成され、前記半導体層とショット
キー接合するゲート電極と、前記半導体層における前記
ゲート電極と前記ドレイン電極との間に形成された凹部
とを備えている構成とするものである。
【００２４】請求項５の構成により、半導体層における
ゲート電極とドレイン電極との間に凹部が設けられてい
るため、従来の構造において、半導体層におけるゲート
電極のドレイン側の端部に集中していた等電位線が、半
導体層における凹部の下側部分に分散される。
【００２５】請求項６の発明は、請求項５の構成に、前
記ゲート電極のドレイン電極側の側面は、前記凹部のゲ
ート電極側の壁面と面一であるか又は前記凹部のゲート
電極側の壁面から突出している構成を付加するものであ
る。
【００２６】請求項６の構成により、半導体層における
ゲート電極とドレイン電極との間に形成された凹部によ
って、導電層におけるゲート電極とドレイン電極との間
の空乏層が低減するため、ゲート電極とドレイン電極と
の間の容量が低減する。
【００２７】請求項７の発明は、請求項５の構成に、前
記ゲート電極と前記凹部のゲート電極側の壁面との間に
間隔を有している構成を付加するものである。
【００２８】請求項８の発明は、請求項５の構成に、前
記凹部は前記半導体層における前記ゲート電極と前記ド
レイン電極との間に複数個形成されている構成を付加す
るものである。
【００２９】請求項９の発明は、請求項５の構成に、前
記半導体層は、前記導電層の上に順次形成された電子供
給層とノンドープ層とからなる構成を付加するものであ
る。
【００３０】具体的に請求項１０の発明が講じた解決手
段は、電界効果型トランジスタを、半導体基板と、前記
半導体基板上に形成された導電層と、前記導電層に形成
された段差部と、前記段差部の上段部分の上に形成さ
れ、前記段差部の上側部分とオーミック接合するソース
電極と、前記段差部の上側部分の上に形成され、前記段
差部の上側部分とショットキー接合するゲート電極と、
前記段差部の下側部分の上に形成され、前記段差部の下
側部分とオーミック接合するドレイン電極とを備えてい
る構成とするものである。
【００３１】請求項１０の構成により、導電層に段差部
が形成され、ゲート電極が段差部の上側部分に形成され
ていると共にドレイン電極が段差部の下側部分に形成さ
れているため、従来の構造において、導電層におけるゲ
ート電極のドレイン側の端部に集中していた等電位線
が、導電層における段差部の下側部分に分散される。
【００３２】請求項１１の発明は、請求項１０の構成
に、前記ゲート電極のドレイン電極側の側面は、前記段
差部の壁面と面一であるか又は前記段差部の壁面から突
出している構成を付加するものである。
【００３３】請求項１１の構成により、導電層に形成さ
れた段差部によって、導電層におけるゲート電極とドレ
イン電極との間の空乏層が低減するため、ゲート電極と
ドレイン電極との間の容量が低減する。
【００３４】請求項１２の発明は、請求項１０の構成
に、前記ゲート電極と前記段差部の壁面との間に間隔を
有している構成を付加するものである。
【００３５】請求項１３の発明は、請求項１２の構成
に、前記段差部の上側部分における前記ゲート電極と前
記段差部の壁面との間に形成された凹部をさらに備えて
いる構成を付加するものである。
【００３６】具体的に請求項１４の発明が講じた解決手
段は、電界効果型トランジスタを、半導体基板と、前記
半導体基板上に形成された導電層と、前記導電層の上に
形成された半導体層と、前記半導体層に形成された段差
部と、前記段差部の上段部分の上に形成され、前記段差
部の上側部分とオーミック接合するソース電極と、前記
段差部の上側部分の上に形成され、前記段差部の上側部
分とショットキー接合するゲート電極と、前記段差部の
下側部分の上に形成され、前記段差部の下側部分とオー
ミック接合するドレイン電極とを備えている構成とする
ものである。
【００３７】請求項１４の構成により、半導体層に段差
部が形成され、ゲート電極が段差部の上側部分に形成さ
れていると共にドレイン電極が段差部の下側部分に形成
されているため、従来の構造において、半導体層におけ
るゲート電極のドレイン側の端部に集中していた等電位
線が、半導体層における段差部の下側部分に分散され
る。
【００３８】請求項１５の発明は、請求項１４の構成
に、前記ゲート電極のドレイン電極側の側面は、前記段
差部の壁面と面一であるか又は前記段差部の壁面から突
出している構成を付加するものである。
【００３９】請求項１５の構成により、半導体層に形成
された段差部によって、半導体層におけるゲート電極と
ドレイン電極との間の空乏層が低減するため、ゲート電
極とドレイン電極との間の容量が低減する。
【００４０】請求項１６の発明は、請求項１４の構成
に、前記ゲート電極と前記段差部の壁面との間に間隔を
有している構成を付加するものである。
【００４１】請求項１７の発明は、請求項１６の構成
に、前記段差部の上側部分における前記ゲート電極と前
記段差部の壁面との間に形成された凹部をさらに備えて
いる構成を付加するものである。
【００４２】請求項１８の発明は、請求項１４の構成
に、前記半導体層は、前記導電層の上に順次形成された
電子供給層とノンドープ層とからなる構成を付加するも
のである。
【００４３】請求項１９の発明は、請求項１の発明に係
る電界効果型トランジスタの製造方法であって、半導体
基板の上に、結晶成長法により、不純物がドープされて
なる導電層及び不純物が高濃度にドープされてなるコン
タクト層を順次形成する工程と、前記コンタクト層にお
ける互いに間隔をおく一対の所定領域の上にソース電極
及びドレイン電極をそれぞれ形成すると共に、前記コン
タクト層に対して選択的にエッチングを行なうことによ
り前記導電層における前記コンタクト層の前記一対の所
定領域同士の間の領域を露出させて露出部を形成する工
程と、前記導電層の露出部の上にゲート電極を形成する
工程と、前記導電層の露出部における前記ゲート電極と
前記ドレイン電極との間に凹部を形成する工程とを備え
ている構成とするものである。
【００４４】請求項２０の発明も、請求項１の発明に係
る電界効果型トランジスタの製造方法であって、半導体
基板の上に、イオン注入法により不純物がドープされて
なる導電層を形成する工程と、前記導電層における互い
に間隔をおく一対の所定領域に、イオン注入法により不
純物が高濃度にドープされてなるコンタクト層をそれぞ
れ形成する工程と、前記コンタクト層の上にソース電極
及びドレイン電極をそれぞれ形成すると共に、前記導電
層の上にゲート電極を形成する工程と、前記導電層にお
ける前記ゲート電極と前記ドレイン電極との間に凹部を
形成する工程とを備えている構成とするものである。
【００４５】請求項２１の発明は、請求項５の発明に係
る電界効果型トランジスタの製造方法であって、半導体
基板上に、結晶成長法により、不純物がドープされてな
る導電層、半導体層及び不純物が高濃度にドープされて
なるコンタクト層を順次形成する工程と、前記コンタク
ト層における互いに間隔をおく一対の所定領域の上にソ
ース電極及びドレイン電極をそれぞれ形成すると共に、
前記コンタクト層に対して選択的にエッチングを行なう
ことにより前記半導体層における前記コンタクト層の前
記一対の所定領域同士の間の領域を露出させて露出部を
形成する工程と、前記半導体層の露出部の上にゲート電
極を形成する工程と、前記半導体層の露出部における前
記ゲート電極と前記ドレイン電極との間に凹部を形成す
る工程とを備えている構成とするものである。
【００４６】請求項２２の発明は、請求項１０の発明に
係る電界効果型トランジスタの製造方法であって、半導
体基板の上に、結晶成長法により、不純物がドープされ
てなる導電層及び不純物が高濃度にドープされてなるコ
ンタクト層を順次形成する工程と、前記コンタクト層の
所定領域の上にソース電極を形成すると共に、前記コン
タクト層の前記所定領域以外の領域に対して選択的にエ
ッチングを行なうことにより前記導電層を露出させて露
出部を形成する工程と、前記導電層の露出部の上にゲー
ト電極を形成すると共に、前記導電層の露出部における
前記ゲート電極が形成されない領域に段差部を形成する
工程と、前記段差部の下側部分の上にドレイン電極を形
成する工程とを備えている構成とするものである。
【００４７】請求項２３の発明は、請求項１４の発明に
係る電界効果型トランジスタの製造方法であって、半導
体基板上に、結晶成長法により、不純物がドープされて
なる導電層、半導体層及び不純物が高濃度にドープされ
てなるコンタクト層を順次形成する工程と、前記コンタ
クト層の所定領域の上にソース電極を形成すると共に、
前記コンタクト層の前記所定領域以外の領域に対して選
択的にエッチングを行なうことにより前記半導体層を露
出させて露出部を形成する工程と、前記半導体層の露出
部の上にゲート電極を形成すると共に、前記半導体層の
露出部における前記ゲート電極が形成されない領域に段
差部を形成する工程と、前記段差部の下側部分の上にド
レイン電極を形成する工程とを備えている構成とするも
のである。
【００４８】
【発明の実施の形態】
（第１の実施形態の第１のタイプ）以下、本発明の第１
の実施形態の第１のタイプに係る電界効果型トランジス
タについて説明する。
【００４９】図１（ａ）、（ｂ）は、第１の実施形態の
第１タイプであるＭＥＳ型の電界効果型トランジスタの
断面構造を示しており、図１（ａ）、（ｂ）に示すよう
に、ＧａＡｓよりなる半絶縁性基板１０の上に、Ｓｉが
不純物としてドープされたｎ型のＧａＡｓよりなる導電
層１１が形成され、該導電層１１の上にはＳｉが不純物
として高濃度にドープされたｎ+ 型のＧａＡｓよりなる
コンタクト領域１２が互いに間隔をおいて形成されてい
る。この場合、導電層１１及びコンタクト領域１２は、
結晶成長法により形成されている。左側のコンタクト領
域１２の上にはＡｕＧｅ等の蒸着層よりなるソース電極
１３が形成されていると共に、右側のコンタクト領域１
２の上にはＡｕＧｅ等の蒸着層よりなるドレイン電極１
４が形成されており、ソース電極１３及びドレイン電極
１４はコンタクト領域１２とオーミック接合している。
【００５０】導電層１１における一対のコンタクト領域
１２同士の間にはゲートリセス領域１５が形成され、該
ゲートリセス領域１５には導電層１１とショットキー接
合するゲート電極１６が形成されている。また、導電層
１１及びコンタクト領域１２の周囲には素子分離領域１
７が形成されている。
【００５１】第１の実施形態の第１のタイプの特徴とし
て、導電層１１のゲートリセス領域１５には凹部１８が
形成されている。この場合、図１（ａ）に示すように、
ゲート電極１６のドレイン電極１４側の側面と凹部１８
のゲート電極１６側の壁面とは面一であってもよいし、
図１（ｂ）に示すように、ゲート電極１６のドレイン電
極１４側の側面は凹部１８のゲート電極１６側の壁面か
らドレイン電極１６側に突出していてもよい。このよう
に、等方性エッチングによりゲート電極１６の直下にま
で凹部１８を形成すると、ゲート長を短くできるので、
トランジスタ特性（トランスコンダクタンス（ｇm ）、
利得）が向上する。
【００５２】尚、ソース電極１３、ドレイン電極１４、
ゲート電極１６、ゲートリセス領域１５及び凹部１８の
位置関係及び幅寸法は図１に示すとおりである。また、
導電層１１の厚さは１００ｎｍ、ゲートリセス領域１５
の深さは５０ｎｍ、凹部１８の深さは２５ｎｍである。
【００５３】図２は、第１の実施形態の第１のタイプ、
図４６に示す第１の従来例及び図４７に示す第２の従来
例に係る電界効果型トランジスタにおける耐圧特性をデ
バイスシミュレータを用いてシミュレーションした結果
を示している。尚、シミュレーションした第１の従来例
の構造は、凹部１８が形成されていない点とゲートリセ
ス領域１５の幅が１μｍである点を除いて第１のタイプ
と同じであり、シミュレーションした第２の従来例の構
造は、凹部１８が形成されていない点を除いて第１のタ
イプと同じである。シミュレーションはソース電圧及び
ゲート電圧を０ｖに固定する一方、ドレイン電圧を変化
させて行なった。図２から明らかなように、第１のタイ
プの電界効果型トランジスタは第１及び第２の従来例に
係る電界効果型トランジスタに比べて、ゲートリーク電
流の絶対値が小さくなっており、ドレイン耐圧が大きく
向上している。
【００５４】図３は、第１の実施形態の第１のタイプの
電界効果型トランジスタにおける等電位線分布図であ
る。図３は、ドレイン電圧が７．５ｖのときの等電位線
分布を０．０５ｖステップ（対数表示）でプロットした
ものであって、図４９及び図５０の場合と同じバイアス
条件である。
【００５５】図３、図４９及び図５０の比較から明らか
なように、第１の実施形態の第１のタイプの電界効果型
トランジスタにおいては、等電位線は導電層１１におけ
る凹部１８の下側部分において疎な状態で分布してい
る。等電位線の分布が密であるほど電界強度が高く、等
電位線の分布が疎であるほど電界強度が低いので、第１
の実施形態の第１のタイプの電界効果型トランジスタに
おいては、ゲート電極１６とドレイン電極１４との間の
電界強度が第１及び第２の従来例に比べて低減している
ことが分かる。
【００５６】図４は、第１の実施形態の第１のタイプに
係る電界効果型トランジスタにおける凹部１８の幅を
０．２５μｍ、０．５μｍ、０．８μｍ及び１．０μｍ
に変化させたときのゲート電流−ドレイン電圧特性の変
化を示しており、図４から明らかなように、凹部１８の
幅が大きくなるほどゲートリーク電流の絶対値は小さく
なっている。図５、図６及び図７は、凹部１８の幅を
０．２５μｍ、０．５μｍ及び１．０μｍに変化させた
場合において、ドレイン電圧が７．５ｖのときの等電位
線分布を０．０５ｖステップ（対数表示）でプロットし
たものである。図３、図５、図６及び図７の比較から分
かるように、凹部１８の幅が大きくなるに従って、電界
強度が低くなって、ドレイン耐圧が向上する。
【００５７】また、第１の実施形態の第１のタイプに係
る電界効果型トランジスタにおいては、導電層１１にお
けるゲート電極１６とドレイン電極１４との間に凹部１
８が形成されているため、ゲート電極１６とドレイン電
極１４との間の容量が低減するので、電力利得が高くな
る。例えば、図４６に示す第１の従来例においては、ド
レイン電圧が１ｖのとき、ゲート幅１μｍあたり、ゲー
ト−ドレイン間容量は０．１３×１０-15 Ｆ／μｍであ
り、双方向電力利得は２０ｄＢｍ／μｍであるが、第１
の実施形態の第１のパターンによると、ドレイン電圧が
１ｖのとき、ゲート幅１μｍあたり、ゲート−ドレイン
間容量は０．０８×１０-15 Ｆ／μｍと半減し、双方向
電力利得は２３ｄＢｍ／μｍと向上するシミュレーショ
ン結果が得られた。
【００５８】第１の実施形態の第１のタイプにおいて
は、導電層１１におけるゲート電極１６とドレイン電極
１４との間に凹部１８を形成したため、ドレイン電流値
の低下が懸念されるが、凹部１８を形成してもドレイン
電流値が低下しないことをシミュレーションにより確認
した。すなわち、第１の実施形態の第１のタイプ及び第
１の従来例のいずれにおいても、ドレイン電流値として
約９×１０-5Ａ／μｍの値がシミュレーションにより得
られている。
【００５９】導電層１１におけるゲート電極１６のドレ
イン電極１４側の端部においては、空乏層が拡がってい
るため大部分の電流は半絶縁性基板１０に流れ込む。第
１の実施形態の第１のタイプは、導電層１１における、
空乏層が拡がっているため電流が殆ど流れない領域に凹
部１８を形成したので、凹部１８を形成したにも拘わら
ず、電流及び相互コンダクタンスの大幅な低下は起こら
ない。図８（ａ）、（ｂ）は半絶縁性基板１０及び導電
層１１における電流密度Ｊx（Ａ／ｃｍ2 ）を、ｘ軸に
基板深さ方向をとってプロットしたものである。図８
（ａ）は図１に示す第１の実施形態の第１のタイプの電
流密度を示しており、基板深さ方向は図１におけるＯA
点を起点としている。図８（ｂ）は図４６に示す第１の
従来例の電流密度を示しており、基板深さ方向は図４６
におけるＯB 点を起点としている。図８（ａ），（ｂ）
から、導電層１１に凹部１８を設けても、電流密度は実
質的に影響を受けないことが分かる。
【００６０】（第１の実施形態の第２のタイプ）以下、
本発明の第１の実施形態の第２のタイプに係る電界効果
型トランジスタについて説明する。
【００６１】第１のタイプにおいては、導電層の上にゲ
ート電極が形成されてなるＭＥＳ型の電界効果型トラン
ジスタを対象としたが、第２のタイプにおいては、導電
層の上にアンドープ層が形成され、該アンドープ層の上
にゲート電極が形成されてなるＭＩＳ構造の電界効果型
トランジスタを対象としている。
【００６２】図９は、第１の実施形態の第２のタイプで
あるＭＩＳ型の電界効果型トランジスタの断面構造を示
しており、図９に示すように、ＧａＡｓよりなる半絶縁
性基板１０の上にＳｉが不純物としてドープされたｎ型
のＧａＡｓよりなる導電層１１が形成され、該導電層１
１の上に不純物がドープされていないＧａＡｓ又はＡｌ
ＧａＡｓよりなる半導体層としてのアンドープ層１９が
形成され、該アンドープ層１９の上にＳｉが不純物とし
て高濃度にドープされたｎ+ 型のＧａＡｓよりなるコン
タクト領域１２が互いに間隔をおいて形成されている。
ソース側のコンタクト領域１２の上にはソース電極１３
が形成されていると共に、ドレイン側のコンタクト領域
１２の上にはドレイン電極１４が形成されており、ソー
ス電極１３及びドレイン電極１４はコンタクト領域１２
とオーミック接合している。
【００６３】アンドープ層１９における一対のコンタク
ト領域１２同士の間にはゲートリセス領域１５が形成さ
れ、該ゲートリセス領域１５にはアンドープ層１９とシ
ョットキー接合するゲート電極１６が形成されている。
また、導電層１１、アンドープ層１９及びコンタクト領
域１２の周囲には素子分離領域１７が形成されている。
【００６４】第１の実施形態の第２のタイプの特徴とし
て、アンドープ層１９のゲートリセス領域１５には凹部
１８が形成されている。この場合、凹部１８のゲート電
極１６側の壁面は、ゲート電極１６のドレイン電極１４
側の側面と面一であってもよいし、ゲート電極１６のド
レイン電極１４側の側面から突出していてもよい。
【００６５】尚、第１の実施形態の第２のタイプにおい
ては、半導体層はアンドープ層１９であったが、これに
代えて、導電層１１の上に順次形成された、ＡｌＧａＡ
ｓよりなる下層のアンドープ層、ｎ+ 型のＡｌＧａＡｓ
よりなる電子供給層及びＧａＡｓよりなる上層のアンド
ープ層から構成される半導体層であってもよい。このよ
うにすると、ヘテロ接合を有する量子井戸構造を有する
半導体層が得られる。この場合、凹部１８は、上層のア
ンドープ層のみに形成してもよいし、上層のアンドープ
層と電子供給層との両方に跨って形成してもよい。
【００６６】第２のタイプに係る電界効果型トランジス
タにおいても、第１のタイプに係る電界効果型トランジ
スタと同様、等電位線はアンドープ層１９における凹部
１８の下側部分において疎に分布するため、ゲート電極
１６とドレイン電極１４との間の電界強度が低減するの
で、ドレイン耐圧が向上する。
【００６７】また、導電層１１におけるゲート電極１６
とドレイン電極１４との間に凹部１８が形成されている
ため、ゲート電極１６とドレイン電極１４との間の容量
が低減するので、電力利得が高くなる。
【００６８】（第１の実施形態の第３のタイプ）以下、
本発明の第１の実施形態の第３のタイプに係る電界効果
型トランジスタについて説明する。
【００６９】第２のタイプにおいては、半導体層として
のアンドープ層１９におけるゲート電極１６とドレイン
電極１４との間に１つの凹部１８が設けられていたが、
第３のタイプにおいては、アンドープ層１９におけるゲ
ート電極１６とドレイン電極１４との間には複数個の凹
部１８が設けられている。
【００７０】図１０は、第１の実施形態の第３のタイプ
であるＭＩＳ型の電界効果型トランジスタの断面構造を
示しており、図１０に示すように、第２のタイプと同様
に、半絶縁性基板１０の上に導電層１１が形成され、該
導電層１１の上に半導体層としてのアンドープ層１９が
形成され、該アンドープ層１９の上に互いに間隔をおい
てコンタクト領域１２が形成されている。ソース側のコ
ンタクト領域１２の上にはソース電極１３が形成されて
いると共に、ドレイン側のコンタクト領域１２の上には
ドレイン電極１４が形成されており、ソース電極１３及
びドレイン電極１４はコンタクト領域１２とオーミック
接合している。アンドープ層１９における一対のコンタ
クト領域１２同士の間にはゲートリセス領域１５が形成
され、該ゲートリセス領域１５にはアンドープ層１９と
ショットキー接合するゲート電極１６が形成されてい
る。また、導電層１１、アンドープ層１９及びコンタク
ト領域１２の周囲には素子分離領域１７が形成されてい
る。
【００７１】第１の実施形態の第３のタイプの特徴とし
て、アンドープ層１９のゲートリセス領域１５には複数
個例えば３個の凹部１８ａ，１８ｂ，１８ｃが形成され
ている。尚、ソース電極１３、ドレイン電極１４、ゲー
ト電極１６、ゲートリセス領域１５及び凹部１８ａ，１
８ｂ，１８ｃの位置関係及び幅寸法は図１０に示すとお
りである。
【００７２】このように、複数個の凹部１８ａ，１８
ｂ，１８ｃを設けると、まず、アンドープ層１９におけ
るゲート電極側の凹部１８ａの下側部分において等電位
線が分布するが、ドレイン電圧を上げていくと、アンド
ープ層１９におけるドレイン側の凹部１８ｂ，１８ｃの
下側部分にも等電位線が分散して分布するので、つまり
複数個の凹部１８ａ，１８ｂ，１８ｃによって電界が分
散されるので、アンドープ層１９におけるゲート電極側
の凹部１８ａの下側部分における電界強度が緩和され
る。このため、複数個の凹部１８ａ，１８ｂ，１８ｃを
設けると、１個の凹部１８を設ける場合に比べて、ドレ
イン耐圧が向上する。
【００７３】（第１の実施形態の第４のタイプ）以下、
本発明の第１の実施形態の第４のタイプに係る電界効果
型トランジスタについて説明する。
【００７４】第１のタイプにおいては、導電層１１及び
コンタクト領域１２は結晶成長法により形成されていた
が、第４のタイプにおいては、導電層１１及びコンタク
ト領域１２はイオン注入法により形成されている。
【００７５】図１１は、第１の実施形態の第４のタイプ
であるＭＥＳ型の電界効果型トランジスタの断面構造を
示しており、図１１に示すように、ＧａＡｓよりなる半
絶縁性基板１０の上における中央部にはＳｉが不純物と
してドープされたｎ型のＧａＡｓよりなる導電層１１が
形成され、半絶縁性基板１０の上における導電層１１の
両側にはＳｉが不純物として高濃度にドープされたｎ+
型のＧａＡｓよりなるコンタクト領域１２が形成されて
いる。左側のコンタクト領域１２の上にはソース電極１
３が形成されていると共に、右側のコンタクト領域１２
の上にはドレイン電極１４が形成されており、ソース電
極１３及びドレイン電極１４はコンタクト領域１２とオ
ーミック接合している。導電層１１の上には該導電層１
１とショットキー接合するゲート電極１６が形成されて
いる。
【００７６】第１の実施形態の第４のタイプの特徴とし
て、導電層１１におけるゲート電極１６とドレイン電極
１４との間の領域には凹部１８が形成されている。この
場合、凹部１８のゲート電極１６側の壁面は、ゲート電
極１６のドレイン電極１４側の側面と面一であってもよ
いし、ゲート電極１６のドレイン電極１４側の側面から
突出していてもよい。
【００７７】第４のタイプに係る電界効果型トランジス
タにおいても、第１のタイプに係る電界効果型トランジ
スタと同様、等電位線は導電層１１における凹部１８の
下側部分において疎に分布するため、ゲート電極１６と
ドレイン電極１４との間の電界強度が低減するので、ド
レイン耐圧が向上する。
【００７８】また、導電層１１におけるゲート電極１６
とドレイン電極１４との間に凹部１８が形成されている
ため、ゲート電極１６とドレイン電極１４との間の容量
が低減するので、電力利得が高くなる。
【００７９】尚、第１の実施形態の第４のタイプにおい
ては、凹部１８は導電層１１においてのみ形成されてい
たが、これに代えて、凹部１８は導電層１１とドレイン
側のコンタクト領域１２との両方に跨るように形成され
ていてもよい。
【００８０】第１の実施形態の第１〜第４のタイプにお
いては、導電層１１又は半導体層におけるゲート電極１
６とドレイン電極１４との間に凹部１８を形成したた
め、ドレイン電流値の低下が懸念されるが、凹部１８を
形成してもドレイン電流値が低下しないことをシミュレ
ーションにより確認している。
【００８１】（第２の実施形態の第１のタイプ）以下、
本発明の第２の実施形態の第１のタイプに係る電界効果
型トランジスタについて説明する。
【００８２】図１２は、第２の実施形態の第１タイプで
あるＭＥＳ型の電界効果型トランジスタの断面構造を示
しており、図１２に示すように、第１の実施形態の第１
のタイプと同様、ＧａＡｓよりなる半絶縁性基板２０の
上にＳｉが不純物としてドープされたｎ型のＧａＡｓよ
りなる導電層２１が形成され、該導電層２１の上にはＳ
ｉが不純物として高濃度にドープされたｎ+ 型のＧａＡ
ｓよりなるコンタクト領域２２が互いに間隔をおいて形
成されている。この場合、導電層２１及びコンタクト領
域２１は、結晶成長法により形成されている。ソース側
のコンタクト領域２２の上にはＡｕＧｅ等の蒸着層より
なるソース電極２３が形成されていると共に、ドレイン
側のコンタクト領域２２の上にはＡｕＧｅ等の蒸着層よ
りなるドレイン電極２４が形成されており、ソース電極
２３及びドレイン電極２４はコンタクト領域２２とオー
ミック接合している。導電層２１における一対のコンタ
クト領域２２同士の間にはゲートリセス領域２５が形成
され、該ゲートリセス領域２５には導電層２１とショッ
トキー接合するゲート電極２６が形成されている。ま
た、導電層２１及びコンタクト領域２２の周囲には素子
分離領域２７が形成されている。
【００８３】第２の実施形態の第１のタイプの特徴とし
て、導電層２１のゲートリセス領域２５には、導電層２
１のゲートリセス領域２５の半分の深さを持つ凹部２８
がエッチングにより形成されており、ゲートリセス領域
２５における凹部２８のゲート電極２６側の壁面とゲー
ト電極２６のドレイン電極２４側の側面との間には間隔
が設けられている。
【００８４】第２の実施形態の第１のタイプによると、
ゲートリセス領域２５における凹部２８のゲート電極２
６側の壁面とゲート電極２６との間に間隔が設けられて
いるため、等電位線はアンドープ層２９のゲートリセス
領域２５におけるゲート電極２６のドレイン側側面の下
側部分と凹部２８の下側部分とに分散されて分布するた
め、電界強度が緩和されるので、ドレイン耐圧が一層向
上する。
【００８５】図１３は、第２の実施形態の第１のタイ
プ、図４６に示す第１の従来例及び図４７に示す第２の
従来例に係る電界効果型トランジスタにおける耐圧特性
をデバイスシミュレータを用いてシミュレーションした
結果を示している。シミュレーションは、ソース電圧及
びゲート電圧を０ｖに固定する一方、ドレイン電圧を変
化させて行なった。図１３から明らかなように、第２の
実施形態の第１のタイプの電界効果型トランジスタは第
１及び第２の従来例に係る電界効果型トランジスタに比
べて、ゲートリーク電流の絶対値が小さくなっており、
ドレイン耐圧が大きく向上している。
【００８６】図１４は、第２の実施形態の第１のタイプ
の電界効果型トランジスタにおける等電位線分布図であ
る。図１４は、ドレイン電圧が７．５ｖのときの等電位
線分布を０．０５ｖステップ（対数表示）でプロットし
たものであって、図４９及び図５０の場合と同じバイア
ス条件である。
【００８７】図１４、図４９及び図５０の比較から明ら
かなように、第２の実施形態の第１のタイプの電界効果
型トランジスタにおいては、等電位線は導電層２１にお
ける凹部２８の下側部分において疎に分布している。等
電位線の分布が密であるほど電界強度が高く、等電位線
の分布が疎であるほど電界強度が低いので、第２の実施
形態の第１のタイプの電界効果型トランジスタにおいて
は、ゲート電極２６とドレイン電極２４との間の電界強
度が第１及び第２の従来例に比べて低減していることが
分かる。このため、第１のタイプに係る電界効果型トラ
ンジスタにおいては、ドレイン耐圧が向上する。
【００８８】（第２の実施形態の第２のタイプ）以下、
本発明の第２の実施形態の第２のタイプに係る電界効果
型トランジスタについて説明する。
【００８９】第１のタイプにおいては、導電層の上にゲ
ート電極が形成されてなるＭＥＳ型の電界効果型トラン
ジスタを対象としたが、第２のタイプにおいては、導電
層の上にアンドープ層が形成され、該アンドープ層の上
にゲート電極が形成されてなるＭＩＳ構造の電界効果型
トランジスタを対象としている。
【００９０】図１５は、第２の実施形態の第２のタイプ
であるＭＩＳ型の電界効果型トランジスタの断面構造を
示しており、図１５に示すように、ＧａＡｓよりなる半
絶縁性基板２０の上にＳｉが不純物としてドープされた
ｎ型のＧａＡｓよりなる導電層２１が形成され、該導電
層２１の上に不純物がドープされていないＧａＡｓ又は
ＡｌＧａＡｓよりなる半導体層としてのアンドープ層２
９が形成され、該アンドープ層２９の上に互いに間隔を
おいてＳｉが不純物として高濃度にドープされたｎ+ 型
のＧａＡｓよりなるコンタクト領域２２が形成されてい
る。左側のコンタクト領域２２の上にはソース電極２３
が形成されていると共に、右側のコンタクト領域２２の
上にはドレイン電極２４が形成されており、ソース電極
２３及びドレイン電極２４はコンタクト領域２２とオー
ミック接合している。
【００９１】アンドープ層２９における一対のコンタク
ト領域２２同士の間にはゲートリセス領域２５が形成さ
れ、該ゲートリセス領域２５にはアンドープ層２９とシ
ョットキー接合するゲート電極２６が形成されている。
また、導電層２１、アンドープ層２９及びコンタクト領
域２２の周囲には素子分離領域２７が形成されている。
【００９２】第２の実施形態の第２のタイプの特徴とし
て、アンドープ層２９のゲートリセス領域２５には凹部
２８が形成されており、該凹部２８のゲート電極２６側
の壁面とゲート電極２６のドレイン電極２４側の側面と
の間には間隔が設けられている。このため、第１のタイ
プと同様、ドレイン耐圧が一層向上する。
【００９３】尚、第２の実施形態の第２のタイプにおい
ては、半導体層はアンドープ層２９であったが、これに
代えて、導電層２１の上に順次形成された、ＡｌＧａＡ
ｓよりなる下層のアンドープ層、ｎ+ 型のＡｌＧａＡｓ
よりなる電子供給層及びＧａＡｓよりなる上層のアンド
ープ層から構成される半導体層であってもよい。このよ
うにすると、ヘテロ接合を有する量子井戸構造を有する
半導体層が得られる。この場合、凹部２８は、上層のア
ンドープ層のみに形成してもよいし、上層のアンドープ
層と電子供給層との両方に跨って形成してもよい。
【００９４】（第２の実施形態の第３のタイプ）以下、
本発明の第２の実施形態の第３のタイプに係る電界効果
型トランジスタについて説明する。
【００９５】第１のタイプにおいては、導電層２１及び
コンタクト領域２２は結晶成長法により形成されていた
が、第３のタイプにおいては、導電層２１及びコンタク
ト領域２２はイオン注入法により形成されている。
【００９６】図１６は、第２の実施形態の第３のタイプ
であるＭＥＳ型の電界効果型トランジスタの断面構造を
示しており、図１６に示すように、ＧａＡｓよりなる半
絶縁性基板２０の上における中央部にはＳｉが不純物と
してドープされたｎ型のＧａＡｓよりなる導電層２１が
形成され、半絶縁性基板２０の上における導電層２１の
両側にはＳｉが不純物として高濃度にドープされたｎ+
型のＧａＡｓよりなるコンタクト領域２２が形成されて
いる。ソース側のコンタクト領域２２の上にはソース電
極２３が形成されていると共に、ドレイン側のコンタク
ト領域２２の上にはドレイン電極２４が形成されてお
り、ソース電極２３及びドレイン電極２４はコンタクト
領域２２とオーミック接合している。導電層２１の上に
は該導電層２１とショットキー接合するゲート電極２６
が形成されている。
【００９７】第２の実施形態の第３のタイプの特徴とし
て、導電層２１におけるゲート電極２６とドレイン電極
２４との間の領域には凹部２８が形成されており、該凹
部２８のゲート電極２６側の壁面とゲート電極２６のド
レイン電極２４側の側面との間には間隔が設けられてい
る。
【００９８】第３のタイプに係る電界効果型トランジス
タにおいては、導電層２１におけるゲート電極２６とド
レイン電極２４との間に凹部２８が形成されていると共
に、凹部２８のゲート電極２６側の壁面とゲート電極２
６との間に間隔が設けられているため、第１のタイプの
電界効果型トランジスタと同様、ドレイン耐圧が一層向
上する。
【００９９】尚、第２の実施形態の第３のタイプにおい
ては、凹部２８は導電層２１においてのみ形成されてい
たが、これに代えて、凹部２８は導電層２１とドレイン
側のコンタクト領域２２との両方に跨るように形成され
ていてもよい。
【０１００】第２の実施形態の第１〜第３のタイプにお
いては、導電層２１又は半導体層ににおけるゲート電極
２６とドレイン電極２４との間に凹部２８を形成したた
め、ドレイン電流値の低下が懸念されるが、凹部２８を
形成してもドレイン電流値が低下しないことをシミュレ
ーションにより確認している。
【０１０１】（第３の実施形態の第１のタイプ）以下、
本発明の第３の実施形態の第１のタイプに係る電界効果
型トランジスタについて説明する。
【０１０２】図１７は、第３の実施形態の第１タイプで
あるＭＥＳ型の電界効果型トランジスタの断面構造を示
しており、図１７に示すように、ＧａＡｓよりなる半絶
縁性基板３０の上にＳｉが不純物としてドープされたｎ
型のＧａＡｓよりなる導電層３１が形成され、該導電層
３１の上におけるソース側領域にはＳｉが不純物として
高濃度にドープされたｎ+ 型のＧａＡｓよりなるコンタ
クト領域３２が形成されている。コンタクト領域３２の
上にはＡｕＧｅ等の蒸着層よりなるソース電極３３が形
成されている。この場合、導電層３１及びコンタクト領
域３２は、結晶成長法により形成されており、ソース電
極３３はコンタクト領域３２とオーミック接合してい
る。導電層３１にゲートリセス領域３５が形成され、該
ゲートリセス領域３５には導電層３１とショットキー接
合するゲート電極３６が形成されている。また、導電層
３１及びコンタクト領域３２の周囲には素子分離領域３
７が形成されている。
【０１０３】第３の実施形態の第１のタイプの特徴とし
て、導電層３１のゲートリセス領域３５には、それぞれ
がゲートリセス領域３５の半分の深さを持つ第１の段差
部及び第２の段差部が形成されており、第１の段差部の
上側部分３８ａはゲートリセス領域３５と同じ高さであ
り、第１の段差部の下側部分３８ｂと第２の段差部の上
側部分３８ｂとは同じ高さである。この場合、ゲート電
極３６のドレイン電極３４側の側面は、第１の段差部の
壁面３８ｃと面一であってもよいし、第１の段差部の壁
面３８ｃから突出していてもよい。第２の段差部の下側
部分３８ｄの上には、導電層３１とオーミック接合する
ドレイン電極３４が形成されている。
【０１０４】図１８は、第３の実施形態の第１のタイ
プ、図４６に示す第１の従来例及び図４７に示す第２の
従来例に係る電界効果型トランジスタにおける耐圧特性
をデバイスシミュレータを用いてシミュレーションした
結果を示している。シミュレーションは、ソース電圧及
びゲート電圧を０ｖに固定する一方、ドレイン電圧を変
化させて行なった。図１８から明らかなように、第３の
実施形態の第１のタイプの電界効果型トランジスタは第
１及び第２の従来例に係る電界効果型トランジスタに比
べて、ゲートリーク電流の絶対値が小さくなっており、
ドレイン耐圧が大きく向上している。
【０１０５】図１９は、第３の実施形態の第１のタイプ
の電界効果型トランジスタにおける等電位線分布図であ
る。図１９は、ドレイン電圧が７．５ｖのときの等電位
線分布を０．０５ｖステップ（対数表示）でプロットし
たものであって、図４９及び図５０の場合と同じバイア
ス条件である。
【０１０６】図１９、図４９及び図５０の比較から明ら
かなように、第３の実施形態の第１のタイプの電界効果
型トランジスタにおいては、等電位線は導電層３１にお
ける第１の段差部の下側部分３８ｂにおいて疎に分布し
ている。等電位線の分布が密であるほど電界強度が高
く、等電位線の分布が疎であるほど電界強度が低いの
で、第３の実施形態の第１のタイプの電界効果型トラン
ジスタにおいては、ゲート電極３６とドレイン電極３４
との間の電界強度が第１及び第２の従来例に比べて低減
していることが分かる。このため、第１のタイプに係る
電界効果型トランジスタにおいては、ドレイン耐圧が向
上する。
【０１０７】また、導電層３１におけるゲート電極３６
とドレイン電極３４との間に第１の段差部が形成されて
いるため、ゲート電極３６とドレイン電極３４との間の
容量が低減するので、電力利得が高くなる。
【０１０８】（第３の実施形態の第２のタイプ）以下、
本発明の第３の実施形態の第２のタイプに係る電界効果
型トランジスタについて説明する。
【０１０９】第１のタイプにおいては、導電層の上にゲ
ート電極が形成されてなるＭＥＳ型の電界効果型トラン
ジスタを対象としたが、第２のタイプにおいては、導電
層の上にアンドープ層が形成され、該アンドープ層の上
にゲート電極が形成されてなるＭＩＳ構造の電界効果型
トランジスタを対象としている。
【０１１０】図２０は、第３の実施形態の第２のタイプ
であるＭＩＳ型の電界効果型トランジスタの断面構造を
示しており、図２０に示すように、ＧａＡｓよりなる半
絶縁性基板３０の上にＳｉが不純物としてドープされた
ｎ型のＧａＡｓよりなる導電層３１が形成され、該導電
層３１の上に不純物がドープされていないＧａＡｓ又は
ＡｌＧａＡｓよりなる半導体層としてのアンドープ層３
９が形成され、該アンドープ層３９の上におけるソース
側領域にはＳｉが不純物として高濃度にドープされたｎ
+ 型のＧａＡｓよりなるコンタクト領域３２が形成さ
れ、コンタクト領域３２の上にはソース電極３３が形成
されている。この場合、導電層３１及びコンタクト領域
３２は、結晶成長法により形成されており、ソース電極
３３はコンタクト領域３２とオーミック接合している。
導電層３１にはゲートリセス領域３５が形成され、該ゲ
ートリセス領域３５には導電層３１とショットキー接合
するゲート電極３６が形成されている。また、導電層３
１及びコンタクト領域３２の周囲には素子分離領域３７
が形成されている。
【０１１１】第３の実施形態の第２のタイプの特徴とし
て、導電層３１のゲートリセス領域３５には、それぞれ
がゲートリセス領域３５の半分の高さを持つ第１の段差
部及び第２の段差部が形成されており、第１の段差部の
上側部分３８ａはゲートリセス領域３５と同じ高さであ
り、第１の段差部の下側部分３８ｂと第２の段差部の上
側部分３８ｂとは同じ高さである。この場合、ゲート電
極３６のドレイン電極３４側の側面は、第１の段差部の
壁面３８ｃと面一であってもよいし、第１の段差部の壁
面３８ｃから突出していてもよい。第２の段差部の下側
部分３８ｄは導電層３１の上面と同じ高さであって、第
２の段差部の下側部分３８ｄの上つまり導電層３１の上
には、導電層３１とオーミック接合するドレイン電極３
４が形成されている。
【０１１２】第３の実施形態の第２のタイプに係る電界
効果型トランジスタにおいては、導電層３１におけるゲ
ート電極３６とドレイン電極３４との間に第１及び第２
の段差部が形成されているため、等電位線が分散してド
レイン耐圧が一層向上すると共に、ゲート電極３６とド
レイン電極３４との間の容量が低減して電力利得が高く
なる。
【０１１３】尚、第３の実施形態の第２のタイプにおい
ては、半導体層はアンドープ層３９であったが、これに
代えて、導電層３１の上に順次形成された、ＡｌＧａＡ
ｓよりなる下層のアンドープ層、ｎ+ 型のＡｌＧａＡｓ
よりなる電子供給層及びＧａＡｓよりなる上層のアンド
ープ層から構成される半導体層であってもよい。このよ
うにすると、ヘテロ接合を有する量子井戸構造を有する
半導体層が得られる。この場合、第１の段差部は、上層
のアンドープ層のみに形成してもよいし、上層のアンド
ープ層と電子供給層との両方に跨って形成してもよい。
また、第２の段差部は、上層のアンドープ層と電子供給
層との両方に跨って形成してもよいし、電子供給層にの
み形成してもよい。
【０１１４】（第３の実施形態の第３のタイプ）以下、
本発明の第３の実施形態の第３のタイプに係る電界効果
型トランジスタについて説明する。
【０１１５】第１のタイプにおいては、導電層３１及び
コンタクト領域３２は結晶成長法により形成されていた
が、第３のタイプにおいては、導電層３１及びコンタク
ト領域３２はイオン注入法により形成されている。
【０１１６】図２１は、第３の実施形態の第３のタイプ
であるＭＥＳ型の電界効果型トランジスタの断面構造を
示しており、図２１に示すように、ＧａＡｓよりなる半
絶縁性基板３０の上の中央部にはＳｉが不純物としてド
ープされたｎ型のＧａＡｓよりなる導電層３１が形成さ
れ、半絶縁性基板３０の上における導電層３１の両側に
はＳｉが不純物として高濃度にドープされたｎ+ 型のＧ
ａＡｓよりなるコンタクト領域３２が形成されている。
ソース側のコンタクト領域３２の上には、該コンタクト
領域３２とオーミック接合するソース電極３３が形成さ
れていると共に、導電層３１の上には該導電層３１とシ
ョットキー接合するゲート電極３６が形成されている。
【０１１７】第３の実施形態の第３のタイプの特徴とし
て、導電層３１には段差部が形成されており、該段差部
の上側部分３８ａはソース側のコンタクト領域３２及び
導電層３１の上面と同じ高さである。この場合、ゲート
電極３６のドレイン電極３４側の側面は、段差部の壁面
３８ｃとは面一であってもよいし、段差部の壁面３８ｃ
から突出していてもよい。段差部の下側部分３８ｂの上
には、ドレイン側のコンタクト領域３７とオーミック接
合するドレイン電極３４が形成されている。
【０１１８】第３の実施形態の第３のタイプに係る電界
効果がトランジスタによると、導電層３１におけるゲー
ト電極３６とドレイン電極３４との間に段差部が形成さ
れているため、等電位線が分散してドレイン耐圧が向上
すると共に、ゲート電極３６とドレイン電極３４との間
の容量が低減して電力利得が高くなる。
【０１１９】第３の実施形態の第１〜第３のタイプにお
いては、導電層３１又は半導体層に段差部を形成したた
めドレイン電流値の低下が懸念されるが、段差部を形成
してもドレイン電流値が低下しないことをシミュレーシ
ョンにより確認している。
【０１２０】（第４の実施形態の第１のタイプ）以下、
本発明の第４の実施形態の第１のタイプに係る電界効果
型トランジスタについて説明する。
【０１２１】図２２は、第４の実施形態の第１タイプで
あるＭＥＳ型の電界効果型トランジスタの断面構造を示
しており、図２２に示すように、ＧａＡｓよりなる半絶
縁性基板４０の上にＳｉが不純物としてドープされたｎ
型のＧａＡｓよりなる導電層４１が形成され、該導電層
４１の上におけるソース側領域にはＳｉが不純物として
高濃度にドープされたｎ+ 型のＧａＡｓよりなるコンタ
クト領域４２が形成されている。コンタクト領域４２の
上にはＡｕＧｅ等の蒸着層よりなるソース電極４３が形
成されている。この場合、導電層４１及びコンタクト領
域４２は、結晶成長法により形成されており、ソース電
極４３はコンタクト領域４２とオーミック接合してい
る。導電層４１にゲートリセス領域４５が形成され、該
ゲートリセス領域４５には導電層４１とショットキー接
合するゲート電極４６が形成されている。導電層４１及
びコンタクト領域４２の周囲には素子分離領域４７が形
成されている。
【０１２２】第４の実施形態の第１のタイプの特徴とし
て、導電層４１のゲートリセス領域４５にはゲートリセ
ス領域４５の半分の深さを持つ段差部が形成されてお
り、段差部の上側部分４８ａはゲートリセス領域４５と
同じ高さであって、段差部の壁面４８ｃとゲート電極４
６のドレイン電極４４側の側面との間には間隔が設けら
れている。段差部の下側部分４８ｂの上には、導電層４
１とオーミック接合するドレイン電極４４が形成されて
いる。
【０１２３】図２３は、第４の実施形態の第１のタイ
プ、図４６に示す第１の従来例及び図４７に示す第２の
従来例に係る電界効果型トランジスタにおける耐圧特性
をデバイスシミュレータを用いてシミュレーションした
結果を示している。シミュレーションは、ソース電圧及
びゲート電圧を０ｖに固定する一方、ドレイン電圧を変
化させて行なった。図２３から明らかなように、第４の
実施形態の第１のタイプの電界効果型トランジスタは第
１及び第２の従来例に係る電界効果型トランジスタに比
べて、ゲートリーク電流の絶対値が小さくなっており、
ドレイン耐圧が大きく向上している。
【０１２４】図２４は、第４の実施形態の第１のタイプ
の電界効果型トランジスタにおける等電位線分布図であ
る。図２４は、ドレイン電圧が７．５ｖのときの等電位
線分布を０．０５ｖステップ（対数表示）でプロットし
たものであって、図４９及び図５０の場合と同じバイア
ス条件である。
【０１２５】図２４、図４９及び図５０の比較から明ら
かなように、第４の実施形態の第１のタイプの電界効果
型トランジスタにおいては、等電位線は導電層４１にお
ける段差部の下側部分４８ｂにおいて疎に分布してい
る。等電位線の分布が密であるほど電界強度が高く、等
電位線の分布が疎であるほど電界強度が低いので、第４
の実施形態の第１のタイプの電界効果型トランジスタに
おいては、ゲート電極４６とドレイン電極４４との間の
電界強度が第１及び第２の従来例に比べて低減している
ことが分かる。このため、第１のタイプに係る電界効果
型トランジスタにおいては、ドレイン耐圧が向上する。
【０１２６】（第４の実施形態の第２のタイプ）以下、
本発明の第４の実施形態の第２タイプに係る電界効果型
トランジスタについて説明する。
【０１２７】第１のタイプにおいては、導電層の上にゲ
ート電極が形成されてなるＭＥＳ型の電界効果型トラン
ジスタを対象としたが、第２のタイプにおいては、導電
層の上にアンドープ層が形成され、該アンドープ層の上
にゲート電極が形成されてなるＭＩＳ構造の電界効果型
トランジスタを対象としている。
【０１２８】図２５は、第４の実施形態の第２のタイプ
であるＭＩＳ型の電界効果型トランジスタの断面構造を
示しており、図２５に示すように、ＧａＡｓよりなる半
絶縁性基板４０の上にＳｉが不純物としてドープされた
ｎ型のＧａＡｓよりなる導電層４１が形成され、該導電
層４１の上に不純物がドープされていないＧａＡｓ又は
ＡｌＧａＡｓよりなる半導体層としてのアンドープ層４
９が形成され、該アンドープ層４９の上におけるソース
側領域にはＳｉが不純物として高濃度にドープされたｎ
+ 型のＧａＡｓよりなるコンタクト領域４２が形成され
ている。コンタクト領域４２の上にはＡｕＧｅ等の蒸着
層よりなるソース電極４３が形成されている。この場
合、導電層４１、アンドープ層４９及びコンタクト領域
４２は、結晶成長法により形成されており、ソース電極
４３はコンタクト領域４２とオーミック接合している。
アンドープ層４９にはゲートリセス領域４５が形成さ
れ、該ゲートリセス領域４５には導電層４１とショット
キー接合するゲート電極４６が形成されている。導電層
４１及びコンタクト領域４２の周囲には素子分離領域４
７が形成されている。
【０１２９】第４の実施形態の第２のタイプの特徴とし
て、アンドープ層４９のゲートリセス領域４５には該ゲ
ートリセス領域４５の半分の深さを持つ段差部が形成さ
れており、段差部の上側部分４８ａはゲートリセス領域
４５と同じ高さであり、段差部の下側部分４８ｂは導電
層４１と同じ高さであって、段差部の壁面４８ｃとゲー
ト電極４６のドレイン電極４４側の側面との間には間隔
が設けられている。段差部の下側部分４８ｂの上には、
導電層４１とオーミック接合するドレイン電極４４が形
成されている。
【０１３０】第４の実施形態の第２のタイプに係る電界
効果型トランジスタにおいては、アンドープ層４９にお
けるゲート電極４６とドレイン電極４４との間に段差部
が形成されているため、等電位線が分散してドレイン耐
圧が向上する。
【０１３１】尚、第４の実施形態の第２のタイプにおい
ては、半導体層はアンドープ層４９であったが、これに
代えて、導電層４１の上に順次形成された、ＡｌＧａＡ
ｓよりなる下層のアンドープ層、ｎ+ 型のＡｌＧａＡｓ
よりなる電子供給層及びＧａＡｓよりなる上層のアンド
ープ層から構成される半導体層であってもよい。このよ
うにすると、ヘテロ接合を有する量子井戸構造を有する
半導体層が得られる。この場合、段差部は、上層のアン
ドープ層のみに形成してもよいし、上層のアンドープ層
と電子供給層との両方に跨って形成してもよい。
【０１３２】（第４の実施形態の第３のタイプ）以下、
本発明の第４の実施形態の第３のタイプに係る電界効果
型トランジスタについて説明する。
【０１３３】第１のタイプにおいては、導電層４１及び
コンタクト領域４２は結晶成長法により形成されていた
が、第３のタイプにおいては、導電層４１及びコンタク
ト領域４２はイオン注入法により形成されている。
【０１３４】図２６は、第４の実施形態の第３のタイプ
であるＭＥＳ型の電界効果型トランジスタの断面構造を
示しており、図２６に示すように、ＧａＡｓよりなる半
絶縁性基板４０の上の中央部にはＳｉが不純物としてド
ープされたｎ型のＧａＡｓよりなる導電層４１が形成さ
れ、半絶縁性基板４０の上における導電層４１の両側に
はＳｉが不純物として高濃度にドープされたｎ+ 型のＧ
ａＡｓよりなるコンタクト領域４２が形成されている。
ソース側のコンタクト領域４２の上には、該コンタクト
領域４２とオーミック接合するソース電極４３が形成さ
れていると共に、導電層４１の上には該導電層４１とシ
ョットキー接合するゲート電極４６が形成されている。
【０１３５】第４の実施形態の第３のタイプの特徴とし
て、導電層４１には段差部が形成されており、該段差部
の上側部分４８ａはソース側のコンタクト領域４２及び
導電層４１の上面と同じ高さであって、段差部の壁面４
８ｃとゲート電極３６のドレイン電極３４側の側面との
間には間隔が設けられている。段差部の下側部分４８ｂ
の上には、ドレイン側のコンタクト領域４２とオーミッ
ク接合するドレイン電極４４が形成されている。
【０１３６】第４の実施形態の第３のタイプに係る電界
効果がトランジスタによると、導電層４１におけるゲー
ト電極４６とドレイン電極４４との間に段差部が形成さ
れているため、等電位線が分散してドレイン耐圧が一層
向上する。
【０１３７】第４の実施形態の第１〜第３のタイプにお
いては、導電層４１又は半導体層に段差部を形成したた
めドレイン電流値の低下が懸念されるが、段差部を形成
してもドレイン電流値が低下しないことをシミュレーシ
ョンにより確認している。
【０１３８】尚、前記の第１〜第４の実施形態における
素子分離領域１７、２７、３７、４７については、エッ
チングにより形成してもよいし、又はボロンや酸素等の
イオン注入により形成してもよい。
【０１３９】（第１の実施形態の第１のタイプの製造方
法）以下、第１の実施形態の第１のタイプの電界効果型
トランジスタの製造方法について図２７〜図３０を参照
しながら説明する。
【０１４０】まず、図２７（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板１０の上に結晶成長法により、
Ｓｉが不純物としてドープされたｎ型のＧａＡｓよりな
る導電層１１及びＳｉが不純物として高濃度にドープさ
れたｎ+ 型のＧａＡｓよりなるコンタクト層１２Ａを順
次積層する。
【０１４１】次に、図２７（ｂ）に示すように、コンタ
クト層１２Ａの上に第１のレジストパターン５１を形成
した後、該第１のレジストパターン５１をマスクとする
湿式エッチング法により、コンタクト層１２Ａ及び導電
層１１のすべての深さ部分と半絶縁性基板１０の所定の
深さ部分とを除去して素子分離領域１７を形成し、その
後、第１のレジストパターン５１を除去する。
【０１４２】次に、図２８（ａ）に示すように、半絶縁
性基板１０の上に第２のレジストパターン５２を形成し
た後、コンタクト層１２Ａに対して第２のレジストパタ
ーン５２をマスクとする湿式エッチング法を行なってコ
ンタクト領域１２を形成し、その後、第２のレジストパ
ターン５２を除去する。
【０１４３】次に、図２８（ｂ）に示すように、半絶縁
性基板１０の上に第３のレジストパターン５３を形成し
た後、該第３のレジストパターン５３をマスクとしてＡ
ｕＧｅ等よりなる第１の金属膜５４を蒸着し、その後、
第３のレジストパターン５３をリフトオフすることによ
り、ソース電極１３及びドレイン電極１４を形成する。
【０１４４】次に、図２９（ａ）に示すように、半絶縁
性基板１０の上に第４のレジストパターン５５を形成し
た後、該第４のレジストパターン５５をマスクとする湿
式エッチング法により、導電層１１におけるソース領域
とドレイン領域の間の表面部を除去してゲートリセス領
域１５を形成する。その後、第４のレジストパターン５
５をマスクとしてＴｉ／Ａｌ等よりなる第２の金属膜５
６を蒸着した後、第４のレジストパターン５５をリフト
オフすることにより、ゲート電極１６を形成する。
【０１４５】次に、図２９（ｂ）に示すように、半絶縁
性基板１０の上に第５のレジストパターン５７を形成し
た後、該第５のレジストパターン５７及びゲート電極１
６をマスクとする湿式エッチング法により、導電層１１
の表面部におけるゲート電極１６とドレイン電極１４と
の間の領域を除去して凹部１８を形成する。この場合、
凹部１８はゲート電極１６をマスクとする湿式エッチン
グにより形成され、ゲート電極１６のドレイン電極１４
側の側面は、凹部１８のゲート電極１６側の壁面と面一
であってもよいし、凹部１８のゲート電極１６側の壁面
から突出していてもよい。その後、第５のレジストパタ
ーン５７を除去すると、図３０に示すように、第１の実
施形態の第１のタイプに係る電界効果型トランジスタが
得られる。
【０１４６】（第１の実施形態の第２のタイプの製造方
法）以下、第１の実施形態の第２のタイプの電界効果型
トランジスタの製造方法について図３１〜図３４を参照
しながら説明する。
【０１４７】まず、図３１（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板１０の上に結晶成長法により、
Ｓｉが不純物としてドープされたｎ型のＧａＡｓよりな
る導電層１１、Ｓｉがドープされていないアンドープ層
１９及びＳｉが不純物として高濃度にドープされたｎ+
型のＧａＡｓよりなるコンタクト層１２Ａを順次積層す
る。
【０１４８】次に、図３１（ｂ）に示すように、コンタ
クト層１２Ａの上に第１のレジストパターン５１を形成
した後、該第１のレジストパターン５１をマスクとする
湿式エッチング法により、コンタクト層１２Ａ及び導電
層１１と半絶縁性基板１０の所定深さ部分とを除去して
素子分離領域１７を形成し、その後、第１のレジストパ
ターン５１を除去する。
【０１４９】次に、図３２（ａ）に示すように、半絶縁
性基板１０の上に第２のレジストパターン５２を形成し
た後、コンタクト層１２Ａに対して第２のレジストパタ
ーン５２をマスクとする湿式エッチング法を行なってコ
ンタクト領域１２を形成し、その後、第２のレジストパ
ターン５２を除去する。
【０１５０】次に、図３２（ｂ）に示すように、半絶縁
性基板１０の上に第３のレジストパターン５３を形成し
た後、該第３のレジストパターン５３をマスクとしてＡ
ｕＧｅ等よりなる第１の金属膜５４を蒸着し、その後、
第３のレジストパターン５３をリフトオフすることによ
り、ソース電極１３及びドレイン電極１４を形成する。
【０１５１】次に、図３３（ａ）に示すように、半絶縁
性基板１０の上に第４のレジストパターン５５を形成し
た後、該第４のレジストパターン５５をマスクとする湿
式エッチング法により、アンドープ層１９におけるソー
ス領域とドレイン領域の間の表面部を除去してゲートリ
セス領域１５を形成する。その後、第４のレジストパタ
ーン５５をマスクとしてＴｉ／Ａｌ等よりなる第２の金
属膜５６を蒸着した後、第４のレジストパターン５５を
リフトオフすることにより、ゲート電極１６を形成す
る。
【０１５２】次に、図３３（ｂ）に示すように、半絶縁
性基板１０の上に第５のレジストパターン５７を形成し
た後、該第５のレジストパターン５７及びゲート電極１
６をマスクとする湿式エッチング法により、アンドープ
層１９の表面部におけるゲート電極１６とドレイン電極
１４との間の領域を除去して凹部１８を形成する。この
場合、凹部１８はゲート電極１６をマスクとする湿式エ
ッチングにより形成され、ゲート電極１６のドレイン電
極１４側の側面は、凹部１８のゲート電極１６側の壁面
と面一であってもよいし、凹部１８のゲート電極１６側
の壁面から突出していてもよい。その後、第５のレジス
トパターン５７を除去すると、図３４に示すように、第
１の実施形態の第２のタイプに係る電界効果型トランジ
スタが得られる。
【０１５３】（第２の実施形態の第３のタイプの製造方
法）以下、第２の実施形態の第３のタイプの電界効果型
トランジスタの製造方法について図３５〜図３７を参照
しながら説明する。
【０１５４】まず、図３５（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板２０の上に第１のレジストパタ
ーン６１を形成した後、該第１のレジストパターン６１
をマスクとするイオン注入法により半絶縁性基板２０に
Ｓｉイオンを注入して導電層２１を形成した後、第１の
レジストパターン６１を除去する。
【０１５５】次に、図３５（ｂ）に示すように、半絶縁
性基板２０の上に第２のレジストパターン６２を形成し
た後、該第２のレジストパターン６２をマスクとするイ
オン注入法により半絶縁性基板２０にＳｉイオンを注入
して導電層２１の両側にコンタクト領域２２を形成し、
その後、第２のレジストパターン６２を除去する。
【０１５６】次に、図３６（ａ）に示すように、半絶縁
性基板２０の上に第３のレジストパターン６３を形成し
た後、該第３のレジストパターン６３をマスクとしてＡ
ｕＧｅ等よりなる第１の金属膜６４を蒸着し、その後、
第３のレジストパターン６３をリフトオフすることによ
り、ソース電極２３及びドレイン電極２４を形成する。
【０１５７】次に、図３６（ｂ）に示すように、半絶縁
性基板２０の上に第４のレジストパターン６５を形成し
た後、該第４のレジストパターン６５をマスクとする湿
式エッチング法により、導電層２１におけるドレイン電
極２４側の領域に凹部２８を形成し、その後、第４のレ
ジストパターン６５を除去する。
【０１５８】次に、図３７（ａ）に示すように、半絶縁
性基板２０の上に第５のレジストパターン６６を形成し
た後、該第５のレジストパターン６６をマスクとしてＴ
ｉ／Ａｌ等よりなる第２の金属膜６７を蒸着し、その
後、第５のレジストパターン６６をリフトオフすること
によりゲート電極２６を形成すると、図３７（ｂ）に示
すように、第２の実施形態に係る第３のタイプの電界効
果型トランジスタが得られる。
【０１５９】（第３の実施形態の第１のタイプの製造方
法）以下、第３の実施形態の第１のタイプの電界効果型
トランジスタの製造方法について図３８〜図４１を参照
しながら説明する。
【０１６０】まず、図３８（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板３０の上に結晶成長法により、
Ｓｉが不純物としてドープされたｎ型のＧａＡｓよりな
る導電層３１及びＳｉが不純物として高濃度にドープさ
れたｎ+ 型のＧａＡｓよりなるコンタクト層３２Ａを順
次積層する。
【０１６１】次に、図３８（ｂ）に示すように、コンタ
クト層３２Ａの上に第１のレジストパターン７１を形成
した後、該第１のレジストパターン７１をマスクとする
湿式エッチング法により、コンタクト層３２Ａ及び導電
層３１のすべての深さ部分と半絶縁性基板３０の所定の
深さ部分とを除去して素子分離領域３７を形成し、その
後、第１のレジストパターン７１を除去する。
【０１６２】次に、図３９（ａ）に示すように、半絶縁
性基板３０の上に第２のレジストパターン７２を形成し
た後、コンタクト層３２Ａに対して第２のレジストパタ
ーン７２をマスクとする湿式エッチング法を行なってコ
ンタクト領域３２を形成し、その後、第２のレジストパ
ターン７２を除去する。
【０１６３】次に、図３９（ｂ）に示すように、半絶縁
性基板３０の上に第３のレジストパターン７３を形成し
た後、該第３のレジストパターン７３をマスクとする湿
式エッチング法により、導電層３１におけるソース領域
とドレイン領域の間の表面部を除去してゲートリセス領
域３５を形成する。その後、第３のレジストパターン７
３をマスクとしてＴｉ／Ａｌ等よりなる第１の金属膜７
４を蒸着した後、第３のレジストパターン７３をリフト
オフすることにより、ゲート電極３６を形成する。
【０１６４】次に、図４０（ａ）に示すように、半絶縁
性基板３０の上に第４のレジストパターン７５を形成し
た後、該第４のレジストパターン７５及びゲート電極３
６をマスクとする湿式エッチング法により、導電層３１
におけるドレイン領域側の表面部を除去して、上側部分
３８ａと下側部分３８ｂとからなる第１の段差部を形成
し、その後、第４のレジストパターン７５を除去する。
【０１６５】次に、図４０（ｂ）に示すように、半絶縁
性基板３０の上に第５のレジストパターン７６を形成し
た後、該第５のレジストパターン７６をマスクとする湿
式エッチング法により、上側部分３８ｂ（第１の段差部
の下側部分）と下側部分３８ｄとからなる第２の段差部
を形成し、その後、第５のレジストパターン７６を除去
する。
【０１６６】次に、図４１（ａ）に示すように、半絶縁
性基板３０の上に第６のレジストパターン７７を形成し
た後、該第６のレジストパターン７７をマスクとしてＡ
ｕＧｅ等のよりなる第２の金属膜７８を蒸着した後、第
６のレジストパターン７７をリフトオフすることによ
り、ソース電極３３及びドレイン電極３４を形成する。
【０１６７】次に、第６のレジストパターン７７を除去
すると、図４１（ｂ）に示すように、第３の実施形態の
第１のタイプに係る電界効果型トランジスタが得られ
る。
【０１６８】（第３の実施形態の第２のタイプの製造方
法）以下、第３の実施形態の第２のタイプの電界効果型
トランジスタの製造方法について図４２〜図４５を参照
しながら説明する。
【０１６９】まず、図４２（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板３０の上に結晶成長法により、
Ｓｉが不純物としてドープされたｎ型のＧａＡｓよりな
る導電層３１、Ｓｉがドープされていないアンドープ層
３９及びＳｉが不純物として高濃度にドープされたｎ+
型のＧａＡｓよりなるコンタクト層３２Ａを順次積層す
る。
【０１７０】次に、図４２（ｂ）に示すように、コンタ
クト層３２Ａの上に第１のレジストパターン７１を形成
した後、該第１のレジストパターン７１をマスクとする
湿式エッチング法により、コンタクト層３２Ａ、アンド
ープ層３９及び導電層３１のすべての深さ部分と半絶縁
性基板３０の所定の深さ部分とを除去して素子分離領域
３７を形成し、その後、第１のレジストパターン７１を
除去する。
【０１７１】次に、図４３（ａ）に示すように、半絶縁
性基板３０の上に第２のレジストパターン７２を形成し
た後、コンタクト層３２Ａに対して第２のレジストパタ
ーン７２をマスクとする湿式エッチング法を行なってコ
ンタクト領域３２を形成し、その後、第２のレジストパ
ターン７２を除去する。
【０１７２】次に、図４３（ｂ）に示すように、半絶縁
性基板３０の上に第３のレジストパターン７３を形成し
た後、該第３のレジストパターン７３をマスクとする湿
式エッチング法により、アンドープ層３９におけるソー
ス領域とドレイン領域の間の表面部を除去してゲートリ
セス領域３５を形成する。その後、第３のレジストパタ
ーン７３をマスクとしてＴｉ／Ａｌ等よりなる第１の金
属膜７４を蒸着した後、第３のレジストパターン７３を
リフトオフすることにより、ゲート電極３６を形成す
る。
【０１７３】次に、図４４（ａ）に示すように、半絶縁
性基板３０の上に第４のレジストパターン７５を形成し
た後、該第４のレジストパターン７５及びゲート電極３
６をマスクとする湿式エッチング法により、アンドープ
層３９におけるドレイン領域側の表面部を除去して、上
側部分３８ａと下側部分３８ｂとからなる第１の段差部
を形成し、その後、第４のレジストパターン７５を除去
する。
【０１７４】次に、図４４（ｂ）に示すように、半絶縁
性基板３０の上に第５のレジストパターン７６を形成し
た後、該第５のレジストパターン７６をマスクとする湿
式エッチング法により、アンドープ層３９におけるドレ
イン領域側の部分を除去して、上側部分３８ｂ（第１の
段差部の下側部分）と下側部分３８ｄとからなる第２の
段差部を形成し、その後、第５のレジストパターン７６
を除去する。
【０１７５】次に、図４５（ａ）に示すように、半絶縁
性基板３０の上に第６のレジストパターン７７を形成し
た後、該第６のレジストパターン７７をマスクとしてＡ
ｕＧｅ等のよりなる第２の金属膜７８を蒸着した後、第
６のレジストパターン７７をリフトオフすることによ
り、ソース電極３３及びドレイン電極３４を形成する。
【０１７６】次に、第６のレジストパターン７７を除去
すると、図４５（ｂ）に示すように、第３の実施形態の
第２のタイプに係る電界効果型トランジスタが得られ
る。
【０１７７】
【発明の効果】請求項１の発明に係る電界効果型トラン
ジスタによると、従来の構造において、導電層における
ゲート電極のドレイン側の端部に集中していた等電位線
が導電層における凹部の下側部分に分布するため、ゲー
ト電極とドレイン電極との間の電界強度が低減するの
で、ゲート−ドレイン間の耐圧を向上させることができ
る。
【０１７８】請求項２の発明に係る電界効果型トランジ
スタによると、ゲート電極のドレイン電極側の側面は、
凹部のゲート電極側の壁面と面一であるか又は凹部のゲ
ート電極側の壁面から突出しているため、導電層に対し
てゲート電極をマスクにしてエッチングすることによ
り、導電層に凹部を確実に形成することができる。ま
た、導電層におけるゲート電極とドレイン電極との間の
空乏層が低減するため、ゲート電極とドレイン電極との
間の容量が低減するので、電力利得が向上する。
【０１７９】請求項３の発明に係る電界効果型トランジ
スタによると、ゲート電極と凹部のゲート電極側の壁面
との間に間隔を有しているため、等電位線が導電層にお
けるゲート電極のドレイン側の端部の下側部分と導電層
における凹部の下側部分とに分かれて分布するため、ゲ
ート電極とドレイン電極との間の電界強度が一層低減す
るので、ゲート−ドレイン間の耐圧を一層向上させるこ
とができる。
【０１８０】請求項４の発明に係る電界効果型トランジ
スタによると、凹部は導電層におけるゲート電極とドレ
イン電極との間に複数個形成されているため、等電位線
が導電層における複数の凹部の下側部分に分かれて分布
する。このため、ゲート電極とドレイン電極との間の電
界強度が一層低減するので、ゲート−ドレイン間の耐圧
を一層向上させることができる。
【０１８１】請求項５の発明に係る電界効果型トランジ
スタによると、従来の構造において、半導体層における
ゲート電極のドレイン側端部に集中していた等電位線が
半導体層における凹部の下側部分において分布するた
め、ゲート電極とドレイン電極との間の電界強度が低減
するので、ゲート−ドレイン間の耐圧を向上させること
ができる。
【０１８２】請求項６の発明に係る電界効果型トランジ
スタによると、ゲート電極のドレイン電極側の側面は、
凹部のゲート電極側の壁面とが面一であるか又は凹部の
ゲート電極側の壁面から突出しているため、半導体層に
対してゲート電極をマスクにしてエッチングすることに
より、半導体層に凹部を確実に形成することができる。
また、半導体層におけるゲート電極とドレイン電極との
間の空乏層が低減するため、ゲート電極とドレイン電極
との間の容量が低減するので、電力利得が向上する。
【０１８３】請求項７の発明に係る電界効果型トランジ
スタによると、ゲート電極と凹部のゲート電極側の壁面
との間に間隔を有しているため、等電位線が半導体層に
おけるゲート電極のドレイン側の端部の下側部分と半導
体層における凹部の下側部分とに分かれて分布する。こ
のため、ゲート電極とドレイン電極との間の電界強度が
一層低減するので、ゲート−ドレイン間の耐圧を一層向
上させることができる。
【０１８４】請求項８の発明に係る電界効果型トランジ
スタによると、凹部は半導体層におけるゲート電極とド
レイン電極との間に複数個形成されているため、等電位
線が半導体層における複数の凹部の下側部分に分かれて
分布する。このため、ゲート電極とドレイン電極との間
の電界強度が一層低減するので、ゲート−ドレイン間の
耐圧を一層向上させることができる。
【０１８５】請求項９の発明に係る電界効果型トランジ
スタによると、半導体層は、導電層の上に順次形成され
た電子供給層とノンドープ層とからなるため、ヘテロ接
合により形成される量子井戸構造を有する電界効果型ト
ランジスタにおけるゲート−ドレイン間の耐圧を向上さ
せることができる。
【０１８６】請求項１０の発明に係る電界効果型トラン
ジスタによると、従来の構造において、導電層における
ゲート電極のドレイン側の端部に集中していた等電位線
が、導電層における段差部の下側部分に分布するため、
ゲート電極とドレイン電極との間の電界強度が低減する
ので、ゲート−ドレイン間の耐圧を向上させることがで
きる。
【０１８７】請求項１１の発明に係る電界効果型トラン
ジスタによると、ゲート電極のドレイン電極側の側面
は、段差部の壁面とは面一であるか又は段差部の壁面か
ら突出しているため、導電層に対してゲート電極をマス
クにしてエッチングすることにより、導電層に段差部を
確実に形成することができる。また、導電層におけるゲ
ート電極とドレイン電極との間の空乏層が低減するた
め、ゲート電極とドレイン電極との間の容量が低減する
ので、電力利得が向上する。
【０１８８】請求項１２の発明に係る電界効果型トラン
ジスタによると、ゲート電極と段差部の壁面との間に間
隔を有しているため、等電位線が導電層におけるゲート
電極のドレイン側の端部の下側部分と導電層における段
差部の下側部分とに分かれて分布する。このため、ゲー
ト電極とドレイン電極との間の電界強度が一層低減する
ので、ゲート−ドレイン間の耐圧を一層向上させること
ができる。
【０１８９】請求項１３の発明に係る電界効果型トラン
ジスタによると、導電層の段差部の上側部分におけるゲ
ート電極と段差部の壁面との間に凹部が形成されている
ため、等電位線が導電層における凹部の下側部分と段差
部の下側部分とに分かれて分布する。このため、ゲート
電極とドレイン電極との間の電界強度が一層低減するの
で、ゲート−ドレイン間の耐圧を一層向上させることが
できる。
【０１９０】請求項１４の発明に係る電界効果型トラン
ジスタによると、従来の構造において、半導体層におけ
るゲート電極のドレイン側の端部に集中していた等電位
線が、半導体層における段差部の下側部分に分布するた
め、ゲート電極とドレイン電極との間の電界強度が低減
するので、ゲート−ドレイン間の耐圧を向上させること
ができる。
【０１９１】請求項１５の発明に係る電界効果型トラン
ジスタによると、ゲート電極のドレイン電極側の側面
は、段差部の壁面と面一であるか又は段差部の壁面から
突出しているため、半導体層に対してゲート電極をマス
クにしてエッチングすることにより、半導体層に段差部
を確実に形成することができる。また、半導体層におけ
るゲート電極とドレイン電極との間の空乏層が低減する
ため、ゲート電極とドレイン電極との間の容量が低減す
るので、電力利得が向上する。
【０１９２】請求項１６の発明に係る電界効果型トラン
ジスタによると、ゲート電極と段差部の壁面との間に間
隔を有しているため、等電位線が半導体層におけるゲー
ト電極のドレイン側の端部の下側部分と半導体層におけ
る段差部の下側部分とに分かれて分布する。このため、
ゲート電極とドレイン電極との間の電界強度が一層低減
するので、ゲート−ドレイン間の耐圧を一層向上させる
ことができる。
【０１９３】請求項１７の発明に係る電界効果型トラン
ジスタによると、半導体層の段差部の上側部分における
ゲート電極と段差部の壁面との間に凹部が形成されてい
るため、等電位線が半導体層における凹部の下側部分と
段差部の下側部分とに分かれて分布する。このため、ゲ
ート電極とドレイン電極との間の電界強度が一層低減す
るので、ゲート−ドレイン間の耐圧を一層向上させるこ
とができる。請求項１８の発明に係る電界効果型トラン
ジスタによると、半導体層は、導電層の上に順次形成さ
れた電子供給層とノンドープ層とからなるため、ヘテロ
接合により形成される量子井戸構造を有する電界効果型
トランジスタにおけるゲート−ドレイン間の耐圧を向上
させることができる。
【０１９４】請求項１９の発明に係る電界効果型トラン
ジスタの製造方法によると、導電層におけるソース電極
とドレイン電極との間に露出する領域にゲート電極を形
成すると共に、導電層の露出部におけるゲート電極とド
レイン電極との間に凹部を形成するため、導電層におけ
るゲート電極とドレイン電極との間に凹部を有する請求
項１の発明に係る電界効果型トランジスタを確実に製造
することができる。
【０１９５】請求項２０の発明に係る電界効果型トラン
ジスタの製造方法によると、導電層の所定領域上のコン
タクト層の上にソース電極及びドレイン電極を形成し、
導電層におけるコンタクト層同士の間の領域にゲート電
極を形成すると共に、導電層におけるゲート電極とドレ
イン電極との間に凹部を形成するため、導電層における
ゲート電極とドレイン電極との間に凹部を有する請求項
１の発明に係る電界効果型トランジスタを確実に製造す
ることができる。
【０１９６】請求項２１の発明に係る電界効果型トラン
ジスタの製造方法によると、半導体層におけるソース電
極とドレイン電極との間に露出する領域にゲート電極を
形成すると共に、半導体層の露出部におけるゲート電極
とドレイン電極との間に凹部を形成するため、半導体層
におけるゲート電極とドレイン電極との間に凹部を有す
る請求項５の発明に係る電界効果型トランジスタを確実
に製造することができる。
【０１９７】請求項２２の発明に係る電界効果型トラン
ジスタの製造方法によると、導電層におけるソース電極
とドレイン電極との間に露出する領域にゲート電極を形
成すると共に、導電層の露出部に段差部を形成し、該段
差部の下側部分にドレイン電極を形成するため、導電層
の段差部の上側部分にゲート電極を有すると共に段差部
の下側部分にドレイン電極を有する請求項１０の発明に
係る電界効果型トランジスタを確実に製造することがで
きる。
【０１９８】請求項２３の発明に係る電界効果型トラン
ジスタの製造方法によると、半導体層におけるソース電
極とドレイン電極との間に露出する領域にゲート電極を
形成すると共に、半導体層の露出部に段差部を形成し、
該段差部の下側部分にドレイン電極を形成するため、半
導体層の段差部の上側部分にゲート電極を有すると共に
段差部の下側部分にドレイン電極を有する請求項１４の
発明に係る電界効果型トランジスタを確実に製造するこ
とができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態の
第１タイプに係るＭＥＳ型の電界効果型トランジスタの
断面図である。
【図２】第１の実施形態の第１のタイプ、第１の従来例
及び第２の従来例に係る電界効果型トランジスタにおけ
る耐圧特性のシミュレーション図である。
【図３】第１の実施形態の第１のタイプの電界効果型ト
ランジスタにおいて、凹部の幅が０．８μｍでドレイン
電圧が７．５ｖのときの等電位線分布のシミュレーショ
ン図である。
【図４】第１の実施形態の第１のタイプに係る電界効果
型トランジスタにおける凹部の幅を変化させたときのゲ
ート電流−ドレイン電圧特性の変化を示すシミュレーシ
ョン図である。
【図５】第１の実施形態の第１のタイプの電界効果型ト
ランジスタにおいて、凹部の幅が０．２５μｍでドレイ
ン電圧が７．５ｖのときの等電位線分布のシミュレーシ
ョン図である。
【図６】第１の実施形態の第１のタイプの電界効果型ト
ランジスタにおいて、凹部の幅が０．５μｍでドレイン
電圧が７．５ｖのときの等電位線分布のシミュレーショ
ン図である。
【図７】第１の実施形態の第１のタイプの電界効果型ト
ランジスタにおいて、凹部の幅が１．０μｍでドレイン
電圧が７．５ｖのときの等電位線分布のシミュレーショ
ン図である。
【図８】（ａ）及び（ｂ）は半絶縁性基板及び導電層に
おける基板深さと電流密度との関係を示すシミュレーシ
ョン図であって、（ａ）は第１の実施形態の第１のタイ
プの場合を示し、（ｂ）は第１の従来例の場合を示して
いる。
【図９】本発明の第１の実施形態の第２のタイプに係る
ＭＩＳ型の電界効果型トランジスタの断面図である。
【図１０】本発明の第１の実施形態の第３のタイプに係
るＭＩＳ型の電界効果型トランジスタの断面図である。
【図１１】本発明の第１の実施形態の第４のタイプに係
るＭＥＳ型の電界効果型トランジスタの断面図である。
【図１２】本発明の第２の実施形態の第１のタイプに係
るＭＥＳ型の電界効果型トランジスタの断面図である。
【図１３】第２の実施形態の第１のタイプ、第１の従来
例及び第２の従来例に係る電界効果型トランジスタにお
ける耐圧特性のシミュレーション図である。
【図１４】第２の実施形態の第１のタイプの電界効果型
トランジスタにおいてドレイン電圧が７．５ｖのときの
等電位線分布のシミュレーション図である。
【図１５】第２の実施形態の第２のタイプであるＭＩＳ
型の電界効果型トランジスタの断面図である。
【図１６】第２の実施形態の第３のタイプであるＭＥＳ
型の電界効果型トランジスタの断面図である。
【図１７】第３の実施形態の第１タイプであるＭＥＳ型
の電界効果型トランジスタの断面図である。
【図１８】第３の実施形態の第１のタイプ、第１の従来
例及び第２の従来例に係る電界効果型トランジスタにお
ける耐圧特性のシミュレーション図である。
【図１９】第３の実施形態の第１のタイプの電界効果型
トランジスタにおける等電位線分布のシミュレーション
図である。
【図２０】第３の実施形態の第２のタイプであるＭＩＳ
型の電界効果型トランジスタの断面図である。
【図２１】第３の実施形態の第３のタイプであるＭＥＳ
型の電界効果型トランジスタの断面図である。
【図２２】第４の実施形態の第１タイプであるＭＥＳ型
の電界効果型トランジスタの断面図である。
【図２３】第４の実施形態の第１のタイプ、第１の従来
例及び第２の従来例に係る電界効果型トランジスタにお
ける耐圧特性のシミュレーション図である。
【図２４】第４の実施形態の第１のタイプの電界効果型
トランジスタにおける等電位線分布のシミュレーション
図である。
【図２５】第４の実施形態の第２のタイプであるＭＩＳ
型の電界効果型トランジスタの断面図である。
【図２６】第４の実施形態の第３のタイプであるＭＥＳ
型の電界効果型トランジスタの断面図である。
【図２７】（ａ）及び（ｂ）は第１の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図２８】（ａ）及び（ｂ）は第１の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図２９】（ａ）及び（ｂ）は第１の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３０】第１の実施形態の第１のタイプの電界効果型
トランジスタの製造方法の工程を示す断面図である。
【図３１】（ａ）及び（ｂ）は第１の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３２】（ａ）及び（ｂ）は第１の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３３】（ａ）及び（ｂ）は第１の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３４】第１の実施形態の第２のタイプの電界効果型
トランジスタの製造方法の工程を示す断面図である。
【図３５】（ａ）及び（ｂ）は第２の実施形態の第３の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３６】（ａ）及び（ｂ）は第２の実施形態の第３の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３７】（ａ）及び（ｂ）は第２の実施形態の第３の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３８】（ａ）及び（ｂ）は第３の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図３９】（ａ）及び（ｂ）は第３の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４０】（ａ）及び（ｂ）は第３の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４１】（ａ）及び（ｂ）は第３の実施形態の第１の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４２】（ａ）及び（ｂ）は第３の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４３】（ａ）及び（ｂ）は第３の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４４】（ａ）及び（ｂ）は第３の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４５】（ａ）及び（ｂ）は第３の実施形態の第２の
タイプの電界効果型トランジスタの製造方法の各工程を
示す断面図である。
【図４６】第１の従来例に係るリセスゲート構造を有す
るＭＥＳ型の電界効果型トランジスタの断面図である。
【図４７】第２の従来例に係るゲートオフセット構造を
有するＭＥＳ型の電界効果型トランジスタの断面図であ
る。
【図４８】第１の従来例及び第２の従来例に係る電界効
果型トランジスタおけるゲート電流−ドレイン電圧特性
を示すシミュレーション図である。
【図４９】第１の従来例に係る電界効果型トランジスタ
におけるドレイン電圧が７．５ｖのときの等電位線分布
のシミュレーション図である。
【図５０】第２の従来例に係る電界効果型トランジスタ
におけるドレイン電圧が７．５ｖのときの等電位線分布
のシミュレーション図である。
【符号の説明】
１０ 半絶縁性基板 １１ 導電層 １２ コンタクト領域 １２Ａ コンタクト層 １３ ソース極 １４ ドレイン電極 １５ ゲートリセス領域 １６ ゲート電極 １７ 素子分離領域 １８、１８ａ、１８ｂ、１８ｃ 凹部 １９ アンドープ層 ２０ 半絶縁性基板 ２１ 導電層 ２２ コンタクト領域 ２２Ａ コンタクト層 ２３ ソース極 ２４ ドレイン電極 ２５ ゲートリセス領域 ２６ ゲート電極 ２７ 素子分離領域 ２８ 凹部 ２９ アンドープ層 ３０ 半絶縁性基板 ３１ 導電層 ３２ コンタクト領域 ３２Ａ コンタクト層 ３３ ソース極 ３４ ドレイン電極 ３５ ゲートリセス領域 ３６ ゲート電極 ３７ 素子分離領域 ３８ａ 第１の段差部の上側部分 ３８ｂ 第１の段差部の下側部分（第２の段差部の上側
部分） ３８ｃ 第１の段差部の壁面 ３８ｄ 第２の段差部の下側部分 ３９ アンドープ層 ４１ 導電層 ４２ コンタクト領域 ４３ ソース極 ４４ ドレイン電極 ４５ ゲートリセス領域 ４６ ゲート電極 ４７ 素子分離領域 ４８ａ 段差部の上側部分 ４８ｂ 段差部の下側部分 ４８ｃ 段差部の壁面 ４８ｄ 第２の段差部の下側部分 ４９ アンドープ層 ５１ 第１のレジストパターン ５２ 第２のレジストパターン ５３ 第３のレジストパターン ５４ 第１の金属膜 ５５ 第４のレジストパターン ５６ 第２の金属膜 ５７ 第５のレジストパターン ６１ 第１のレジストパターン ６２ 第２のレジストパターン ６３ 第３のレジストパターン ６４ 第１の金属膜 ６５ 第４のレジストパターン ６６ 第５のレジストパターン ６７ 第２の金属膜 ７１ 第１のレジストパターン ７２ 第２のレジストパターン ７３ 第３のレジストパターン ７４ 第１の金属膜 ７５ 第４のレジストパターン ７６ 第５のレジストパターン ７７ 第６のレジストパターン ７８ 第２の金属膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 正戸 宏幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 川島 克彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上に形成された導電層と、 前記導電層の上における所定領域にそれぞれ形成され、
    前記導電層とオーミック接合するソース電極及びドレイ
    ン電極と、 前記導電層の上における前記ソース電極と前記ドレイン
    電極との間に形成され、前記導電層とショットキー接合
    するゲート電極と、 前記導電層における前記ゲート電極と前記ドレイン電極
    との間に形成された凹部とを備えていることを特徴とす
    る電界効果型トランジスタ。
  2. 【請求項２】 前記ゲート電極のドレイン電極側の側面
    は、前記凹部のゲート電極側の壁面と面一であるか又は
    前記凹部のゲート電極側の壁面から突出していることを
    特徴とする請求項１に記載の電界効果型トランジスタ。
  3. 【請求項３】 前記ゲート電極と前記凹部のゲート電極
    側の壁面との間に間隔を有していることを特徴とする請
    求項１に記載の電界効果型トランジスタ。
  4. 【請求項４】 前記凹部は前記導電層における前記ゲー
    ト電極と前記ドレイン電極との間に複数個形成されてい
    ることを特徴とする請求項１に記載の電界効果型トラン
    ジスタ。
  5. 【請求項５】 半導体基板と、 前記半導体基板の上に形成された導電層と、 前記導電層の上に形成された半導体層と、 前記半導体層の上の所定領域にそれぞれ形成され、前記
    半導体層とオーミック接合するソース電極及びドレイン
    電極と、 前記半導体層の上における前記ソース電極と前記ドレイ
    ン電極との間に形成され、前記半導体層とショットキー
    接合するゲート電極と、 前記半導体層における前記ゲート電極と前記ドレイン電
    極との間に形成された凹部とを備えていることを特徴と
    する電界効果型トランジスタ。
  6. 【請求項６】 前記ゲート電極のドレイン電極側の側面
    は、前記凹部のゲート電極側の壁面と面一であるか又は
    前記凹部のゲート電極側の壁面から突出していることを
    特徴とする請求項５に記載の電界効果型トランジスタ。
  7. 【請求項７】 前記ゲート電極と前記凹部のゲート電極
    側の壁面との間に間隔を有していることを特徴とする請
    求項５に記載の電界効果型トランジスタ。
  8. 【請求項８】 前記凹部は前記半導体層における前記ゲ
    ート電極と前記ドレイン電極との間に複数個形成されて
    いることを特徴とする請求項５に記載の電界効果型トラ
    ンジスタ。
  9. 【請求項９】 前記半導体層は、前記導電層の上に順次
    形成された電子供給層とノンドープ層とからなることを
    特徴とする請求項５に記載の電界効果型トランジスタ。
  10. 【請求項１０】 半導体基板と、 前記半導体基板上に形成された導電層と、 前記導電層に形成された段差部と、 前記段差部の上段部分の上に形成され、前記段差部の上
    側部分とオーミック接合するソース電極と、 前記段差部の上側部分の上に形成され、前記段差部の上
    側部分とショットキー接合するゲート電極と、 前記段差部の下側部分の上に形成され、前記段差部の下
    側部分とオーミック接合するドレイン電極とを備えてい
    ることを特徴とする電界効果型トランジスタ。
  11. 【請求項１１】 前記ゲート電極のドレイン電極側の側
    面は、前記段差部の壁面と面一であるか又は前記段差部
    の壁面から突出していることを特徴とする請求項１０に
    記載の電界効果型トランジスタ。
  12. 【請求項１２】 前記ゲート電極と前記段差部の壁面と
    の間に間隔を有していることを特徴とする請求項１０に
    記載の電界効果型トランジスタ。
  13. 【請求項１３】 前記段差部の上側部分における前記ゲ
    ート電極と前記段差部の壁面との間に形成された凹部を
    さらに備えていることを特徴とする請求項１２に記載の
    電界効果型トランジスタ。
  14. 【請求項１４】 半導体基板と、 前記半導体基板上に形成された導電層と、 前記導電層の上に形成された半導体層と、 前記半導体層に形成された段差部と、 前記段差部の上段部分の上に形成され、前記段差部の上
    側部分とオーミック接合するソース電極と、 前記段差部の上側部分の上に形成され、前記段差部の上
    側部分とショットキー接合するゲート電極と、 前記段差部の下側部分の上に形成され、前記段差部の下
    側部分とオーミック接合するドレイン電極とを備えてい
    ることを特徴とする電界効果型トランジスタ。
  15. 【請求項１５】 前記ゲート電極のドレイン電極側の側
    面は、前記段差部の壁面と面一であるか又は前記段差部
    の壁面から突出していることを特徴とする請求項１４に
    記載の電界効果型トランジスタ。
  16. 【請求項１６】 前記ゲート電極と前記段差部の壁面と
    の間に間隔を有していることを特徴とする請求項１４に
    記載の電界効果型トランジスタ。
  17. 【請求項１７】 前記段差部の上側部分における前記ゲ
    ート電極と前記段差部の壁面との間に形成された凹部を
    さらに備えていることを特徴とする請求項１６に記載の
    電界効果型トランジスタ。
  18. 【請求項１８】 前記半導体層は、前記導電層の上に順
    次形成された電子供給層とノンドープ層とからなること
    を特徴とする請求項１４に記載の電界効果型トランジス
    タ。
  19. 【請求項１９】 半導体基板の上に、結晶成長法によ
    り、不純物がドープされてなる導電層及び不純物が高濃
    度にドープされてなるコンタクト層を順次形成する工程
    と、 前記コンタクト層における互いに間隔をおく一対の所定
    領域の上にソース電極及びドレイン電極をそれぞれ形成
    すると共に、前記コンタクト層に対して選択的にエッチ
    ングを行なうことにより前記導電層における前記コンタ
    クト層の前記一対の所定領域同士の間の領域を露出させ
    て露出部を形成する工程と、 前記導電層の露出部の上にゲート電極を形成する工程
    と、 前記導電層の露出部における前記ゲート電極と前記ドレ
    イン電極との間に凹部を形成する工程とを備えているこ
    とを特徴とする電界効果型トランジスタの製造方法。
  20. 【請求項２０】 半導体基板の上に、イオン注入法によ
    り不純物がドープされてなる導電層を形成する工程と、 前記導電層における互いに間隔をおく一対の所定領域
    に、イオン注入法により不純物が高濃度にドープされて
    なるコンタクト層をそれぞれ形成する工程と、 前記コンタクト層の上にソース電極及びドレイン電極を
    それぞれ形成すると共に、前記導電層の上にゲート電極
    を形成する工程と、 前記導電層における前記ゲート電極と前記ドレイン電極
    との間に凹部を形成する工程とを備えていることを特徴
    とする電界効果型トランジスタの製造方法。
  21. 【請求項２１】 半導体基板上に、結晶成長法により、
    不純物がドープされてなる導電層、半導体層及び不純物
    が高濃度にドープされてなるコンタクト層を順次形成す
    る工程と、 前記コンタクト層における互いに間隔をおく一対の所定
    領域の上にソース電極及びドレイン電極をそれぞれ形成
    すると共に、前記コンタクト層に対して選択的にエッチ
    ングを行なうことにより前記半導体層における前記コン
    タクト層の前記一対の所定領域同士の間の領域を露出さ
    せて露出部を形成する工程と、 前記半導体層の露出部の上にゲート電極を形成する工程
    と、 前記半導体層の露出部における前記ゲート電極と前記ド
    レイン電極との間に凹部を形成する工程とを備えている
    ことを特徴とする電界効果型トランジスタの製造方法。
  22. 【請求項２２】 半導体基板の上に、結晶成長法によ
    り、不純物がドープされてなる導電層及び不純物が高濃
    度にドープされてなるコンタクト層を順次形成する工程
    と、 前記コンタクト層の所定領域の上にソース電極を形成す
    ると共に、前記コンタクト層の前記所定領域以外の領域
    に対して選択的にエッチングを行なうことにより前記導
    電層を露出させて露出部を形成する工程と、 前記導電層の露出部の上にゲート電極を形成すると共
    に、前記導電層の露出部における前記ゲート電極が形成
    されない領域に段差部を形成する工程と、 前記段差部の下側部分の上にドレイン電極を形成する工
    程とを備えていることを特徴とする電界効果型トランジ
    スタの製造方法。
  23. 【請求項２３】 半導体基板上に、結晶成長法により、
    不純物がドープされてなる導電層、半導体層及び不純物
    が高濃度にドープされてなるコンタクト層を順次形成す
    る工程と、 前記コンタクト層の所定領域の上にソース電極を形成す
    ると共に、前記コンタクト層の前記所定領域以外の領域
    に対して選択的にエッチングを行なうことにより前記半
    導体層を露出させて露出部を形成する工程と、 前記半導体層の露出部の上にゲート電極を形成すると共
    に、前記半導体層の露出部における前記ゲート電極が形
    成されない領域に段差部を形成する工程と、 前記段差部の下側部分の上にドレイン電極を形成する工
    程とを備えていることを特徴とする電界効果型トランジ
    スタの製造方法。
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