KR102434909B1 - 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 - Google Patents

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 Download PDF

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KR102434909B1
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Abstract

본 발명은 제조 공정의 복잡도를 낮출 수 있도록 N형 반도체층과 P형 반도체층을 모두 포함한 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 배치된 하부 게이트 전극, 하부 게이트 전극을 덮는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치된 반도체층, 반도체층 상에 배치된 제2 게이트 절연막, 및 제2 게이트 절연막 상에 배치된 상부 게이트 전극을 구비한다. 반도체층은 N형 반도체층과 P형 반도체층을 포함하며, N형 반도체층의 일 측 너비는 상기 P형 반도체층의 일 측 너비보다 넓다.

Description

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 평판표시장치가 활용되고 있다.
액정표시장치와 유기발광 표시장치와 같은 평판표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다.
또한, 평판표시장치는 스위칭 소자로서 박막 트랜지스터를 이용하여 화소들과 게이트 구동회로를 구동한다. 평판표시장치의 화소들 및/또는 게이트 구동회로는 N형 반도체 특성이 있는 N형 박막 트랜지스터와 P형 반도체 특성이 있는 P형 박막 트랜지스터를 모두 포함할 수 있다. N형 박막 트랜지스터와 P형 박막 트랜지스터는 전계에 의하여 전류의 흐름을 조절하는 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET, 이하 "산화물 반도체 트랜지스터"로 칭함)일 수 있다.
평판표시장치가 N형 산화물 반도체 트랜지스터와 P형 산화물 반도체 트랜지스터를 모두 포함하는 경우, 제조 공정이 복잡해지는 문제가 있다. 예를 들어, N형 반도체층을 형성한 후 P형 반도체층을 형성하는 경우, P형 반도체층을 패터닝할 때 N형 반도체층이 식각될 수 있다. 따라서, N형 반도체층을 보호하기 위한 보호막을 형성하고, P형 반도체층을 패터닝한 후에 보호막을 제거한다. 즉, 평판표시장치가 N형 산화물 반도체 트랜지스터와 P형 산화물 반도체 트랜지스터 중 어느 하나를 포함할 때에 비해 평판표시장치가 N형 산화물 반도체 트랜지스터와 P형 산화물 반도체 트랜지스터를 모두 포함하는 경우, N형 반도체층 또는 P형 반도체층을 형성하는 공정뿐만 아니라, 보호막 형성 및 제거 공정이 추가될 수 있다.
본 발명은 제조 공정의 복잡도를 낮출 수 있도록 N형 반도체층과 P형 반도체층을 모두 포함한 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 배치된 하부 게이트 전극, 하부 게이트 전극을 덮는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치된 반도체층, 반도체층 상에 배치된 제2 게이트 절연막, 및 제2 게이트 절연막 상에 배치된 상부 게이트 전극을 구비한다. 반도체층은 N형 반도체층과 P형 반도체층을 포함하며, N형 반도체층의 일 측 너비는 상기 P형 반도체층의 일 측 너비보다 넓다.
본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판 상에 배치된 제1 하부 게이트 전극과 제2 하부 게이트 전극, 제1 하부 게이트 전극과 제2 하부 게이트 전극을 덮는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치된 제1 및 제2 반도체층들, 제2 반도체층 상에 배치된 제2 게이트 절연막, 및 제2 게이트 절연막 상에 배치된 제1 상부 게이트 전극을 구비한다. 제1 및 제2 반도체층들 각각은 N형 반도체층과 P형 반도체층을 포함하며, N형 반도체층의 일 측 너비는 P형 반도체층의 일 측 너비보다 넓다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극을 덮는 제1 게이트 절연막을 형성하는 단계, 제1 게이트 절연막 상에 N형 반도체층을 형성하고, N형 반도체층 상에 P형 반도체층을 형성하는 단계, P형 반도체층의 일부를 덮는 제2 게이트 절연막을 형성하고, N형 반도체층의 일 측 너비가 P형 반도체층의 일 측 너비보다 넓어지도록 P형 반도체층을 식각하는 단계, 및 제2 게이트 절연막을 패터닝하고, 제2 게이트 절연막 상에 상부 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 표시장치는 데이터 라인들, 게이트 라인들, 및 데이터 라인들과 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시패널, 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동회로, 및 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동회로를 구비한다. 상기 표시패널 또는 상기 게이트 구동회로는 상기 박막 트랜지스터를 포함한다.
본 발명의 실시예는 P형 반도체층과 N형 반도체층을 모두 포함하는 하나의 트랜지스터를 이용하여 CMOS 회로를 구현하거나, P형 트랜지스터와 N형 트랜지스터를 선택적으로 구현함으로써, 제조 공정이 복잡해지는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 CMOS 회로를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 N형 반도체 특성 구현시 정공 농도와 P형 반도체 특성 구현시 전자 농도를 보여주는 예시도면들이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ'의 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 13a 내지 도 13f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300), 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다. 본 발명의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제2 기판(1120)은 봉지 기판일 수 있다. 제1 기판(1110)과 제2 기판(1120)은 플라스틱 필름(plastic film) 또는 유리(glass)일 수 있다.
제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성된다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다. 화소(P)는 게이트 라인의 게이트 신호에 의해 턴-온되어 데이터 라인의 데이터 전압을 화소(P) 내로 공급하는 트랜지스터를 포함할 수 있다. 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다.
표시패널(1100)은 도 2와 같이 화소(P)들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200), 패드들, 데이터 라인들과 패드들을 연결하는 링크 라인들이 형성될 수 있다.
게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다.
소스 드라이브 IC(1300)는 타이밍 제어부(1600)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(1400)에 실장될 수 있다.
표시패널(1100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다.
회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.
한편, 표시장치는 구동을 위해 P형 반도체 특성이 있는 P형 박막 트랜지스터와 N형 반도체 특성이 있는 N형 박막 트랜지스터를 모두 이용할 수 있다.
예를 들어, 표시장치가 유기발광 표시장치로 구현되는 경우, 화소(P)는 스위칭 트랜지스터와 구동 트랜지스터와 같이 복수의 트랜지스터들을 포함할 수 있다. 이 경우, 스위칭 트랜지스터는 N형 박막 트랜지스터로 형성되고 구동 트랜지스터는 P형 박막 트랜지스터로 형성될 수 있다. 또는, 스위칭 트랜지스터는 P형 박막 트랜지스터로 형성하고 구동 트랜지스터는 N형 박막 트랜지스터로 형성할 수 있다.
또한, 표시장치는 게이트 신호들을 출력하기 위해 CMOS(Complementary Metal Oxide Semiconductor) 회로를 포함할 수 있다. 또는, 표시장치는 다른 신호를 출력하기 위해 CMOS 회로를 포함할 수 있다.
CMOS 회로는 도 3과 같이 P형 반도체 특성이 있는 제1 트랜지스터(T1)와 N형 반도체 특성이 있는 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 입력 단자(IT)에 접속된다. 제1 트랜지스터(T1)의 소스 전극은 구동 전압이 공급되는 구동 전압 라인(VDDL)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다. 제2 트랜지스터(T2)의 소스 전극은 그라운드(GND)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다.
입력 단자(IT)에 제1 로직 레벨 전압이 인가되는 경우, 제1 트랜지스터(T1)는 턴-온되고, 제2 트랜지스터(T2)는 턴-오프될 수 있다. 이로 인해, 구동 전압 라인(VDD)의 구동 전압이 제1 트랜지스터(T1)를 통해 출력 단자(OT)로 출력될 수 있다. 입력 단자(IT)에 제1 로직 레벨 전압보다 높은 레벨을 갖는 제2 로직 레벨 전압이 인가되는 경우, 제2 트랜지스터(T2)는 턴-온되고, 제1 트랜지스터(T1)는 턴-오프될 수 있다. 이로 인해, 출력 단자(OT)는 제2 트랜지스터(T2)를 통해 그라운드(GND)에 접속될 수 있으므로, 출력 단자(OT)는 그라운드 전압으로 방전될 수 있다.
즉, 제1 트랜지스터(T1)는 P형 반도체 특성이 있고, 제2 트랜지스터(T2)는 N형 반도체 특성이 있으며, 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 동일한 게이트 전극에 접속되므로, CMOS 회로에서 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 상보적으로 턴-온 및 턴-오프될 수 있다.
이상에서 살펴본 바와 같이, 표시장치는 구동을 위해 P형 박막 트랜지스터와 N형 박막 트랜지스터를 모두 포함할 수 있으나, 이 경우 제조 공정이 복잡해지는 문제가 있다. 하지만, 본 발명의 실시예는 P형 반도체층과 N형 반도체층을 모두 포함하는 하나의 트랜지스터를 이용하여 CMOS 회로를 구현하거나, P형 트랜지스터와 N형 트랜지스터를 선택적으로 구현함으로써, 제조 공정이 복잡해지는 것을 방지할 수 있다.
이하에서는, 도 4 내지 도 9를 결부하여 본 발명의 일 실시예에 따라 CMOS 회로로 구현된 박막 트랜지스터를 구체적으로 설명하고, 도 10 및 도 11을 결부하여 본 발명의 다른 실시예에 따라 P형 트랜지스터와 N형 트랜지스터 중 어느 하나로 선택적으로 구현된 박막 트랜지스터를 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 5에서는 본 발명의 일 실시예에 따른 박막 트랜지스터가 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 가진다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 하부 게이트 전극(110), 반도체층(130), 제1 소스 전극(141), 제1 드레인 전극(142), 제2 소스 전극(143), 제2 드레인 전극(144), 및 상부 게이트 전극(160)을 포함한다. 반도체층(130)은 N형 반도체층(131)과 P형 반도체층(132)을 포함한다.
상부 게이트 전극(160), P형 반도체층(132), 제1 소스 전극(141), 및 제1 드레인 전극(142)은 도 3에 도시된 제1 트랜지스터(T1)로 역할을 하고, 하부 게이트 전극(110), N형 반도체층(131), 제2 소스 전극(143), 및 제2 드레인 전극(144)은 도 3에 도시된 제2 트랜지스터(T2)로 역할을 한다. 즉, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 N형 반도체층(131)과 P형 반도체층(132)을 포함함으로써, N형 반도체 특성과 P형 반도체 특성을 모두 갖는다.
박막 트랜지스터(10)는 기판(100) 상에 형성된다. 기판(100)은 플라스틱(plastic) 또는 유리(glass)로 이루어질 수 있다.
기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(10)를 보호하기 위해 버퍼막이 기판(100) 상에 형성될 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
박막 트랜지스터(10)의 하부 게이트 전극(110)은 기판(100) 또는 버퍼막 상에 형성될 수 있다. 하부 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 게이트 전극(110) 상에는 제1 게이트 절연막(120)이 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
하부 게이트 전극(110)은 기판(100)으로부터 N형 반도체층(131)에 입사되는 광을 차단하는 역할을 할 수 있다. 즉, N형 반도체층(131)은 하부 게이트 전극(110)에 의해 광으로부터 보호될 수 있다.
제1 게이트 절연막(120) 상에는 반도체층(130)이 형성될 수 있다. 반도체층(130)은 N형 반도체층(131)과 P형 반도체층(132)을 포함할 수 있다. N형 반도체층(131)은 제1 게이트 절연막(120) 상에 형성되고, P형 반도체층(132)은 N형 반도체층(131) 상에 형성될 수 있다. 반도체층(130)은 하부 게이트 전극(110) 및 상부 게이트 전극(160) 각각에 중첩될 수 있다.
N형 반도체층(131)은 N형 산화물 반도체층으로 형성되고, P형 반도체층(132)은 P형 산화물 반도체층으로 형성될 수 있다. N형 반도체층(131)이 N형 산화물 반도체층인 경우, IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다. P형 반도체층(132)이 P형 산화물 반도체층인 경우, Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
N형 반도체층(131)의 제1 방향(X축 방향)의 길이(L1)는 P형 반도체층(132)의 제1 방향(X축 방향)의 길이(L2)보다 길게 형성될 수 있다. 이로 인해, N형 반도체층(131)의 일부는 P형 반도체층(132)에 의해 덮이지 않을 수 있다. 따라서, 제2 소스 전극(143)과 제2 드레인 전극(144)은 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다.
도 4에서는 N형 반도체층(131)의 제2 방향(Y축 방향)의 길이가 P형 반도체층(132)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. N형 반도체층(131)의 제2 방향(Y축 방향)의 길이는 P형 반도체층(132)의 제2 방향(Y축 방향)의 길이보다 길게 형성될 수 있다.
P형 반도체층(132) 상에는 제2 게이트 절연막(151)과 제3 게이트 절연막(152)이 형성된다. 제2 게이트 절연막(151)과 제3 게이트 절연막(152) 각각은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제3 게이트 절연막(152)은 생략될 수 있다.
제3 게이트 절연막(152) 상에는 상부 게이트 전극(160)이 형성된다. 상부 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 4에서는 상부 게이트 전극(160)의 제2 방향(Y축 방향)의 길이가 P형 반도체층(132)의 제2 방향(Y축 방향)의 길이보다 길게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 상부 게이트 전극(160)의 제2 방향(Y축 방향)의 길이는 P형 반도체층(132)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하거나 또는 그보다 짧을 수 있다. 다만, 상부 게이트 전극(160)의 제2 방향(Y축 방향)의 길이가 길수록 P형 반도체층(132)의 채널 영역이 넓게 형성되므로, 상부 게이트 전극(160)의 제2 방향(Y축 방향)의 길이는 이를 고려하여 설계될 수 있다.
제1 게이트 절연막(120), N형 반도체층(131), P형 반도체층(132), 및 상부 게이트 전극(160) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(170)에는 층간 절연막(170)을 관통하여 P형 반도체층(132)을 노출시키는 제1 콘택홀(C1)과 제2 콘택홀(C2)이 형성되고, 층간 절연막(170)을 관통하여 N형 반도체층(131)을 노출시키는 제3 콘택홀(C3)과 제4 콘택홀(C4)이 형성될 수 있다. 구체적으로, 제3 콘택홀(C3)과 제4 콘택홀(C4)에 의해 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)이 노출될 수 있다.
층간 절연막(170) 상에는 제1 소스 전극(141), 제1 드레인 전극(142), 제2 소스 전극(143), 및 제2 드레인 전극(144)이 형성될 수 있다. 제1 소스 전극(141)은 제1 콘택홀(C1)을 통해 P형 반도체층(132)에 접속될 수 있다. 제1 드레인 전극(142)은 제2 콘택홀(C2)을 통해 P형 반도체층(132)에 접속될 수 있다. 제2 소스 전극(143)은 제3 콘택홀(C3)을 통해 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다. 제2 드레인 전극(144)은 제4 콘택홀(C4)을 통해 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다.
제1 소스전극(141)과 제1 드레인 전극(142)은 제1 방향(X축 방향)의 길이가 N형 반도체층(131)보다 짧은 P형 반도체층(132)에 접속되므로, 제1 소스전극(141)과 제1 드레인 전극(142) 사이의 간격은 제2 소스 전극(143)과 제2 드레인 전극(144) 사이의 간격보다 짧다.
제1 드레인 전극(142)과 제2 드레인 전극(144)은 서로 연결될 수 있으며, 이 경우 박막 트랜지스터(10)는 CMOS로 기능할 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다. 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 P형 반도체 특성 구현시 정공 농도와 N형 반도체 특성 구현시 정공 농도를 보여주는 예시도면들이다.
도 6, 도 7a 및 도 7b에서는 N형 반도체층(131)이 IGZO로 형성되고, P형 반도체층(132)이 Cu2O로 형성된 것을 중심으로 설명하였다.
도 6에서는 하부 게이트 전극(110)에 인가되는 전압에 따라 N형 반도체층(131)에 흐르는 전류(NIds)와 상부 게이트 전극(160)에 인가되는 전압에 따라 P형 반도체층(132)에 흐르는 전류(PIds)가 나타나 있다. 도 6에서 X축은 게이트 전압(Vg)을 나타내며, Y축은 전류 값(A)을 나타낸다.
도 7a에는 도 6에서 게이트 전압(Vg)이 -10V일 때, 즉 P형 반도체층(132)에 흐르는 전류(PIds)가 포화된 경우, 정공 농도가 나타나 있다. 도 7b에는 도 6에서 게이트 전압(Vg)이 +10V일 때, 즉 N형 반도체층(131)에 흐르는 전류(NIds)가 포화된 경우, 전자 농도가 나타나 있다.
도 6을 참조하면, 하부 게이트 전극(110)에 인가된 게이트 전압(Vg)이 네거티브 전압을 갖는 경우 N형 반도체층(131)에는 거의 전류가 흐르지 않는다. 또한, 하부 게이트 전극(110)에 인가된 게이트 전압(Vg)이 포지티브 전압을 갖는 경우 N형 반도체층(131)에 흐르는 전류(NIds)는 게이트 전압(Vg)에 비례하여 상승한다. 또한, 도 7b와 같이 N형 반도체층(131)에 흐르는 전류(NIds)가 포화된 경우, 전자 농도는 하부 게이트 전극(110)에 근접한 N형 반도체층(131)의 하부에서 가장 높게 나타난다. 따라서, N형 반도체층(131)은 N형 반도체 특성을 갖는다고 할 수 있다.
상부 게이트 전극(160)에 인가된 게이트 전압(Vg)이 포지티브 전압을 갖는 경우 P형 반도체층(132)에는 거의 전류가 흐르지 않는다. 또한, 상부 게이트 전극(160)에 인가된 게이트 전압(Vg)이 네거티브 전압을 갖는 경우 P형 반도체층(132)에 흐르는 전류(PIds)는 게이트 전압(Vg)이 낮아질수록 상승한다. 또한, 도 7a와 같이 P형 반도체층(132)에 흐르는 전류(PIds)가 포화된 경우, 정공 농도는 P형 반도체층(132)에서 가장 높게 나타난다. 따라서, P형 반도체층(132)은 P형 반도체 특성을 갖는다고 할 수 있다.
한편, N형 반도체층(131) 상에 P형 반도체층(132)을 형성하는 경우, N형 반도체층(131)과 P형 반도체층(132)의 액티브 영역에서 PN 접합으로 인해 공핍(depletion)이 발생할 수 있으며, 따라서 캐리어 농도 제어가 소자 특성 구현에 매우 중요하다. 이를 위해, P형 반도체층(132)의 두께는 N형 반도체층(131)의 두께보다 얇게 형성될 수 있다. 특히, P형 반도체 특성을 제대로 구현하기 위해서는, P형 반도체층(132)의 두께가 10㎚ 이하로 형성되는 것이 바람직하다. 예를 들어, N형 반도체층(131)1의 두께는 40㎚, P형 반도체층(132)의 두께는 10㎚로 형성될 수 있으며, 이 경우 N형 반도체층(131)의 캐리어 농도는 대략 5×e17/cm3이고, P형 반도체층(132)의 캐리어 농도는 대략 1×e18/cm3인 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따르면, 하부 게이트 전극(110) 상에 N형 반도체층(131)이 형성되고, N형 반도체층(131) 상에 P형 반도체층(132)이 형성되며, P형 반도체층(132) 상에 상부 게이트 전극(160)이 형성되고, N형 반도체층(131)의 제1 방향(X축 방향)의 길이(L1)가 P형 반도체층(132)의 제2 방향(Y축 방향)의 길이(L2)보다 길게 형성된다. 이로 인해, 제1 소스 전극(141)과 제1 드레인 전극(142)이 P형 반도체층(132)에 접속되고, 제2 소스 전극(143)과 제2 드레인 전극(144)이 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다. 그 결과, 본 발명의 실시예는 하부 게이트 전극(110)에 포지티브 전압이 인가되는 경우 N형 반도체층(131)은 N형 반도체 특성을 가지며, 상부 게이트 전극(160)에 네거티브 전압이 인가되는 경우 P형 반도체층(132)은 P형 반도체 특성을 갖도록 구현할 수 있다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9f에 도시된 단면도들은 도 6에 도시된 박막 트랜지스터의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는 도 8 및 도 9a 내지 도 9f를 결부하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.
첫 번째로, 도 9a와 같이 기판(100) 상에 하부 게이트 전극(110)을 형성한다. 구체적으로, 스퍼터링법(sputtering)에 의해 기판(100) 상의 전면에 제1 금속층을 형성한다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 하부 게이트 전극(110)을 형성한다. 하부 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(10)를 보호하기 위해 버퍼막이 기판(100) 상에 형성되고, 버퍼막 상에 하부 게이트 전극(110)이 형성될 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. (도 8의 S101)
두 번째로, 도 9b와 같이 하부 게이트 전극(110) 상에 제1 게이트 절연막(120)이 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제1 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 제1 게이트 절연막(120) 상에 N형 반도체층(131)과 P형 반도체층(132)을 포함하는 반도체층(130)을 형성한다.
스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제1 게이트 절연막(120) 상의 전면에 제1 반도체층을 형성한 후, 제1 반도체층 상의 전면에 제2 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제1 및 제2 반도체층을 동시에 패터닝하여 N형 반도체층(131)과 P형 반도체층(132)을 형성한다. N형 반도체층(131)은 하부 게이트 전극(110)과 중첩될 수 있다.
N형 반도체층(131)과 P형 반도체층(132)은 산화물 반도체층으로 형성될 수 있다. 이 경우, N형 반도체층(131)은 IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다. P형 반도체층(132)은 Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다. 이하에서는 P형 반도체층(132)이 Cu2O로 형성되는 경우를 중심으로 설명한다.
P형 반도체층(132)이 Cu2O로 형성되는 경우, 박막 트랜지스터(10)가 N형 반도체 특성과 P형 반도체 특성을 모두 갖기 위해서, N형 반도체층(131)과 P형 반도체층(132)은 진공 상태가 유지된 채 형성되어야 한다. 즉, N형 반도체층(131)과 P형 반도체층(132)은 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착될 수 있다. 예를 들어, N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공은 5 내지 10mTorr로 유지될 수 있다.
N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공 상태가 유지되지 않는다면, N형 반도체층(131)이 대기(atmosphere) 중 산소에 의해 산화될 수 있다. 이 경우, N형 반도체층(131)과 P형 반도체층(132)의 계면이 불안정할 수 있다. 또한, N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공 상태가 유지되지 않는다면, 대기(atmosphere) 중 산소에 의해 P형 반도체층(132)이 Cu2O로 형성되지 않고, CuO로 형성될 수 있다.
Cu2O를 타겟으로 이용하여 P형 반도체층(132)을 형성하는 경우, 산소 분압은 3% 이하인 것이 바람직하다. 이 경우, 산소 분압이 3%를 넘는 경우, P형 반도체층(132)이 Cu2O로 형성되지 않고, CuO로 형성될 수 있다. 또한, Cu를 타겟으로 이용하여 O2 반응 방식으로 P형 반도체층(132)을 형성하는 경우, 산소 분압은 40% 이상인 것이 바람직하다.
P형 반도체층(132)이 CuO로 형성되는 경우, Cu2O로 형성되는 경우에 비해 전자 이동도가 크게 낮아질 수 있다. 즉, P형 반도체층(132)이 CuO로 형성되는 경우 P형 반도체층(132)의 전자 이동도는 1cm2/Vs 이하로 매우 낮다. 이로 인해, 박막 트랜지스터(10)는 P형 반도체 특성을 구현하기 어렵다.
한편, CuO로 형성된 P형 반도체층(132)을 Cu2O로 치환하기 위해서 고온에서 열처리할 수 있다. 예를 들어, CuO로 형성된 P형 반도체층(132)을 진공 상태에서 300도 이상의 고온으로 30분 이상 열처리할 수 있다. 하지만, 진공 상태에서 고온으로 열처리하는 경우, N형 반도체층(131)에 산소가 탈착되어 N형 반도체층(131)의 도전성이 높아질 수 있다. 이로 인해, 하부 게이트 전극(110)에 인가된 게이트 전압(Vg)이 네거티브 전압을 갖더라도 N형 반도체층(131)에는 전류(NIds)가 흐를 수 있다. 즉, 오프 전류(off current)가 증가하는 문제가 발생할 수 있다.
N형 반도체층(131)은 산소가 풍부한 상태에서 형성될 수 있다. 예를 들어, N형 반도체층(131)이 형성될 때 산소 분압은 3% 내지 10%일 수 있다. 하지만, N형 반도체층(131)의 재료에 따라 전자 이동도 향상이 필요한 경우 N형 반도체층(131)을 형성하기 위한 산소 분압의 조건은 0% 내지 3%일 수도 있다.
N형 반도체층(131)은 전자 이동도 향상을 위해 30㎚ 이하인 것이 바람직하다. 또한, P형 반도체층(132)은 두께가 10㎚ 이하로 형성되어야 도 4와 같이 제2 채널 영역(CH2)의 턴-오프를 제어할 수 있을 뿐만 아니라, P형 반도체층(132)이 Cu2O로 형성되기 쉽다. 따라서, P형 반도체층(132)의 두께는 10㎚ 이하일 수 있다. (도 8의 S102)
세 번째로, 도 9c와 같이 P형 반도체층(132)의 일부를 덮도록 제2 게이트 절연막(151)을 형성하고, 제2 게이트 절연막(151)을 보호막으로 하여 제2 게이트 절연막(151)에 덮이지 않은 P형 반도체층(132)을 식각한다. 이로 인해, N형 반도체층(131)의 제1 방향(X축 방향)의 길이(L1)는 P형 반도체층(132)의 제1 방향(X축 방향)의 길이(L2)보다 길게 형성될 수 있다. (도 8의 S103)
네 번째로, 도 9d와 같이 제2 게이트 절연막(151) 상에 제3 게이트 절연막(152)을 형성하고, 제3 게이트 절연막(152) 상에 상부 게이트 전극(160)을 형성한다.
구체적으로, PECVD 법을 이용하여 제2 게이트 절연막(151) 상의 전면에 제3 게이트 절연막(152)을 형성한다. 그리고 나서, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제3 게이트 절연막(152) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 게이트 절연막(151), 제3 게이트 절연막(152), 및 제2 금속층을 일괄 패터닝하여 제2 게이트 절연막(151), 제3 게이트 절연막(152), 및 상부 게이트 전극(160)을 완성한다. 상부 게이트 전극(160)은 P형 반도체층(132)과 중첩될 수 있다. 제3 게이트 절연막(152)은 생략될 수 있다. (도 8의 S104)
다섯 번째로, 도 9e와 같이 N형 반도체층(131), P형 반도체층(132), 및 상부 게이트 전극(160) 상에 층간 절연막(170)을 형성한다. 층간 절연막(170)은 PECVD 법을 이용하여 형성될 수 있다.
그리고 나서, 층간 절연막(170)을 관통하여 P형 반도체층(132)을 노출시키는 제1 및 제2 콘택홀들(C1, C2)과 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)을 노출시키는 제3 및 제4 콘택홀들(C3, C4)이 형성될 수 있다. (도 8의 S105)
여섯 번째로, 도 9f와 같이 층간 절연막(170) 상에 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(170) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다.
제1 소스 전극(141)은 제1 콘택홀(C1)을 통해 P형 반도체층(132)에 접속될 수 있다. 제1 드레인 전극(142)은 제2 콘택홀(C2)을 통해 P형 반도체층(132)에 접속될 수 있다. 제2 소스 전극(143)은 제3 콘택홀(C3)을 통해 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다. 제2 드레인 전극(144)은 제4 콘택홀(C4)을 통해 P형 반도체층(132)에 의해 덮이지 않은 N형 반도체층(131)에 접속될 수 있다.
제1 드레인 전극(142)과 제2 드레인 전극(144)은 서로 연결될 수 있으며, 이 경우 박막 트랜지스터(10)는 CMOS로 기능할 수 있다.
제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 또한, 제1 소스 전극(141)과 제1 드레인 전극(142)은 P형 반도체층(132)과 접촉되므로, 이를 고려하여 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성되는 것이 바람직하다. (도 8의 S106)
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따르면, N형 반도체층(131)과 P형 반도체층(132)은 하나의 챔버에서 진공 상태를 유지하며 연속 증착하여 형성된다. 그 결과, 본 발명의 실시예는 N형 반도체층(131)과 P형 반도체층(132)의 계면을 안정적으로 형성할 수 있을 뿐만 아니라, CuO가 아닌 Cu2O로 형성할 수 있다. 즉, 본 발명의 실시예는 N형 반도체층(131)이 N형 반도체 특성을 가지며, P형 반도체층(132)이 P형 반도체 특성을 갖는 박막 트랜지스터를 제조할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 11은 도 10의 Ⅱ-Ⅱ'의 단면도이다.
도 10에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터가 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 가진다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터(10)는 P형 반도체 특성이 있는 P형 박막 트랜지스터(PT)와 N형 반도체 특성이 있는 N형 박막 트랜지스터(NT)를 포함한다.
P형 박막 트랜지스터(PT)는 제1 하부 게이트 전극(111), 제1 반도체층(230), 제1 소스 전극(141), 제1 드레인 전극(142), 및 제1 상부 게이트 전극(161)을 포함한다. 제1 반도체층(230)은 제1 N형 반도체층(133)과 제1 P형 반도체층(134)을 포함한다. P형 박막 트랜지스터(PT)에서 제1 하부 게이트 전극(111)에는 전압이 인가되지 않으므로, 제1 하부 게이트 전극(111)은 기판(100)을 통해 제1 N형 반도체층(133)에 입사되는 광을 차단하는 광 차단층으로 역할을 한다.
N형 박막 트랜지스터(NT)는 제2 하부 게이트 전극(112), 제2 반도체층(240), 제2 소스 전극(144), 및 제2 드레인 전극(145), 및 제2 상부 게이트 전극(162)을 포함한다. 제2 반도체층(240)은 제2 N형 반도체층(135)과 제2 P형 반도체층(136)을 포함한다. N형 박막 트랜지스터(NT)에서 제2 상부 게이트 전극(162)에는 전압이 인가되지 않으므로, 제2 상부 게이트 전극(162)은 생략될 수 있다.
박막 트랜지스터(10)는 기판(100) 상에 형성된다. 기판(100)은 플라스틱(plastic) 또는 유리(glass)로 이루어질 수 있다.
기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(10)를 보호하기 위해 버퍼막이 기판(100) 상에 형성될 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112)은 기판(100) 또는 버퍼막 상에 형성될 수 있다. 제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112) 상에는 제1 게이트 절연막(120)이 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112)은 기판(100)으로부터 제1 N형 반도체층(133)과 제2 N형 반도체층(135)에 입사되는 광을 차단하는 역할을 할 수 있다. 즉, 제1 N형 반도체층(133)과 제2 N형 반도체층(135)은 제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112)에 의해 광으로부터 보호될 수 있다.
제1 게이트 절연막(120) 상에는 제1 N형 반도체층(133)과 제2 N형 반도체층(135)이 형성될 수 있다. 제1 N형 반도체층(133) 상에는 제1 P형 반도체층(134)이 형성되고, 제2 N형 반도체층(135) 상에는 제2 P형 반도체층(136)이 형성될 수 있다. 제1 N형 반도체층(133)과 제1 P형 반도체층(134) 각각은 제1 하부 게이트 전극(111) 및 제1 상부 게이트 전극(161) 각각에 중첩될 수 있다. 제2 N형 반도체층(135)과 제2 P형 반도체층(136) 각각은 제2 하부 게이트 전극(112) 각각에 중첩될 수 있다.
제1 N형 반도체층(133)과 제2 N형 반도체층(135)은 N형 산화물 반도체층으로 형성되고, 제1 P형 반도체층(134)과 제2 P형 반도체층(136)은 P형 산화물 반도체층으로 형성될 수 있다. N형 반도체층(131)이 N형 산화물 반도체층인 경우, IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다. P형 반도체층(132)이 P형 산화물 반도체층인 경우, Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
제1 N형 반도체층(133)과 제2 N형 반도체층(135)이 N형 산화물 반도체층으로 형성되고 제1 P형 반도체층(134)과 제2 P형 반도체층(136)이 P형 산화물 반도체층으로 형성되는 경우, 제1 P형 반도체층(134)과 제2 P형 반도체층(136) 각각의 두께는 제1 N형 반도체층(133)과 제2 N형 반도체층(135) 각각의 두께보다 얇게 형성될 수 있다. 특히, P형 반도체 특성을 제대로 구현하기 위해서는, 제1 P형 반도체층(134)과 제2 P형 반도체층(136)의 두께가 10㎚ 이하로 형성되는 것이 바람직하다.
제2 N형 반도체층(135)의 제1 방향(X축 방향)의 길이(L3)는 제2 P형 반도체층(136)의 제1 방향(X축 방향)의 길이(L4)보다 길게 형성될 수 있다. 이로 인해, 제2 N형 반도체층(135)의 일부는 제2 P형 반도체층(136)에 의해 덮이지 않을 수 있다. 따라서, 제2 소스 전극(143)과 제2 드레인 전극(144)은 제2 P형 반도체층(136)에 의해 덮이지 않은 제2 N형 반도체층(135)에 접속될 수 있다.
도 10에서는 제1 N형 반도체층(133)의 제1 방향(X축 방향)의 길이가 제1 P형 반도체층(134)의 제1 방향(X축 방향)의 길이와 실질적으로 동일하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 제1 N형 반도체층(133)의 제1 방향(X축 방향)의 길이는 제1 P형 반도체층(134)의 제1 방향(X축 방향)의 길이보다 길게 형성될 수 있다.
또한, 도 10에서는 제1 N형 반도체층(133)의 제2 방향(Y축 방향)의 길이가 제1 P형 반도체층(134)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 제1 N형 반도체층(133)의 제2 방향(Y축 방향)의 길이는 제1 P형 반도체층(134)의 제2 방향(Y축 방향)의 길이보다 길게 형성될 수 있다. 또한, 제2 N형 반도체층(135)의 제2 방향(Y축 방향)의 길이가 제2 P형 반도체층(136)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 제2 N형 반도체층(135)의 제2 방향(Y축 방향)의 길이는 제2 P형 반도체층(136)의 제2 방향(Y축 방향)의 길이보다 길게 형성될 수 있다.
제1 P형 반도체층(134)과 제2 P형 반도체층(136) 상에는 제2 게이트 절연막(151)과 제3 게이트 절연막(152)이 형성된다. 제2 게이트 절연막(151)과 제3 게이트 절연막(152) 각각은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제3 게이트 절연막(152)은 생략될 수 있다.
제3 게이트 절연막(152) 상에는 제3 게이트 전극(161)과 제2 상부 게이트 전극(162)이 형성된다. 제3 게이트 전극(161)과 제2 상부 게이트 전극(162)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 4에서는 제1 상부 게이트 전극(161)의 제2 방향(Y축 방향)의 길이가 제1 P형 반도체층(134)의 제2 방향(Y축 방향)의 길이보다 길게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 제1 상부 게이트 전극(161)의 제2 방향(Y축 방향)의 길이는 제1 P형 반도체층(134)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하거나 또는 그보다 짧을 수 있다. 다만, 제1 상부 게이트 전극(161)의 제2 방향(Y축 방향)의 길이가 길수록 제1 P형 반도체층(134)의 채널 영역이 넓게 형성되므로, 제1 상부 게이트 전극(161)의 제2 방향(Y축 방향)의 길이는 이를 고려하여 설계될 수 있다.
또한, 도 4에서는 제2 상부 게이트 전극(162)의 제2 방향(Y축 방향)의 길이가 제2 P형 반도체층(136)의 제2 방향(Y축 방향)의 길이보다 길게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 제2 상부 게이트 전극(162)의 제2 방향(Y축 방향)의 길이는 제2 P형 반도체층(136)의 제2 방향(Y축 방향)의 길이와 실질적으로 동일하거나 또는 그보다 짧을 수 있다. 다만, 제2 상부 게이트 전극(162)의 제2 방향(Y축 방향)의 길이가 길수록 제2 P형 반도체층(136)의 채널 영역이 넓게 형성되므로, 제2 게이트 전극(162)의 제2 방향(Y축 방향)의 길이는 이를 고려하여 설계될 수 있다.
제1 게이트 절연막(120), 제1 N형 반도체층(133), 제1 P형 반도체층(134), 제2 N형 반도체층(135), 제2 P형 반도체층(136), 제1 상부 게이트 전극(161)제1 상부 게이트 전극(161)(162) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(170)에는 층간 절연막(170)을 관통하여 제1 P형 반도체층(134)을 노출시키는 제1 콘택홀(C1)과 제2 콘택홀(C2)이 형성되고, 층간 절연막(170)을 관통하여 제2 N형 반도체층(135)을 노출시키는 제3 콘택홀(C3)과 제4 콘택홀(C4)이 형성될 수 있다. 구체적으로, 제3 콘택홀(C3)과 제4 콘택홀(C4)에 의해 제2 P형 반도체층(136)에 의해 덮이지 않은 제2 N형 반도체층(135)이 노출될 수 있다.
층간 절연막(170) 상에는 제1 소스 전극(141), 제1 드레인 전극(142), 제2 소스 전극(143), 및 제2 드레인 전극(144)이 형성될 수 있다. 제1 소스 전극(141)은 제1 콘택홀(C1)을 통해 제1 P형 반도체층(134)에 접속될 수 있다. 제1 드레인 전극(142)은 제2 콘택홀(C2)을 통해 제1 P형 반도체층(134)에 접속될 수 있다. 제2 소스 전극(143)은 제3 콘택홀(C3)을 통해 제2 P형 반도체층(136)에 의해 덮이지 않은 제2 N형 반도체층(135)에 접속될 수 있다. 제2 드레인 전극(144)은 제4 콘택홀(C4)을 통해 제2 P형 반도체층(136)에 의해 덮이지 않은 제2 N형 반도체층(135)에 접속될 수 있다.
제1 소스전극(141)과 제1 드레인 전극(142)은 제1 P형 반도체층(134)에 접속되며, 제2 소스전극(143)과 제2 드레인 전극(144)은 제2 N형 반도체층(135)에 접속되므로, 제1 소스전극(141)과 제1 드레인 전극(142) 사이의 간격은 제2 소스 전극(143)과 제2 드레인 전극(144) 사이의 간격보다 짧다.
제1 드레인 전극(142)과 제2 드레인 전극(144)은 서로 연결될 수 있으며, 이 경우 박막 트랜지스터(10)는 CMOS로 기능할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 13a 내지 도 13f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13f에 도시된 단면도들은 도 12에 도시된 박막 트랜지스터의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는 도 12 및 도 13a 내지 도 13f를 결부하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.
첫 번째로, 도 13a와 같이 기판(100) 상에 제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112)을 형성한다. 도 12의 S201 단계는 도 8의 S101 단계와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다. (도 12의 S201)
두 번째로, 도 13b와 같이 제1 하부 게이트 전극(111)과 제2 하부 게이트 전극(112) 상에 제1 게이트 절연막(120)이 형성하고, 제1 게이트 절연막(120) 상에 제1 N형 반도체층(133)과 제2 N형 반도체층(135)을 형성하며, 제1 N형 반도체층(133) 상에 제1 P형 반도체층(134)을 형성하고 제2 N형 반도체층(135) 상에 제2 P형 반도체층(136)을 형성한다. 도 12의 S202 단계는 도 8의 S102 단계와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다. (도 12의 S202)
세 번째로, 도 13c와 같이 제1 P형 반도체층(134)의 전부와 제2 P형 반도체층(136)의 일부를 덮도록 제2 게이트 절연막(151)을 형성하고, 제2 게이트 절연막(151)을 보호막으로 하여 제2 게이트 절연막(151)에 덮이지 않은 제2 P형 반도체층(136)을 식각한다. 이로 인해, 제2 N형 반도체층(135)의 제1 방향(X축 방향)의 길이(L3)는 제2 P형 반도체층(136)의 제1 방향(X축 방향)의 길이(L4)보다 길게 형성될 수 있다. (도 12의 S203)
네 번째로, 도 13d와 같이 제2 게이트 절연막(151) 상에 제3 게이트 절연막(152)을 형성하고, 제3 게이트 절연막(152) 상에 상부 게이트 전극(160)을 형성한다.
구체적으로, PECVD 법을 이용하여 제2 게이트 절연막(151) 상의 전면에 제3 게이트 절연막(152)을 형성한다. 그리고 나서, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제3 게이트 절연막(152) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 게이트 절연막(151), 제3 게이트 절연막(152), 및 제2 금속층을 일괄 패터닝하여 제2 게이트 절연막(151), 제3 게이트 절연막(152), 제1 상부 게이트 전극(161), 및 제2 상부 게이트 전극(162)을 완성한다. 제1 상부 게이트 전극(161)은 제1 P형 반도체층(134)과 중첩되고, 제2 상부 게이트 전극(162)은 제2 P형 반도체층(136)과 중첩될 수 있다. 제2 상부 게이트 전극(162)과 제3 게이트 절연막(152)은 생략될 수 있다. (도 12의 S204)
다섯 번째로, 도 13e와 같이 제1 N형 반도체층(133), 제1 P형 반도체층(134), 제2 N형 반도체층(135), 제2 P형 반도체층(136), 제1 상부 게이트 전극(161), 및 제2 상부 게이트 전극(162) 상에 층간 절연막(170)을 형성한다. 층간 절연막(170)은 PECVD 법을 이용하여 형성될 수 있다.
그리고 나서, 층간 절연막(170)을 관통하여 제1 P형 반도체층(134)을 노출시키는 제1 및 제2 콘택홀들(C1, C2)과 제2 P형 반도체층(136)에 의해 덮이지 않은 제2 N형 반도체층(135)을 노출시키는 제3 및 제4 콘택홀들(C3, C4)이 형성될 수 있다. (도 12의 S205)
여섯 번째로, 도 13f와 같이 층간 절연막(170) 상에 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(170) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다.
제1 소스 전극(141)은 제1 콘택홀(C1)을 통해 제1 P형 반도체층(134)에 접속될 수 있다. 제1 드레인 전극(142)은 제2 콘택홀(C2)을 통해 제1 P형 반도체층(134)에 접속될 수 있다. 제2 소스 전극(143)은 제3 콘택홀(C3)을 통해 제2 P형 반도체층(134)에 의해 덮이지 않은 제2 N형 반도체층(135)에 접속될 수 있다. 제2 드레인 전극(144)은 제4 콘택홀(C4)을 통해 제2 P형 반도체층(134)에 의해 덮이지 않은 제2 N형 반도체층(135)에 접속될 수 있다.
제1 드레인 전극(142)과 제2 드레인 전극(144)은 서로 연결될 수 있으며, 이 경우 박막 트랜지스터(10)는 CMOS로 기능할 수 있다.
제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 또한, 제1 소스 전극(141)과 제1 드레인 전극(142)은 P형 반도체층(132)과 접촉되므로, 이를 고려하여 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성되는 것이 바람직하다. (도 12의 S206)
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 박막 트랜지스터 110: 하부 게이트 전극
111: 제1 하부 게이트 전극 112: 제2 하부 게이트 전극
120: 제1 게이트 절연막 130: 반도체층
131: N형 반도체층 132: P형 반도체층
141: 제1 소스 전극 142: 제1 드레인 전극
143: 제2 소스 전극 144: 제2 드레인 전극
151: 제2 게이트 절연막 152: 제3 게이트 절연막
160: 상부 게이트 전극 161: 제1 상부 게이트 전극
162: 제2 상부 게이트 전극 170: 층간 절연막
C1: 제1 콘택홀 C2: 제2 콘택홀
C3: 제3 콘택홀 C4: 제4 콘택홀
1000: 유기발광 표시장치(1000) 1100: 표시패널
1200: 게이트 구동부 1300: 소스 드라이브 집적회로
1400: 연성필름 1500: 회로보드
1600: 타이밍 제어부

Claims (19)

  1. 기판 상에 배치된 하부 게이트 전극;
    상기 하부 게이트 전극을 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치된 상부 게이트 전극을 구비하고,
    상기 반도체층은 N형 반도체층과 P형 반도체층을 포함하며,
    상기 N형 반도체층의 일 측 너비는 상기 P형 반도체층의 일 측 너비보다 넓으며,
    상기 P형 반도체층의 하면은 상기 N형 반도체층의 상면에 직접 접하는, 박막 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체층과 상기 상부 게이트 전극을 덮는 층간 절연막을 더 포함하는 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 층간 절연막을 관통하여 상기 P형 반도체층의 일부를 노출시키는 제1 콘택홀을 통해 상기 P형 반도체층에 접속되는 제1 소스 전극; 및
    상기 층간 절연막을 관통하여 상기 P형 반도체층의 다른 일부를 노출시키는 제2 콘택홀을 통해 상기 P형 반도체층에 접속되는 제1 드레인 전극을 더 포함하는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 층간 절연막을 관통하여 상기 N형 반도체층의 일부를 노출시키는 제3 콘택홀을 통해 상기 N형 반도체층에 접속되는 제2 소스 전극; 및
    상기 층간 절연막을 관통하여 상기 N형 반도체층의 다른 일부를 노출시키는 제4 콘택홀을 통해 상기 N형 반도체층에 접속되는 제2 드레인 전극을 더 포함하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극은 서로 접속된, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 N형 반도체층은 N형 산화물 반도체층이고, 상기 P형 반도체층은 P형 산화물 반도체층인, 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 P형 반도체층은 Cu2O인, 박막 트랜지스터.
  9. 기판 상에 배치된 제1 하부 게이트 전극과 제2 하부 게이트 전극;
    상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극을 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치된 제1 및 제2 반도체층들;
    상기 제1 및 제2 반도체층 상에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치된 제1 및 제2 상부 게이트 전극을 구비하고,
    상기 제1 반도체층은 제1 N형 반도체층과 제1 P형 반도체층을 포함하고, 상기 제2 반도체층은 제2 N형 반도체층과 제2 P형 반도체층을 포함하며,
    상기 제2 N형 반도체층의 일 측 너비는 상기 제2 P형 반도체층의 일 측 너비보다 넓으며,
    상기 제2 P형 반도체층의 하면은 상기 제2 N형 반도체층의 상면에 직접 접하는, 박막 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제1 하부 게이트 전극은 상기 제1 반도체층과 중첩되고, 상기 제2 하부 게이트 전극은 상기 제2 반도체층과 중첩되며, 상기 제1 상부 게이트 전극은 상기 제1 반도체층과 중첩되며, 상기 제2 상부 게이트 전극은 상기 제2 반도체층과 중첩되는, 박막 트랜지스터.
  11. 제 9 항에 있어서,
    상기 제1 N형 반도체층 상에 상기 제1 P형 반도체층이 배치되는, 박막 트랜지스터.
  12. 제 9 항에 있어서,
    상기 제1 및 제2 반도체층과 상기 제1 및 제2 상부 게이트 전극을 덮는 층간 절연막을 더 포함하는 박막 트랜지스터.
  13. 제 12 항에 있어서,
    상기 층간 절연막을 관통하여 상기 제1 반도체층의 상기 제1 P형 반도체층의 일부를 노출시키는 제1 콘택홀을 통해 상기 제1 반도체층의 상기 제1 P형 반도체층에 접속되는 제1 소스 전극; 및
    상기 층간 절연막을 관통하여 상기 제1 반도체층의 상기 제1 P형 반도체층의 다른 일부를 노출시키는 제2 콘택홀을 통해 상기 제1 반도체층의 상기 제1 P형 반도체층에 접속되는 제1 드레인 전극을 더 포함하는 박막 트랜지스터.
  14. 제 13 항에 있어서,
    상기 층간 절연막을 관통하여 상기 제2 반도체층의 상기 제2 N형 반도체층의 일부를 노출시키는 제3 콘택홀을 통해 상기 제2 반도체층의 상기 제2 N형 반도체층에 접속되는 제2 소스 전극; 및
    상기 층간 절연막을 관통하여 상기 제2 반도체층의 상기 제2 N형 반도체층의 다른 일부를 노출시키는 제4 콘택홀을 통해 상기 제2 반도체층의 상기 제2 N형 반도체층에 접속되는 제2 드레인 전극을 더 포함하는 박막 트랜지스터.
  15. 제 14 항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극은 서로 접속된, 박막 트랜지스터.
  16. 제 9 항에 있어서,
    상기 제1 및 제2 N형 반도체층은 N형 산화물 반도체층이고, 상기 제1 및 제2 P형 반도체층은 P형 산화물 반도체층인, 박막 트랜지스터.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 P형 반도체층은 Cu2O인, 박막 트랜지스터.
  18. 기판 상에 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극을 덮는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 N형 반도체층을 형성하고, 상기 N형 반도체층 상에 P형 반도체층을 형성하는 단계;
    상기 P형 반도체층의 일부를 덮는 제2 게이트 절연막을 형성하고, 상기 N형 반도체층의 일 측 너비가 상기 P형 반도체층의 일 측 너비보다 넓어지도록 상기 P형 반도체층을 식각하는 단계; 및
    상기 제2 게이트 절연막을 패터닝하고, 상기 제2 게이트 절연막 상에 상부 게이트 전극을 형성하는 단계를 포함하고,
    상기 P형 반도체층의 하면은 상기 N형 반도체층의 상면에 직접 접하는, 박막 트랜지스터의 제조방법.
  19. 데이터 라인들, 게이트 라인들, 및 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시패널;
    상기 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동회로; 및
    상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동회로를 구비하고,
    상기 표시패널 또는 상기 게이트 구동회로는 제 1 항, 제 3 항 내지 제 16 항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는, 표시장치.
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