KR20210008204A - 표시 장치 - Google Patents

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백경민
신상원
신현억
이주현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 상면에 오목부를 포함하는 기판; 상기 오목부에 배치된 하부도전층; 상기 기판 상에 배치되고, 상기 하부도전층에 대응하여 컨택홀을 포함하는 절연층; 상기 절연층 상에 배치되며 상기 컨택홀을 통해 상기 하부도전층과 연결된 상부도전층; 상기 기판 상에 배치되며, 반도체층 및 상기 반도체층 상에 배치된 게이트전극을 포함하는 박막트랜지스터; 및 상기 박막트랜지스터와 연결되는 표시요소;를 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display Apparatus}
본 발명의 실시예들은 장치에 관한 것으로 더 상세하게는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시 장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시 장치에는 액정 표시 장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED), 그리고 전기 영동 표시 장치(Electrophoretic Display Device: ED) 등이 있다.
한편, 상기 표시 장치들은 박막트랜지스터(Thin Film Transistor, TFT)를 포함하는데, 상기 박막트랜지스터는 저온폴리실리콘(Low Temperature Poly Silicon, LTPS)의 제조 공정으로 형성될 수 있다.
본 발명의 실시예들은 신뢰도가 높은 표시 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 상면에 오목부를 포함하는 기판; 상기 오목부에 배치된 하부도전층; 상기 기판 상에 배치되고, 상기 하부도전층에 대응하여 컨택홀을 포함하는 절연층; 상기 절연층 상에 배치되며 상기 컨택홀을 통해 상기 하부도전층과 연결된 상부도전층; 상기 기판 상에 배치되며, 반도체층 및 상기 반도체층 상에 배치된 게이트전극을 포함하는 박막트랜지스터; 및 상기 박막트랜지스터와 연결되는 표시요소;를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 절연층은 상기 게이트전극을 덮는 층간절연층;을 포함하며, 상기 상부도전층은 상기 층간절연층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 상부도전층 및 상기 하부도전층 사이에 중간도전층;을 더 포함하고, 상기 하부도전층 및 상기 중간도전층이 연결되고, 상기 중간도전층 및 상기 상부도전층이 연결될 수 있다.
일 실시예에 있어서, 상기 절연층은 제1컨택홀을 포함하는 게이트절연층을 포함하고, 상기 게이트절연층 상에 제2컨택홀을 포함하는 상기 층간절연층이 배치되며, 상기 하부도전층 및 상기 중간도전층은 상기 제1컨택홀을 통해 연결되고, 상기 상부도전층 및 상기 중간도전층은 상기 제2컨택홀을 통해 연결될 수 있다.
일 실시예에 있어서, 상기 상부도전층은 상기 게이트전극과 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 하부도전층은 상기 박막트랜지스터와 중첩될 수 있다.
일 실시예에 있어서, 상기 상부도전층은 상기 하부도전층과 직접적으로 연결될 수 있다.
일 실시예에 있어서, 상기 기판은 고분지 수지를 포함하는 복수의 베이스층 및 무기물을 포함하는 복수의 배리어층이 교대로 적층될 수 있다.
일 실시예에 있어서, 상기 복수의 베이스층은 제1베이스층 및 제2베이스층을 포함하고, 상기 복수의 배리어층은 제1배리어층 및 제2배리어층을 포함하며, 상기 제1베이스층, 상기 제1배리어층, 상기 제2베이스층, 및 상기 제2배리어층이 순서대로 적층되며, 상기 제2배리어층의 상면에 상기 오목부를 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 베이스층은 제1베이스층 및 제2베이스층을 포함하고, 상기 복수의 배리어층은 제1배리어층 및 제2배리어층을 포함하며, 상기 제1베이스층, 상기 제1배리어층, 상기 제2베이스층, 및 상기 제2배리어층이 순서대로 적층되며, 상기 제2배리어층에 개구부가 배치되고, 상기 개구부는 상기 제2베이스층에 배치된 상기 오목부와 연결될 수 있다.
일 실시예에 있어서, 상기 기판의 상면과 상기 하부도전층의 상면은 동일한 평면에 포함될 수 있다.
일 실시예에 있어서, 상기 기판은 글라스일 수 있다.
본 발명의 다른 실시예는, 상면에 오목부를 포함하는 기판; 상기 오목부에 배치된 하부도전층; 상기 기판 상에 배치되고, 상기 하부도전층에 대응하여 컨택홀을 포함하는 절연층; 상기 기판 상에 배치되고, 상기 하부도전층과 연결되는 박막트랜지스터; 및 상기 박막트랜지스터와 연결되는 표시요소;를 포함하고, 상기 박막트랜지스터는 반도체층 및 상기 반도체층 상에 배치된 게이트전극을 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 절연층은 상기 게이트전극을 덮는 층간절연층을 포함하고, 상기 층간절연층 상에 배치되는 상부도전층;을 더 포함하며, 상기 상부도전층은 상기 컨택홀을 통해 상기 하부도전층과 연결되고, 상기 상부도전층은 상기 박막트랜지스터와 연결될 수 있다.
일 실시예에 있어서, 상기 상부도전층 및 상기 하부도전층 사이에 중간도전층;을 더 포함하고, 상기 하부도전층은 상기 중간도전층과 연결되며, 상기 중간도전층은 상기 상부도전층과 연결될 수 있다.
일 실시예에 있어서, 상기 하부도전층은 상기 컨택홀을 통해 상기 게이트전극과 연결될 수 있다.
일 실시예에 있어서, 상기 하부도전층은 상기 박막트랜지스터와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판은 제1베이스층, 제1배리어층, 제2베이스층, 및 제2배리어층이 순서대로 적층되고, 상기 제2배리어층에 상기 오목부가 배치될 수 있다.
일 실시예에 있어서, 상기 기판은 제1베이스층, 제1배리어층, 제2베이스층, 및 제2배리어층이 순서대로 적층되고, 상기 제2베이스층에 오목부를 포함하고, 상기 제2배리어층에 개구부를 포함하며, 상기 개구부와 상기 오목부는 연결될 수 있다.
일 실시예에 있어서, 상기 기판의 상면과 상기 하부도전층의 상면은 동일한 평면에 포함될 수 있다.
상기한 바와 같이, 본 발명의 실시예들은 오목부를 포함하는 기판 및 상기 오목부에 도전층을 배치하여 고품질의 표시 장치를 제공할 수 있다.
또한, 기판 상부에 상기 도전층에 의한 단차가 형성되지 않아 ELA(Excimer Laser Annealing) 공정을 이용하여 저온폴리실리콘(LTPS)을 용이하게 제작할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소의 등가회로도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다.
도 3b는 도 3a의 A 부분을 확대한 확대도이다.
도 4a는 본 발명의 다른 실시예에 따른 표시 장치의 단면 확대도이다.
도 4b는 본 발명의 또 다른 실시예에 따른 표시 장치의 단면 확대도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 각 화소(P)는 각각 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
표시 장치(1)는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 모바일 기기일 수 있다. 후술할 표시 장치(1)는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치가 사용될 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1스캔 구동회로(141), 제2스캔 구동회로(142), 패드부(PDA), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.
제1스캔 구동회로(141)는 스캔선(SL)을 통해 각 화소(P)에 스캔 신호를 제공할 수 있다. 제2스캔 구동회로(142)는 표시영역(DA)을 사이에 두고 제1스캔 구동회로(141)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1스캔 구동회로(141)와 전기적으로 연결될 수 있고, 나머지는 제2스캔 구동회로(142)에 연결될 수 있다. 다른 실시예로, 제2스캔 구동회로(142)는 생략될 수 있다.
패드부(PDA)는 기판(101)의 일 측에 배치될 수 있다. 패드부(PDA)의 각 패드(PAD)들은 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다.
인쇄회로기판(PCB)의 단자(PCB-P)는 표시 패널(100)의 패드(PAD)들과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 패널(100)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1스캔 구동회로(141) 및 제2스캔 구동회로(142)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161) 및 제2 연결배선(171)을 통해 제1 전원공급배선(160) 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(P)로 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 패드부(PDA)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 1은 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(101) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 패드부(PDA)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160, first power supply line)은 표시영역(DA)을 사이에 두고 x 방향을 따라 나란하게 연장된 제1서브배선(162) 및 제2서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소의 등가회로도이다.
도 2을 참조하면, 화소(P)는 화소회로(PC), 및 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스위칭 전압에 기초하여 데이터선(DL)으로부터 입력된 데이터 전압을 제1 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 제2 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1 박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 공통전극(예, 캐소드)은 제2 전원전압(ELVSS)을 공급받을 수 있다.
도 2는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다. 예컨대, 화소회로(PC)는 전술한 2개의 박막트랜지스터 외에 1개 또는 그 이상의 박막트랜지스터들을 더 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다. 도 3b는 도 3a의 A 부분을 확대한 확대도이다.
기판(101) 상에는 화소회로와 절연층들을 포함하는 화소회로층(PCL), 상기 화소회로층(PCL) 상에는 복수의 표시요소들을 포함하는 표시요소층(DEL)이 배치될 수 있다. 표시요소층(DEL)은 표시요소들, 예컨대 앞서 설명한 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로층(PCL)은 유기발광다이오드(OLED)들 각각에 연결된 화소회로와 절연층들을 포함할 수 있다. 화소회로층(PCL)은 복수의 트랜지스터들 및 스토리지 커패시터들, 그리고 이들 사이에 개재된 절연층들을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 기판(101)은 오목부(101CC)를 포함할 수 있고, 상기 오목부(101CC)에는 하부도전층(DM)이 배치될 수 있다.
일 실시예에서 기판(101)은 글래스일 수 있다. 다른 실시예에서 기판(101)은 고분자 수지를 포함할 수 있다.
기판(101)은 오목부(101CC)를 포함할 수 있다. 구체적으로 기판(101)의 상면에 오목부(101CC)가 배치될 수 있다. 도 3a 및 도 3b는 오목부(101CC)의 단면 형상이 사다리꼴인 경우를 도시하였으나, 다른 실시예에서 오목부(101CC)는 다양한 형상이 가능할 수 있다. 예를 들어, 오목부(101CC)의 단면 형상은 직사각형, 정사각형 등 다각형 및 반원이 가능할 수 있다.
오목부(101CC)는 폭은 다양할 수 있다. 예를 들어, 오목부(101CC)는 기판(101)의 길이 방향으로 연장되어 박막트랜지스터(TFT)와 중첩될 수 있다. 다른 예로서, 오목부(101CC)는 기판(101)의 길이 방향으로 연장되어 박막트랜지스터(TFT)와 인접하도록 배치될 수 있다. 또 다른 예로서, 오목부(101CC)는 박막트랜지스터와 중첩되지 않도록 배치될 수 있다.
오목부(101CC)의 깊이는 기판(101)의 두께보다 작게 형성될 수 있다. 그리고, 오목부(101CC)의 깊이는 다양할 수 있다. 도 3a에 도시된 바와 다르게, 오목부(101CC)는 더 깊게 형성되거나, 더 얕게 형성될 수도 있다. 즉, 기판의 두께보다 작게 형성되면 충분하다.
오목부(101CC)의 위치는 다양하게 배치될 수 있다. 예를 들어, 오목부(101CC)는 박막트랜지스터(TFT)와 인접하게 배치될 수 있다. 다른 예로서, 오목부(101CC)는 박막트랜지스터(TFT)와 인접하지 않게 배치될 수도 있다.
하부도전층(DM)은 오목부(101CC)에 배치될 수 있다. 구체적으로 하부도전층(DM)은 오목부(101CC)에 배치되어 오목부(101CC)를 채울 수 있다. 일 실시예에서, 하부도전층(DM)의 상면은 기판(101)의 상면과 동일한 평면에 포함될 수 있다. 구체적으로, 오목부(101CC)가 배치되지 않은 기판(101)의 상면과 하부도전층(DM)의 상면은 동일한 평면에 포함될 수 있다.
하부도전층(DM)은 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐(W), 탈륨(Ta), 니오븀(Nb) 등을 포함할 수 있다.
상기와 같은 기판(101) 상면에 오목부(101CC) 및 하부도전층(DM)은 다음과 같은 제조방법에 의해 형성될 수 있다.
먼저 기판을 준비한다. 그리고, 오목부(101CC)가 형성될 부분을 제외하고, 기판의 상부에 포토레지스트 패턴을 형성한다.
그 다음, 기판의 상부에 식각공정을 이용하여 오목부(101CC)를 형성할 수 있다. 상기 식각 공정은 습식 식각(Wet etching), 건식 식각(Dry etching), 또는 이들의 조합에 의해서 수행될 수 있다.
그 다음, 포토레지스트 패턴을 제거한다. 포토레지스트 패턴을 제거하는 방법으로는 공지의 방법이 이용될 수 있다.
그 다음, 기판(101)의 상부에 금속물질을 증착한다.
그 다음, 상기 금속물질이 증착된 기판(101)의 상부를 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 과정을 거쳐서 하부도전층(DM)을 형성한다.
하부도전층(DM)은 화학적 기계적 연마(CMP) 과정을 거치기 때문에, 상기 오목부(101CC)에만 형성될 수 있다. 또한, 상기 하부도전층(DM)의 상면과 상기 기판(101)의 상면은 동일한 평면에 포함될 수 있다.
화소회로층(PCL)은 버퍼층(111), 박막트랜지스터(TFT), 무기절연층(IL), 및 평탄화 절연층(117)을 포함할 수 있다. 무기절연층(IL)은 제1 게이트절연층(113a), 제2 게이트절연층(113b), 및 층간 절연층(115)을 포함할 수 있다.
버퍼층(111)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
박막트랜지스터(TFT)는 반도체층(112)을 포함하며, 반도체층(112)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(112)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 반도체층(112)은 채널영역(112c) 및 채널영역(112c)의 양측에 각각 배치된 드레인영역(112a) 및 소스영역(112b)을 포함할 수 있다. 게이트전극(114)은 채널영역(112c)과 중첩할 수 있다.
상기 반도체층(112)의 비정질 실리콘은 ELA(Eximer Laser Annealing) 공정을 이용하여 폴리 실리콘으로 형성될 수 있다.
게이트전극(114)은 저저항 금속 물질을 포함할 수 있다. 게이트전극(114)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
반도체층(112)과 게이트전극(114) 사이의 제1 게이트절연층(113a)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다.
제2 게이트절연층(113b)은 상기 게이트전극(114)을 덮도록 구비될 수 있다. 제2 게이트절연층(113b)은 상기 제1 게이트절연층(113a)과 유사하게 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다.
제2 게이트절연층(113b) 상부에는 스토리지 커패시터(Cst)의 상부 전극(Cst2)이 배치될 수 있다. 상부 전극(Cst2)은 그 아래의 게이트전극(114)과 중첩할 수 있다. 이 때, 제2 게이트절연층(113b)을 사이에 두고 중첩하는 게이트전극(114) 및 상부 전극(Cst2)은 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 게이트전극(114)은 스토리지 커패시터(Cst)의 하부 전극(Cst1)으로 기능할 수 있다.
이는 스토리지 커패시터(Cst)와 박막트랜지스터(TFT)가 중첩되어 형성될 수 있음을 의미한다. 다른 실시예에서, 스토리지 커패시터(Cst)의 하부 전극(Cst1)은 게이트전극(114)과 이격되어 구비되어, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩되지 않도록 형성될 수도 있다.
상부 전극(Cst2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간 절연층(115)은 상기 상부 전극(Cst2)을 덮을 수 있다. 층간 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 층간 절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
드레인전극(116a) 및 소스전극(116b)은 각각 층간 절연층(115) 상에 위치할 수 있다. 드레인전극(116a) 및 소스전극(116b)은 전도성이 좋은 재료를 포함할 수 있다. 드레인전극(116a) 및 소스전극(116b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 드레인전극(116a) 및 소스전극(116b)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
상기 버퍼층(111), 제1 게이트절연층(113a), 제2 게이트절연층(113b), 및 층간 절연층(115)은 각각 컨택홀을 포함할 수 있다. 구체적으로, 상기 버퍼층(111)은 버퍼층 컨택홀(111H)을 포함할 수 있다. 상기 제1 게이트절연층(113a)은 제1게이트절연층 컨택홀(113aH) 및 상기 제2 게이트절연층(113b)은 제2게이트절연층 컨택홀(113bH)을 포함할 수 있다. 그리고, 층간 절연층(115)은 제2컨택홀(H2)을 포함할 수 있다.
상기 버퍼층 컨택홀(111H), 제1게이트절연층 컨택홀(113aH), 및 제2게이트절연층 컨택홀(113bH)은 연결될 수 있다. 그리고, 상기 컨택홀들은 제1컨택홀(H1)에 포함될 수 있다.
하부도전층(DM)은 상기 제1컨택홀(H1)에 대응하여 배치될 수 있다. 또는, 기판(101)의 오목부(101CC)는 제1컨택홀(H1)에 대응하여 배치될 수 있다.
중간도전층(MM)은 상기 제1컨택홀(H1)에 대응하여 제2 게이트절연층(113b) 상에 배치될 수 있다. 이에 따라 중간도전층(MM)은 제1컨택홀(H1)을 통해 하부도전층(DM)과 연결될 수 있다. 일 실시예에서, 중간도전층(MM)은 스토리지 커패시터(Cst)의 상부 전극(Cst2)과 동일한 층에 배치될 수 있다.
중간도전층(MM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
상부도전층(UM)은 상기 제2컨택홀(H2)에 대응하여 층간 절연층(115) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UM)은 드레인전극(116a) 또는 소스전극(116b)과 동일한 층에 배치될 수 있다. 일 실시예에서, 상부도전층(UM)은 구동전압선(PL, 도 2a 참조)으로 기능할 수 있다. 따라서, 상부도전층(UM)은 도시하지 않았지만 상기 박막트랜지스터(TFT)와 연결될 수 있다.
하부도전층(DM)은 중간도전층(MM)과 연결될 수 있고, 중간도전층(MM)은 상부도전층(UM)과 연결될 수 있다. 이에 따라, 하부도전층(DM)은 상부도전층(UM)과 연결될 수 있다.
상부도전층(UM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
평탄화 절연층(117)은 유기절연층을 포함할 수 있다. 평탄화 절연층(117)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
전술한 구조의 화소회로층(PCL) 상에는 표시요소층(DEL)이 배치된다. 표시요소층(DEL)은 유기발광다이오드(OLED)를 포함하되, 유기발광다이오드(OLED)의 화소전극(121)은 평탄화 절연층(117)의 콘택홀을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
화소전극(121)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(121)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소전극(121) 상에는 화소전극(121)의 중앙부를 노출하는 개구(119OP)를 갖는 화소정의막(119)이 배치된다. 화소정의막(119)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 개구(119OP)는 유기발광다이오드(OLED)에서 방출되는 빛의 발광영역(이하, 발광영역이라 함, EA)을 정의할 수 있다. 예컨대, 개구(119OP)의 폭이 발광영역(EA)의 폭에 해당할 수 있다.
화소정의막(119)의 개구(119OP)에는 발광층(122)이 배치될 수 있다. 발광층(122)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 도시되지는 않았으나, 발광층(122)의 아래와 위에는 각각 제1 기능층 및 제2 기능층이 배치될 수 있다. 제1 기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층은 발광층(122) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2 기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1 기능층 및/또는 제2 기능층은 후술할 공통전극(123)과 마찬가지로 기판(101)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
공통전극(123)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 공통전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 공통전극(123)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
박막봉지층(TFE)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하며, 일 실시예로서 도 3a는 박막봉지층(TFE)이 순차적으로 적층된 제1 무기봉지층(131), 유기봉지층(132) 및 제2 무기봉지층(133)을 포함하는 것을 도시한다.
제1 무기봉지층(131) 및 제2 무기봉지층(133)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(132)은 아크릴레이트(acrylate)를 포함할 수 있다.
박막봉지층(TFE) 상에는 터치전극들을 포함하는 터치전극층(미도시)이 배치되고, 터치전극층 상에는 광학적 기능층(미도시)이 배치될 수 있다. 터치전극층은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 광학적 기능층은 외부로부터 표시 장치(1)를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있고, 및/또는 표시 장치(1)에서 방출되는 빛의 색 순도를 향상시킬 수 있다. 일 실시예로, 광학적 기능층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 광학적 기능층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예로, 광학적 기능층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
상기와 같은 하부도전층(DM)의 배치는 배선의 저항을 감소시키기 위함일 수 있다. 일 실시예에서 구동전압선의 저항을 줄이기 위함일 수 있다. 구체적으로 구동전압선의 역할을 할 수 있는 상부도전층(UM)이 하부도전층(DM)과 연결되어 저항이 줄어들 수 있다. 따라서, 저항이 큼에 따라 발생할 수 있는 잔상 문제들을 해결할 수 있다.
또한, 하부도전층(DM)의 상면과 기판(101)의 상면이 동일한 평면 상에 배치될 수 있다. 따라서, 하부도전층(DM)이 배치되더라도, 기판(101) 상에 화소회로층(PCL)이 단차를 가지지 않고 형성될 수 있다. 특히, 반도체층(112)이 단차를 가지지 않고 형성될 수 있다.
만약 하부도전층(DM)과 기판(101) 사이에 단차가 형성되는 경우, ELA공정에서 레이저의 조사거리로 인한 에너지 차이 때문에 반도체층(112)의 폴리 실리콘이 균일하게 형성되지 않을 수 있다. 본 실시예에서와 같이 하부도전층(DM)의 상면과 기판(101)의 상면이 동일한 평면에 배치되는 경우, 균일한 폴리 실리콘이 형성되어 고품질의 다양한 표시 장치가 제작될 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 표시 장치의 단면 확대도이다.
도 4a에 있어서, 도 3b와 동일한 참조부호는 동일한 부재를 의미하는 바, 중복된 설명은 생략하기로 한다.
도 4a를 참조하면, 기판(101')은 오목부(SUB4CC)를 포함할 수 있고, 상기 오목부(SUB4CC)에는 하부도전층(DM)이 배치될 수 있다. 도 4a의 오목부(SUB4CC)는 도 3a 및 도 3b의 오목부(101CC)와 유사한 바 상세한 설명은 생략하기로 한다.
기판(101')은 가요성을 가질 수 있다. 기판(101')은 고분자 수지를 포함할 수 있으며, 다층 구조를 가질 수 있다. 예컨대, 도 4a에 도시된 바와 같이, 순차적으로 적층된 제1베이스층(SUB1), 제1배리어층(SUB2), 제2베이스층(SUB3), 제2배리어층(SUB4)을 포함할 수 있다.
제1베이스층(SUB1) 및 제2베이스층(SUB3)은 각각 고분자 수지를 포함할 수 있다. 예컨대, 제1베이스층(SUB1) 및 제2베이스층(SUB3)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.
제1배리어층(SUB2) 및 제2배리어층(SUB4)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx, x>0), 실리콘산화물(SiOx, x>0)와 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
오목부(SUB4CC)는 제2배리어층(SUB4)에 포함될 수 있다. 구체적으로 오목부(SUB4CC)는 제2배리어층(SUB4)의 상면에 배치될 수 있다.
하부도전층(DM)의 상면은 제2배리어층(SUB4)의 상면과 동일한 평면을 포함될 수 있다. 구체적으로, 오목부(SUB4CC)가 배치되지 않은 제2배리어층(SUB4)의 상면과 하부도전층(DM)의 상면은 동일한 평면에 포함될 수 있다.
도 4a에 있어서, 오목부(SUB4CC)의 하면은 제2배리어층(SUB4)의 하면과 동일한 평면상에 배치되는 것으로 도시되었으나, 다른 예에서 오목부(SUB4CC)의 하면은 제2배리어층(SUB4) 내부에 배치될 수도 있다.
도 4b는 본 발명의 또 다른 실시예에 따른 표시 장치의 단면 확대도이다.
도 4b에 있어서, 도 4a와 동일한 참조부호는 동일한 부재를 의미하는 바, 중복된 설명은 생략하기로 한다.
도 4b를 참조하면, 제2배리어층(SUB4)은 하부 개구부(SUB4OP)를 포함할 수 있다. 제2베이스층(SUB3)은 오목부(SUB3CC)를 포함할 수 있다. 도 4b의 오목부(SUB3CC)는 도 4a의 오목부(SUB4CC)와 유사한 바 상세한 설명은 생략하기로 한다.
제2배리어층(SUB4)은 하부 개구부(SUB4OP)를 포함할 수 있으며, 상기 하부 개구부(SUB4OP)는 상기 오목부(SUB3CC)와 대응하여 배치될 수 있다. 이에 따라, 하부 개구부(SUB4OP)는 오목부(SUB3CC)와 연결될 수 있다.
하부도전층(DM)은 상기 하부 개구부(SUB4OP) 및 상기 오목부(SUB3CC)에 배치될 수 있다. 이를 다시 말하면, 하부도전층(DM)의 깊이는 기판(101')의 두께보다 작게 형성되면 되고, 다양한 깊이를 갖는 실시예가 가능할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다.
도 5에 있어서, 도 3a와 동일한 참조부호는 동일 부재를 의미하는 바 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 기판(101)은 오목부(101CC')를 포함할 수 있고, 상기 오목부(101CC')에는 하부도전층(DM')이 배치될 수 있다.
오목부(101CC')는 상기 박막트랜지스터(TFT)와 중첩될 수 있다. 구체적으로 상기 오목부(101CC')는 상기 박막트랜지스터(TFT) 하부에서 박막트랜지스터(TFT)에 대응되도록 배치될 수 있다.
오목부(101CC')의 일 방향으로의 폭은 상기 박막트랜지스터(TFT)의 일 방향으로의 폭보다 클 수 있다. 구체적으로 박막트랜지스터(TFT)와 상기 오목부(101CC')는 전체적으로 중첩될 수 있다.
상기 하부도전층(DM')은 상기 박막트랜지스터(TFT)와 중첩될 수 있다. 구체적으로 하부도전층(DM')은 박막트랜지스터(TFT) 하부에 대응하여 상기 오목부(101CC')에 배치될 수 있다. 따라서, 하부도전층(DM')은 기판(101)의 하부로부터 입사되는 빛에 의해 박막트랜지스터(TFT)의 특성이 열화되는 것을 방지할 수 있다.
하부도전층(DM')은 상부도전층(UM)으로부터 컨택홀을 통해 연결될 수 있다. 하부도전층(DM')은 상부도전층(UM)으로부터 정전압 또는 신호를 제공 받을 수 있다. 예컨대, 하부도전층(DM')은 구동전압 또는 스캔 신호를 제공받을 수 있다. 하부도전층(DM')은 정전압 또는 신호를 제공받음에 따라 정전기 방전이 발생될 확률을 현저히 줄일 수 있다.
본 발명의 다른 실시예에서, 상기 하부도전층(DM')은 표시영역(DA)의 내측에 광 투과부를 구비한 표시 장치에도 적용될 수 있다.
구체적으로, 표시 장치는 표시영역(DA) 및 표시영역(DA) 내부에 유기발광다이오드(OLED)가 배치되지 않은 광 투과부를 구비할 수 있다. 광 투과부는 컴포넌트로부터 방출되는 빛/신호나 컴포넌트로 입사되는 빛/신호가 투과(transmission)되는 영역으로 이해할 수 있다.
컴포넌트는 광 투과부에 위치할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다.
본 실시예에서, 상기 하부도전층(DM')은 컴포넌트로부터 출사되는 광이 화소(P)에 도달하는 것을 방지할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 3a와 동일한 참조 부호는 동일 부재를 의미하는 바, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 기판(101)은 오목부(101CC)를 포함할 수 있고, 상기 오목부(101CC)에는 하부도전층(DM)이 배치될 수 있다.
하부도전층(DM)은 상부도전층(UM)과 직접적으로 연결될 수 있다. 구체적으로, 제1컨택홀(H1) 및 제2컨택홀(H2)은 연결될 수 있고, 상기 제1컨택홀(H1) 및 제2컨택홀(H2) 통해 상부도전층(UM)은 하부도전층(DM)과 연결될 수 있다.
구동전압선의 역할을 할 수 있는 상부도전층(UM)이 하부도전층(DM)과 연결되어 저항이 줄어들 수 있다. 따라서, 저항이 큼에 따라 발생할 수 있는 잔상 문제들을 해결할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치 중 어느 하나의 화소를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 3a와 동일한 참조부호는 동일 부재를 의미하는 바, 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 기판(101)은 오목부(101CC)를 포함할 수 있고, 상기 오목부(101CC)에는 하부도전층(DM)이 배치될 수 있다.
본 실시예에 있어서, 상부도전층(UM')은 제1 게이트절연층(113a) 상에 배치되어, 상부도전층(UM')은 상기 게이트전극(114)과 일체로 구비될 수 있다. 구체적으로, 상부도전층(UM')은 게이트전극(114)이 길이방향으로 연장되어 배치된 것일 수 있다.
상부도전층(UM')은 하부도전층(DM)과 연결될 수 있다. 상부도전층(UM')은 제1게이트절연층 컨택홀(113aH) 및 버퍼층 컨택홀(111H)을 통해 하부도전층(DM)과 연결될 수 있다. 이때, 제1게이트절연층 컨택홀(113aH)은 반도체층과 중첩하지 않을 수 있다. 예를 들어, 제1게이트절연층 컨택홀(113aH)은 드레인영역(112a) 또는 채널영역(112c)과 중첩하지 않을 수 있다.
이를 다른 관점에서 보면, 하부도전층(DM)은 컨택홀을 통해 상기 게이트전극(114)과 연결될 수 있다.
게이트전극(114)은 길이 방향으로 연장되어 반도체층(112) 상에 배치되는 제1 부분 및 반도체층(112) 상에 배치되지 않은 제2 부분을 포함할 수 있다. 또한, 게이트전극(114)은 제1게이트절연층 컨택홀(113aH) 및 버퍼층 컨택홀(111H)을 통해 하부도전층(DM)과 연결될 수 있다. 구체적으로, 상기 제2 부분과 하부도전층(DM)은 제1게이트절연층 컨택홀(113aH) 및 버퍼층 컨택홀(111H)을 통해 연결될 수 있다
도 7에 있어서, 하부도전층(DM)이 게이트전극(114)에 연결된 모습을 나타내기 위해 어느 하나의 화소를 다른 측면에서 나타낸 단면도이다. 따라서, 반도체층(112)의 소스영역이 생략되었으며, 소스전극(116b)이 반도체층(112)의 소스영역에 컨택홀을 통해 연결됨도 생략되었다. 하지만, 당 기술분야의 통상의 기술자라면 충분히 이해할 수 있을 것이다.
상기와 같이 하부도전층(DM)이 상기 게이트전극(114)과 연결되는 배치는 게이트전극(114)의 저항을 감소시키기 위함일 수 있다.
게이트전극(114)의 저항을 줄이기 위해서는, 게이트전극(114)의 두께를 증가시킬 필요가 있다. 다만, 화소회로층(PCL)에 배치된 게이트전극(114)의 두께를 증가시킴에 있어서는 한계가 있다. 예를 들어, 화소회로층(PCL)에 배치된 게이트전극(114)의 두께가 늘어나면, 상기 층간 절연층(115)은 온전하게 게이트전극(114)을 덮으며 배치되지 못할 수 있다.
따라서, 게이트전극(114)의 저항을 감소시키기 위해 하부도전층(DM)을 상기 기판(101)의 오목부(101CC)에 배치할 수 있다. 이에 따라, 게이트전극(114)의 저항이 큼에 따라 발생할 수 잇는 잔상 문제들을 해결할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101CC, 101CC', SUB3CC, SUB4CC: 오목부
H1, H2: 제1컨택홀, 제2컨택홀
101, 101': 기판
111: 버퍼층
112: 반도체층
113a: 제1 게이트절연층
113b: 제2 게이트절연층
114: 게이트전극
115: 층간 절연층
116a: 드레인전극
116b: 소스전극
117: 평탄화 절연층
119: 화소정의막
121: 화소전극
122: 발광층
123: 공통전극
131: 제1 무기봉지층
132: 유기봉지층
133: 제2 무기봉지층
141: 제1스캔 구동회로
142: 제2스캔 구동회로
150: 데이터 구동회로
151: 연결배선
160: 제1 전원공급배선
170: 제2 전원공급배선

Claims (20)

  1. 상면에 오목부를 포함하는 기판;
    상기 오목부에 배치된 하부도전층;
    상기 기판 상에 배치되고, 상기 하부도전층에 대응하여 컨택홀을 포함하는 절연층;
    상기 절연층 상에 배치되며 상기 컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;
    상기 기판 상에 배치되며, 반도체층 및 상기 반도체층 상에 배치된 게이트전극을 포함하는 박막트랜지스터; 및
    상기 박막트랜지스터와 연결되는 표시요소;를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 절연층은 상기 게이트전극을 덮는 층간절연층;을 포함하며,
    상기 상부도전층은 상기 층간절연층 상에 배치된, 표시 장치.
  3. 제2항에 있어서,
    상기 상부도전층 및 상기 하부도전층 사이에 중간도전층;을 더 포함하고,
    상기 하부도전층 및 상기 중간도전층이 연결되고,
    상기 중간도전층 및 상기 상부도전층이 연결되는, 표시 장치.
  4. 제3항에 있어서,
    상기 절연층은 제1컨택홀을 포함하는 게이트절연층을 포함하고,
    상기 게이트절연층 상에 제2컨택홀을 포함하는 상기 층간절연층이 배치되며,
    상기 하부도전층 및 상기 중간도전층은 상기 제1컨택홀을 통해 연결되고,
    상기 상부도전층 및 상기 중간도전층은 상기 제2컨택홀을 통해 연결되는, 표시 장치.
  5. 제1항에 있어서,
    상기 상부도전층은 상기 게이트전극과 일체로 구비된, 표시 장치.
  6. 제1항에 있어서,
    상기 하부도전층은 상기 박막트랜지스터와 중첩되는, 표시 장치.
  7. 제1항에 있어서,
    상기 상부도전층은 상기 하부도전층과 직접적으로 연결되는, 표시 장치.
  8. 제1항에 있어서,
    상기 기판은 고분지 수지를 포함하는 복수의 베이스층 및 무기물을 포함하는 복수의 배리어층이 교대로 적층되는, 표시 장치.
  9. 제8항에 있어서,
    상기 복수의 베이스층은 제1베이스층 및 제2베이스층을 포함하고,
    상기 복수의 배리어층은 제1배리어층 및 제2배리어층을 포함하며,
    상기 제1베이스층, 상기 제1배리어층, 상기 제2베이스층, 및 상기 제2배리어층이 순서대로 적층되며,
    상기 제2배리어층의 상면에 상기 오목부를 포함하는, 표시 장치.
  10. 제8항에 있어서,
    상기 복수의 베이스층은 제1베이스층 및 제2베이스층을 포함하고,
    상기 복수의 배리어층은 제1배리어층 및 제2배리어층을 포함하며,
    상기 제1베이스층, 상기 제1배리어층, 상기 제2베이스층, 및 상기 제2배리어층이 순서대로 적층되며,
    상기 제2배리어층에 개구부가 배치되고,
    상기 개구부는 상기 제2베이스층에 배치된 상기 오목부와 연결되는, 표시 장치.
  11. 제1항에 있어서,
    상기 기판의 상면과 상기 하부도전층의 상면은 동일한 평면에 포함되는, 표시 장치.
  12. 제1항에 있어서,
    상기 기판은 글라스인, 표시 장치.
  13. 상면에 오목부를 포함하는 기판;
    상기 오목부에 배치된 하부도전층;
    상기 기판 상에 배치되고, 상기 하부도전층에 대응하여 컨택홀을 포함하는 절연층;
    상기 기판 상에 배치되고, 상기 하부도전층과 연결되는 박막트랜지스터; 및
    상기 박막트랜지스터와 연결되는 표시요소;를 포함하고,
    상기 박막트랜지스터는 반도체층 및 상기 반도체층 상에 배치된 게이트전극을 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 절연층은 상기 게이트전극을 덮는 층간절연층을 포함하고,
    상기 층간절연층 상에 배치되는 상부도전층;을 더 포함하며,
    상기 상부도전층은 상기 컨택홀을 통해 상기 하부도전층과 연결되고,
    상기 상부도전층은 상기 박막트랜지스터와 연결되는, 표시 장치.
  15. 제14항에 있어서,
    상기 상부도전층 및 상기 하부도전층 사이에 중간도전층;을 더 포함하고,
    상기 하부도전층은 상기 중간도전층과 연결되며,
    상기 중간도전층은 상기 상부도전층과 연결되는, 표시 장치.
  16. 제13항에 있어서,
    상기 하부도전층은 상기 컨택홀을 통해 상기 게이트전극과 연결되는, 표시 장치.
  17. 제13항에 있어서,
    상기 하부도전층은 상기 박막트랜지스터와 중첩되는, 표시 장치.
  18. 제13항에 있어서,
    상기 기판은 제1베이스층, 제1배리어층, 제2베이스층, 및 제2배리어층이 순서대로 적층되고,
    상기 제2배리어층에 상기 오목부가 배치되는, 표시 장치.
  19. 제13항에 있어서,
    상기 기판은 제1베이스층, 제1배리어층, 제2베이스층, 및 제2배리어층이 순서대로 적층되고,
    상기 제2베이스층에 오목부를 포함하고,
    상기 제2배리어층에 개구부를 포함하며,
    상기 개구부와 상기 오목부는 연결되는, 표시장치.
  20. 제13항에 있어서,
    상기 기판의 상면과 상기 하부도전층의 상면은 동일한 평면에 포함되는, 표시장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220039918A (ko) * 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조방법
KR20220142597A (ko) * 2021-04-14 2022-10-24 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713878B1 (ko) 2000-06-30 2007-05-07 비오이 하이디스 테크놀로지 주식회사 플랫 패널 디스플레이의 제조 방법
EP1670079B1 (en) * 2004-12-08 2010-12-01 Samsung Mobile Display Co., Ltd. Method of forming a conductive pattern of a thin film transistor
KR100730177B1 (ko) 2005-12-07 2007-06-19 삼성에스디아이 주식회사 박막 트랜지스터 및 이의 제조방법
JP4748456B2 (ja) * 2006-09-26 2011-08-17 カシオ計算機株式会社 画素駆動回路及び画像表示装置
KR20120043404A (ko) * 2010-10-26 2012-05-04 삼성모바일디스플레이주식회사 표시장치 및 이의 제조방법
KR101486038B1 (ko) 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102173707B1 (ko) * 2013-05-31 2020-11-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
KR102370035B1 (ko) * 2015-02-05 2022-03-07 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
KR101980781B1 (ko) 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20180100013A (ko) * 2017-02-28 2018-09-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102434909B1 (ko) 2017-08-04 2022-08-19 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
KR102448325B1 (ko) * 2017-11-16 2022-09-30 삼성디스플레이 주식회사 표시패널 및 이를 포함하는 전자장치

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