JP2021015270A - 表示装置 - Google Patents

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ギョンミン ペク
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サンウォン シン
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ジュヒョン イ
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Abstract

【課題】信頼度が高い表示装置を提供する。【解決手段】上面に凹部を含む基板と、凹部に配置された下部導電層と、基板上に配置され、下部導電層に対応し、コンタクトホールを含む絶縁層と、絶縁層上に配置され、コンタクトホールを介して、下部導電層と接続された上部導電層と、基板上に配置され、半導体層、及び半導体層上に配置されたゲート電極を含む薄膜トランジスタと、薄膜トランジスタと接続される表示要素と、を含む表示装置である。【選択図】図３Ａ

Description

本発明は、表示装置に関する。
情報化社会の発展により、画像表示のための表示装置への要求が多様な形態で増大している。該表示装置の分野は、体積が大きい陰極線管（ＣＲＴ：ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ）を代替する、薄くて軽く、大面積が可能な平板表示装置（ＦＰＤ：ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）に急速に変化してきた。該平板表示装置には、液晶表示装置（ＬＣＤ：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）、プラズマディスプレイパネル（ＰＤＰ：ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ）、有機発光表示装置（ＯＬＥＤ：ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）そして電気泳動表示装置（ＥＤ：ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などがある。
一方、前記表示装置は、薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を含む。前記薄膜トランジスタは、低温ポリシリコン（ＬＴＰＳ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）の製造工程によって形成される。
本発明が解決しようとする課題は、信頼度が高い表示装置を提供することである。しかし、そのような課題は、例示的なものであり、それにより、本発明の範囲が限定されるものではなく、言及されていない他の課題は、本発明の記載から、当該分野において当業者に明確に理解されるであろう。
本発明の一実施形態は、上面に凹部を含む基板と、前記凹部に配置された下部導電層と、前記基板上に配置され、前記下部導電層に対応してコンタクトホールを含む絶縁層と、前記絶縁層上に配置され、前記コンタクトホールを介して、前記下部導電層と接続された上部導電層と、前記基板上に配置され、半導体層、及び前記半導体層上に配置されたゲート電極を含む薄膜トランジスタと、前記薄膜トランジスタと接続される表示要素と、を含む表示装置を開示する。
一実施形態において、前記絶縁層は、前記ゲート電極を覆う層間絶縁層を含み、前記上部導電層は、前記層間絶縁層上に配置されてもよい。
一実施形態において、前記上部導電層と前記下部導電層との間に、中間導電層をさらに含み、前記下部導電層及び前記中間導電層が接続され、前記中間導電層及び前記上部導電層が接続されてもよい。
一実施形態において、前記絶縁層は、第１コンタクトホールを含むゲート絶縁層を含み、前記ゲート絶縁層上に、第２コンタクトホールを含む前記層間絶縁層が配置され、前記下部導電層及び前記中間導電層は、前記第１コンタクトホールを介して接続され、前記上部導電層及び前記中間導電層は、前記第２コンタクトホールを介して接続されてもよい。
一実施形態において、前記上部導電層は、前記ゲート電極と一体に具備されてもよい。
一実施形態において、前記下部導電層は、前記薄膜トランジスタと重畳されてもよい。
一実施形態において、前記上部導電層は、前記下部導電層と直接に接続されてもよい。
一実施形態において、前記基板は、高分子樹脂を含む複数のベース層、及び無機物を含む複数のバリア層が相互に積層されてもよい。
一実施形態において、前記複数のベース層は、第１ベース層及び第２ベース層を含み、前記複数のバリア層は、第１バリア層及び第２バリア層を含み、前記第１ベース層、前記第１バリア層、前記第２ベース層及び前記第２バリア層が順に積層され、前記第２バリア層の上面に、前記凹部を含んでもよい。
一実施形態において、前記複数のベース層は、第１ベース層及び第２ベース層を含み、前記複数のバリア層は、第１バリア層及び第２バリア層を含み、前記第１ベース層、前記第１バリア層、前記第２ベース層及び前記第２バリア層が順に積層され、前記第２バリア層に開口部が配置され、前記開口部は、前記第２ベース層に配置された前記凹部と接続されてもよい。
一実施形態において、前記基板の上面と、前記下部導電層の上面は、同一平面に含まれてもよい。
一実施形態において、前記基板は、ガラスであってもよい。
本発明の他の実施形態は、上面に凹部を含む基板と、前記凹部に配置された下部導電層と、前記基板上に配置され、前記下部導電層に対応してコンタクトホールを含む絶縁層と、前記基板上に配置され、前記下部導電層と接続される薄膜トランジスタと、前記薄膜トランジスタと接続される表示要素と、を含み、前記薄膜トランジスタは、半導体層、及び前記半導体層上に配置されたゲート電極を含む表示装置を開示する。
一実施形態において、前記絶縁層は、前記ゲート電極を覆う層間絶縁層を含み、前記層間絶縁層上に配置される上部導電層をさらに含み、前記上部導電層は、前記コンタクトホールを介して、前記下部導電層と接続され、前記上部導電層は、前記薄膜トランジスタと接続されてもよい。
一実施形態において、前記上部導電層と前記下部導電層との間に、中間導電層をさらに含み、前記下部導電層は、前記中間導電層と接続され、前記中間導電層は、前記上部導電層とも接続されてもよい。
一実施形態において、前記下部導電層は、前記コンタクトホールを介して、前記ゲート電極とも接続されてもよい。
一実施形態において、前記下部導電層は、前記薄膜トランジスタとも重畳されてもよい。
一実施形態において、前記基板は、第１ベース層、第１バリア層、第２ベース層及び第２バリア層が順に積層され、前記第２バリア層に、前記凹部が配置されてもよい。
一実施形態において、前記基板は、第１ベース層、第１バリア層、第２ベース層及び第２バリア層が順に積層され、前記第２ベース層に凹部を含み、前記第２バリア層に開口部を含み、前記開口部と前記凹部は、接続されてもよい。
一実施形態において、前記基板の上面と、前記下部導電層の上面は、同一平面に含まれてもよい。
本発明によれば、凹部を含む基板、及び前記凹部に導電層を配置し、高品質の表示装置を提供することができる。
また、該基板上部に、前記導電層による段差が形成されず、ＥＬＡ（ｅｘｃｉｍｅｒ ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）工程を利用し、低温ポリシリコン（ＬＴＰＳ）を容易に作製することができる。
本発明の一実施形態による表示装置を概略的に図示した平面図である。 本発明の一実施形態による表示装置に含まれたいずれか１つの画素の等価回路図である。 本発明の一実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。 図３ＡのＡ部分を拡大した拡大図である。 本発明の他の実施形態による表示装置の断面拡大図である。 本発明のさらに他の実施形態による表示装置の断面拡大図である。 本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。 本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。 本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。
本発明は、多様な変更を加えることができ、さまざまな実施形態を有することができる。以下において、複数の実施形態を図面に例示し、詳細に説明する。本発明の効果、特徴、及びそれらを達成する装置又は方法は、以下において図面と共に詳細に説明されている実施形態を参照することで、明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多様な形態で具現可能である。
以下において、添付された図面を参照し、本発明の実施形態について詳細に説明するが、図面を参照して説明するとき、同一または対応する構成要素は、同一の番号を付し、それに係わる重複する説明は、省略する。
以下の実施形態において、第１、第２のような用語は、限定的な意味ではなく、１つの構成要素を他の構成要素と区別する目的に使用される。
以下の実施形態において、単数の表現は、文脈上明白に異なることを意味しない限り、複数の表現を含む。
以下の実施形態において、「含む」または「有する」というような用語は、明細書上に記載された特徴または構成要素が存在するということを意味するものであり、１以上の他の特徴または構成要素が付加される可能性をあらかじめ排除するものではない。
以下の実施形態において、膜、領域、構成要素というような部分が、他の部分の上または上部にあるとするとき、他の部分の真上にある場合だけではなく、間に、他の膜、領域、構成要素などが介在されている場合も含む。
図面においては、説明の便宜上、構成要素の大きさが誇張または縮小される場合がある。例えば、図面に示された各構成の大きさ及び厚みは、説明の便宜上、任意に示されているので、本発明は、必ずしも図示されたところに限定されるものではない。
ある実施形態が異なって具現可能である場合、特定の工程順序は、説明される順序と異なって行われてもよい。例えば、連続して説明される２つの工程が実質的に同時に行われてもよく、説明される順序と反対の順序に進められてもよい。
以下の実施形態において、膜、領域、構成要素などが接続されているとするとき、膜、領域、構成要素が直接接続されている場合だけではなく、膜、領域、構成要素の間に他の膜、領域、構成要素が介在し、間接的に接続されている場合も含む。例えば、本明細書において、膜、領域、構成要素などが電気的に接続されているとするとき、膜、領域、構成要素などが直接電気的に接続されている場合だけではなく、間に、他の膜、領域、構成要素などが介在され、間接的に電気的接続されている場合も含む。
図１は、本発明の一実施形態による表示装置を概略的に図示した平面図である。
図１を参照すれば、表示装置１は、イメージを表示する表示領域ＤＡと、イメージを表示しない非表示領域ＮＤＡと、を含む。表示装置１は、表示領域ＤＡに配置された複数の画素Ｐから放出される光を利用し、イメージを提供することができる。各画素Ｐは、それぞれ赤色、緑色、青色または白色の光を放出することができる。
表示装置１は、画像を表示する装置であり、ゲーム機、マルチメディア機器、超小型ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）のような携帯が可能なモバイル機器でもある。また、表示装置１は、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）、電気泳動表示装置（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ）、有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ）、無機ＥＬ表示装置（ｉｎｏｒｇａｎｉｃ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ ｄｉｓｐｌａｙ）、電界放出表示装置（ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｉｓｐｌａｙ）、表面伝導電子放出表示装置（ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ ｄｉｓｐｌａｙ）、量子点表示装置（ｑｕａｎｔｕｍ ｄｏｔ ｄｉｓｐｌａｙ）、プラズマ表示装置（ｐｌａｓｍａ ｄｉｓｐｌａｙ）、陰極線管表示装置（ｃａｔｈｏｄｅ ｒａｙ ｄｉｓｐｌａｙ）などを含んでもよい。以下では、本発明の一実施形態による表示装置１として、有機発光表示装置を例に挙げて説明するが、本発明の一実施形態では、前述のような多様な方式の表示装置が使用されてもよい。
各画素Ｐは、非表示領域ＮＤＡに配置された外部回路と電気的に接続されてもよい。非表示領域ＮＤＡには、第１スキャン駆動回路１４１、第２スキャン駆動回路１４２、パッド部ＰＤＡ、データ駆動回路１５０、第１電源供給配線１６０及び第２電源供給配線１７０が配置されてもよい。
第１スキャン駆動回路１４１は、スキャン線ＳＬを介して、各画素Ｐにスキャン信号を提供することができる。第２スキャン駆動回路１４２は、表示領域ＤＡを挟み、第１スキャン駆動回路１４１と平行にも配置される。表示領域ＤＡに配置された画素Ｐのうち一部は、第１スキャン駆動回路１４１と電気的に接続されてもよく、残りは、第２スキャン駆動回路１４２に接続されてもよい。他の実施形態において、第２スキャン駆動回路１４２は、省略されてもよい。
パッド部ＰＤＡは、基板１０１の一側にも配置される。パッド部ＰＤＡの各パッドＰＡＤは、絶縁層によって覆われずに露出され、印刷回路基板ＰＣＢと電気的に接続されてもよい。
印刷回路基板ＰＣＢの端子ＰＣＢ−Ｐは、表示パネル１００のパッドＰＡＤと電気的に接続されてもよい。印刷回路基板ＰＣＢは、制御部（図示は省略）の信号または電源を表示パネル１００に伝達する。制御部で生成された制御信号は、印刷回路基板ＰＣＢを介して、第１スキャン駆動回路１４１及び第２スキャン駆動回路１４２にそれぞれ伝達することができる。制御部は、第１接続配線１６１及び第２接続配線１７１を介して、第１電源供給配線１６０及び第２電源供給配線１７０に、それぞれ第１電源電圧ＥＬＶＤＤ及び第２電源電圧ＥＬＶＳＳを提供することができる。第１電源電圧ＥＬＶＤＤは、第１電源供給配線１６０と接続された駆動電圧線ＰＬを介して、各画素Ｐに提供され、第２電源電圧ＥＬＶＳＳは、第２電源供給配線１７０と接続された各画素Ｐにも提供される。
データ駆動回路１５０は、データ線ＤＬに電気的に接続される。データ駆動回路１５０のデータ信号は、パッド部ＰＤＡに接続された接続配線１５１、及び接続配線１５１と接続されたデータ線ＤＬを介して、各画素Ｐにも提供される。図１は、データ駆動回路１５０が印刷回路基板ＰＣＢに配置されたところを図示するが、他の実施形態において、データ駆動回路１５０は、基板１０１上に配置される。例えば、データ駆動回路１５０は、パッド部ＰＤＡと第１電源供給配線１６０との間に配置される。
第１電源供給配線（ｆｉｒｓｔ ｐｏｗｅｒ ｓｕｐｐｌｙ ｌｉｎｅ）１６０は、表示領域ＤＡを挟み、ｘ方向に沿って平行に延長された第１サブ配線１６２及び第２サブ配線１６３を含んでもよい。第２電源供給配線（ｓｅｃｏｎｄ ｐｏｗｅｒ ｓｕｐｐｌｙ ｌｉｎｅ）１７０は、一側が開放されたループ形状で、表示領域ＤＡを部分的に取り囲むことができる。
図２は、本発明の一実施形態による表示装置に含まれたいずれか１つの画素の等価回路図である。
図２を参照すれば、画素Ｐは、画素回路ＰＣ、及び画素回路ＰＣに接続された表示要素として、有機発光ダイオードＯＬＥＤを含んでもよい。
画素回路ＰＣは、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２及びストレージキャパシタＣｓｔを含んでもよい。各画素Ｐは、有機発光ダイオードＯＬＥＤを介して、例えば、赤色、緑色または青色の光を放出するか、あるいは赤色、緑色、青色または白色の光を放出することができる。
第２薄膜トランジスタＴ２は、スイッチング薄膜トランジスタであり、スキャン線ＳＬ及びデータ線ＤＬに接続され、スキャン線ＳＬから入力されるスイッチング電圧に基づいてデータ線ＤＬから入力されたデータ電圧を、第１薄膜トランジスタＴ１に伝達することができる。ストレージキャパシタＣｓｔは、第２薄膜トランジスタＴ２と駆動電圧線ＰＬとに接続され、第２薄膜トランジスタＴ２から伝達された電圧と、駆動電圧線ＰＬに供給される第１電源電圧ＥＬＶＤＤとの差に該当する電圧を保存することができる。
第１薄膜トランジスタＴ１は、駆動薄膜トランジスタであり、駆動電圧線ＰＬとストレージキャパシタＣｓｔとに接続され、ストレージキャパシタＣｓｔに保存された電圧値に対応し、駆動電圧線ＰＬから有機発光ダイオードＯＬＥＤを流れる駆動電流を制御することができる。有機発光ダイオードＯＬＥＤは、駆動電流により、所定の輝度を有する光を放出することができる。有機発光ダイオードＯＬＥＤの共通電極（例：カソード）は、第２電源電圧ＥＬＶＳＳを供給されることができる。
図２は、画素回路ＰＣが、２個の薄膜トランジスタと、１個のストレージキャパシタとを含むものであると説明しているが、本発明は、それに限定されるものではない。薄膜トランジスタの個数、及びストレージキャパシタの個数は、画素回路ＰＣの設計により、多様に変更可能である。例えば、画素回路ＰＣは、前述の２個の薄膜トランジスタ以外に、１個またはそれ以上の薄膜トランジスタをさらに含んでもよい。
図３Ａは、本発明の一実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。図３Ｂは、図３ＡのＡ部分を拡大した拡大図である。
基板１０１上には、画素回路と絶縁層とを含む画素回路層ＰＣＬ、前記画素回路層ＰＣＬ上には、複数の表示要素を含む表示要素層ＤＥＬが配置されてもよい。表示要素層ＤＥＬは、表示要素、例えば、前述の有機発光ダイオードＯＬＥＤを含んでもよい。画素回路層ＰＣＬは、有機発光ダイオードＯＬＥＤそれぞれに接続された画素回路と、絶縁層とを含んでもよい。画素回路層ＰＣＬは、複数のトランジスタ及びストレージキャパシタ、並びにそれら間に介在された絶縁層を含んでもよい。
図３Ａ及び図３Ｂを参照すれば、基板１０１は、凹部１０１ＣＣを含み、前記凹部１０１ＣＣには、下部導電層ＤＭが配置されてもよい。
一実施形態において、基板１０１は、ガラスである。他の実施形態において、基板１０１は、高分子樹脂を含んでもよい。
基板１０１は、凹部１０１ＣＣを含んでもよい。具体的には、基板１０１の上面に凹部１０１ＣＣが配置されてもよい。図３Ａ及び図３Ｂは、凹部１０１ＣＣの断面形状が台形である場合を図示したが、他の実施形態において、凹部１０１ＣＣは、多様な形状が可能である。例えば、凹部１０１ＣＣの断面形状は、長方形、正方形などの多角形、及び半円が可能である。
凹部１０１ＣＣの幅は、多様である。例えば、凹部１０１ＣＣは、基板１０１の長手方向に延長され、薄膜トランジスタＴＦＴと重畳される。他の例として、凹部１０１ＣＣは、基板１０１の長手方向に延長され、薄膜トランジスタＴＦＴと隣接するように配置される。さらに他の例として、凹部１０１ＣＣは、薄膜トランジスタと重畳されないように配置される。
凹部１０１ＣＣの深さは、基板１０１の厚みより浅く形成される。そして、凹部１０１ＣＣの深さは、多様である。図３Ａに図示されるところと異なるように、凹部１０１ＣＣは、さらに深く形成、または、さらに浅く形成される。すなわち、凹部１０１ＣＣは、基板の厚みより薄く形成されれば、十分である。
凹部１０１ＣＣの位置は、多様に配置される。例えば、凹部１０１ＣＣは、薄膜トランジスタＴＦＴと隣接するように配置される。他の例として、凹部１０１ＣＣは、薄膜トランジスタＴＦＴと隣接しないように配置される。
下部導電層ＤＭは、凹部１０１ＣＣにも配置される。具体的には、下部導電層ＤＭは、凹部１０１ＣＣに配置され、凹部１０１ＣＣを充填することができる。一実施形態において、下部導電層ＤＭの上面は、基板１０１の上面と同一平面にも含まれる。具体的には、凹部１０１ＣＣが配置されていない基板１０１の上面と、下部導電層ＤＭの上面は、同一平面にも含まれる。
下部導電層ＤＭは、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タングステン（Ｗ）、タリウム（Ｔａ）、ニオビオム（Ｎｂ）などを含んでもよい。
前述のような基板１０１上面に、凹部１０１ＣＣ及び下部導電層ＤＭは、次のような製造方法によっても形成される。
まず、基板を準備する。そして、凹部１０１ＣＣが形成される部分を除き、基板上部に、フォトレジストパターンを形成する。
次に、基板上部に、エッチング工程を利用し、凹部１０１ＣＣを形成することができる。前記エッチング工程は、湿式エッチング（ｗｅｔ ｅｔｃｈｉｎｇ）、乾式エッチング（ｄｒｙ ｅｔｃｈｉｎｇ）、またはそれらの組み合わせによっても遂行される。
次に、フォトレジストパターンを除去する。フォトレジストパターンを除去する方法としては、公知の方法が利用される。
次に、基板１０１の上部に金属物質を蒸着する。
次に、前記金属物質が蒸着された基板１０１上部を、化学的機械的研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）過程を経て、下部導電層ＤＭを形成する。
下部導電層ＤＭは、化学的機械的研磨（ＣＭＰ）過程を経るために、前記凹部１０１ＣＣにだけ形成される。また、前記下部導電層ＤＭの上面と、前記基板１０１の上面は、同一平面に含まれる。
画素回路層ＰＣＬは、バッファ層１１１、薄膜トランジスタＴＦＴ、無機絶縁層ＩＬ及び平坦化絶縁層１１７を含んでもよい。無機絶縁層ＩＬは、第１ゲート絶縁層１１３ａ、第２ゲート絶縁層１１３ｂ及び層間絶縁層１１５を含んでもよい。
バッファ層１１１は、シリコン窒化物、シリコン酸窒化物及びシリコン酸化物のような無機絶縁物を含んでもよく、前述の無機絶縁物を含む単層または多層でもよい。
薄膜トランジスタＴＦＴは、半導体層１１２を含み、半導体層１１２は、ポリシリコンを含んでもよい。また、半導体層１１２は、非晶質（ａｍｏｒｐｈｏｕｓ）シリコンを含んでもよく、酸化物半導体を含んでもよく、あるいは有機半導体などを含んでもよい。半導体層１１２は、チャネル領域１１２ｃ、及びチャネル領域１１２ｃの両側にそれぞれ配置されたドレイン領域１１２ａ及びソース領域１１２ｂを含んでもよい。ゲート電極１１４は、チャネル領域１１２ｃと重畳することができる。
前記半導体層１１２の非晶質シリコンは、ＥＬＡ（ｅｘｉｍｅｒ ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）工程を利用し、ポリシリコンを含んでもよい。
ゲート電極１１４は、低抵抗金属物質を含んでもよい。ゲート電極１１４は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む導電物質を含んでもよく、前述の材料を含む多層または単層に形成されてもよい。
半導体層１１２とゲート電極１１４との間の第１ゲート絶縁層１１３ａは、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ２Ｏ３）、チタン酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ハフニウム酸化物（ＨｆＯ２）または亜鉛酸化物（ＺｎＯ２）のような無機絶縁物を含んでもよい。
第２ゲート絶縁層１１３ｂは、前記ゲート電極１１４を覆うようにも具備される。第２ゲート絶縁層１１３ｂは、前記第１ゲート絶縁層１１３ａと類似して、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ２Ｏ３）、チタン酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ハフニウム酸化物（ＨｆＯ２）または亜鉛酸化物（ＺｎＯ２）のような無機絶縁物を含んでもよい。
第２ゲート絶縁層１１３ｂ上部には、ストレージキャパシタＣｓｔの上部電極Ｃｓｔ２が配置されてもよい。上部電極Ｃｓｔ２は、その下のゲート電極１１４と重畳することができる。このとき、第２ゲート絶縁層１１３ｂを挟んで重畳されるゲート電極１１４及び上部電極Ｃｓｔ２は、ストレージキャパシタＣｓｔを形成することができる。すなわち、ゲート電極１１４は、ストレージキャパシタＣｓｔの下部電極Ｃｓｔ１にして機能することができる。
それは、ストレージキャパシタＣｓｔと薄膜トランジスタＴＦＴとが重畳されて形成されるということを意味する。他の実施形態において、ストレージキャパシタＣｓｔの下部電極Ｃｓｔ１は、ゲート電極１１４と離隔されて具備され、ストレージキャパシタＣｓｔは、薄膜トランジスタＴＦＴと重畳されないように形成される。
上部電極Ｃｓｔ２は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、カルシウム（Ｃａ、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）及び／または銅（Ｃｕ）を含んでもよく、前述の物質の単一層または多層でもよい。
層間絶縁層１１５は、前記上部電極Ｃｓｔ２を覆うことができる。層間絶縁層１１５は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ２Ｏ３）、チタン酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ハフニウム酸化物（ＨｆＯ２）または亜鉛酸化物（ＺｎＯ２）などを含んでもよい。層間絶縁層１１５は、前述の無機絶縁物を含む単一層または多層でもある。
ドレイン電極１１６ａ及びソース電極１１６ｂは、それぞれ層間絶縁層１１５上に位置することができる。ドレイン電極１１６ａ及びソース電極１１６ｂは、伝導性にすぐれる材料を含んでもよい。ドレイン電極１１６ａ及びソース電極１１６ｂは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む導電物質を含んでもよく、前述の材料を含む多層または単層で形成される。一実施形態において、ドレイン電極１１６ａ及びソース電極１１６ｂは、Ｔｉ／Ａｌ／Ｔｉの多層構造を有することができる。
前記バッファ層１１１、第１ゲート絶縁層１１３ａ、第２ゲート絶縁層１１３ｂ及び層間絶縁層１１５は、それぞれコンタクトホールを含んでもよい。具体的には、前記バッファ層１１１は、バッファ層コンタクトホール１１１Ｈを含んでもよい。前記第１ゲート絶縁層１１３ａは、第１ゲート絶縁層コンタクトホール１１３ａＨを含み、前記第２ゲート絶縁層１１３ｂは、第２ゲート絶縁層コンタクトホール１１３ｂＨを含んでもよい。そして、層間絶縁層１１５は、第２コンタクトホールＨ２を含んでもよい。
前記バッファ層コンタクトホール１１１Ｈ、第１ゲート絶縁層コンタクトホール１１３ａＨ及び第２ゲート絶縁層コンタクトホール１１３ｂＨは、接続されてもよい。そして、前記コンタクトホールは、第１コンタクトホールＨ１にも含まれる。
下部導電層ＤＭは、前記第１コンタクトホールＨ１に対応しても配置される。または、基板１０１の凹部１０１ＣＣは、第１コンタクトホールＨ１に対応して配置される。
中間導電層ＭＭは、前記第１コンタクトホールＨ１に対応し、第２ゲート絶縁層１１３ｂ上にも配置される。それにより、中間導電層ＭＭは、第１コンタクトホールＨ１を介して、下部導電層ＤＭと接続される。一実施形態において、中間導電層ＭＭは、ストレージキャパシタＣｓｔの上部電極Ｃｓｔ２と同一層に配置される。
中間導電層ＭＭは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む導電物質を含んでもよく、前述の材料を含む多層または単層にも形成される。
上部導電層ＵＭは、前記第２コンタクトホールＨ２に対応し、層間絶縁層１１５上にも配置される。一実施形態において、上部導電層ＵＭは、ドレイン電極１１６ａまたはソース電極１１６ｂと同一層に配置される。一実施形態において、上部導電層ＵＭは、駆動電圧線ＰＬ（図２）として機能することができる。従って、上部導電層ＵＭは、図示されていないが、前記薄膜トランジスタＴＦＴとも接続される。
下部導電層ＤＭは、中間導電層ＭＭとも接続され、中間導電層ＭＭは、上部導電層ＵＭとも接続される。それにより、下部導電層ＤＭは、上部導電層ＵＭとも接続される。
上部導電層ＵＭは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む導電物質を含んでもよく、前述の材料を含む多層または単層で形成される。
平坦化絶縁層１１７は、有機絶縁層を含んでもよい。平坦化絶縁層１１７は、ポリメチルメタクリレート（ＰＭＭＡ）やポリスチレン（ＰＳ）のような一般汎用高分子、フェノール系基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ−キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドのような有機絶縁物を含んでもよい。
前述構造の画素回路層ＰＣＬ上には、表示要素層ＤＥＬが配置される。表示要素層ＤＥＬは、有機発光ダイオードＯＬＥＤを含むが、有機発光ダイオードＯＬＥＤの画素電極１２１は、平坦化絶縁層１１７のコンタクトホールを介して、薄膜トランジスタＴＦＴと電気的に接続されてもよい。
画素電極１２１は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛酸化物（ＺｎＯ）、インジウム酸化物（Ｉｎ２Ｏ３）、インジウムガリウム酸化物（ＩＧＯ）またはアルミニウム亜鉛酸化物（ＡＺＯ）のような導電性酸化物を含んでもよい。他の実施形態において、画素電極１２１は、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、またはそれらの化合物を含む反射膜を含んでもよい。他の実施形態において、画素電極１２１は、前述の反射膜の上下に、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ２Ｏ３によって形成された膜をさらに含んでもよい。
画素電極１２１上には、画素電極１２１の中央部を露出させる開口１１９ＯＰを有する画素定義膜１１９が配置される。画素定義膜１１９は、有機絶縁物及び／または無機絶縁物を含んでもよい。開口１１９ＯＰは、有機発光ダイオードＯＬＥＤから放出される光の発光領域（以下、発光領域ＥＡとする）を定義することができる。例えば、開口１１９ＯＰの幅が発光領域ＥＡの幅に該当する。
画素定義膜１１９の開口１１９ＯＰには、発光層１２２が配置されてもよい。発光層１２２は、所定色相の光を放出する高分子有機物または低分子有機物を含んでもよい。図示されていないが、発光層１２２の下上には、それぞれ第１機能層及び第２機能層が配置されてもよい。第１機能層は、例えば、ホール輸送層（ＨＴＬ：ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）を含むか、あるいはホール輸送層及びホール注入層（ＨＩＬ：ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）を含んでもよい。第２機能層は、発光層１２２上に配置される構成要素であり、選択的（ｏｐｔｉｏｎａｌ）である。第２機能層は、電子輸送層（ＥＴＬ：ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）及び／または電子注入層（ＥＩＬ：ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）を含んでもよい。第１機能層及び／または第２機能層は、後述する共通電極１２３と同様に、基板１０１を全体的にカバーするように形成される共通層である。
共通電極１２３は、仕事関数が低い導電性物質からなる。例えば、共通電極１２３は、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、またはそれらの合金などを含む（半）透明層を含んでもよい。または、共通電極１２３は、前述の物質を含む（半）透明層上に、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ２Ｏ３のような層をさらに含んでもよい。
薄膜封止層ＴＦＥは、少なくとも１層の無機封止層、及び少なくとも１層の有機封止層を含み、一実施形態として、図３Ａは、薄膜封止層ＴＦＥが順次に積層された第１無機封止層１３１、有機封止層１３２及び第２無機封止層１３３）を含むところを図示する。
第１無機封止層１３１及び第２無機封止層１３３は、アルミニウム酸化物、チタン酸化物、タンタル酸化物、ハフニウム酸化物、亜鉛酸化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のうち１以上の無機物を含んでもよい。有機封止層１３２は、ポリマー系の物質を含んでもよい。ポリマー系の素材としては、アクリル系樹脂、エポキシ系樹脂、ポリイミド及びポリエチレンなどを含んでもよい。一実施形態において、有機封止層１３２は、アクリレートを含んでもよい。
薄膜封止層ＴＦＥ上には、タッチ電極を含むタッチ電極層（図示せず）が配置され、該タッチ電極層上には、光学的機能層（図示せず）が配置されてもよい。該タッチ電極層は、外部の入力、例えば、タッチイベントによる座標情報を取得することができる。該光学的機能層は、外部から表示装置１に向けて入射する光（外部光）の反射率を低下させることができ、かつ／または表示装置１から放出される光の色純度を向上させることができる。一実施形態において、光学的機能層は、位相遅延子（ｒｅｔａｒｄｅｒ）及び偏光子（ｐｏｌａｒｉｚｅｒ）を含んでもよい。該位相遅延子は、フィルムタイプまたは液晶コーティングタイプでもあり、λ／２位相遅延子及び／またはλ／４位相遅延子を含んでもよい。偏光子は、フィルムタイプまたは液晶コーティングタイプである。該フィルムタイプは、延伸型合成樹脂フィルムを含み、該液晶コーティングタイプは、所定配列に配列された液晶を含んでもよい。当該の位相遅延子及び偏光子は、保護フィルムをさらに含んでもよい。
他の実施形態において、光学的機能層は、ブラックマットリックスとカラーフィルタとを含んでもよい。該カラーフィルタは、画素それぞれから放出される光の色相を考慮しても配列される。該カラーフィルタは、それぞれ赤色、緑色、または青色の顔料や染料を含んでもよい。または、該カラーフィルタそれぞれは、前述の顔料や染料以外に、量子ドットをさらに含んでもよい。または、該カラーフィルタのうち一部は、前述の顔料や染料を含まず、酸化チタンのような散乱粒子を含んでもよい。
他の実施形態において、光学的機能層は、相殺干渉構造物を含んでもよい。相殺干渉構造物は、互いに異なる層上に配置された第１反射層と第２反射層とを含んでもよい。第１反射層及び第２反射層からそれぞれ反射した第１反射光と第２反射光は、相殺干渉され、それにより、外部光反射率が低下してしまう。
前述のような下部導電層ＤＭの配置は、配線の抵抗を低減させるためでもある。一実施形態において、駆動電圧線の抵抗を減らすためでもある。具体的には、駆動電圧線の役割が行うことができる上部導電層ＵＭが下部導電層ＤＭと接続され、抵抗が小さくなる。従って、抵抗が大きくなることによって発生しうる残像問題を解決することができる。
また、下部導電層ＤＭの上面と、基板１０１の上面とが同一平面上に配置される。従って、下部導電層ＤＭが配置されても、基板１０１上に、画素回路層ＰＣＬが段差を有さずに形成される。特に、半導体層１１２が段差を有さずに形成される。
もし下部導電層ＤＭと基板１０１との間に段差が形成される場合、ＥＬＡ工程において、レーザの照射距離によるエネルギー差のために、半導体層１１２のポリシリコンが均一にも形成されない。本実施形態のように、下部導電層ＤＭの上面と、基板１０１の上面とが同一平面に配置される場合、均一なポリシリコンが形成され、高品質の多様な表示装置が作製される。
図４Ａは、本発明の他の実施形態による表示装置の断面拡大図である。
図４Ａにおいて、図３Ｂと同一参照符号は、同一部材を意味するが、重複説明は、省略する。
図４Ａを参照すれば、基板１０１’は、凹部ＳＵＢ４ＣＣを含んでもよく、前記凹部ＳＵＢ４ＣＣには、下部導電層ＤＭが配置されてもよい。図４Ａの凹部ＳＵＢ４ＣＣは、図３Ａ及び図３Ｂの凹部１０１ＣＣと類似しており、詳細な説明は、省略する。
基板１０１’は、可撓性を有することができる。基板１０１’は、高分子樹脂を含んでもよく、多層構造を有することができる。例えば、図４Ａに図示されているように、順次に積層された第１ベース層ＳＵＢ１、第１バリア層ＳＵＢ２、第２ベース層ＳＵＢ３、第２バリア層ＳＵＢ４を含んでもよい。
第１ベース層ＳＵＢ１及び第２ベース層ＳＵＢ３は、それぞれ高分子樹脂を含んでもよい。例えば、第１ベース層ＳＵＢ１及び第２ベース層ＳＵＢ３は、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミド、ポリエチレンナフタレート、ポリエチレンテレフタレート、ポリフェニレンスルフィド、ポリイミド、ポリカーボネート（ＰＣ）、セルローストリアセテート（ＴＡＣ）、セルロースアセテートプロピオネートのような高分子樹脂を含んでもよい。
第１バリア層ＳＵＢ２及び第２バリア層ＳＵＢ４は、外部異物の浸透を防止するバリア層であり、シリコン窒化物（ＳｉＮｘ、ｘ＞０）、シリコン酸化物（ＳｉＯｘ、ｘ＞０）のような無機物を含む単一層または多層である。
凹部ＳＵＢ４ＣＣは、第２バリア層ＳＵＢ４にも含まれる。具体的には、凹部ＳＵＢ４ＣＣは、第２バリア層ＳＵＢ４の上面に配置される。
下部導電層ＤＭの上面は、第２バリア層ＳＵＢ４の上面と同一平面を含むことができる。具体的には、凹部ＳＵＢ４ＣＣが配置されていない第２バリア層ＳＵＢ４の上面と、下部導電層ＤＭの上面は、同一平面に含まれる。
図４Ａにおいて、凹部ＳＵＢ４ＣＣの下面は、第２バリア層ＳＵＢ４の下面と同一平面上に配置されるように図示されているが、他の例において、凹部ＳＵＢ４ＣＣの下面は、第２バリア層ＳＵＢ４内部に配置される。
図４Ｂは、本発明のさらに他の実施形態による表示装置の断面拡大図である。
図４Ｂにおいて、図４Ａと同一の参照符号は、同一の部材を意味し、重複する説明は、省略する。
図４Ｂを参照すれば、第２バリア層ＳＵＢ４は、下部開口部ＳＵＢ４ＯＰを含んでもよい。第２ベース層ＳＵＢ３は、凹部ＳＵＢ３ＣＣを含んでもよい。図４Ｂの凹部ＳＵＢ３ＣＣは、図４Ａの凹部ＳＵＢ４ＣＣと類似しており、詳細な説明は、省略する。
第２バリア層ＳＵＢ４は、下部開口部ＳＵＢ４ＯＰを含んでもよく、前記下部開口部ＳＵＢ４ＯＰは、前記凹部ＳＵＢ３ＣＣと対応しても配置される。それにより、下部開口部ＳＵＢ４ＯＰは、凹部ＳＵＢ３ＣＣとも接続される。
下部導電層ＤＭは、前記下部開口部ＳＵＢ４ＯＰ及び前記凹部ＳＵＢ３ＣＣにも配置される。言い換えると、下部導電層ＤＭの深さは、基板１０１’の厚みより小さく形成されればよく、多様な深さを有する実施形態が可能である。
図５は、本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。
図５において、図３Ａと同一の参照符号は、同一の部材を意味するが、重複する説明は、省略する。
図５を参照すれば、基板１０１は、凹部１０１ＣＣ’を含んでもよく、前記凹部１０１ＣＣ’には、下部導電層ＤＭ’が配置されてもよい。
凹部１０１ＣＣ’は、前記薄膜トランジスタＴＦＴとも重畳される。具体的には、前記凹部１０１ＣＣ’は、前記薄膜トランジスタＴＦＴ下部において、薄膜トランジスタＴＦＴに対応するように配置される。
凹部１０１ＣＣ’の一方向への幅は、前記薄膜トランジスタＴＦＴの一方向への幅よりも広くなり。具体的には、薄膜トランジスタＴＦＴと前記凹部１０１ＣＣ’は、全体的に重畳される。
前記下部導電層ＤＭ’は、前記薄膜トランジスタＴＦＴとも重畳される。具体的には、下部導電層ＤＭ’は、薄膜トランジスタＴＦＴ下部に対応し、前記凹部１０１ＣＣ’に配置される。従って、下部導電層ＤＭ’は、基板１０１の下部から入射される光により、薄膜トランジスタＴＦＴの特性が劣化されることを防止することができる。
下部導電層ＤＭ’は、上部導電層ＵＭからコンタクトホールを介しても接続される。下部導電層ＤＭ’は、上部導電層ＵＭから、定電圧または信号を提供される。例えば、下部導電層ＤＭ’は、駆動電圧またはスキャン信号を提供される。下部導電層ＤＭ’は、定電圧または信号を提供されることにより、静電気放電が生じる確率を顕著に低下させることができる。
本発明の他の実施形態において、前記下部導電層ＤＭ’は、表示領域ＤＡの内側に光透過部を具備した表示装置にも適用される。
具体的には、該表示装置は、表示領域ＤＡ、及び表示領域ＤＡ内部に有機発光ダイオードＯＬＥＤが配置されていない光透過部を具備することができる。該光透過部は、コンポーネントから放出される光／信号や、コンポーネントに入射される光／信号が透過される領域と理解することができる。
該コンポーネントは、光透過部に位置することができる。該コンポーネントは、光や音響を利用する電子要素でもある。例えば、該コンポーネントは、赤外線センサのように、光を受光して利用するセンサ、光や音響を出力して感知し、距離を測定したり、指紋などを認識したりするセンサ、光を出力する小型ランプ、音を出力するスピーカなどでもある。光を利用する電子要素の場合、可視光、赤外線光、紫外線光のような多様な波長帯域の光を利用することができるということは言うまでもない。
本実施形態において、前記下部導電層ＤＭ’は、コンポーネントから出射される光が画素Ｐに逹することを防止することができる。
図６は、本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。図６において、図３Ａと同一参照符号は、同一部材を意味するが、重複説明は、省略する。
図６を参照すれば、基板１０１は、凹部１０１ＣＣを含んでもよく、前記凹部１０１ＣＣには、下部導電層ＤＭが配置されてもよい。
下部導電層ＤＭは、上部導電層ＵＭと直接にも接続される。具体的には、第１コンタクトホールＨ１及び第２コンタクトホールＨ２は、接続されてもよく、前記第１コンタクトホールＨ１及び第２コンタクトホールＨ２を介して、上部導電層ＵＭは、下部導電層ＤＭと接続される。
駆動電圧線の役割が行うことができる上部導電層ＵＭが下部導電層ＤＭと接続され、抵抗が低減する。従って、抵抗が大きくなることによって発生しうる残像問題を解決することができる。
図７は、本発明のさらに他の実施形態による表示装置において、いずれか１つの画素を概略的に示した断面図である。図７において、図３Ａと同一の参照符号は、同一部の材を意味するが、重複する説明は、省略する。
図７を参照すれば、基板１０１は、凹部１０１ＣＣを含んでもよく、前記凹部１０１ＣＣには、下部導電層ＤＭが配置されてもよい。
本実施形態において、上部導電層ＵＭ’は、第１ゲート絶縁層１１３ａ上に配置され、上部導電層ＵＭ’は、前記ゲート電極１１４と一体にも具備される。具体的には、上部導電層ＵＭ’は、ゲート電極１１４が長手方向に延長されて配置されたものでもある。
上部導電層ＵＭ’は、下部導電層ＤＭとも接続される。上部導電層ＵＭ’は、第１ゲート絶縁層コンタクトホール１１３ａＨ及びバッファ層コンタクトホール１１１Ｈを介して、下部導電層ＤＭとも接続される。このとき、第１ゲート絶縁層コンタクトホール１１３ａＨは、半導体層と重畳しない。例えば、第１ゲート絶縁層コンタクトホール１１３ａＨは、ドレイン領域１１２ａまたはチャネル領域１１２ｃと重畳しない。
それについて、他の観点から見れば、下部導電層ＤＭは、コンタクトホールを介して、前記ゲート電極１１４と接続される。
ゲート電極１１４は、長手方向に延長され、半導体層１１２上に配置される第１部分、及び半導体層１１２上に配置されていない第２部分を含んでもよい。また、ゲート電極１１４は、第１ゲート絶縁層コンタクトホール１１３ａＨ及びバッファ層コンタクトホール１１１Ｈを介して、下部導電層ＤＭとも接続される。具体的には、前記第２部分と下部導電層ＤＭは、第１ゲート絶縁層コンタクトホール１１３ａＨ及びバッファ層コンタクトホール１１１Ｈを介しても接続される
図７において、下部導電層ＤＭが、ゲート電極１１４に接続された様子を示すために、いずれか１つの画素を他の側面から示した断面図である。従って、半導体層１１２のソース領域が省略され、ソース電極１１６ｂが、半導体層１１２のソース領域に、コンタクトホールを介して接続されるということも省略された。しかし、当該技術分野の通常の技術者であるならば、十分に理解することができるであろう。
前述のように、下部導電層ＤＭが、前記ゲート電極１１４と接続される配置は、ゲート電極１１４の抵抗を低減させるためでもある。
ゲート電極１１４の抵抗を低減させるためには、ゲート電極１１４の厚みを増大させる必要がある。ただし、画素回路層ＰＣＬに配置されたゲート電極１１４の厚みを増大させることには、限界がある。例えば、画素回路層ＰＣＬに配置されたゲート電極１１４の厚みが厚くなれば、前記層間絶縁層１１５は、すっかりゲート電極１１４を覆っての配置が困難になる。
従って、ゲート電極１１４の抵抗を低減させるために、下部導電層ＤＭを、前記基板１０１の凹部１０１ＣＣに配置することができる。それにより、ゲート電極１１４の抵抗が大きくなることによって発生しうる残像問題を解決することができる。
以上のような本発明は、図面に図示された一実施形態を参照して説明したが、それらは、例示的なものに過ぎず、当該分野において当業者であるならば、それらから多様な変更、及び実施形態の変更が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
１０１，１０１’ 基板
１０１ＣＣ，１０１ＣＣ’，ＳＵＢ３ＣＣ，ＳＵＢ４ＣＣ 凹部
１１１ バッファ層
１１２ 半導体層
１１３ａ 第１ゲート絶縁層
１１３ｂ 第２ゲート絶縁層
１１４ ゲート電極
１１５ 層間絶縁層
１１６ａ ドレイン電極
１１６ｂ ソース電極
１１７ 平坦化絶縁層
１１９ 画素定義膜
１２１ 画素電極
１２２ 発光層
１２３ 共通電極
１３１ 第１無機封止層
１３２ 有機封止層
１３３ 第２無機封止層
１４１ 第１スキャン駆動回路
１４２ 第２スキャン駆動回路
１５０ データ駆動回路
１５１ 接続配線
１６０ 第１電源供給配線
１７０ 第２電源供給配線
Ｈ１ 第１コンタクトホール
Ｈ２ 第２コンタクトホール、

Claims (20)

  1. 上面に凹部を含む基板と、
    前記凹部に配置された下部導電層と、
    前記基板上に配置され、前記下部導電層に対応し、コンタクトホールを含む絶縁層と、
    前記絶縁層上に配置され、前記コンタクトホールを介して、前記下部導電層と接続された上部導電層と、
    前記基板上に配置され、半導体層、及び前記半導体層上に配置されたゲート電極を含む薄膜トランジスタと、
    前記薄膜トランジスタと接続される表示要素と、を含む表示装置。
  2. 前記絶縁層は、前記ゲート電極を覆う層間絶縁層を含み、
    前記上部導電層は、前記層間絶縁層上に配置されたことを特徴とする請求項１に記載の表示装置。
  3. 前記上部導電層と前記下部導電層との間に、中間導電層をさらに含み、
    前記下部導電層及び前記中間導電層が接続され、
    前記中間導電層及び前記上部導電層が接続されることを特徴とする請求項２に記載の表示装置。
  4. 前記絶縁層は、第１コンタクトホールを含むゲート絶縁層を含み、
    前記ゲート絶縁層上に、第２コンタクトホールを含む前記層間絶縁層が配置され、
    前記下部導電層及び前記中間導電層は、前記第１コンタクトホールを介して接続され、
    前記上部導電層及び前記中間導電層は、前記第２コンタクトホールを介して接続されることを特徴とする請求項３に記載の表示装置。
  5. 前記上部導電層は、前記ゲート電極と一体に具備されたことを特徴とする請求項１に記載の表示装置。
  6. 前記下部導電層は、前記薄膜トランジスタと重畳されることを特徴とする請求項１に記載の表示装置。
  7. 前記上部導電層は、前記下部導電層と直接接続されることを特徴とする請求項１に記載の表示装置。
  8. 前記基板は、高分子樹脂を含む複数のベース層、及び無機物を含む複数のバリア層が相互に積層されることを特徴とする請求項１に記載の表示装置。
  9. 前記複数のベース層は、第１ベース層及び第２ベース層を含み、
    前記複数のバリア層は、第１バリア層及び第２バリア層を含み、
    前記第１ベース層、前記第１バリア層、前記第２ベース層及び前記第２バリア層が順に積層され、
    前記第２バリア層の上面に、前記凹部を含むことを特徴とする請求項８に記載の表示装置。
  10. 前記複数のベース層は、第１ベース層及び第２ベース層を含み、
    前記複数のバリア層は、第１バリア層及び第２バリア層を含み、
    前記第１ベース層、前記第１バリア層、前記第２ベース層及び前記第２バリア層が順に積層され、
    前記第２バリア層に開口部が配置され、
    前記開口部は、前記第２ベース層に配置された前記凹部と接続されることを特徴とする請求項８に記載の表示装置。
  11. 前記基板の上面と、前記下部導電層の上面は、同一平面に含まれることを特徴とする請求項１に記載の表示装置。
  12. 前記基板は、ガラスであることを特徴とする請求項１に記載の表示装置。
  13. 上面に凹部を含む基板と、
    前記凹部に配置された下部導電層と、
    前記基板上に配置され、前記下部導電層に対応し、コンタクトホールを含む絶縁層と、
    前記基板上に配置され、前記下部導電層と接続される薄膜トランジスタと、
    前記薄膜トランジスタと接続される表示要素と、を含み、
    前記薄膜トランジスタは、半導体層、及び前記半導体層上に配置されたゲート電極を含む表示装置。
  14. 前記絶縁層は、前記ゲート電極を覆う層間絶縁層を含み、
    前記層間絶縁層上に配置される上部導電層をさらに含み、
    前記上部導電層は、前記コンタクトホールを介して、前記下部導電層と接続され、
    前記上部導電層は、前記薄膜トランジスタと接続されることを特徴とする請求項１３に記載の表示装置。
  15. 前記上部導電層と前記下部導電層との間に、中間導電層をさらに含み、
    前記下部導電層は、前記中間導電層と接続され、
    前記中間導電層は、前記上部導電層と接続されることを特徴とする請求項１４に記載の表示装置。
  16. 前記下部導電層は、前記コンタクトホールを介して、前記ゲート電極と接続されることを特徴とする請求項１３に記載の表示装置。
  17. 前記下部導電層は、前記薄膜トランジスタと重畳されることを特徴とする請求項１３に記載の表示装置。
  18. 前記基板は、第１ベース層、第１バリア層、第２ベース層及び第２バリア層が順に積層され、
    前記第２バリア層に、前記凹部が配置されることを特徴とする請求項１３に記載の表示装置。
  19. 前記基板は、第１ベース層、第１バリア層、第２ベース層及び第２バリア層が順に積層され、
    前記第２ベース層に凹部を含み、
    前記第２バリア層に開口部を含み、
    前記開口部と前記凹部は、接続されることを特徴とする請求項１３に記載の表示装置。
  20. 前記基板の上面と、前記下部導電層の上面は、同一平面に含まれることを特徴とする請求項１３に記載の表示装置。
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