CN109390410A - 薄膜晶体管及包括薄膜晶体管的显示装置 - Google Patents

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Abstract

公开了薄膜晶体管及包括薄膜晶体管的显示装置。其中，该薄膜晶体管包括：在基板上的底栅电极；与底栅电极交叠的半导体层，其中，半导体层包括N型半导体层和P型半导体层，N型半导体层与P型半导体层部分交叠；分别连接至P型半导体层的第一源电极和第一漏电极；分别连接至N型半导体层的不与P型半导体层交叠的部分的第二源电极和第二漏电极；以及在半导体层之上的顶栅电极。根据本公开的实施方式，使制造薄膜晶体管的过程的复杂性降低。

Description

薄膜晶体管及包括薄膜晶体管的显示装置
相关申请的交叉引用
本申请要求于2017年8月4日提交的韩国专利申请第10-2017-0099215号的权益，其通过引用并入本文，如同在此完全阐述一样。
技术领域
本公开内容涉及薄膜晶体管(TFT)和包括该TFT的显示装置。
背景技术
随着面向信息社会的发展，对于用于显示图像的显示装置的各种要求正在增加。近来，各种平板显示装置(例如，液晶显示(LCD)装置、等离子体显示面板(PDP)装置和有机发光显示装置)正在实际使用。
平板显示装置(例如，LCD装置和有机发光显示装置)各自包括显示面板、栅极驱动电路、数据驱动电路和定时控制器。显示面板包括多条数据线、多条栅极线以及多个像素，该多个像素分别设置在由数据线和栅极线的交叉限定的多个像素区域中，并且当栅极信号被提供至栅极线时多个像素被提供数据线的数据电压。像素利用数据电压发出具有一定亮度的光。
另外，平板显示装置通过使用TFT作为开关元件来驱动像素和栅极驱动电路。平板显示装置中的每个的像素和/或栅极驱动电路可以包括具有N型半导体特性的N型TFT和具有P型半导体特性的P型TFT。N型TFT和P型TFT均可以是用电场控制电流的流动的金属氧化物半导体场效应晶体管(MOSFET)。
如果平板显示装置各自包括N型氧化物半导体晶体管和P型氧化物半导体晶体管，则制造过程是复杂的。例如，在形成N型半导体层然后形成P型半导体层的情况下，在对P型半导体层进行图案化时N型半导体层可能被蚀刻。为了解决这样的问题，形成用于保护N型半导体层的钝化层，并且在P型半导体层被图案化之后去除钝化层。即，与平板显示装置各自包括N型氧化物半导体晶体管和P型氧化物半导体晶体管中之一的情况相比，在平板显示装置各自包括N型氧化物半导体晶体管和P型氧化物半导体晶体管两者的情况下，除了形成N型半导体层或P型半导体层的过程之外，可能附加地执行形成和去除钝化层的过程。
发明内容
因此，本公开内容旨在提供一种TFT和包括该TFT的显示装置，其基本上消除了由于相关技术的限制和缺点而导致的一个或更多个问题。
本公开内容的一个方面旨在提供一种包括N型半导体层和P型半导体层的TFT、其制造方法以及包括该TFT的显示装置，其中制造过程的复杂性降低。
本公开内容的附加优点和特征将在下面的描述中部分阐述，并且对于本领域的普通技术人员而言在研究以下内容时将部分地变得明显，或者可以从本公开内容的实践中获知。本公开内容的目的和其他优点可以通过书面说明书及其权利要求以及附图中特别指出的结构来实现和获得。
为了实现这些和其它优点并根据本公开内容的目的，如本文实施和广泛描述的，提供了一种薄膜晶体管，其包括：在基板上的底栅电极；与所述底栅电极交叠的半导体层，其中，所述半导体层包括N型半导体层和P型半导体层，所述N型半导体层与所述P型半导体层部分交叠；分别连接至所述P型半导体层的第一源电极和第一漏电极；分别连接至所述N型半导体层的不与所述P型半导体层交叠的部分的第二源电极和第二漏电极；以及在所述半导体层之上的顶栅电极。
在本公开内容的另一方面中，提供了一种包括薄膜晶体管的显示装置，所述显示装置包括：显示面板；数据驱动电路；以及栅极驱动电路，其中，所述显示面板或所述栅极驱动电路包括薄膜晶体管，所述薄膜晶体管包括：在基板上的底栅电极；与所述底栅电极交叠的半导体层，其中，所述半导体层包括N型半导体层和P型半导体层，所述N型半导体层与所述P型半导体层部分交叠；分别连接至所述P型半导体层的第一源电极和第一漏电极；分别连接至所述N型半导体层的不与所述P型半导体层交叠的部分的第二源电极和第二漏电极；以及在所述半导体层之上的顶栅电极。
在本公开内容的另一方面中，提供了一种薄膜晶体管，其包括：在基板上的第一底栅电极和第二底栅电极；与所述第一底栅电极交叠的第一半导体层和与所述第二底栅电极交叠的第二半导体层，其中，所述第二半导体层包括第二N型半导体层和第二P型半导体层，所述第二N型半导体层与所述第二P型半导体层部分交叠；分别连接至所述第一半导体层的第一源电极和第一漏电极；分别连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的部分的第二源电极和第二漏电极；以及在所述第一半导体层之上的第一顶栅电极。
在本公开内容的另一方面中，提供了一种包括薄膜晶体管的显示装置，所述显示装置包括：显示面板；数据驱动电路；以及栅极驱动电路，其中，所述显示面板或所述栅极驱动电路包括薄膜晶体管，所述薄膜晶体管包括：在基板上的第一底栅电极和第二底栅电极；与所述第一底栅电极交叠的第一半导体层和与所述第二底栅电极交叠的第二半导体层，其中，所述第二半导体层包括第二N型半导体层和第二P型半导体层，所述第二N型半导体层与所述第二P型半导体层部分交叠；分别连接至所述第一半导体层的第一源电极和第一漏电极；分别连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的部分的第二源电极和第二漏电极；以及在所述第一半导体层之上的第一顶栅电极。
应当理解，本公开内容的上述一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本公开内容的进一步解释。
附图说明
本发明包括附图以提供对本公开内容的进一步理解并且附图被并入且构成本申请的一部分，附图示出了本公开内容的实施方式并与说明书一起用于解释本公开内容的原理。在附图中：
图1是示出根据本公开内容的实施方式的显示装置的透视图；
图2是示出图1中示出的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和定时控制器的平面图；
图3是示出互补金属氧化物半导体(CMOS)电路的电路图；
图4是示出根据本公开内容的实施方式的TFT的平面图；
图5是沿图4的线I-I'截取的截面图。
图6是示出根据本公开内容的实施方式的TFT的N型半导体特性和P型半导体特性的曲线图；
图7A和图7B是示出当实现根据本公开内容的实施方式的TFT的N型半导体特性时的空穴浓度和当实现TFT的P型半导体特性时的电子浓度的示例图；
图8是示出根据P型半导体层的厚度的P型半导体特性的曲线图；
图9是示出根据本公开内容的实施方式的制造TFT的方法的流程图；
图10A至图10F是用于描述根据本公开内容的实施方式的制造TFT的方法的截面图；
图11是示出根据本公开内容另一实施方式的TFT的平面图；
图12是沿图11的II-II'截取的截面图；
图13是示出根据本公开内容的另一实施方式的制造TFT的方法的流程图；以及
图14A至图14F是用于描述根据本公开内容的另一实施方式的制造TFT的方法的截面图。
具体实施方式
现在详细参照本发明的示例性实施方式，其示例在附图中示出。只要可能，贯穿附图将使用相同的附图标记来指代相同或相似的部分。
在说明书中，应当注意，只要可能，对于元件使用已经用于在其他附图中指代相同元件的相同的附图标记。在以下的描述中，当本领域技术人员已知的功能和配置对于本公开内容的必要配置无关时，将省略其详细描述。本说明书中描述的术语应当理解如下。
本公开内容的优点和特征及其实现方法将通过下面参照附图描述的实施方式显见。然而，本公开内容可以以各种不同方式来实施，并且不被解释为限于本文中阐述的实施方式。相反，这些实施方式被提供用于使本公开内容详尽和完整，并且用于向本领域技术人员全面传达本公开内容的范围。此外，本公开内容仅由权利要求的范围限定。
在附图中公开的用于描述本公开内容的实施方式的形状、尺寸、比例、角度和数量仅仅是示例，因此，本公开内容不限于所示的细节。相同的附图标记通篇表示相同的元件。在下面的描述中，当确定相关已知功能或配置的详细描述不必要地模糊本公开内容的重点时，将省略详细描述。
在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，除非使用“仅”，否则可以添加另一部分。除非另有相反说明，否则单数形式的术语可以包括复数形式。
在解释元件时，尽管没有明确的描述，但是元件仍被解释为包括误差范围。
在描述位置关系时，例如，当位置关系被描述为“在…上”、“在…上方”、“在…下方”和“在...旁边”时，除非使用“紧接”或“直接”，否则可以在两个部分之间布置一个或更多个其他部分。
在描述时间关系时，例如，当时间顺序被描述为“在…后”，“随后”，“接着”和“在…之前”时，除非使用“紧接”或“直接”，否则可以包括不连续的情况。
应当理解，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于使一个元件区别于另一元件。例如，在不脱离本公开内容的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
“X轴方向”、“Y轴方向”和“Z轴方向”不应仅由相互垂直关系的几何关系来解释，而是在本公开内容的元件可以在功能上起作用的范围内可以具有更宽的方向性。
术语“至少一个”应理解为包括相关所列项中的一个或更多个的任意和所有组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示从第一项、第二项和第三项中的两个或更多个提出的所有项的组合，以及第一项、第二项或第三项。
本公开内容的各种实施方式的特征可以部分地或全部地彼此结合或组合，并且可以如本领域技术人员可以充分理解的那样以各种方式彼此相互操作并且在技术上被驱动。本公开内容的实施方式可以彼此独立地执行，或者可以以共同依赖关系一起执行。
在下文中，将参照附图详细描述本公开内容的示例性实施方式。
图1是示出根据本公开内容的实施方式的显示装置的透视图。图2是示出图1所示的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和定时控制器的平面图。
参照图1和图2，根据本公开内容的实施方式的有机发光显示装置1000可以包括显示面板1100、栅极驱动器(栅极驱动电路)1200、源极驱动IC(数据驱动电路)1300、柔性膜1400、电路板1500以及定时控制器1600。根据本公开内容的实施方式的显示装置可以用LCD装置、有机发光显示装置、场发射显示装置和电泳显示装置中之一来实现。
显示面板1100可以包括第一基板1110和第二基板1120。第二基板1120可以是封装基板。第一基板1110和第二基板1120可以各自是塑料膜或玻璃。
可以在第一基板1110的面向第二基板1120的一个表面上设置多条栅极线、多条数据线和多个像素P。像素P可以分别设置在由栅极线和数据线的交叉结构限定的多个区域中。像素P中的每个可以包括晶体管，该晶体管由对应的栅极线的栅极信号导通并且将对应的数据线的数据电压提供至对应像素P的元件。晶体管可以是薄膜晶体管(TFT)。
如图2所示，显示面板1100可以划分成设置有像素P以显示图像的显示区域DA和不显示图像的非显示区域NDA。栅极线、数据线和像素P可以设置在显示区域DA中。栅极驱动器1200、多个焊盘以及将数据线连接至焊盘的多条链接线可以设置在非显示区域NDA中。
栅极驱动器1200可以根据从定时控制器1600输入的栅极控制信号向栅极线提供栅极信号。栅极驱动器1200可以作为板内栅极驱动器(GIP)类型被设置在显示面板1100的显示区域DA的一侧或两侧外部的非显示器区域NDA中。栅极驱动器1200可以包括板内栅极(GIP)类型的晶体管。
源极驱动IC 1300可以从定时控制器1600接收数字视频数据和源极控制信号。源极驱动IC 1300可以根据源极控制信号将数字视频数据转换成模拟数据电压，并且可以将模拟数据电压提供至数据线。在源极驱动IC1300被实现为驱动芯片的情况下，源极驱动IC1300可以以膜上芯片(COF)型或塑料上芯片(COP)型安装在柔性膜1400上。
可以在显示面板1100的非显示区域NDA中设置焊盘(例如，数据焊盘)。可以在柔性膜1400上设置将焊盘连接至源极驱动IC 1300的多条线和将焊盘连接至电路板1500的线的多条线。柔性膜1400可以通过使用各向异性导电膜附接在焊盘上，并且因此，焊盘可以连接至柔性膜1400的线。
柔性膜1400可以设置成多个，并且电路板1500可以附接在柔性膜1400上。可以在电路板1500上安装分别实现为驱动芯片的多个电路。例如，可以在电路板1500上安装定时控制器1600。电路板1500可以是印刷电路板(PCB)或柔性PCB(FPCB)。
定时控制器1600可以通过电路板1500的线缆从外部系统板接收数字视频数据和定时信号。定时控制器1600可以基于定时信号，生成用于控制栅极驱动器1200的操作定时的栅极控制信号和用于控制被设置为多个的源极驱动IC 1300的源极控制信号。定时控制器1600可以将栅极控制信号提供至栅极驱动器1200，并且可以将源极控制信号提供至源极驱动IC 1300。
显示装置可以使用具有P型半导体特性的P型TFT和具有N型半导体特性的N型TFT两者来驱动。
例如，在显示装置用有机发光显示装置实现的情况下，像素P中的每个可以包括多个晶体管(例如，开关晶体管和驱动晶体管)。在这种情况下，开关晶体管可以被设置为N型TFT，并且驱动晶体管可以被设置为P型TFT。替选地，可以将开关晶体管设置为P型TFT，并且可以将驱动晶体管设置为N型TFT。
此外，显示装置可以包括互补金属氧化物半导体(CMOS)电路用于输出栅极信号。替选地，显示装置可以包括CMOS电路用于输出另一信号。
如图3所示，CMOS电路可以包括具有P型半导体特性的第一晶体管T1和具有N型半导体特性的第二晶体管T2。第一晶体管T1的栅电极和第二晶体管T2的栅电极可以连接至输入端IT。第一晶体管T1的源电极可以连接至提供驱动电压的驱动电压线VDD，并且漏电极可以连接至输出端OT。第二晶体管T2的源电极可以连接至地GND，并且漏电极可以连接至输出端OT。
当通过输入端IT施加第一逻辑电平电压时，第一晶体管T1可以导通，并且第二晶体管T2可以关断。因此，驱动电压线VDD的驱动电压可以通过第一晶体管T1输出至输出端OT。当通过输入端IT施加具有比第一逻辑电平电压高的电平的第二逻辑电平电压时，第二晶体管T2可以导通，并且第一晶体管T1可以关断。因此，输出端OT可以通过第二晶体管T2连接至接地GND，并且因此，输出端OT可以被放电至接地电压。
即，第一晶体管T1可以具有P型半导体特性，第二晶体管T2可以具有N型半导体特性，并且第一晶体管T1的栅电极和第二晶体管T2的栅电极可以连接至同一输入端，由此第一晶体管T1和第二晶体管T2可以在CMOS电路中互补地导通和关断。
如上所述，显示装置可以包括P型TFT和N型TFT两者用于驱动，但是在这种情况下，制造过程是复杂的。然而，在本公开内容的实施方式中，CMOS电路可以用包括P型半导体层和N型半导体层的一个晶体管来实现，或者可以选择性地实现P型晶体管或N型晶体管从而防止制造过程变得复杂。
在下文中，将参照图4至图10详细描述根据本公开内容的实施方式的实现为CMOS电路的TFT，并且将参照图11和图12详细描述根据本公开内容的另一实施方式的选择性地实现为P型晶体管和N型晶体管中之一的TFT。
图4是示出根据本公开内容的实施方式的TFT 10的平面图。图5是沿图4的线I-I'截取的截面图。
在图5中，根据本公开内容的实施方式的TFT 10被示出为以共面结构设置。共面结构可以具有其中栅电极设置在有源层上的顶栅结构。
参照图4和图5，根据本公开内容的实施方式的TFT 10可以包括底栅电极110、半导体层130、第一源电极141、第一漏电极142、第二源电极143、第二漏电极144和顶栅电极160。半导体层130可以包括N型半导体层131和P型半导体层132。
顶栅电极160、P型半导体层132、第一源电极141和第一漏电极142可以用作图3中所示的第一晶体管T1，并且底栅电极110、N型半导体层131、第二源电极143和第二漏电极144可以用作图3中所示的第二晶体管T2。即，根据本公开内容的实施方式的TFT 10可以包括N型半导体层131和P型半导体层132，并且因此可以具有N型半导体特性和P型半导体特性两者。
TFT 10可以形成在基板100上。基板100可以由塑料、玻璃等形成。
可以在基板100上形成缓冲层，用于保护TFT 10免于渗透穿过基板100的水的影响。缓冲层可以包括交替堆叠的多个无机层。例如，缓冲层可以由其中一个或更多个硅氧化物(SiOx)、硅氮化物(SiNx)和SiON的无机层交替堆叠的多层形成。
TFT 10的底栅电极110可以形成在基板100或缓冲层上。底栅电极110可以由包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)之一或其合金的单层或多层形成。
可以在底栅电极110上形成第一栅极绝缘层120。第一栅极绝缘层120可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。
底栅电极110可以阻挡从基板100入射至N型半导体层131上的光。即，N型半导体层131可以由底栅电极110保护免受光影响。
半导体层130可以形成在第一栅极绝缘层120上。半导体层130可以包括N型半导体层131和P型半导体层132。N型半导体层131可以形成在第一栅极绝缘层120上，并且P型半导体层132可以形成在N型半导体层131上。半导体层130可以与底栅电极110和顶栅电极160中的每个交叠。
N型半导体层131可以形成为N型氧化物半导体层，并且P型半导体层132可以形成为P型氧化物半导体层。如果N型半导体层131是N型氧化物半导体层，则N型半导体层131可以由铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、氧化铟镓(IGO)、铟锡氧化锌(ITZO)、氧化镓锡(GTO)、氧化锌锡(ZTO)、铟铝氧化锌(IAZO)、铝氧化锌(AZO)、氧化铟锡(ITO)、氧化锑锡(ATO)、氧化锌镓(GZO)等形成。如果P型半导体层132是P型氧化物半导体层，则P型半导体层132可以由Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc和Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、LnCuOCh(氧硫族元素化物、Ln＝镧系元素(La～Lu)、Ch＝Se、S和Te)或Cu纳米线形成。
N型半导体层131在第一方向(X轴方向)上的长度L1可以设置为比P型半导体层132在第一方向(X轴方向)上的长度L2长。因此，N型半导体层131的一部分可以不被P型半导体层132覆盖。因此，第二源电极143和第二漏电极144可以连接至N型半导体层131的未被P型半导体层132覆盖的部分。
在图4中，示出了N型半导体层131在第二方向(Y轴方向)上的长度被设置为与P型半导体层132在第二方向(Y轴方向)上的长度基本相等的示例，但是本实施方式不限于此。在其他实施方式中，N型半导体层131在第二方向(Y轴方向)上的长度可以被设置为比P型半导体层132在第二方向(Y轴方向)上的长度长。
可以在P型半导体层132上形成第二栅极绝缘层151和第三栅极绝缘层152。第二栅极绝缘层151和第三栅极绝缘层152中的每个可以由无机层形成并且例如可以由SiOx、SiNx或其多层形成。可以省略第三栅极绝缘层152。
可以在第三栅极绝缘层152上形成顶栅电极160。顶栅电极160可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或其合金的单层或多层形成。
在图4中，示出了顶栅电极160在第二方向(Y轴方向)上的长度被设置为比P型半导体层132在第二方向(Y轴方向)上的长度长的示例，但是本实施方式不限于此。在其他实施方式中，顶栅电极160在第二方向(Y轴方向)上的长度可以被设置为基本上等于或短于P型半导体层132在第二方向(Y轴方向)上的长度。随着顶栅电极160在第二方向(Y轴方向)上的长度增加，P型半导体层132的沟道区可以被宽地设置，并且因此可以基于此来设计顶栅电极160在第二方向(Y轴方向)上的长度。
可以在第一栅极绝缘层120、N型半导体层131、P型半导体层132和顶栅电极160上形成层间绝缘层170。层间绝缘层170可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。
可以在层间绝缘层170中形成穿过层间绝缘层170以使P型半导体层132露出的第一接触孔C1和第二接触孔C2，并且可以在层间绝缘层170中形成穿过层间绝缘层170以使N型半导体层131露出的第三接触孔C3和第四接触孔C4。具体地，N型半导体层131的未被P型半导体层132覆盖的部分可以通过第三接触孔C3和第四接触孔C4露出。
可以在层间绝缘层170上形成第一源电极141、第一漏电极142、第二源电极143和第二漏电极144。第一源电极141可以通过第一接触孔C1连接至P型半导体层132。第一漏电极142可以通过第二接触孔C2连接至P型半导体层132。第二源电极143可以通过第三接触孔C3连接至N型半导体层131的未被P型半导体层132覆盖的部分。第二漏电极144可以通过第四接触孔C4连接至N型半导体层131的未被P型半导体层132覆盖的部分。第一接触孔C1和第二接触孔C2可以设置在第三接触孔C3与第四接触孔C4之间。
第一源电极141和第一漏电极142可以连接至在第一方向(X轴方向)上具有比N型半导体层131的长度短的长度的P型半导体层132，因此，第一源电极141与第一漏电极142之间的间隔可以比第二源电极143与第二漏电极144之间的间隔短。
第一漏电极142可以连接至第二漏电极144，并且在这种情况下，TFT10可以用作CMOS。
图6是示出根据本公开内容的实施方式的TFT的N型半导体特性和P型半导体特性的曲线图。图7A和图7B是示出当实现根据本公开内容的实施方式的TFT的N型半导体特性时的空穴浓度和当实现TFT的P型半导体特性时的电子浓度的示例图。
在图6、图7A和图7B中，下面将描述N型半导体层131由IGZO形成并且P型半导体层132由Cu2O形成的示例。
在图6中，示出了在电压被施加至底栅电极110的情况下在N型半导体层131中流动的电流NIds和在电压被施加至顶栅电极160的情况下在P型半导体层132中流动的电流PIds。在图6中，X轴表示栅极电压Vg，Y轴表示电流的值(以下称为电流值)A。
图7A示出了当在图6中栅极电压Vg是-10V时的空穴浓度(即，在P型半导体层132中流动的电流PIds饱和)。图7B示出当在图6中栅极电压Vg是+10V时的电子浓度(即，在N型半导体层131中流动的电流NIds饱和)。
参照图6，如果施加至底栅电极110的栅极电压Vg是负电压，则在N型半导体层131中电流几乎不流动。另外，如果施加至底栅电极110的栅极电压Vg是正电压，则在N型半导体层131中流动的电流NIds与栅极电压Vg成比例地增加。另外，如果在N型半导体层131中流动的电流NIds如图7B所示饱和，则电子浓度在靠近底栅电极110的N型半导体层131的下部中最高。因此，可以认为N型半导体层131具有N型半导体特性。
如果施加至顶栅电极160的栅极电压Vg是正电压，则在P型半导体层132中电流几乎不流动。另外，如果施加至顶栅电极160的栅极电压Vg是负电压，则在P型半导体层132中流动的电流PIds随着栅极电压Vg降低而增加。另外，如果在P型半导体层132中流动的电流PIds如图7A所示饱和，则空穴浓度在P型半导体层132中最高。因此，可以认为P型半导体层132具有P型半导体特性。
如果在N型半导体层131上形成P型半导体层132，则在N型半导体层131和P型半导体层132中的每个的有源区域中发生耗尽，并且因此，对载流子浓度的控制对于实现器件特性是重要的。为此，可以将P型半导体层132的厚度设置为比N型半导体层131的厚度薄。在这种情况下，可以将N型半导体层131的载流子浓度调整为约5×e17/cm3，并且可以将P型半导体层132的载流子浓度调整为约1×e18/cm3。
图8是示出根据P型半导体层的厚度的P型半导体特性的曲线图。图8示出了在P型半导体层132的厚度是10nm、20nm或30nm并且N型半导体层131的厚度是30nm的情况下、假设漏极-源极电压为-20V时，P型沟道区域的根据栅极-源极电压Vgs的电流值Ids。在图8中，X轴表示栅极-源极电压Vgs，并且Y轴表示P型沟道区域的电流值Ids。
参照图8，当P型半导体层132的厚度为20nm或30nm时，尽管栅极-源极电压Vgs发生变化，但电流仍连续流动，使得难以实现P型半导体特性。即，当P型半导体层132的厚度是20nm或30nm时，P型半导体层132不具有P型半导体特性。
同时，如果P型半导体层132的厚度是10nm，则当栅极-源极电压Vgs接近0V时显现关断电流特性。即，如果P型半导体层132的厚度为10nm，则可以实现P型半导体特性。
因此，根据本公开内容的一个实施方式的薄膜晶体管10可以在P型半导体层132的厚度可以小于N型半导体层131的厚度时，实现P型半导体特性。
如上所述，根据本公开内容的实施方式，N型半导体层131可以形成在底栅电极110上，P型半导体层132可以形成在N型半导体层131上，顶栅电极160可以形成在P型半导体层132上，并且N型半导体层131在第一方向(X轴方向)上的长度L1可以设置为比P型半导体层132在第一方向(X轴方向)上的长度L2长。因此，第一源电极141和第一漏电极142可以连接至P型半导体层132，并且第二源电极143和第二漏电极144可以连接至N型半导体层131的未被P型半导体层132覆盖的部分。由此，在本公开内容的实施方式中，当正电压被施加至底栅电极110时，N型半导体层131可以被配置成具有N型半导体特性，并且当负电压被施加至顶栅电极160时，P型半导体层132可以被配置成具有P型半导体特性。
图9是示出根据本公开内容的实施方式的制造TFT的方法的流程图。图。图10A至图10F是用于描述根据本公开内容的实施方式的制造TFT的方法的截面图。
图10A至图10F中所示的截面图涉及制造图4所示的TFT的方法，因此，相似的附图标记表示相似的元件。在下文中，将参照图9和图10A至图10F详细描述根据本公开内容的实施方式的制造TFT的方法。
根据本公开实施方式的制造薄膜晶体管的方法包括：在基板上形成底栅电极；形成与底栅电极交叠的半导体层，其中，半导体层包括N型半导体层和P型半导体层，N型半导体层与P型半导体层部分交叠；形成分别连接至P型半导体层的第一源电极和第一漏电极；形成分别连接至N型半导体层的不与P型半导体层交叠的部分的第二源电极和第二漏电极；以及在半导体层之上形成顶栅电极。
首先，如图10A中所示，可以在基板100上形成底栅电极110。具体地，可以通过溅射工艺在基板100的整个上表面上形成第一金属层。随后，可以在第一金属层上形成光致抗蚀剂图案，然后可以通过蚀刻第一金属层的掩模过程对第一金属层进行图案化，形成底栅电极110。底栅电极110可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu中之一或其合金的单层或多层形成。
可以在基板100上形成缓冲层，用于保护TFT 10免受渗透穿过基板100的水的影响。底栅电极110可以形成在缓冲层上。缓冲层可以包括交替堆叠的多个无机层。例如，缓冲层可以由其中一个或更多个SiOx、SiNx和SiON的无机层交替堆叠的多层形成。缓冲层可以通过等离子体增强化学气相沉积(PECVD)工艺形成(图9的S101)。
其次，如图10B所示，可以在底栅电极110上形成第一栅极绝缘层120。第一栅极绝缘层120可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。第一栅极绝缘层120可以通过PECVD工艺形成。
随后，可以在第一栅极绝缘层120上形成包括N型半导体层131和P型半导体层132的半导体层130。
通过使用溅射工艺或金属有机化学气相沉积(MOCVD)工艺可以在第一栅极绝缘层120的整个上表面上形成第一半导体层，然后可以在第一半导体层的整个上表面上形成第二半导体层。随后，可以通过借助使用光致抗蚀剂图案的掩模过程同时对第一半导体层和第二半导体层进行图案化来形成N型半导体层131和P型半导体层132。N型半导体层131可以与底栅电极110交叠。
N型半导体层131和P型半导体层132各自可以形成为氧化物半导体层。在这种情况下，N型半导体层131可以由IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO、GZO等形成，并且P型半导体层132可以由Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc和Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、LnCuOCh(氧硫族元素，Ln＝镧系元素(La～Lu)、Ch＝Se、S和Te)或Cu-纳米线形成。在下文中，将描述P型半导体层132由Cu2O形成的示例。
如果P型半导体层132由Cu2O形成，则应在保持真空状态的条件下形成N型半导体层131和P型半导体层132，以便使TFT 10具有N型半导体特性和P型半导体特性两者。即，N型半导体层131和P型半导体层132可以在保持真空状态的同时在一个室中连续地沉积。例如，当形成N型半导体层131和P型半导体层132时，可以保持5mTorr至10mTorr的真空。
如果在形成N型半导体层131和P型半导体层132时不保持真空状态，则N型半导体层131可能被大气中的氧气氧化。在这种情况下，N型半导体层131与P型半导体层132之间的界面可能不稳定。另外，如果在形成N型半导体层131和P型半导体层132时不保持真空状态，则由于大气中的氧气，P型半导体层132可能由CuO代替Cu2O形成。
在通过使用Cu2O作为靶材来形成P型半导体层132的情况下，可以将氧张力调整为3％或更少。在这种情况下，如果氧张力超过3％，则P型半导体层132可以由CuO代替Cu2O形成。另外，在通过使用Cu作为靶材通过O2反应形成P型半导体层132的情况下，可以将氧张力调整为40％或更多。
与P型半导体层132由Cu2O形成的情况相比，在P型半导体层132由CuO形成的情况下，电子迁移率更降低。即，在P型半导体层132由CuO形成的情况下，P型半导体层132的电子迁移率可以为1cm2/Vs或更少并且可以非常低。为此，TFT 10难以实现P型半导体特性。
为了用Cu2O替代含有CuO的P型半导体层132，可以在高温下进行热处理。例如，可以在真空状态下在300℃或更高的高温下对含有CuO的P型半导体层132进行热处理达30分钟或更多。然而，如果在真空状态下以高温进行热处理，则氧从N型半导体层131解吸，因此N型半导体层131的导电性增加。因此，甚至当施加至底栅电极110的栅极电压Vg是负电压时，N型半导体层131中的电流NIds也可以流动。即，可能发生关断电流增加的问题。
N型半导体层131可以在氧充足的状态下形成。例如，当形成N型半导体层131时，可以将氧张力调整为3％至10％。然而，基于N型半导体层131的材料，如果需要增强电子迁移率，则可以将用于形成N型半导体层131所需的氧张力调整为0％至3％。
N型半导体层131可以具有30nm或更小的厚度，以增强电子迁移率。另外，如图8所示，在P型半导体层132的厚度被调整至10nm或更小的情况下，P型沟道区的关断被控制，此外，P型半导体层132容易地由Cu2O形成。因此，P型半导体层132的厚度可以调整为10nm或更小(图9的S102)。
第三，如图10C所示，可以形成覆盖P型半导体层132的一部分的第二栅极绝缘层151，并且可以通过使用第二栅极绝缘层151作为钝化层来蚀刻P型半导体层132的未被第二栅极绝缘层151覆盖的部分。因此，N型半导体层131在第一方向(X轴方向)的长度L1可以设置为比P型半导体层132在第一方向(X轴方向)的长度L2长(图9的S103)。
第四，如图10D所示，可以在第二栅极绝缘层151上形成第三栅极绝缘层152，并且可以在第三栅极绝缘层152上形成顶栅电极160。
具体地，可以通过PECVD工艺在第二栅极绝缘层151的整个上表面上形成第三栅极绝缘层152。随后，可以通过溅射工艺或MOCVD工艺在第三栅极绝缘层152的整个上表面上形成第二金属层。随后，可以通过使用光致抗蚀剂图案的掩模过程同时对第二栅极绝缘层151、第三栅极绝缘层152和第二金属层进行图案化，完成第二栅极绝缘层151、第三栅极绝缘层152和顶栅电极160。顶栅电极160可以与P型半导体层132交叠。可以省略第三栅极绝缘层152(图9的S104)。
第五，如图10E所示，可以在N型半导体层131、P型半导体层132和顶栅电极160上形成层间绝缘层170。可以通过PECVD工艺形成层间绝缘层170。
随后，可以形成穿过层间绝缘层170以使P型半导体层132露出的第一接触孔C1和第二接触孔C2，并且可以形成使N型半导体层131的未被P型半导体层132覆盖的部分露出的第三接触孔C3和第四接触孔C4(图9的S105)。
第六，如图10F所示，可以在层间绝缘层170上形成第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144。
具体地，可以通过溅射工艺或MOCVD工艺在层间绝缘层170的整个上表面上形成第三金属层。随后，可以通过使用光致抗蚀剂图案的掩模过程对第三金属层进行图案化来形成第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144。
第一源电极141可以通过第一接触孔C1连接至P型半导体层132。第一漏电极142可以通过第二接触孔C2连接至P型半导体层132。第二源电极143可以通过第三接触孔C3连接至N型半导体层131的未被P型半导体层132覆盖的部分。第二漏电极144可以通过第四接触孔C4连接至N型半导体层131的未被P型半导体层132覆盖的部分。
第一漏电极142可以连接至第二漏电极144，并且在这种情况下，TFT10可以用作CMOS。
第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144各自可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或其合金的单层或多层形成。另外，第一源电极141和第一漏电极142可以连接至P型半导体层132，因此，基于此，第一源电极141和第一漏电极142各自可以由包括功函数高于5.0eV的具有5.22eV至5.6eV的功函数的钯(Pd)、具有5.12eV至5.93eV的功函数的铂(Pt)、具有5.1eV至5.47eV的功函数的金(Au)、以及具有5.04eV至5.35eV的功函数的镍(Ni)之一或其合金的单层或多层形成(图9的S106)。
如上所述，根据本公开内容的实施方式，N型半导体层131和P型半导体层132可以通过在保持真空状态的同时在一个室中的连续沉积过程形成。因此，根据本公开内容的实施方式，可以稳定地形成N型半导体层131与P型半导体层132之间的界面，并且此外，N型半导体层131和P型半导体层132各自可以由Cu2O代替CuO形成。即，根据本公开内容的实施方式，可以制造包括具有N型半导体特性的N型半导体层131和具有P型半导体特性的P型半导体层132的TFT。
图11是示出根据本公开内容的另一实施方式的TFT 10的平面图。图12是沿图11的线II-II'截取的截面图。
在图11中，根据本公开内容的另一实施方式的TFT 10被示出为以共面结构设置。共面结构可以具有其中栅电极设置在有源层上的顶栅结构。
参照图11和图12，根据本公开内容另一实施方式的TFT 10可以包括具有P型半导体特性的P型TFT PT和具有N型半导体特性的N型TFTNT。
P型TFT PT可以包括第一底栅电极111、第一半导体层230、第一源电极141、第一漏电极142和第一顶栅电极161。第一半导体层230可以包括第一N型半导体层133和第一P型半导体层134。当电压被施加到第一顶栅电极161时，TFT 10被选择性地实现为P型TFT。在P型TFT PT中，可以不向第一底栅电极111施加电压，并且因此，第一底栅电极111可以用作阻挡穿过基板100入射至第一N型半导体层133上的光的光阻挡层。
N型TFT NT可以包括第二底栅电极112、第二半导体层240、第二源电极143、第二漏电极144和第二顶栅电极162。第二半导体层240可以包括第二N型半导体层135和第二P型半导体层136。当电压被施加到第二顶栅电极112时，TFT 10被选择性地实现为N型TFT。在N型TFT NT中，可以不向第二顶栅电极162施加电压，并且因此，可以省略第二顶栅电极162。
TFT 10可以形成在基板100上。基板100可以由塑料、玻璃等形成。
可以在基板100上形成缓冲层，用于保护TFT 10免受渗透穿过基板100的水的影响。缓冲层可以包括交替堆叠的多个无机层。例如，缓冲层可以由一个或更多个SiOx、SiNx和SiON的无机层交替堆叠的多层形成。
可以在基板100或缓冲层上形成第一底栅电极111和第二底栅电极112。第一底栅电极111和第二底栅电极112可以各自由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu中之一或其合金的单层或多层形成。
可以在第一底栅电极111和第二底栅电极112上形成第一栅极绝缘层120。第一栅极绝缘层120可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。
第一底栅电极111和第二底栅电极112可以阻挡从基板100入射至第一N型半导体层133和第二N型半导体层135上的光。即，第一N型半导体层133和第二N型半导体层135可以由第一底栅电极111和第二底栅电极112保护免受光影响。
可以在第一栅极绝缘层120上形成第一N型半导体层133和第二N型半导体层135。第一P型半导体层134可以形成在第一N型半导体层133上，并且第二P型半导体层136可以形成在第二N型半导体层135上。第一N型半导体层133和第一P型半导体层134可以与第一底栅电极111和第一顶栅电极161交叠。第二N型半导体层135和第二P型半导体层136可以与第二底栅电极112交叠。
第一N型半导体层133和第二N型半导体层135可以各自形成为N型氧化物半导体层，并且第一P型半导体层134和第二P型半导体层136可以各自形成为P型氧化物半导体层。如果第一N型半导体层133和第二N型半导体层135中的每个是N型氧化物半导体层，则第一N型半导体层133和第二N型半导体层135可以由IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO、GZO等形成。如果第一P型半导体层134和第二P型半导体层136中的每个是P型氧化物半导体层，则第一P型半导体层134和第二P型半导体层136可以由Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc和Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、LnCuOCh(氧硫族元素化物，Ln＝镧系元素(La～Lu)，Ch＝Se、S和Te)或Cu纳米线形成。
如果第一N型半导体层133和第二N型半导体层135中的每个形成为N型氧化物半导体层，并且第一P型半导体层134和第二P型半导体层136中的每个是P型氧化物半导体层，则可以将第一P型半导体层134和第二P型半导体层136中的每个的厚度设置为比第一N型半导体层133和第二N型半导体层135中的每个的厚度薄。特别地，为了正常实现P型半导体特性，可以将第一P型半导体层134和第二P型半导体层136中的每个的厚度调整为10nm或更小。
可以将第二N型半导体层135在第一方向(X轴方向)上的长度L3设置为比第二P型半导体层136在第一方向(X轴方向)上的长度L4长。因此，第二N型半导体层135的一部分可以不被第二P型半导体层136覆盖。因此，第二源电极143和第二漏电极144可以连接至第二N型半导体层135的未被第二P型半导体层136覆盖的部分。
在图11中，将示出第一N型半导体层133在第一方向(X轴方向)上的长度被设置为与第一P型半导体层134在第一方向(X轴方向)上的长度基本相等的示例，但是本实施方式不限于此。在其他实施方式中，可以将第一N型半导体层133在第一方向(X轴方向)上的长度设置为比第一P型半导体层134在第一方向(X轴方向)上的长度长。
另外，在图11中，示出其中第一N型半导体层133在第二方向(Y轴方向)上的长度被设置为与第一P型半导体层134在第二方向(Y轴方向)上的长度基本相等的示例，但是本实施方式不限于此。在其他实施方式中，可以将第一N型半导体层133在第二方向(Y轴方向)上的长度设置为比第一P型半导体层134在第二方向(Y轴方向)上的长度长。另外，示出其中第二N型半导体层135在第二方向(Y轴方向)上的长度被设置为与第二P型半导体层136在第二方向(Y轴方向)上的长度基本相等的示例，但是本实施方式不限于此。在其他实施方式中，可以将第二N型半导体层135在第二方向(Y轴方向)上的长度设置为比第二P型半导体层136在第二方向(Y轴方向)上的长度长。
可以在第一P型半导体层134和第二P型半导体层136上形成第二栅极绝缘层151和第三栅极绝缘层152。第二栅极绝缘层151和第三栅极绝缘层152中的每个可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。可以省略第三栅极绝缘层152。
可以在第三栅极绝缘层152上形成第一顶栅电极161和第二顶栅电极162。第一顶栅电极161和第二顶栅电极162可以各自由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu中之一或其合金的单层或者多层形成。
在图11中，示出其中第一顶栅电极161在第二方向(Y轴方向)上的长度被设置为比第一P型半导体层134在第二方向(Y轴方向)上的长度长的示例，但是本实施方式不限于此。在其他实施方式中，第一顶栅电极161在第二方向(Y轴方向)上的长度可以被设置为基本上等于或小于第一P型半导体层134在第二方向(Y轴方向)上的长度。随着第一顶栅电极161在第二方向(Y轴方向)上的长度增加，可以宽地设置第一P型半导体层134的沟道区，因此，可以基于此设计第一顶栅电极161在第二方向(Y轴方向)上的长度。
此外，在图11中，示出其中第二顶栅电极162在第二方向(Y轴方向)上的长度被设置为比第二P型半导体层136在第二方向(Y轴方向)上的长度长的示例，但是本实施方式不限于此。在其他实施方式中，可以将第二顶栅电极162在第二方向(Y轴方向)上的长度设置为基本上等于或小于第二P型半导体层136在第二方向(Y轴方向)上的长度。随着第二顶栅电极162在第二方向(Y轴方向)上的长度增加，可以宽地设置第二P型半导体层136的沟道区，因此可以基于此设计第二顶栅电极162在第二方向(Y轴方向)上的长度。
可以在第一栅极绝缘层120、第一N型半导体层133、第一P型半导体层134、第二N型半导体层135、第二P型半导体层136和第一顶栅电极161上形成层间绝缘层170。层间绝缘层170可以由无机层形成，并且例如可以由SiOx、SiNx或其多层形成。
可以在层间绝缘层170中形成穿过层间绝缘层170以使第一P型半导体层134露出的第一接触孔C1和第二接触孔C2，并且可以在层间绝缘层170中形成穿过层间绝缘层170以使第二N型半导体层135露出的第三接触孔C3和第四接触孔C4。具体地，可以通过第三接触孔C3和第四接触孔C4使第二N型半导体层135的未被第二P型半导体层136覆盖的部分露出。
可以在层间绝缘层170上形成第一源电极141、第一漏电极142、第二源电极143和第二漏电极144。第一源电极141可以通过第一接触孔C1连接至第一P型半导体层134。第一漏电极142可以通过第二接触孔C2连接至第一P型半导体层134。第二源电极143可以通过第三接触孔C3连接至第二N型半导体层135的未被第二P型半导体层136覆盖的部分。第二漏电极144可以通过第四接触孔C4连接至第二N型半导体层135的未被第二P型半导体层136覆盖的部分。第二接触孔C2和第四接触孔C4布置在第一接触孔C1与第三接触孔C3之间。
第一源电极141和第一漏电极142可以连接至第一P型半导体层134，并且第二源电极143和第二漏电极144可以连接至第二N型半导体层135。因此，第一源电极141与第一漏电极142之间的间隔可以比第二源电极143与第二漏电极144之间的间隔短。换言之，第一接触孔C1与第二接触孔C2之间的距离小于第三接触孔C3与第四接触孔C4之间的距离。
第一漏电极142可以连接至第二漏电极144，并且在这种情况下，TFT10可以用作CMOS。
图13是示出根据本公开内容的另一实施方式的制造TFT的方法的流程图。图14A至14F是用于描述根据本公开内容的另一实施方式的制造TFT的方法的截面图。
图14A至图14F中所示的截面图涉及图13所示的制造TFT的方法，因此，相似的附图标记表示相似的元件。在下文中，将参照图13和图14A至图14F详细描述根据本公开内容的另一实施方式的制造TFT的方法。
根据本公开的另一实施方式的制造薄膜晶体管的方法包括：在基板上形成第一底栅电极和第二底栅电极；形成与第一底栅电极交叠的第一半导体层和与第二底栅电极交叠的第二半导体层，其中，第二半导体层包括第二N型半导体层和第二P型半导体层，第二N型半导体层与第二P型半导体层部分交叠；形成分别连接至第一半导体层的第一源电极和第一漏电极；形成分别连接至第二N型半导体层的不与第二P型半导体层交叠的部分的第二源电极和第二漏电极；以及在第一半导体层之上形成第一顶栅电极。
首先，如图14A所示，可以在基板100上形成第一底栅电极111和第二底栅电极112。图13的步骤S201与图9的步骤S101基本上相同，因此，省略其详细描述(图13的S201)。
其次，如图14B所示，可以在第一底栅电极111和第二底栅电极112上形成第一栅极绝缘层120，可以在第一栅极绝缘层120上形成第一N型半导体层133和第二N型半导体层135，可以在第一N型半导体层133上形成第一P型半导体层134，并且可以在第二N型半导体层135上形成第二P型半导体层136。图13的步骤S202与图9的步骤S102基本相同，因此，省略其详细描述(图13的S202)。
第三，如图14C中所示，可以形成覆盖第一P型半导体层134的整个部分和第二P型半导体层136的一部分的第二栅极绝缘层151，并且可以通过使用第二栅极绝缘层151作为钝化层来蚀刻第二P型半导体层136的未被第二栅极绝缘层151覆盖的部分。因此，第二N型半导体层135在第一方向(X轴方向)上的长度L3可以设置为比第二P型半导体层136在第一方向(X轴方向)上的长度L4长(图13的S203)。
第四，如图14D中所示，可以在第二栅极绝缘层151上形成第三栅极绝缘层152，并且可以在第三栅极绝缘层152上形成顶栅电极160。
具体地，可以通过PECVD工艺在第二栅极绝缘层151的整个上表面上形成第三栅极绝缘层152。随后，可以通过溅射工艺或MOCVD工艺在第三栅极绝缘层152的整个上表面上形成第二金属层。随后，可以通过使用光致抗蚀剂图案的掩模过程同时对第二栅极绝缘层151、第三栅极绝缘层152以及第二金属层进行图案化，完成第二栅极绝缘层151、第三栅极绝缘层152、第一顶栅电极161和第二顶栅电极162。第一顶栅电极161可以与第一P型半导体层134交叠，并且第二顶栅电极162可以与第二P型半导体层136交叠。可以省略第二顶栅电极162和第三栅极绝缘层152(图13的S204)。
第五，如图14E所示，可以在第一N型半导体层131、第一P型半导体层134、第二N型半导体层135、第二P型半导体层136、第一顶栅电极161和第二顶栅电极162上形成层间绝缘层170。层间绝缘层170可以通过PECVD工艺形成。
随后，可以形成穿过层间绝缘层170以使第一P型半导体层134露出的第一接触孔C1和第二接触孔C2，并且可以形成使第一N型半导体层135的未被第二P型半导体层136覆盖的部分露出的第三接触孔C3和第四接触孔C4(图13的S205)。
第六，如图14F所示，可以在层间绝缘层170上形成第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144。
具体地，可以通过溅射工艺或MOCVD工艺在层间绝缘层170的整个上表面上形成第三金属层。随后，可以通过借助使用光致抗蚀剂图案的掩模过程对第三金属层进行图案化而形成第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144。
第一源电极141可以通过第一接触孔C1连接至第一P型半导体层134。第一漏电极142可以通过第二接触孔C2连接至第一P型半导体层134。第二源电极143可以通过第三接触孔C3连接至第二N型半导体层135的未被第二P型半导体层136覆盖的部分。第二漏电极144可以通过第四接触孔C4连接至第二N型半导体层135的未被第二P型半导体层136覆盖的部分。
第一漏电极142可以连接至第二漏电极144，并且在这种情况下，TFT10可以用作CMOS。
第一源电极141和第二源电极143以及第一漏电极142和第二漏电极144可以各自由包括Mo、Al、Cr、Au、Ti、Ni、Nd以及Cu之一或其合金的单层或多层形成。另外，第一源电极141和第一漏电极142可以连接至第一P型半导体层134，并且因此基于此，第一源电极141和第一漏电极142可以各自由包括功函数高于5.0eV的具有5.22eV至5.6eV的功函数的Pd、具有5.12eV至5.93eV的功函数的Pt、具有5.1eV至5.47eV的功函数的Au、以及具有5.04eV至5.35eV的功函数的Ni中之一或其合金的单层或多层形成(图13的S206)。
如上所述，根据本公开内容的实施方式，CMOS电路可以用包括P型半导体层和N型半导体层的一个晶体管实现，或者可以选择性地实施P型晶体管或N型晶体管。因此，制造过程不复杂。
对于本领域技术人员明显的是，在不脱离本公开内容的精神或范围的情况下，可以在本公开内容中做出各种修改和变化。因此，旨在本公开内容覆盖本公开内容的修改和变化，只要它们落入所附权利要求及其等同物的范围内。

Claims (23)

1.一种薄膜晶体管，包括：
在基板上的底栅电极；
与所述底栅电极交叠的半导体层，其中，所述半导体层包括N型半导体层和P型半导体层，所述N型半导体层与所述P型半导体层部分交叠；
分别连接至所述P型半导体层的第一源电极和第一漏电极；
分别连接至所述N型半导体层的不与所述P型半导体层交叠的部分的第二源电极和第二漏电极；以及
在所述半导体层之上的顶栅电极。
2.根据权利要求1所述的薄膜晶体管，还包括覆盖所述半导体层和所述顶栅电极的层间绝缘层。
3.根据权利要求2所述的薄膜晶体管，还包括：
分别穿过所述层间绝缘层以使所述P型半导体层的一部分露出的第一接触孔和第二接触孔；以及
分别穿过所述层间绝缘层以使所述N型半导体层的不与所述P型半导体层交叠的所述部分中的一部分露出的第三接触孔和第四接触孔。
4.根据权利要求3所述的薄膜晶体管，其中，
所述第一源电极通过所述第一接触孔连接至所述P型半导体层，并且所述第一漏电极通过所述第二接触孔连接至所述P型半导体层，以及
所述第二源电极通过所述第三接触孔连接至所述N型半导体层的不与所述P型半导体层交叠的所述部分，并且所述第二漏电极通过所述第四接触孔连接至所述N型半导体层的不与所述P型半导体层交叠的所述部分。
5.根据权利要求3所述的薄膜晶体管，其中，所述第一接触孔和所述第二接触孔布置在所述第三接触孔与所述第四接触孔之间。
6.根据权利要求1所述的薄膜晶体管，其中所述第一漏电极连接至所述第二漏电极。
7.根据权利要求1所述的薄膜晶体管，其中，所述P型半导体层的厚度比所述N型半导体层的厚度薄。
8.根据权利要求1所述的薄膜晶体管，其中，所述P型半导体层的厚度为10nm或更小。
9.根据权利要求1所述的薄膜晶体管，其中，所述P型半导体层由Cu2O形成。
10.根据权利要求1所述的薄膜晶体管，其中，当正电压被施加至所述底栅电极时，所述N型半导体层被配置成具有N型半导体特性，以及当负电压被施加至所述顶栅电极时，所述P型半导体层被配置成具有P型半导体特性。
11.一种包括薄膜晶体管的显示装置，其中，所述显示装置包括：
显示面板；
数据驱动电路；以及
栅极驱动电路，
其中，所述显示面板或所述栅极驱动电路包括薄膜晶体管，所述薄膜晶体管包括：
在基板上的底栅电极；
与所述底栅电极交叠的半导体层，其中，所述半导体层包括N型半导体层和P型半导体层，所述N型半导体层与所述P型半导体层部分交叠；
分别连接至所述P型半导体层的第一源电极和第一漏电极；
分别连接至所述N型半导体层的不与所述P型半导体层交叠的部分的第二源电极和第二漏电极；以及
在所述半导体层之上的顶栅电极。
12.一种薄膜晶体管，包括：
在基板上的第一底栅电极和第二底栅电极；
与所述第一底栅电极交叠的第一半导体层和与所述第二底栅电极交叠的第二半导体层，其中，所述第二半导体层包括第二N型半导体层和第二P型半导体层，所述第二N型半导体层与所述第二P型半导体层部分交叠；
分别连接至所述第一半导体层的第一源电极和第一漏电极；
分别连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的部分的第二源电极和第二漏电极；以及
在所述第一半导体层之上的第一顶栅电极。
13.根据权利要求12所述的薄膜晶体管，还包括覆盖所述第一半导体层、所述第二半导体层和所述第一顶栅电极的层间绝缘层。
14.根据权利要求13所述的薄膜晶体管，还包括：
分别穿过所述层间绝缘层以使所述第一半导体层的一部分露出的第一接触孔和第二接触孔；以及
分别穿过所述层间绝缘层以使所述第二N型半导体层的不与所述第二P型半导体层交叠的所述部分中的一部分露出的第三接触孔和第四接触孔。
15.根据权利要求14所述的薄膜晶体管，其中，
所述第一源电极通过所述第一接触孔连接至所述第一半导体层，并且所述第一漏电极通过第二接触孔连接至所述第一半导体层，以及
所述第二源电极通过所述第三接触孔连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的所述部分，并且所述第二漏电极通过所述第四接触孔连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的所述部分。
16.根据权利要求14所述的薄膜晶体管，其中，所述第二接触孔和所述第四接触孔布置在所述第一接触孔与所述第三接触孔之间。
17.根据权利要求16所述的薄膜晶体管，其中，所述第一接触孔与所述第二接触孔之间的间隔比所述第三接触孔与所述第四接触孔之间的间隔短。
18.根据权利要求12所述的薄膜晶体管，其中所述第一漏电极连接至所述第二漏电极。
19.根据权利要求12所述的薄膜晶体管，其中，所述第一半导体层包括第一N型半导体层和第一P型半导体层，所述第一P型半导体层的厚度比所述第一N型半导体层的厚度薄，以及所述第二P型半导体层的厚度比所述第二N型半导体层的厚度薄。
20.根据权利要求12所述的薄膜晶体管，其中，所述第一半导体层包括第一N型半导体层和第一P型半导体层，并且所述第一N型半导体层与所述第一P型半导体层完全交叠。
21.根据权利要求12所述的薄膜晶体管，其中，所述第一半导体层包括第一N型半导体层和第一P型半导体层，以及所述第一N型半导体层与所述第一P型半导体层部分交叠。
22.根据权利要求12所述的薄膜晶体管，其中，所述第一半导体层包括第一N型半导体层和第一P型半导体层，以及所述第一P型半导体层和所述第二P型半导体层中的每个由Cu2O形成。
23.一种包括薄膜晶体管的显示装置，其中，所述显示装置包括：
显示面板；
数据驱动电路；以及
栅极驱动电路，
其中，所述显示面板或所述栅极驱动电路包括薄膜晶体管，所述薄膜晶体管包括：
在基板上的第一底栅电极和第二底栅电极；
与所述第一底栅电极交叠的第一半导体层和与所述第二底栅电极交叠的第二半导体层，其中，所述第二半导体层包括第二N型半导体层和第二P型半导体层，所述第二N型半导体层与所述第二P型半导体层部分交叠；
分别连接至所述第一半导体层的第一源电极和第一漏电极；
分别连接至所述第二N型半导体层的不与所述第二P型半导体层交叠的部分的第二源电极和第二漏电极；以及
在所述第一半导体层之上的第一顶栅电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605684B2 (en) 2019-01-28 2023-03-14 Boe Technology Group Co., Ltd. Array substrate, control method thereof, manufacturing method thereof, display panel and display device
WO2023178747A1 (zh) * 2022-03-22 2023-09-28 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制备方法及显示面板

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102188398B1 (ko) * 2019-03-14 2020-12-08 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조 방법
KR20200124365A (ko) 2019-04-23 2020-11-03 삼성디스플레이 주식회사 트랜지스터의 에이징 방법 및 그 트랜지스터를 포함하는 표시 장치
KR20200125843A (ko) * 2019-04-26 2020-11-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20210008204A (ko) 2019-07-10 2021-01-21 삼성디스플레이 주식회사 표시 장치
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板
WO2023042091A1 (en) * 2021-09-14 2023-03-23 King Abdullah University Of Science And Technology Ambipolar oxide-semiconductor based transistor and method of manufacturing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141504A1 (en) * 2001-11-16 2003-07-31 Hideaki Kuwabara Semiconductor device and manufacturing method thereof
CN102254950A (zh) * 2011-07-12 2011-11-23 北京大学深圳研究生院 一种氧化亚铜薄膜晶体管及其制备方法
CN103715269A (zh) * 2013-12-31 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
CN105633103A (zh) * 2016-04-12 2016-06-01 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291269A (ja) * 1993-04-06 1994-10-18 Sony Corp 電界効果トランジスタ
JP2005354023A (ja) 2004-05-14 2005-12-22 Seiko Epson Corp 半導体装置および半導体装置の製造方法
KR100711000B1 (ko) 2005-11-28 2007-04-24 동부일렉트로닉스 주식회사 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
TWI462302B (zh) * 2011-05-27 2014-11-21 Univ Nat Chiao Tung 一種高輸出增益電晶體元件
JP5783094B2 (ja) * 2011-11-30 2015-09-24 株式会社リコー ｐ型酸化物、ｐ型酸化物製造用組成物、ｐ型酸化物の製造方法、半導体素子、表示素子、画像表示装置、及びシステム
JP2013125826A (ja) 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20150061302A (ko) * 2013-11-27 2015-06-04 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
CN104900653B (zh) * 2015-04-14 2017-12-29 深圳市华星光电技术有限公司 Tft布局结构
CN104966696B (zh) * 2015-05-06 2017-11-28 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
US10141387B2 (en) * 2016-04-08 2018-11-27 Innolux Corporation Display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141504A1 (en) * 2001-11-16 2003-07-31 Hideaki Kuwabara Semiconductor device and manufacturing method thereof
CN102254950A (zh) * 2011-07-12 2011-11-23 北京大学深圳研究生院 一种氧化亚铜薄膜晶体管及其制备方法
CN103715269A (zh) * 2013-12-31 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
CN105633103A (zh) * 2016-04-12 2016-06-01 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605684B2 (en) 2019-01-28 2023-03-14 Boe Technology Group Co., Ltd. Array substrate, control method thereof, manufacturing method thereof, display panel and display device
WO2023178747A1 (zh) * 2022-03-22 2023-09-28 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制备方法及显示面板

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Publication number Publication date
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