TW201405828A - 顯示面板、薄膜電晶體及其製造方法 - Google Patents
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Abstract
一種薄膜電晶體，包括閘極、介電層、金屬氧化物半導體通道、源極以及汲極。閘極與金屬氧化物半導體通道重疊。介電層阻隔閘極、源極以及汲極。源極以及汲極分別位於金屬氧化物半導體通道的相對二側。金屬氧化物半導體通道包括金屬氧化物半導體層以及配置於金屬氧化物半導體層中且彼此分離的多個奈米微結構。此外，包括上述薄膜電晶體的顯示面板及上述薄膜電晶體的製造方法亦被提出。
Description
本發明是有關於一種電子元件及其製造方法和包括此電子元件的電子裝置，且特別是有關於一種薄膜電晶體及其製造方法和包括此薄膜電晶體的顯示面板。
近來環保意識抬頭，具有低消耗功率、空間利用效率佳、無輻射、高畫質等優越特性的平面顯示面板(flat display panels)已成為市場主流。常見的平面顯示器包括液晶顯示器(liquid crystal displays)、電漿顯示器(plasma displays)、有機電激發光顯示器(electroluminescent displays)等。以目前最為普及的液晶顯示器為例，其主要是由薄膜電晶體陣列基板、彩色濾光基板以及夾於二者之間的液晶層所構成。在習知的薄膜電晶體陣列基板上，多採用非晶矽(a-Si)薄膜電晶體或低溫多晶矽薄膜電晶體作為各個子畫素的切換元件。近年來，已有研究指出氧化物半導體(oxide semiconductor)薄膜電晶體相較於非晶矽薄膜電晶體，具有較高的場效遷動率(field-effect mobility)，且氧化物半導體薄膜電晶體相較於低溫多晶矽薄膜電晶體更具有較佳的臨界電壓(threat hold voltage，Vth)均勻性。因此，氧化物半導體薄膜電晶體有潛力成為下一代平面顯示器之關鍵元件。然而，習知的氧化物半導體薄膜電晶體在現行架構下其場效遷動率不易更進一步的提升。
本發明提供一種薄膜電晶體的製造方法，其可製作出高場效遷移率的薄膜電晶體。
本發明提供一種薄膜電晶體的，其場效遷移率高。
本發明提供一種顯示面板，其電氣特性佳。
本發明提供一種薄膜電晶體的製造方法，其包括下列步驟。提供第一基底。於第一基底上形成閘極。於第一基底上形成介電層。於第一基底上形成金屬氧化物半導體通道，其中金屬氧化物半導體通道包括金屬氧化物半導體層以及配置於金屬氧化物半導體層中且彼此分離的多個奈米微結構。於第一基底上形成源極和汲極。閘極與金屬氧化物半導體通道重疊。介電層阻隔閘極、源極以及汲極。源極以及汲極分別位於金屬氧化物半導體通道的相對二側。
本發明提供一種薄膜電晶體，其包括閘極、介電層、金屬氧化物半導體通道、源極以及汲極。閘極與金屬氧化物半導體通道重疊。介電層阻隔閘極、源極以及汲極。源極以及汲極分別位於金屬氧化物半導體通道的相對二側。金屬氧化物半導體通道包括金屬氧化物半導體層以及配置於金屬氧化物半導體層中且彼此分離的多個奈米微結構。
本發明提供一種顯示面板，其包括薄膜電晶體陣列基板、相對於薄膜電晶體陣列基板配置的對向基板、以及配置於薄膜電晶體陣列基板與對向基板之間的顯示介質。薄膜電晶體陣列基板包括第一基底以及上述的多個薄膜電晶體。薄膜電晶體陣列排列於第一基底上。
在本發明的一實施例中，前述的多個奈米微結構為多
個奈米粒子。
在本發明的一實施例中，前述的於第一基底上形成金屬氧化物半導體通道的步驟包括：配置多個奈米粒子於第一基底上；於這些奈米粒子上形成金屬氧化物半導體層，以覆蓋這些奈米粒子。
在本發明的一實施例中，前述的於第一基底上形成金屬氧化物半導體通道的步驟包括：提供多個奈米粒子；提供金屬氧化物半導體前驅物；混合這些奈米粒子以及金屬氧化物半導體前驅物，以形成混合液；令此混合液固化於第一基底上，以形成金屬氧化物半導體通道。
在本發明的一實施例中，前述的奈米粒子的載子濃度大於金屬氧化物半導體層的載子濃度。
在本發明的一實施例中，前述的每一奈米微結構為奈米孔洞，且此奈米孔洞之內壁具有導電性。
在本發明的一實施例中，前述的於第一基底上形成金屬氧化物半導體通道的步驟包括：於第一基底上形成金屬氧化物半導體預通道，其中金屬氧化物半導體預通道包括金屬氧化物半導體層以及配置於金屬氧化物半導體層中且彼此分離的多個奈米粒子；移除金屬氧化物半導體層中的奈米粒子，以形成奈米孔洞；對奈米孔洞的內壁上進行表面處理，以使奈米孔洞的內壁具有導電性。
在本發明的一實施例中，前述的移除金屬氧化物半導體層中的多個奈米粒子的步驟可為：利用黏著物移除金屬氧化物半導體層中的奈米粒子、利用溶劑移除金屬氧化物半導體層中的奈米粒子、或利用電漿移除金屬氧化物半導
體層中的奈米粒子。
在本發明的一實施例中，前述的對奈米孔洞的內壁上進行表面處理以使奈米孔洞的內壁具有導電性的步驟為：利用電漿對奈米孔洞的內壁進行表面處理、利用反應氣體對奈米孔洞的內壁進行表面處理、利用紫外光對奈米孔洞的內壁進行表面處理、利用反應液體對奈米孔洞的內壁進行表面處理、或利用反應氣體對奈米孔洞的內壁進行表面處理。
在本發明的一實施例中，前述的奈米粒子之材質為有機物。
在本發明的一實施例中，前述的金屬氧化物半導體層的材質包括氧化鋁鋅(AZO)、氧化銦鋅(IZO)、氧化銦鋅錫(IZTO)、氧化銦鎵鋅(IGZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘．氧化鍺(2CdO．GeO2)、或氧化鎳鈷(NiCo2O4)，但不以此為限。而奈米微結構的材質包括導體[例如氧化銦錫(ITO)，但不以此為限]或半導體[例如氧化銦鋅(IZO)，但不以此為限]。
基於上述，在本發明之薄膜電晶體及顯示面板中，由於金屬氧化物半導體通道包括多個奈米微結構，因此金屬氧化物半導體通道之場效遷移率可提升，進而使包括此金屬氧化物半導體通道之薄膜電晶體及顯示面板的電氣特性佳。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D為本發明一實施例之薄膜電晶體製造方法的剖面示意圖。請參照圖1A，首先，提供第一基底102。在本實施例中，第一基底102主要是用來承載其上之元件，第一基底102的材質可為玻璃、石英、有機聚合物、或是不透光/反射材料(例如：導電材料、晶圓、陶瓷、或其它可適用的材料)、或是其它可適用的材料。
請繼續參照圖1A，接著，於第一基底102上形成閘極G。在本實施例中，在形成閘極G之前，更可於第一基底102上形成絕緣層104。絕緣層104配置於第一基底102與閘極G之間。一般而言，閘極G是使用金屬材料。然而，本發明不限於此，在其他實施例中，閘極G也可以使用其他導電材料，例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。絕緣層104的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。
請參照圖1B，接著，於第一基底102上形成介電層106。在本實施例中，介電層106覆蓋閘極G。介電層106更覆蓋絕緣層104。介電層106的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。
請參照圖1C，接著，於第一基底102上形成金屬氧
化物半導體通道CH。在本實施例中，金屬氧化物半導體通道CH可形成於介電層106上。並且，金屬氧化物半導體通道CH與閘極G重疊。圖2為本發明一實施例之金屬氧化物半導體通道的剖面示意圖。圖3為本發明一實施例之金屬氧化物半導體通道的俯視示意圖。請參照圖2及圖3，本實施例之金屬氧化物半導體通道CH包括金屬氧化物半導體層108以及配置於金屬氧化物半導體層108中且彼此分離的多個奈米微結構109。在本實施例中，每一奈米微結構109的尺寸可介於數奈米至數百奈米，例如50奈米。本實施例之奈米微結構109可為多個奈米粒子P。在本實施例中，奈米微結構109可呈圓形。然而，本發明不限定奈米微結構109的形狀，奈米微結構109的形狀可視實際的需求而做適當的調整。
形成本實施例之金屬氧化物半導體通道CH的方式有許多種。舉例而言，在本實施例中，可利用堆疊法或溶液法來形成金屬氧化物半導體通道CH。以下將搭配圖4A至圖4E以及圖5A至圖5D分別說明利用堆疊法以及溶液法形成金屬氧化物半導體通道CH的流程。
圖4A至圖4E示出利用堆疊法製作出本發明一實施例之金屬氧化物半導體通道的流程。請參照圖4A，首先，配置多個奈米粒子P1於第一基底(未繪示)上。請參照圖4B，接著，在這些奈米粒子P1上形成金屬氧化物半導體層108a，以覆蓋這些奈米粒子P1。請參照圖4C，然後，在奈米粒子P1及金屬氧化物半導體層108a上配置多個奈米粒子P2。請參照圖4D，接著，在奈米粒子P1、P2及金屬
氧化物半導體層108a上再形成金屬氧化物半導體層108b，以覆蓋奈米粒子P2。請參照圖4E，接著，在奈米粒子P1、P2及金屬氧化物半導體層108a、108b上再配置多個奈米粒子P3，接著，在於奈米粒子P1、P2、P3及金屬氧化物半導體層108a、108b上形成金屬氧化物半導體層108c，以覆蓋奈米粒子P3。簡言之，在本實施例中，可交替地堆疊奈米粒子層(即奈米粒子P1、P2、P3所在之層別)以及金屬氧化物半導體層108a、108b、108c，而形成本實施例之金屬氧化物半導體通道CH。需說明的是，圖4E示出三層奈米粒子層及三層金屬氧化物半導體層108a、108b、108c為示例，但本發明並不限定奈米粒子層以及金屬氧化物半導體層的數量，奈米粒子層以及金屬氧化物半導體層的數量可視實際的需求而做適當之設計。
圖5A至圖5D示出利用溶液法製作出本發明一實施例之金屬氧化物半導體通道的流程。請參照圖5A，提供多個奈米粒子P。請參照圖5B，提供金屬氧化物半導體前驅物108A。請參照圖5C，接著，混合奈米粒子P以及金屬氧化物前驅物108A，以形成混合液。請參照圖5D，然後，令此混合液固化於第一基底102(圖5D未繪示)上，以形成金屬氧化物半導體通道CH。
在本實施例中，奈米粒子P的載子濃度可大於金屬氧化物半導體層108的載子濃度。換言之，奈米粒子P的導電率可比金屬氧化物半導體層108高。本實施例之金屬氧化物半導體層108的材質包括氧化鋁鋅(AZO)、氧化銦鋅(IZO)、氧化銦鋅錫(IZTO)、氧化銦鎵鋅(IGZO)、氧化銦
鎵(IGO)、氧化錫(ZnO)、氧化鎘．氧化鍺(2CdO．GeO2)、或氧化鎳鈷(NiCo2O4)，但不以此為限。奈米粒子P的材質包括導體[例如氧化銦錫(ITO)，但不以此為限]或半導體[例如氧化銦鋅(IZO)，但不以此為限]。
請參照圖1D，在本實施例中，在形成金屬氧化物半導體通道CH後，可接著於第一基底102上形成源極S以及汲極D。介電層106阻隔閘極G、源極S以及汲極D。源極S以及汲極D分別位於金屬氧化物半導體通道CH的二側。於此，便完成本實施例之薄膜電晶體100。一般而言，源極S以及汲極D是使用金屬材料。然而，本發明不限於此，在其他實施例中，源極S以及汲極D也可以使用其他導電材料，例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。此外，在本實施例中，在形成源極S以及汲極D之前，更可在金屬氧化物半導體通道CH上形成遮光層103，以降低外界光線對金屬氧化物半導體通道CH的影響，進而提升本實施例之薄膜電晶體100的性能。
需說明的是，圖1A至圖1D以及上述之薄膜電晶體的製造方法是以底部閘極(Bottom Gate)型薄膜電晶體的製造方法為示例。然而，本發明之薄膜電晶體的製造方法不限於只能製作底部閘極型薄膜電晶體。該領域具有通常知識者，可根據本實施例之內容得知本發明之精神，進而依本發明之精神製造其他型式的薄膜電晶體。
請參照圖1D、圖2及圖3，本實施例之薄膜電晶體100包括閘極G、介電層106、金屬氧化物半導體通道CH、源極S以及汲極D。閘極G與金屬氧化物半導體通道CH重疊。介電層106阻隔閘極G、源極S以及汲極D。源極S以及汲極D分別位於金屬氧化物半導體通道CH的相對二側。
值得注意的是，如圖2及圖3所示，金屬氧化物半導體通道CH包括金屬氧化物半導體層108以及配置於金屬氧化物半導體層108中且彼此分離的多個奈米微結構109。在本實施例中，奈米微結構109可為奈米粒子P。奈米粒子P的載子濃度可大於金屬氧化物半導體層108的載子濃度。換言之，奈米粒子P的導電率可高於金屬氧化物半導體層108的導電率。利用位於金屬氧化物半導體層108中的奈米微結構109，金屬氧化物半導體通道CH可具有高場效遷移率(field-effect mobility)，進而使包括此金屬氧化物半導體通道CH的薄膜電晶體100之電氣特性佳。
需說明的是，圖1D所示之薄膜電晶體是以底部閘極(Bottom Gate)型薄膜電晶體為示例。然而，本發明之薄膜電晶體不限於底部閘極型薄膜電晶體。凡包括由金屬氧化物半導體層108以多個奈米微結構109所組成之金屬氧化物半導體通道CH的薄膜電晶體均屬本發明保護之範疇。
圖6為本發明一實施例之顯示面板的示意圖。請參照圖6，本實施例之顯示面板1000包括薄膜電晶體陣列基板
100A、相對於薄膜電晶體陣列基板100A配置的對向基板200、以及配置於薄膜電晶體陣列基板100A與對向基板200之間的顯示介質300。對向基板200可為彩色濾光片基板。顯示介質300包括液晶層、有機電致發光層或電泳粒子層，但本發明不以上述為限。本實施例之薄膜電晶體陣列基板100A包括第一基底102以及上述的多個薄膜電晶體100，其中薄膜電晶體100陣列排列於第一基底102上。本實施例之薄膜電晶體陣列基板100A更包括與薄膜電晶體100電性連接的多個畫素電極PE。本實施例之薄膜電晶體陣列基板100A更包括與薄膜電晶體100之閘極G電性連接的多條掃描線SL以及與薄膜電晶體100之源極S電性連接的資料線DL。
由於本實施例之薄膜電晶體100是採用包括奈米微結構之金屬氧化物半導體通道CH，而包括奈米微結構之金屬氧化物半導體通道CH具有高場效遷移率(field-effect mobility)。因此，薄膜電晶體100的電氣特性佳，而採用薄膜電晶體100做為其主動元件之顯示面板1000亦可具有良好的電氣特性。
本實施例之薄膜電晶體的製造方法與第一實施例之薄膜電晶體的製造方法類似。惟本實施例之形成金屬氧化物半導體通道的方法與第一實施例有所不同。以下就此差異處做說明，二者相同之處便不再重述。
圖7A至圖7C為本發明第二實施例之金屬氧化物半導體通道製造流程的剖面示意圖。請參照圖7A，首先，於第一基底(未繪示)上形成金屬氧化物半導體預通道CHA。金屬氧化物半導體預通道CHA包括金屬氧化物半導體層108以及配置於金屬氧化物半導體層108中且彼此分離的多個奈米粒子P。在本實施例中，奈米粒子P之材質可為有機物，例如聚苯乙烯(Polystyrene，PS)、醇酸共聚物(poly lactide-co-glycolide，PLGA)等。
請參照圖7B，接著，移除金屬氧化物半導體層108中的奈米粒子P，以形成奈米孔洞105。具體而言，在本實施例中，可利用黏著物、溶劑或電漿移除金屬氧化物半導體層108中的奈米粒子P。
請參照圖7C，然後，對奈米孔洞105的內壁105a上進行表面處理，以使奈米孔洞105的內壁105a具有導電性。具體而言，在本實施例中，可利用電漿、反應氣體、紫外光、或反應液體對奈米孔洞105的內壁105a進行表面處理，而使奈米孔洞105的內壁105a具有導電性。電漿包括為氬(Ar)、氖(N2)。反應氣體包括氫氣、臭氧。液體可為酸性或鹼性之腐蝕溶液。
本實施例之薄膜電晶體及顯示面板與第一實施例之薄膜電晶體及顯示面板類似。惟本實施例之金屬氧化物半導體通道的結構與第一實施例有所不同。以下就此差異處做說明，二者相同之處便不再重述。
請參照圖7C，本實施例之金屬氧化物半導體通道CHB包括金屬氧化物半導體層108以及配置於金屬氧化物半導體層108中且彼此分離的多個奈米微結構109。與第一實施例不同的是，本實施例之奈米微結構109為奈米孔洞105，且奈米孔洞105之內壁105a具有導電性。
圖8繪示本發明第二實施例之薄膜電晶體以及比較例之薄膜電晶體的閘極電壓與汲極電流之間的關係。比較例之薄膜電晶體與本實施例之薄膜電晶體類似，惟比較例之奈米孔洞的內壁未經過表面處理而不具導電性。請參照圖8，曲線S102繪出本實施例之薄膜電晶體的閘極電壓與汲極電流之間的關係，曲線S104繪出比較例之薄膜電晶體的閘極電壓與汲極電流之間的關係，曲線S202繪出本實施例之薄膜電晶體的閘極電壓與汲極電流方均根(square root of drain current)之間的關係，曲線S204繪出比較例之薄膜電晶體的閘極電壓與汲極電流方均根之間的關係。比較曲線S102、S104或曲線S202、S204可知，奈米孔洞105的內壁105a在經過表面處理而具導電性後，本實施例之金屬氧化物半導體通道CHB的場效遷移率可提高，進而使本實施例之薄膜電晶體及顯示面板的電氣特性佳。
綜上所述，在本發明一實施例之薄膜電晶體及顯示面板中，由於金屬氧化物半導體通道包括多個奈米微結構，因此金屬氧化物半導體通道之場效遷移率可提升，進而使包括此金屬氧化物半導體通道之薄膜電晶體及顯示面板的電氣特性佳。
雖然本發明已以實施例揭露如上，然其並非用以限定
本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1000‧‧‧顯示面板
100A‧‧‧薄膜電晶體陣列基板
100‧‧‧薄膜電晶體
102‧‧‧第一基底
103‧‧‧遮光層
104‧‧‧絕緣層
105‧‧‧奈米孔洞
105a‧‧‧內壁
106‧‧‧介電層
108、108a~108c‧‧‧金屬氧化物半導體層
108A‧‧‧金屬氧化物半導體前驅物
109‧‧‧奈米微結構
200‧‧‧對向基板
300‧‧‧顯示介質
CH、CHB‧‧‧金屬氧化物半導體通道
CHA‧‧‧金屬氧化物半導體預通道
D‧‧‧汲極
DL‧‧‧資料線
G‧‧‧閘極
S‧‧‧源極
SL‧‧‧掃描線
S102、S104、S202、S204‧‧‧曲線
P、P1~P3‧‧‧奈米粒子
PE‧‧‧畫素電極
X、Y、Z‧‧‧方向
圖1A至圖1D為本發明一實施例之薄膜電晶體製造方法的剖面示意圖。
圖2為本發明一實施例之金屬氧化物半導體通道的剖面示意圖。
圖3為本發明一實施例之金屬氧化物半導體通道的俯視示意圖。
圖4A至圖4E示出利用堆疊法製作出本發明一實施例之金屬氧化物半導體通道的流程。
圖5A至圖5D示出利用溶液法製作出本發明一實施例之金屬氧化物半導體通道的流程。
圖6為本發明一實施例之顯示面板的示意圖。
圖7A至圖7C為本發明第二實施例之金屬氧化物半導體通道製造流程的剖面示意圖。
圖8繪示本發明第二實施例之薄膜電晶體以及比較例之薄膜電晶體的閘汲電壓及汲極電流間的關係。
108‧‧‧金屬氧化物半導體層
109‧‧‧奈米微結構
CH‧‧‧金屬氧化物半導體通道
P‧‧‧奈米粒子
X、Y、Z‧‧‧方向
Claims (20)
- 一種薄膜電晶體的製造方法，包括：提供一第一基底；於該第一基底上形成一閘極；於該第一基底上形成一介電層；於該第一基底上形成一金屬氧化物半導體通道，該金屬氧化物半導體通道包括一金屬氧化物半導體層以及配置於該金屬氧化物半導體層中且彼此分離的多個奈米微結構；以及於該第一基底上形成一源極以及一汲極，其中該閘極與該金屬氧化物半導體通道重疊，該介電層阻隔該閘極、該源極以及該汲極，該源極以及該汲極分別位於該金屬氧化物半導體通道的相對二側。
- 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該些奈米微結構為多個奈米粒子。
- 如申請專利範圍第2項所述之薄膜電晶體的製造方法，其中於該第一基底上形成該金屬氧化物半導體通道的步驟包括：配置該些奈米粒子於該第一基底上；以及於該些奈米粒子上形成一金屬氧化物半導體層，以覆蓋該些奈米粒子。
- 如申請專利範圍第2項所述之薄膜電晶體的製造方法，其中於該第一基底上形成該金屬氧化物半導體通道的步驟包括：提供該些奈米粒子； 提供一金屬氧化物半導體前驅物；混合該些奈米粒子以及該金屬氧化物半導體前驅物，以形成一混合液；令該混合液固化於該第一基底上，以形成該金屬氧化物半導體通道。
- 如申請專利範圍第2項所述之薄膜電晶體的製造方法，其中該些奈米粒子的載子濃度大於該金屬氧化物半導體層的載子濃度。
- 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中每一該奈米微結構為一奈米孔洞，且該奈米孔洞之內壁具有導電性。
- 如申請專利範圍第6項所述之薄膜電晶體的製造方法，其中於該第一基底上形成該金屬氧化物半導體通道的步驟包括：於該第一基底上形成一金屬氧化物半導體預通道，該金屬氧化物半導體預通道包括一金屬氧化物半導體層以及配置於該金屬氧化物半導體層中且彼此分離的多個奈米粒子；移除該金屬氧化物半導體層中的該些奈米粒子，以形成該些奈米孔洞；以及對該些奈米孔洞的內壁上進行表面處理，以使該些奈米孔洞的內壁具有導電性。
- 如申請專利範圍第7項所述之薄膜電晶體的製造方法，其中移除該金屬氧化物半導體層中的該些奈米粒子的步驟為： 利用一黏著物移除該金屬氧化物半導體層中的該些奈米粒子、利用一溶劑移除該金屬氧化物半導體層中的該些奈米粒子、或利用一電漿移除該金屬氧化物半導體層中的該些奈米粒子。
- 如申請專利範圍第7項所述之薄膜電晶體的製造方法，其中對該些奈米孔洞的內壁上進行表面處理以使該些奈米孔洞的內壁具有導電性的步驟為：利用一電漿對該些奈米孔洞的內壁進行表面處理、利用一反應氣體對該些奈米孔洞的內壁進行表面處理、利用一紫外光對該些奈米孔洞的內壁進行表面處理、利用一反應液體對該些奈米孔洞的內壁進行表面處理、或利用一反應氣體對該些奈米孔洞的內壁進行表面處理。
- 如申請專利範圍第7項所述之薄膜電晶體的製造方法，其中在該些奈米粒子的材質為有機物。
- 一種薄膜電晶體，包括：一閘極；一介電層；一金屬氧化物半導體通道，該金屬氧化物半導體通道包括一金屬氧化物半導體層以及配置於該金屬氧化物半導體層中且彼此分離的多個奈米微結構；一源極以及一汲極，該閘極與該金屬氧化物半導體通道重疊，該介電層阻隔該閘極、該源極以及該汲極，該源極以及該汲極分別位於該金屬氧化物半導體通道的相對二側。
- 如申請專利範圍第11項所述之薄膜電晶體，其中 該些奈米微結構為多個奈米粒子。
- 如申請專利範圍第12項所述之薄膜電晶體，其中該些奈米粒子的載子濃度大於該金屬氧化物半導體層的載子濃度。
- 如申請專利範圍第11項所述之薄膜電晶體，其中該金屬氧化物半導體層的材質包括氧化鋁鋅(AZO)、氧化銦鋅(IZO)、氧化銦鋅錫(IZTO)、氧化銦鎵鋅(IGZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘．氧化鍺(2CdO．GeO2)、或氧化鎳鈷(NiCo2O4)，而該些奈米微結構的材質包括氧化銦錫(ITO)或氧化銦鋅(IZO)。
- 如申請專利範圍第11項所述之薄膜電晶體，其中每一該奈米微結構為一奈米孔洞，該奈米孔洞之內壁具有導電性。
- 一種顯示面板，包括：一薄膜電晶體陣列基板，包括：一第一基底；以及多個薄膜電晶體，陣列排列於該第一基底上，每一該薄膜電晶體包括：一閘極；一介電層；一金屬氧化物半導體通道，該金屬氧化物半導體通道包括一金屬氧化物半導體層以及配置於該金屬氧化物半導體層中且彼此分離的多個奈米微結構；以及一源極以及一汲極，該閘極與該金屬氧化物半 導體通道重疊，該介電層阻隔該閘極、該源極以及該汲極，而該源極以及該汲極分別位於該金屬氧化物半導體通道的相對二側；一對向基板，相對於該薄膜電晶體陣列基板配置；以及一顯示介質，配置於該薄膜電晶體陣列基板與該對向基板之間。
- 如申請專利範圍第16項所述之顯示面板，其中該些奈米微結構為多個奈米粒子。
- 如申請專利範圍第17項所述之顯示面板，其中該些奈米粒子的載子濃度大於該金屬氧化物半導體層的載子濃度。
- 如申請專利範圍第16項所述之顯示面板，其中該金屬氧化物半導體層之材質包括氧化鋁鋅(AZO)、氧化銦鋅(IZO)、氧化銦鋅錫(IZTO)、氧化銦鎵鋅(IGZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘．氧化鍺(2CdO．GeO2)、或氧化鎳鈷(NiCo2O4)，而該些奈米微結構的材質包括氧化銦錫(ITO)或氧化銦鋅(IZO)。
- 如申請專利範圍第16項所述之顯示面板，其中每一該奈米微結構為一奈米孔洞，該奈米孔洞之內壁具有導電性。
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