JP6374221B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
たとえば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１参照）。
また、酸化物半導体膜に、金属元素を含む膜と接して加熱処理することにより導入された金属元素と、注入法により該金属元素を含む膜を通過して導入されたドーパントとを含む低抵抗領域を形成する技術が開示されている（特許文献２参照）。
特開２００７−１２３８６１号公報 特開２０１３−１６７８２号公報
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Ｌを短くすることによって微細なトランジスタを実現し、回路の動作速度を高速化し、さらには消費電力の低減を図ることを課題の一とする。
半導体集積回路の高密度化においてトランジスタの微細化は必須技術である。一方、トランジスタの微細化によって、オン電流、しきい値電圧、Ｓ値（サブスレッショルド値）などのトランジスタの電気特性が悪化することや、ばらつきが生じやすくなることが知られている。すなわち、トランジスタの微細化によって半導体集積回路の歩留まりは低下しやすくなる。
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することを目的の一つとする。または、微細化に伴う歩留まりの低下を抑えることのできる構造を有する半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。
本発明の一態様の半導体装置は、チャネル形成領域を含む酸化物半導体層を挟むように該酸化物半導体層とは組成の異なる酸化物層を上下に設け、さらに、チャネル形成領域を含む酸化物半導体層においてチャネル形成領域を挟むように左右に低抵抗領域を設ける。チャネル形成領域は、真性または実質的に真性である酸化物半導体を用いることが好ましい。真性または実質的に真性である酸化物半導体の一部を変質化させて低抵抗領域を設けることにより、ソース電極層と酸化物半導体層との接触抵抗、またはドレイン電極層と酸化物半導体層の接触抵抗を低減することができる。この低抵抗領域は、チャネル形成領域以外の領域に金属膜または酸化金属膜を接して形成し、金属膜または酸化金属膜に含まれる金属元素、たとえばアルミニウムを酸化物半導体層の一部に拡散させることで形成する。従って、チャネル形成領域と低抵抗領域は組成が異なり、低抵抗領域はチャネル形成領域よりも導電性が高い。
本発明の一態様は、半導体基板上に第１の酸化物層と、第１の酸化物層上に酸化物半導体層と、酸化物半導体層上に第２の酸化物層と、第２の酸化物層上に絶縁層と、絶縁層上にゲート電極層と、を有し、酸化物半導体層は、ゲート電極層と重なるチャネル形成領域と、該チャネル形成領域よりも低抵抗な領域である低抵抗領域とを有し、チャネル形成領域と低抵抗領域は組成が異なることを特徴とする半導体装置である。
また、低抵抗領域はゲート電極層を利用して自己整合的に形成することができ、トランジスタの電気特性が悪化することを防ぎ、ばらつきを抑えることができる。
また、真性または実質的に真性である酸化物半導体からなるチャネル形成領域を三次元的に囲むように酸化アルミニウム膜を含む保護絶縁層を設けることが好ましい。酸化アルミニウム膜を含む保護絶縁層は、酸化シリコン膜、酸化窒化シリコン膜等の絶縁層、または酸化物半導体層と比較して酸素及び水素に対する透過性が低い絶縁層である。換言すると、酸素及び水素に対するバリア性を有する保護絶縁層である。よって、酸化アルミニウム膜を含む保護絶縁層を設けることで、当該保護絶縁層で囲まれたチャネル領域の酸素の脱離による酸素欠損の形成を抑制し、且つ、水素又は水素化合物の混入を抑制することが可能となる。
本発明の他の一態様は、半導体基板上に酸化アルミニウムを含む第１の保護絶縁層と、第１の保護絶縁層上に第１の酸化物層と、第１の酸化物層上に酸化物半導体層と、酸化物半導体層上に第２の酸化物層と、第２の酸化物層上に絶縁層と、絶縁層上にゲート電極層と、ゲート電極層上に酸化アルミニウムを含む第２の保護絶縁層と、を有し、酸化物半導体層は、ゲート電極層と重なるチャネル形成領域と、該チャネル形成領域よりも低抵抗な領域である低抵抗領域とを有し、第２の保護絶縁層は、第１の酸化物層の側面、酸化物半導体層の側面、及び第２の酸化物層の側面と接し、第２の保護絶縁層は、第１の保護絶縁層と接する領域を有することを特徴とする半導体装置である。
また、保護絶縁層の一層を用いて低抵抗領域をゲート電極層を利用して自己整合的に形成することも特徴の一つである。
本発明の作製方法に関する一態様は、半導体基板上に酸化アルミニウムを含む第１の保護絶縁層を形成し、第１の保護絶縁層上に第１の酸化物層を形成し、第１の酸化物層上に酸化物半導体層を形成し、酸化物半導体層上に第２の酸化物層を形成し、第２の酸化物層上に絶縁層を形成し、絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして第２の酸化物層の一部を除去して酸化物半導体層の一部を露出させ、酸化物半導体層の一部に接して酸化アルミニウムを含む第２の保護絶縁層を形成して酸化物半導体層の一部を低抵抗領域とすることを特徴とする半導体装置の作製方法である。
酸化アルミニウムを含む第２の保護絶縁層の形成方法は、第２の保護絶縁層の成膜中または成膜後に、酸化アルミニウムを含む第２の保護絶縁層と接する酸化物半導体層の一部を低抵抗領域とすることができるのであれば、その形成方法は、特に限定されない。例えば、アルミニウム膜を形成した後、酸素を含む雰囲気下で１５０℃以上に加熱する加熱処理を行うことによって酸化アルミニウムを含む第２の保護絶縁層を形成してもよい。ただし、この場合には、アルミニウム膜を薄く形成する、或いは加熱処理を長時間行うことによってアルミニウム膜を全て絶縁化させて酸化アルミニウム膜とすることが好ましい。また、アルミニウムターゲットを用いて酸素を含む雰囲気下とし、さらに基板を加熱させた状態で成膜することで酸化アルミニウムを含む第２の保護絶縁層を形成してもよく、この場合には加熱処理を行う工程が短縮されるため好ましい。
また、酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）である。酸化物半導体層には、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などの多結晶を含有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜することができる。
また、酸化物半導体層は、非単結晶酸化物半導体膜であり、且つ、結晶性が高い膜とすることが好ましく、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が好ましい。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
また、第１の酸化物層及び第２の酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物層および第２の酸化物層は、Ｉｎに対するＭの原子数比が酸化物半導体層よりも大きいことが好ましい。
例えば、第１の酸化物層および第２の酸化物層にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）などの多結晶を含有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜することができる。多結晶を含有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットは、少なくともインジウムガリウム合金、を含み、１０００℃以上の加熱処理を行って焼成したターゲットである。
なお、本明細書等において、チャネル長とは、チャネル形成領域におけるキャリアが流れる方向の長さをいう。そして、チャネル幅とは、チャネル長方向と垂直方向のチャネル形成領域の長さをいう。また、トランジスタの微細化とは、たとえばチャネル長（またはチャネル幅）が１μｍ以下、好ましくは１００ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは２０ｎｍ以下であるトランジスタを指している。
また、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、微細化に伴う歩留まりの低下を抑えることのできる構造を有する半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。
本発明の一態様を示す上面図及び断面図である。 実施の形態に係る、バンド図を説明する図。 本発明の一態様を示す工程断面図である。 半導体装置の断面図および回路図。 半導体装置を適用することができる電子機器を説明する図。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す断面図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）乃至図１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
トランジスタ１００は、半導体基板１０１上に設けられ、第１の酸化物層１５１と、第１の酸化物層１５１上にチャネル形成領域を有する酸化物半導体層１０２と、酸化物半導体層１０２と接する低抵抗領域１５３、１５４と、酸化物半導体層１０２上に第２の酸化物層１５２と、酸化物半導体層１０２と重なるゲート絶縁層１０４と、ゲート絶縁層１０４上に位置し、第１の酸化物層１５１、酸化物半導体層１０２、及び第２の酸化物層１５２と重なるゲート電極１０５と、低抵抗領域１５３、１５４と電気的に接続する一対の電極１０３と、を有する。
また、半導体基板１０１と酸化物半導体層１０２との間には、第１の保護絶縁層１１１が設けられている。また、ゲート電極１０５上に、第２の保護絶縁層１１２が設けられている。第２の保護絶縁層１１２は、低抵抗領域１５３、１５４と接している。さらに第１の保護絶縁層１１１と第２の保護絶縁層１１２は、酸化物半導体層１０２が設けられていない領域において接している。また、第２の保護絶縁層１１２は、第１の酸化物層１５１の側面、及び第２の酸化物層１５２の側面と接している。
酸化物半導体層１０２は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
第１の保護絶縁層１１１および第２の保護絶縁層１１２は、酸素過剰領域を有し、且つ酸素の拡散を抑制する機能（酸素に対するブロッキング性ともいう）を有する絶縁材料を用いることができる。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどを用いる。
第１の保護絶縁層１１１および第２の保護絶縁層１１２には、水素の含有量が極めて低い絶縁材料を用いることが好ましい。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出される水素の含有量が、５×１０２１ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０２１ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む絶縁材料を用いることができる。
また、第１の保護絶縁層１１１および第２の保護絶縁層１１２に適用する絶縁材料として、上述の酸化物に酸化シリコンを含有させた材料を用いることもできる。例えば酸化シリコンを０．１重量％から３０重量％の範囲（例えば５重量％、または１０重量％など）で含有させた酸化アルミニウムを用いることができる。酸化シリコンをこの範囲で含ませることにより、酸素に対するブロッキング性を低下させることなく、加熱により脱離する酸素の量を増大させ、且つ膜の応力を低減することができる。
また、一対の電極１０３のうち、一方はトランジスタ１００のソース電極として機能し、他方はドレイン電極として機能する。また図１では、一対の電極１０３は層間絶縁層１５５に形成されたコンタクトホールを介して低抵抗領域１５３、または低抵抗領域１５４と電気的に接続されている。低抵抗領域１５３および低抵抗領域１５４はチャネル形成領域と組成が異なる。
チャネル長方向にチャネル形成領域を挟んで低抵抗領域１５３、及び低抵抗領域１５４を設けることで、トランジスタ１００のオン特性（たとえば、オン電流、または電界効果移動度）が高く、高速動作が可能となる。
また、ゲート電極１０５は、図１（Ｃ）に示すように、ゲート絶縁層１０４を介して酸化物半導体層１０２の上面および側面を囲うようにして設けられている。
ここで、トランジスタ１００のチャネル長（Ｌ長）とは、ゲート電極の幅であり、対向するソース−ドレイン間の距離とほぼ同一である。またトランジスタ１００のチャネル幅（Ｗ長）とは、チャネル長方向に直交する方向における酸化物半導体層１０２の幅とする。なお、トランジスタのソース電極、ドレイン電極、ゲート電極、および酸化物半導体層の上面形状によっては、チャネル長およびチャネル幅が領域（位置）によって異なる場合がある。その場合には、これらの平均値、または最小値などを、トランジスタのチャネル長またはチャネル幅として適用することができる。
図１（Ｃ）に示すように、ゲート電極１０５は酸化物半導体層１０２の側面も囲うように設けられるため、酸化物半導体層１０２の側面もチャネル形成領域として機能させることができる。このとき、酸化物半導体層１０２のチャネル幅に対して、酸化物半導体層１０２の厚さを０．０５倍以上２０倍以下、好ましくは０．１倍以上１０倍以下とすることが好ましい。このような形状とすることにより、チャネル幅を小さくした場合であってもオン電流の低下が抑制され、より微細で且つ高速動作が可能なトランジスタを実現できる。
このように、トランジスタの酸化物半導体層の上面および側面を囲うようにしてゲート電極が設けられ、酸化物半導体層の側面近傍に形成されるチャネルを積極的に用いることによりオン電流が高められたトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とも呼ぶことができる。また、図１とは一部異なるＳ−Ｃｈａｎｎｅｌ構造の一例として、図６にその構造を示す。図６（Ａ）に上面図を示すトランジスタ６００は、図１（Ａ）の上面図と同一である。図６（Ｂ）に示す断面では、第１の保護絶縁層１１１の膜厚が図１（Ｂ）に示す第１の保護絶縁層１１１の膜厚よりも薄くなっている。また、図６（Ｃ）に示す断面でも、第１の保護絶縁層１１１の膜厚が図１（Ｃ）に示す第１の保護絶縁層１１１の膜厚よりも薄くなっている。従って、図６（Ａ）に示すトランジスタ６００は、トランジスタの酸化物半導体層１０２の上面および側面を囲うようにしてゲート電極１０５が設けられ、オン電流が高められたトランジスタの構造となっている。
ここで、トランジスタ１００のチャネル形成領域におけるバンド構造について説明する。
図２（Ａ）、（Ｂ）は、チャネル形成領域の厚さ方向におけるエネルギーバンド構造を模式的に示している。
図２（Ａ）、（Ｂ）において、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２はそれぞれ第１の保護絶縁層１１１、第１の酸化物層１５１、酸化物半導体層１０２、第２の酸化物層１５２、ゲート絶縁層１０４の伝導帯下端のエネルギーを模式的に示している。なおここでは便宜上、それぞれの層の厚さは考慮していない。
ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えばＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えばＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
図２（Ａ）に示すように、第１の酸化物層１５１、酸化物半導体層１０２、第２の酸化物層１５２において、伝導帯下端のエネルギーはこれらの間に障壁が無く連続的に変化する。これは、第１の酸化物層１５１、酸化物半導体層１０２、第２の酸化物層１５２の組成が近似することにより、酸素が相互に拡散しやすく混合層とも呼ぶべき層が形成されているためと理解できる。
なお、図２（Ａ）では第１の酸化物層１５１及び第２の酸化物層１５２が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。また、図示しないが、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有していても構わない。
図２（Ａ）、（Ｂ）より、チャネル形成領域において酸化物半導体層１０２がウェル（井戸）となり、チャネルが酸化物半導体層１０２に形成されることがわかる。なお、第１の酸化物層１５１、酸化物半導体層１０２、および第２の酸化物層１５２は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。またこのような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層１５１及び第２の酸化物層１５２は、酸化物半導体層１０２を構成する金属元素を一種以上含む酸化物であるから、第１の酸化物層１５１、酸化物半導体層１０２および第２の酸化物層１５２が積層された積層構造は主成分を共通して積層された酸化物積層ともいえる（以下、第１の酸化物層１５１、酸化物半導体層１０２および第２の酸化物層１５２が積層された積層構造を酸化物積層とも表記する）。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく、連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製することが好ましい。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層１０２の上層または下層に設けられる第１の酸化物層１５１及び第２の酸化物層１５２はバリア層として機能し、酸化物積層に接する絶縁層（第１の保護絶縁層１１１及びゲート絶縁層１０４）と、酸化物積層との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層１０２へと及ぶことを抑制することができる。
例えば、半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層においては、酸化物半導体層１０２と比較して酸素欠損の生じにくい酸化物層を酸化物半導体層１０２の上下に接して設けることで、酸化物半導体層１０２における酸素欠損を低減することができる。例えば、酸化物半導体層１０２は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物積層においては酸化物半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１５１を有しているため、第１の酸化物層１５１と酸化物半導体層１０２の界面に界面準位を形成しにくくなる。よって第１の酸化物層１５１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁層１０４と酸化物半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、酸化物積層においては、酸化物半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１５２を有しているため、酸化物半導体層１０２と第２の酸化物層１５２との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタ１００の作製方法の一例を以下に説明する。
まず、半導体基板１０１上に第１の保護絶縁層１１１を形成する。
第１の保護絶縁層１１１の成膜は、例えば酸素を含む雰囲気にてスパッタリング法などにより成膜することができる。そのほか、酸素を含む雰囲気にて、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により成膜してもよい。
例えば、第１の保護絶縁層１１１として、酸化アルミニウム膜を用いる場合には、酸化アルミニウムをスパッタリングターゲットとし、酸素を含む雰囲気下で成膜することができる。なお成膜ガスに希ガスなどの不活性ガスを含ませてもよい。例えば成膜ガスの流量に対する酸素の流量を２０％以上、好ましくは３０％以上、より好ましくは４０％以上とすることが好ましい。なお、アルミニウムをスパッタリングターゲットとした反応性スパッタリング法により酸化アルミニウム膜を成膜してもよいが、酸化アルミニウムをスパッタリングターゲットに用いた方が、より多くの酸素を膜中に含有させることができるため好ましい。
続いて、第１の保護絶縁層１１１上に第１の酸化物膜及び酸化物半導体膜を成膜する。その後フォトリソグラフィ法などを用いて酸化物半導体膜上にレジストマスクを形成し、第１の酸化物膜及び酸化物半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の第１の酸化物層１５１及び島状の酸化物半導体層１０２を形成することができる（図３（Ａ））。
また、第１の酸化物膜を形成する前に、第１の保護絶縁層１１１上に酸素過剰領域を有する絶縁層を設けてもよい。その場合には、第１の保護絶縁層１１１と島状の第１の酸化物層１５１の間に酸素過剰領域を有する絶縁層、たとえば酸化シリコン膜が配置され、後の熱処理によって酸化シリコン膜中の酸素を島状の酸化物半導体層１０２に供給すると、島状の酸化物半導体層１０２中の酸素欠損を低減できるため、好ましい。
第１の酸化物膜及び酸化物半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。第１の酸化物膜及び酸化物半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。
酸化物半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、第１の保護絶縁層１１１から酸化物半導体膜（または酸化物半導体層１０２）に酸素が供給され、酸化物半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、酸化物半導体膜を成膜した直後に行ってもよいし、酸化物半導体膜を加工して島状の酸化物半導体層１０２を形成した後に行ってもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、図３（Ａ）に示すように酸化物半導体層１０２の断面形状は、その上部の角部がなだらかな曲面となるように加工することが好ましい。特に酸化物半導体層１０２を微細に加工した場合には、このような形状になることが多い。このような断面形状の酸化物半導体層１０２とすることにより、その上部に設けられる膜の被覆性が向上するため、トランジスタ１００の電気特性のばらつきや変動を抑制でき、好ましい。
続いて、第２の酸化物膜を形成し、絶縁膜を形成する。さらに、当該絶縁膜上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、第２の酸化物膜、導電膜、および絶縁膜を選択的にエッチングして除去する。このエッチングによって酸化物半導体層１０２の一部を露出させる。具体的には、酸化物半導体層１０２のチャネル形成領域以外の領域を露出させる。その後、レジストマスクを除去することにより、ゲート電極１０５およびゲート絶縁層１０４及び第２の酸化物層１５２を形成することができる（図３（Ｂ））。
第２の酸化物膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。第２の酸化物膜の成膜は、スパッタリング法を用いることが好ましい。
ゲート絶縁層１０４となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。なお、ゲート絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
また、ゲート電極１０５となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
なお、本実施の形態では工程短縮のため、ゲート絶縁層１０４をゲート電極１０５の形成時に同時にエッチングし、ゲート電極１０５と同様の上面形状となるようにゲート絶縁層１０４を加工する場合について説明するが、ゲート絶縁層１０４がゲート電極１０５よりも外側に延在するような上面形状となるように、それぞれを個別に加工してもよい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
続いて、第２の保護絶縁層１１２を形成する（図３（Ｃ））。
本実施の形態では、金属膜を形成した後、加熱処理を行って金属膜を酸化させることによって第２の保護絶縁層１１２を形成する。この加熱処理の際に金属膜に含まれる金属元素が酸化物半導体層１０２の一部に拡散させ、ゲート電極１０５を利用して自己整合的に低抵抗領域１５３、１５４を形成する。例えば、アルミニウムターゲットを用いて不活性雰囲気下でアルミニウム膜を成膜した後、１５０℃以上の加熱処理を酸素雰囲気下で行い、酸化アルミニウム膜を形成する。
また、基板温度を１５０℃以上、好ましくは２５０℃以上として反応性スパッタ法を用い、アルミニウムターゲットを用いて酸素雰囲気下で酸化アルミニウム膜を成膜してもよい。この場合には、成膜中にアルミニウム元素が酸化物半導体層１０２の一部に拡散し、ゲート電極１０５を利用して自己整合的に低抵抗領域１５３、１５４が形成されることとなる。従って、低抵抗領域１５３、１５４はアルミニウム元素を含み、ゲート電極１０５下方に位置するチャネル形成領域よりも低抵抗な領域となる。また、低抵抗領域１５３、１５４はチャネル形成領域と組成が異なる。
スパッタ法で第２の保護絶縁層１１２を形成する雰囲気は、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガス（酸素、オゾン、またはアルゴン）を用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことが好ましい。酸化物半導体層内部またはその界面近傍の水素等の不純物濃度を低減することで、安定したトランジスタの電気特性を得ることができる。
また、アルミニウム膜は、スパッタ法の他に、ＡＬＤ法を用いてもよい。ＡＬＤ法を用いる場合は、原料ガスとして、ＴＭＡ（トリメチルアルミニウム：（ＣＨ３）３Ａｌ）を用いればよい。
また、図３（Ｃ）に示すように、第２の保護絶縁層１１２は、酸化物半導体層１０２が設けられていない領域で、第１の保護絶縁層１１１と接するように設けられる。したがって、第１の保護絶縁層１１１および第２の保護絶縁層１１２により酸化物半導体層１０２を囲うことができる。第１の保護絶縁層１１１および第２の保護絶縁層１１２により酸化物半導体層１０２を囲うことで酸化物半導体層からの酸素の放出を抑制し、酸素欠損の形成を抑制する。
続いて、層間絶縁層１５５を形成し、低抵抗領域１５３、１５４に達するコンタクトホールを形成した後、導電膜を形成する。この導電膜を選択的にエッチングすることで一対の電極１０３を形成する。
層間絶縁層１５５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。また、成膜後にＣＭＰなどの平坦化処理を行ってもよい。
一対の電極１０３は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
以上の工程により、トランジスタ１００を作製することができる。トランジスタ１００は、酸化物半導体層の下方に第１の酸化物層を有し、酸化物半導体層の上方に第２の酸化物層を有する構成とすることで、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、半導体装置の消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、トランジスタ１００は、チャネル形成領域とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
また、トランジスタ１００は、チャネル形成領域に隣接して自己整合的に低抵抗領域を有するため、トランジスタが微細化された場合においても十分に高いオン電流を得ることができる。また、低抵抗領域１５３、１５４は、加熱処理の際に金属膜に含まれる金属元素が酸化物半導体層１０２の一部に拡散させて形成されるため、加熱処理の条件（温度、時間など）や金属元素によっては、低抵抗領域１５３、１５４がゲート電極と重なる場合もある。その一例を図７に示す。図７に示すトランジスタにおいては、チャネル長は、低抵抗領域１５３と低抵抗領域１５４の最短距離となる。また、低抵抗領域１５３、１５４がゲート電極と重なる場合、高いオン電流を得ることができる。
さらに、トランジスタ１００は、酸化物半導体層１０２と半導体基板１０１との間に導電膜を設けた構造としてもよい。当該導電膜を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極１０５と導電膜（第２のゲート電極）を同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極１０５とは異なる定電位を導電膜（第２のゲート電極）に供給すればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図４（Ａ）に半導体装置の断面図、図４（Ｂ）に半導体装置の回路図をそれぞれ示す。
図４（Ａ）および図４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１及び実施の形態２で説明したトランジスタ１００を用いることができる。
また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極層またはドレイン電極層、他方の電極をトランジスタ３３００のゲート電極層、誘電体をトランジスタ３３００の第２の保護絶縁層１１２と同じ材料を用いる構造とすることで、トランジスタ３３００と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図４（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けられており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極層またはドレイン電極層と電気的に接続する配線は、容量素子３４００の一方の電極として作用する。また、当該配線は、トランジスタ３２００のゲート電極層と電気的に接続される。
図４（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トランジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電極と同電位として動作させることでオン電流を増加させることができる。なお、電極３２５０を設けない構成とすることもできる。
図４（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３００および容量素子３４００を形成することができるため、半導体装置の集積度を高めることができる。
図４（Ａ）に対応する回路構成の一例を図４（Ｂ）に示す。
図４（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極層と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極層と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極層またはドレイン電極層の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極層と電気的に接続されている。そして、トランジスタ３２００のゲート電極層、およびトランジスタ３３００のソース電極層またはドレイン電極層の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。なお、電極３２５０に相当する要素は図示していない。
図４（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極層、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
実施の形態１および２で説明したトランジスタは、表示装置、記憶装置、ＣＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、インバータ、イメージセンサなどの半導体装置に応用することができる。本実施の形態では、上記半導体装置を有する電子機器の例について説明する。
上記半導体装置を有する電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図５に示す。
図５（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。本発明の一態様のトランジスタを有する記憶装置は、表示部８００２を動作するための駆動回路に用いることが可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。メモリに、本発明の一態様のトランジスタを有する記憶装置を用いることができる。
図５（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、本発明の一態様のトランジスタを有する記憶装置を含む電子機器の一例である。
また、図５（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、記憶装置８２０３等を有する。図５（Ａ）においては、記憶装置８２０３が、室内機８２００に設けられている場合を例示しているが、記憶装置８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、記憶装置８２０３が設けられていてもよい。本発明の一態様のトランジスタをエアコンディショナーの記憶装置に用いることによって省電力化を図ることができる。
また、図５（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、記憶装置８３０４等を有する。図５（Ａ）では、記憶装置８３０４が、筐体８３０１の内部に設けられている。本発明の一態様のトランジスタを電気冷凍冷蔵庫８３００の記憶装置８３０４に用いることによって省電力化が図れる。
図５（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。本発明の一態様のトランジスタを電気自動車９７００のＲＯＭ、ＲＡＭ、ＣＰＵ等に用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
１００ トランジスタ
１０１ 半導体基板
１０２ 酸化物半導体層
１０３ 電極
１０４ ゲート絶縁層
１０５ ゲート電極
１１１ 保護絶縁層
１１２ 保護絶縁層
１５１ 酸化物層
１５２ 酸化物層
１５３ 低抵抗領域
１５４ 低抵抗領域
１５５ 層間絶縁層
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３４００ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ 記憶装置
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ 記憶装置
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (7)

  1. 半導体基板上に第１の酸化物層と、
    前記第１の酸化物層上に酸化物半導体層と、
    前記酸化物半導体層上に第２の酸化物層と、
    前記第２の酸化物層上に絶縁層と、
    前記絶縁層上にゲート電極層と、
    前記ゲート電極層上に保護絶縁層と、を有し、
    前記酸化物半導体層は、前記ゲート電極層と重なるチャネル形成領域と、該チャネル形成領域よりも低抵抗な領域である低抵抗領域とを有し、
    前記保護絶縁層は、前記低抵抗領域の上面及び側面と接し、
    前記第１の酸化物層、前記酸化物半導体層、及び前記第２の酸化物層は、Ｉｎ、Ｍ、及びＺｎ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を主成分として含み、
    前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＭの原子数比が前記酸化物半導体層よりも大きいことを特徴とする半導体装置。
  2. 半導体基板上に第１の保護絶縁層と、
    前記第１の保護絶縁層上に第１の酸化物層と、
    前記第１の酸化物層上に酸化物半導体層と、
    前記酸化物半導体層上に第２の酸化物層と、
    前記第２の酸化物層上に絶縁層と、
    前記絶縁層上にゲート電極層と、
    前記ゲート電極層上に第２の保護絶縁層と、を有し、
    前記酸化物半導体層は、前記ゲート電極層と重なるチャネル形成領域と、該チャネル形成領域よりも低抵抗な領域である低抵抗領域とを有し、
    前記第２の保護絶縁層は、前記低抵抗領域の上面及び側面と接し、
    前記第２の保護絶縁層は、前記第１の保護絶縁層と接する領域を有し、 前記第１の酸化物層、前記酸化物半導体層、及び前記第２の酸化物層は、Ｉｎ、Ｍ、及びＺｎ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を主成分として含み、
    前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＭの原子数比が前記酸化物半導体層よりも大きいことを特徴とする半導体装置。
  3. 半導体基板上に酸化アルミニウムを含む第１の保護絶縁層と、
    前記第１の保護絶縁層上に第１の酸化物層と、
    前記第１の酸化物層上に酸化物半導体層と、
    前記酸化物半導体層上に第２の酸化物層と、
    前記第２の酸化物層上に絶縁層と、
    前記絶縁層上にゲート電極層と、
    前記ゲート電極層上に酸化アルミニウムを含む第２の保護絶縁層と、を有し、
    前記酸化物半導体層は、前記ゲート電極層と重なるチャネル形成領域と、該チャネル形成領域よりも低抵抗な領域である低抵抗領域とを有し、
    前記第２の保護絶縁層は、前記第１の酸化物層の側面、前記低抵抗領域の上面及び側面、前記第２の酸化物層の側面、及び前記絶縁層の側面と接し、
    前記第２の保護絶縁層は、前記第１の保護絶縁層と接する領域を有し、
    前記第１の酸化物層、前記酸化物半導体層、及び前記第２の酸化物層は、Ｉｎ、Ｍ、及びＺｎ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を主成分として含み、
    前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＭの原子数比が前記酸化物半導体層よりも大きいことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記低抵抗領域は、アルミニウムを含むことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記チャネル形成領域のチャネル長は、１００ｎｍ以下であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記チャネル形成領域のチャネル幅は、１００ｎｍ以下であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記低抵抗領域は、前記チャネル形成領域と組成が異なることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7078573B2 (ja) 2019-04-25 2022-05-31 Kddi株式会社 光中継器及び光ファイバ伝送システム

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6131781B2 (ja) * 2013-08-28 2017-05-24 三菱電機株式会社 薄膜トランジスタおよびその製造方法ならびに液晶表示装置
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6446258B2 (ja) 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6519073B2 (ja) * 2014-12-03 2019-05-29 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6744108B2 (ja) * 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
JP6736321B2 (ja) * 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
US9806200B2 (en) * 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN113990756A (zh) * 2015-05-22 2022-01-28 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
DE112016002769T5 (de) 2015-06-19 2018-03-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und elektronisches Gerät
JP6736351B2 (ja) * 2015-06-19 2020-08-05 株式会社半導体エネルギー研究所 半導体装置
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
JP6850096B2 (ja) * 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
KR20170080320A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
JP6692645B2 (ja) 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
JP6796086B2 (ja) 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
WO2018073689A1 (en) 2016-10-21 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10910407B2 (en) 2017-01-30 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2018167601A1 (ja) * 2017-03-13 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019090695A1 (zh) * 2017-11-10 2019-05-16 深圳市柔宇科技有限公司 柔性面板的制作方法、柔性面板和显示装置
JPWO2019145813A1 (ja) * 2018-01-24 2021-01-07 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020084415A1 (ja) * 2018-10-26 2020-04-30 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110571226B (zh) * 2019-09-05 2021-03-16 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法
JP7489786B2 (ja) * 2020-02-28 2024-05-24 東京エレクトロン株式会社 半導体装置の製造方法
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3859821B2 (ja) * 1997-07-04 2006-12-20 株式会社半導体エネルギー研究所 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
WO2007063966A1 (ja) * 2005-12-02 2007-06-07 Idemitsu Kosan Co., Ltd. Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20130138352A (ko) 2008-11-07 2013-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011070929A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101701208B1 (ko) * 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
US9546416B2 (en) * 2010-09-13 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Method of forming crystalline oxide semiconductor film
KR20240025046A (ko) * 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI582999B (zh) * 2011-03-25 2017-05-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8847220B2 (en) * 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150129865A1 (en) * 2012-03-12 2015-05-14 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
US20130285019A1 (en) * 2012-04-26 2013-10-31 Postech Academy-Industry Foundation Field effect transistor and method of fabricating the same
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7078573B2 (ja) 2019-04-25 2022-05-31 Kddi株式会社 光中継器及び光ファイバ伝送システム

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