JP6502463B2 - 薄膜トランジスタ基板 - Google Patents

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Description

本発明は、薄膜トランジスタ基板に関し、より詳細には外部光による信頼性低下を防止できる薄膜トランジスタ基板に関する。
一般的に、表示装置で画素を駆動するための薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、及びソース電極とドレイン電極との間のチャネルを形成するチャネル層を含む。チャネル層はアモルファスシリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）、多結晶シリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）、又は、酸化物半導体を含む半導体層を含む。
ゲート電極は、チャネル層と重畳して、チャネル層下又はチャネル層上に形成することができる。
しかしながら、チャネル層を構成するアモルファスシリコン、多結晶シリコン、又は、酸化物半導体は、外部光によって電気的特性が低下することが起こりうる。
従って、スイッチング素子の信頼性低下を防止するために、薄膜トランジスタは遮光層を含まねばならないという問題がある。
米国特許出願公開第２０１１／０２４１００５号明細書 米国特許出願公開第２０１１／０１４７７４０号明細書 韓国公開特許第２０１２−００１９３０７号公報 特開２００５−０５１２２３号公報 米国特許第７，１８９，９９３号明細書 特許第４６２６６５９号公報
本発明は、上記従来の薄膜トランジスタ基板の問題点に鑑みてなされたものであって、本発明の目的は、外部光からチャネル層を保護できる薄膜トランジスタ基板を提供することにある。
また、本発明の他の目的は、薄膜トランジスタ基板を提供することにある。
上記目的を達成するためになされた本発明による薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に配置されるチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されるゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極と、前記ベース基板と前記アクティブパターンとの間に配置され、前記アクティブパターンより大きい面積を有する遮光パターンとを有し、前記遮光パターンは平面図上において、前記アクティブパターン全体及び前記ゲート電極全体と重なり、
前記遮光パターンの枠線は、前記ゲート電極及び前記アクティブパターンの枠線に沿って延長されていることを特徴とする。
前記ソース電極、前記ドレイン電極、及び前記チャネルは、同一層に位置することが好ましい。
前記ゲート電極と電気的に接続されたゲートラインをさらに有し、前記ゲート電極は、前記ゲートラインから延長されることが好ましい。
前記遮光パターンは、第１方向に延長して、前記ゲートラインの少なくとも一部と重畳する第１部分と、前記第１部分から、前記第１方向と交差する第２方向に延長して、前記ゲート電極と重畳する第２部分と、前記第２部分から、前記第１方向に延長して、前記アクティブパターンと重畳する第３部分とを含むことが好ましい。
前記遮光パターンは、前記ゲート電極全体及び前記アクティブパターン全体と重畳することが好ましい。
前記遮光パターンは、第１方向に延長して、前記アクティブパターンと重畳する第１領域と、前記第１領域から、前記第１方向と交差する第２方向に延長して前記ゲート電極と重畳する第２領域を含むことが好ましい。
前記ゲート電極の一部分は、前記チャネルから露出し、前記ゲート電極の露出した部分は、前記遮光パターンと重畳することが好ましい。
前記遮光パターンと前記アクティブパターンとの間に配置されるバッファパターンをさらに有することが好ましい。
前記バッファパターンは、シリコン酸化物又はシリコン窒化物の少なくとも一つを含むことが好ましい。
前記ベース基板と前記遮光パターンとの間に配置されるバッファ層をさらに有することが好ましい。
前記ソース電極と電気的に接続されたデータラインと、前記データラインを覆うデータ絶縁層とをさらに有し、前記遮光パターンは、前記データ絶縁層上に配置されることが好ましい。
前記遮光パターンは、シリコン−ゲルマニウム合金、ゲルマニウム、及び酸化チタンからなるグループから選択される少なくとも一つを含むことが好ましい。
前記遮光パターンの厚さは、１００Å〜２，０００Åであることが好ましい。
前記アクティブパターンは金属酸化物を含み、前記金属酸化物は、酸化亜鉛（ＺｎＯ）、亜鉛−錫酸化物（ＺＴＯ）、亜鉛−インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、及びインジウム−亜鉛−錫酸化物（ＩＺＴＯ）からなるグループから選択される少なくとも一つを含むことが好ましい。
また、上記目的を達成するためになされた本発明による薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に配置されるチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されるゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極と、前記ベース基板と前記アクティブパターンとの間に配置され、シリコン−ゲルマニウム合金を含む遮光パターンとを有することを特徴とする。
前記遮光パターンの厚さは、１００Å〜２，０００Åであることが好ましい。
前記遮光パターンは、シリコン−ゲルマニウム合金層及びゲルマニウム層を含む多重層構造を有することが好ましい。
上記目的を達成するためになされた本発明による薄膜トランジスタ基板の製造方法は、ベース基板上に遮光層を形成する段階と、前記遮光層上に半導体層を形成する段階と、前記半導体層をパターニングして半導体パターンを形成する段階と、前記半導体パターン上にゲート絶縁層及びゲート金属層を順次に形成する段階と、前記ゲート金属層をパターニングしてゲート電極を形成する段階と、前記ゲート絶縁層をパターニングしてゲート絶縁パターンを形成する段階と、前記ゲート電極及び前記半導体パターンをマスクとして用いて、前記遮光層をパターニングして前記半導体パターンより大きい面積を有する遮光パターンを形成する段階とを有することを特徴とする。
前記ゲート絶縁パターンを形成した後、露出された半導体パターンをプラズマ処理して、ソース電極及びドレイン電極を形成する段階をさらに有することが好ましい。
前記遮光層を形成する前に、前記ベース基板上にデータラインを形成する段階と、前記データラインを覆うデータ絶縁層を形成する段階とをさらに有することが好ましい。
前記半導体層を形成する前に、前記遮光層上にバッファ層を形成する段階をさらに有することが好ましい。
前記遮光層を形成する前に、前記ベース基板上にバッファ層を形成する段階をさらに有することが好ましい。
本発明に係る薄膜トランジスタ基板及びその製造方法によれば、トップゲート構造を有する薄膜トランジスタ基板において、半導体パターン及びゲート電極をマスクとして利用し遮光パターンを形成することによって、マスクの増加なしで、また、実質的に開口率の減少なしで遮光パターンを形成することができるという効果がある。
また、遮光パターンの面積を増加させて、漏洩光の流入を防止または減少させることができるという効果がある。
また、シリコン−ゲルマニウム合金を含む遮光層を利用することによって、薄膜トランジスタの信頼性を増加させることができるという効果がある。
本発明の一実施形態に係る薄膜トランジスタ基板の平面図である。 図１のＩ−Ｉ’線に沿って切断した断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 シリコン−ゲルマニウム合金を含む遮光層の透過度及び吸光度を波長に対して示したグラフである。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 本発明の一実施形態に係る薄膜トランジスタ基板の遮光パターンを示す平面図である。 本発明の一実施形態に係る薄膜トランジスタ基板の遮光パターンを示す平面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法説明するための断面図である。 図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 本発明の他の実施形態に係る薄膜トランジスタ基板の断面図である。 図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 本発明のさらに他の実施形態に係る薄膜トランジスタ基板の断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 本発明のさらに他の実施形態に係る薄膜トランジスタ基板の断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。 図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。
次に、本発明に係る薄膜トランジスタ基板及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
《薄膜トランジスタ基板》
図１は、本発明の一実施形態に係る薄膜トランジスタ基板の平面図であり、図２は図１のＩ−Ｉ’線に沿って切断した断面図である。
図１及び図２を参照すると、薄膜トランジスタ基板１００は、ベース基板１００、ゲートラインＧＬ、データラインＤＬ、アクティブパターン１２０、及び遮光パターン１４０を含む。
ゲートラインＧＬは、平面図上において、第１方向Ｄ１に延長し、データラインＤＬは第２方向Ｄ２に延長する。第１方向Ｄ１と前記第２方向Ｄ２は、互いに交差する。
例えば、第１方向Ｄ１と第２方向Ｄ２は実質的に直交することができる。
ゲートラインＧＬは、ゲート電極ＧＥと電気的に接続される。
例えば、ゲート電極ＧＥは、ゲートラインＧＬから第２方向Ｄ２に突出することができる。
アクティブパターン１２０は、チャネル１２２、ソース電極１２４、及びドレイン電極１２６を含む。
チャネル１２２、ソース電極１２４、及びドレイン電極１２６は、同一層で形成されて、同一層に連続的に配列され、ソース電極１２４とドレイン電極１２６との間にチャネル１２２が位置する。
チャネル１２２は、ゲート電極ＧＥと重なる。
具体的には、ゲート電極ＧＥは、チャネル１２２上に配置されて、ゲート電極ＧＥとチャネル１２２との間にはゲート絶縁パターン１６０が配置される。ゲート電極ＧＥはチャネル１２２全体をカバーする。
本発明の実施形態において、ゲート電極ＧＥの面積は、チャネル１２２の面積と同一又はそれにより広くてもよい。
ゲート電極ＧＥの面積がチャネル１２２の面積より広い場合、ゲート電極ＧＥの一部分はチャネル１２２と重ならないが、チャネル１２２よりさらに第２方向Ｄ２に突出した領域、及び／又は、チャネル１２２と重ならないが、チャネル１２２よりさらに第２方向Ｄ２の逆方向に突出した領域を含んでもよい。
即ち、第２方向を基準として、ゲート電極上及び／又はゲート電極下は、チャネル１２２と重ならない領域であってもよい。
本発明の実施形態において、薄膜トランジスタ基板１００は、ドレイン電極１２６と電気的に接続された画素電極ＰＥをさらに含む。
データラインＤＬは、ベース基板１１０上に形成され、ソース電極１２４と電気的に接続される。
例えば、データラインＤＬとソース電極１２４は、接続電極１３０を介して電気的に接続される。データラインＤＬが形成されたベース基板１１０上にはデータ絶縁層１１５が形成され、データラインＤＬをカバーする。
チャネル１２２、ソース電極１２４、ドレイン電極１２６、及びゲート電極ＧＥは、薄膜トランジスタを構成する。
ゲートラインＧＬを介してゲート電極ＧＥにゲート信号が伝達されると、チャネル１２２が導電性を有するようになり、これに伴って、データラインＤＬから提供されたデータ信号が、接続電極１３０、ソース電極１２４、チャネル１２２、及びドレイン電極１２６を介して画素電極ＰＥに伝達される。
薄膜トランジスタ基板１００は、薄膜トランジスタ及びデータ絶縁層１１５をカバーするパッシベーション層１７０及びパッシベーション層１７０をカバーする有機絶縁層１８０を含む。
画素電極ＰＥ及び接続電極１３０は、有機絶縁層１８０上に形成される。
本発明の実施形態において、データラインＤＬは、ベース基板１１０上に直接形成されるか、他の実施形態において、データラインＤＬは、パッシベーション層１７０上に形成されることもできる。
接続電極１３０は、有機絶縁層１８０、パッシベーション層１７０、及びデータ絶縁層１１５を貫通して形成された第１コンタクトホールＣＨ１を通してデータラインＤＬと接続され、有機絶縁層１８０及びパッシベーション層１７０を貫通して形成された第２コンタクトホールＣＨ２を通してソース電極１２４と接続される。
画素電極ＰＥは、有機絶縁層１８０及びパッシベーション層１７０を貫通して形成された第３コンタクトホールＣＨ３を通して、ドレイン電極１２６と接続される。
チャネル１２２下には遮光パターン１４０が配置される。
遮光パターン１４０は、チャネル１２２の下面をカバーして、薄膜トランジスタ基板１００の下部からチャネル１２２に外部光が入射されることを防止する。
遮光パターン１４０は、チャネル１２２を含むアクティブパターン１２０全体と重なり、ゲート電極ＧＥの全体と重なる。即ち、ゲート電極ＧＥのうち、チャネル１２２と重ならない領域がある場合、遮光パターン１４０は、チャネル１２２と重なると同時にチャネル１２２と重ならないゲート電極ＧＥとも重なる。
従って、遮光パターン１４０は、平面図においてアクティブパターン１２０より大きい面積を有する。本発明の実施形態において、遮光パターン１４０とアクティブパターン１２０との間にはバッファパターン１５０が配置され、遮光パターン１４０はデータ絶縁層１１５上に形成される。
他の実施形態において、ベース基板１１０と遮光パターン１４０との間には、バッファ層が追加的に形成することができる。
この場合、データラインＤＬは、ベース基板１１０上に直接形成されるか、または、バッファ層上に形成することができる。
図３、図４、図６〜図９、図１２、及び図１３は、図１及び図２に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。
図３を参照すると、まず、ベース基板１１０上にデータラインＤＬを形成する。
ベース基板１１０としては、ガラス基板、石英基板、シリコン基板、プラスチック基板などを使用することができる。
データラインＤＬを形成するために、ベース基板１１０上にデータ金属層を形成して、データ金属層をフォトリソグラフィ工程を通じてエッチングする。
例えば、データラインＤＬは、銅、銀、クロム、モリブデン、アルミニウム、チタン、マンガン、アルミニウム、又は、これらの合金を含むことができ、単一層構造又はそれぞれ異なる物質を含む複数の金属層を含む多層構造を有してもよい。
例えば、データラインＤＬは、銅層及び銅層の上部及び／又は下部に形成されたチタン層を含む。
他の実施形態において、データラインＤＬは、金属層及び金属層の上部及び／又は下部に形成された酸化物層を含んでもよい。
具体的には、データラインＤＬは、銅層及び銅層の上部及び／又は下部に形成された酸化物層を含んでもよい。例えば、酸化物層は、インジウム亜鉛酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ；ＩＺＯ）、インジウム錫酸化物（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ；ＩＴＯ）、ガリウム亜鉛酸化物（ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ；ＧＺＯ）、亜鉛アルミニウム酸化物（ｚｉｎｃ ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ；ＺＡＯ）の内のいずれか一つ以上を含んでもよい。
図４を参照すると、データラインＤＬが形成されたベース基板１１０上に、データ絶縁層１１５、遮光層２４０、バッファ層２５０、及び半導体層２２０を順次に形成する。
データ絶縁層１１５は、データラインＤＬをカバーし、シリコン窒化物、シリコン酸化物などを含んでもよい。
遮光層２４０は、データ絶縁層１１５上に形成される。
遮光層２４０をエッチングした以後の工程で、半導体層２２０がエッチャントに露出するので、遮光層２４０は、半導体層２２０に対してエッチング選択性を有する物質を含むことが望ましい。
例えば、遮光層２４０は、金属、合金、絶縁性無機物質、有機物質の内のいずれか一つ以上を含んでなされる。
望ましくは、遮光層２４０は、シリコン−ゲルマニウム合金、ゲルマニウム、酸化チタンの内の一つ以上を含むことができ、より望ましくは、遮光層２４は、シリコン−ゲルマニウム合金を含む。
本発明の実施形態において、チャネルは酸化物半導体を含んでもよい。
酸化物半導体は、波長が約４５０ｎｍ以下の紫外線に対して特に弱いが、シリコン−ゲルマニウム合金は、紫外線の遮光能力に優れている。従って、薄膜トランジスタ基板が表示装置に用いられる場合、光源などによって発生する紫外線を効果的に遮断し、チャネルを保護することができる。
本発明の実施形態において、遮光層２４がシリコン−ゲルマニウム合金を含む場合、シリコン−ゲルマニウム合金は、アモルファス（ａｍｏｒｐｈｏｕｓ）状態を有することができ、遮光層２４０はシリコン−ゲルマニウム合金の単一層構造、又は、シリコン−ゲルマニウム合金層とゲルマニウム層を含む多層構造を有することもできる。
ゲルマニウム層は、シリコン−ゲルマニウム合金層の上又は下に配置することもできる。
遮光層２４０の厚さは、約１００Å〜約２，０００Åであってもよい。
遮光層２４０の厚さが１００Å未満である場合、遮光能力が低下してチャネルの電気特性が低下する可能性があり、遮光層２４０の厚さが２，０００Åを超過する場合、アクティブパターン１２０のソース電極１２４又はドレイン電極１２６とキャパシタンスを形成して信号を遅延させる可能性がある。
より望ましくは、遮光層２４０の厚さは、約６００Å〜約２，０００Åであってもよい。
遮光層２４０の厚さが６００Å以上である場合、高い吸光度（ｏｐｔｉｃａｌ ｄｅｎｓｉｔｙ）を有し得る。
図５は、シリコン−ゲルマニウム合金を含む遮光層の透過度及び吸光度を波長に対して示したグラフである。
図５において、（１）は厚さ約３００Åのシリコン−ゲルマニウム合金層の単一層構造、（２）は厚さ約１００Åのシリコン−ゲルマニウム合金層と厚さ約３００Åのゲルマニウム層の二重層構造、（３）は厚さ約５００Åのシリコン−ゲルマニウム合金層の単一層構造、（４）は厚さ約３００Åのシリコン−ゲルマニウム合金層と厚さ約３００Åのゲルマニウム層の二重層構造、（５）は厚さ約７００Åのシリコン−ゲルマニウム合金層の単一層構造、（６）は厚さ約５００Åのシリコン−ゲルマニウム合金層と厚さ約３００Åのゲルマニウム層の二重層構造、（７）は厚さ約７００Åのシリコン−ゲルマニウム合金層と厚さ約３００Åのゲルマニウム層の二重層構造を有する。
図５を参照すると、シリコン−ゲルマニウム合金層の単一層構造を有する遮光層（１）、（３）、（５）に比べて、シリコン−ゲルマニウム合金層とゲルマニウム層との二重層構造（２）、（４）、（６）、（７）を有する遮光層がより低い透光度及び高い吸光度を有することがわかる。
また、遮光層の厚さが約６００Å以上である場合（４）、（５）、４５０ｎｍ以下の光に対して約１％以下の透過度を有し、遮光層の厚さが約１，０００Å以上である場合（７）、４５０ｎｍ以下の光に対して約０％に近い透過度及び４以上の吸光度を維持できることがわかる。
従って、本発明の一実施形態に係る薄膜トランジスタ基板は、シリコン−ゲルマニウム合金を含む遮光層を利用することによって、薄膜トランジスタの信頼性を増加させることができる。
バッファ層２５０は、遮光層２４０上に形成され、シリコン酸化物、酸化アルミニウム、酸化ハフニウム、酸化イットリウムなどの絶縁性酸化物を含んでもよい。
半導体層２２０は、バッファ層２５０上に形成される。
半導体層２２０は、多結晶シリコン、酸化物半導体などを含むことができるが、本発明の実施形態においては酸化物半導体を含む。
酸化物半導体は、金属酸化物半導体であってもよく、例えば、酸化物半導体は、亜鉛、インジウム、ガリウム、錫、チタン、リンの酸化物の内のいずれか一つ、又はこれらの組み合わせを含んでもよい。
具体的には、酸化物半導体は、酸化亜鉛（ＺｎＯ）、亜鉛−錫酸化物（ＺＴＯ）、亜鉛−インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、インジウム−亜鉛−錫酸化物（ＩＺＴＯ）の内のいずれか一つ以上を含んでもよい。
データ絶縁層１１５、遮光層２４０、バッファ層２５０、及び半導体層２２０は、物質により化学気相蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学気相蒸着法（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、溶液コーティング法、スパッタリング法などによって形成することができる。
図６を参照すると、半導体層２２０をパターニングして、半導体パターン２２２を形成する。
具体的には、半導体層２２０上にフォトレジストパターンＰＲを形成し、フォトレジストパターンＰＲをマスクとして利用して半導体層２２０をエッチングする。
図７を参照すると、半導体パターン２２２及びバッファ層２５０上にゲート絶縁層２６０及びゲート金属層２９０を形成する。
ゲート絶縁層２６０は、半導体パターン２２２をカバーして、シリコン窒化物、シリコン酸化物などを含んでもよい。
ゲート金属層２９０は、ゲート絶縁層２６０上に形成され、銅、銀、クロム、モリブデン、アルミニウム、チタン、マンガン、アルミニウム又は、これらの合金の内のいずれか一つ以上を含むことができ、単一層構造又はそれぞれ異なる物質を含む複数の金属層を含む多層構造を有してもよい。
例えば、ゲート金属層２９０は、銅層及び前記銅層の上部及び／又は下部に形成されたチタン層を含んでもよい。
他の実施形態において、ゲート金属層２９０は、金属層及び金属層の上部及び／又は下部に形成された酸化物層を含んでもよい。
具体的には、ゲート金属層２９０は、銅層及び銅層の上部及び／又は下部に形成された酸化物層を含んでもよい。酸化物層は、インジウム亜鉛酸化物、インジウム錫酸化物、ガリウム亜鉛酸化物、亜鉛アルミニウム酸化物などを含んでもよい。
図８を参照すると、ゲート金属層２９０及びゲート絶縁層２６０をパターニングして、ゲート電極ＧＥ、ゲートラインＧＬ、及びゲート絶縁パターン１６０を形成する。
まず、ゲート金属層２９０をパターニングしてゲート電極ＧＥ及びゲートラインＧＬを形成する。
次に、ゲート電極ＧＥ及びゲートラインＧＬをマスクとして利用して、ゲート絶縁層２６０をパターニングしてゲート絶縁パターン１６０を形成する。
従って、ゲート絶縁パターン１６０は、平面図上において、ゲート電極ＧＥ及びゲートラインＧＬと実質的に同じ形状を有する。
ゲート絶縁層２６０をパターニングする工程において、半導体パターン２２２の一部が露出されるが、ゲート絶縁層２６０は、半導体パターン２２２の物質とは異なる物質を含むので、ゲート絶縁層２６０は、半導体パターン２２２に関連するエッチング選択性を有し、半導体パターン２２２はエッチングされない。
本発明の実施形態において、ゲート絶縁層２６０とバッファ層２５０は、類似の物質を含むことができ、これにより、ゲート絶縁層２６０をエッチングする工程においてバッファ層２５０も共にエッチングすることができる。これにより、バッファ層２５０下部に位置する遮光層２４０が露出し、半導体パターン２２２下部に位置したバッファ層２５０は、残留してバッファパターン１５０を形成する。
図９を参照すると、ゲート電極ＧＥ及び半導体パターン２２２をマスクとして利用し遮光層２４０をエッチングして遮光パターン１４０を形成する。
これに伴って、データ絶縁層１１５が露出される。
図１０は、本発明の一実施形態に係る薄膜トランジスタ基板の遮光パターンを示す平面図である。
図１０を参照すると、遮光パターン１４０は、ゲートラインＧＬのうち、少なくとも一部と重なる第１部分１４２、第１部分１４２から延長してゲート電極ＧＥと重なる第２部分１４４、及び第２部分１４４から延長して半導体パターン２２２と重なる第３部分１４６を含む。
例えば、第１部分１４２は第１方向Ｄ１に沿って延長し、第２部分１４４は第２方向Ｄ２に沿って延長し、第３部分１４６は第１方向Ｄ１に沿って延長する。
平面図上において、第２部分１４４の端部は、ゲート電極ＧＥの端部と実質的に一致し、第３部分１４６の端部は半導体パターン２２２の端部と実質的に一致する。
従って、半導体パターン２２２と重なる遮光パターン１４０の第１方向の長さＷ１は、半導体パターン２２２の第１方向の長さと実質的に同一であり、ゲート電極ＧＥと重なる遮光パターン１４０の第２方向の長さＷ２は、ゲート電極ＧＥの第２方向の長さと実質的に同一である。
図１０に示したように、遮光パターン１４０は、ゲートラインＧＬ全部と重なることができるが、それに限定されず、ゲートラインＧＬのうち、ゲート電極ＧＥと隣接する少なくとも一部と重なることもできる。
ゲートラインＧＬは、金属層から形成されて、光反射率が高い。従って、ゲートラインＧＬの下面に光が入射される場合、反射された光がチャネル１２２に入ることによって、薄膜トランジスタの電気特性に影響を及ぼす可能性がある。本発明の実施形態において、遮光パターン１４０は、ゲートラインＧＬの少なくとも一部と重なることによって、薄膜トランジスタの信頼性を改善することができる。
バッファパターン１５０は、平面図上において、遮光パターン１４０と実質的に同じ形状を有する。
本発明の実施形態において、半導体パターン２２２及びゲート電極ＧＥと重なる遮光パターン１４０は、全体的に「十」字形状を有する。
しかし、遮光パターン１４０の形状は、半導体パターン２２２並びにゲート電極ＧＥの形状及び配置によって変わることができ、例えば、「Ｔ」字形状、正方形形状、又は、長方形形状などを有することもできる。
他の実施形態において、遮光パターンは、ゲートラインＧＬと重ならないで、ゲート電極ＧＥ及び半導体パターン２２２と重なることもできる。
図１１を参照すると、遮光パターン１４１は、ゲート電極ＧＥと重なる第１部分１４３及び第１部分１４３から第１方向Ｄ１に突出して半導体パターン２２２と重なる第２部分１４５を含む。
第１部分１４３及び第２部分１４５は、一体で形成された単一の遮光パターン１４１として形成することができる。従って、平面図上において、第１部分１４３の端部は、ゲート電極ＧＥの端部と実質的に一致して、第２部分１４５の端部は半導体パターン２２２の端部と実質的に一致する。
従って、半導体パターン２２２と重なる遮光パターン１４１の第１方向の長さＷ１は、半導体パターン２２２の第１方向の長さと実質的に同一であり、ゲート電極ＧＥと重なる遮光パターン１４１の第２方向の長さＷ２は、ゲート電極ＧＥの第２方向の長さと実質的に同一である。
遮光パターン１４０を形成するために別途のマスクを利用する場合、薄膜トランジスタ基板の製造費用が増加する可能性があり、表示装置で画素の開口率を低下させる可能性がある。
本発明の実施形態において、遮光層２４０は、ゲート電極ＧＥ、ゲートラインＧＬ、及び半導体パターン２２２をマスクとして利用してパターニングすることによって、別途のマスクなしで遮光パターン１４０を形成することができ、実質的に開口率を減少させない。また、遮光パターン１４０は、半導体パターン２２２より大きい面積を有することによって、遮光性能を増加させることができる。
再び図９を参照すると、半導体パターン２２２からチャネル１２２、ソース電極１２４、及びドレイン電極１２６を形成する。
具体的には、ゲート電極ＧＥ及びゲート絶縁パターン１６０によりカバーされずに露出された半導体パターン２２２をソース電極１２４及びドレイン電極１２６に変換する。
例えば、ソース電極１２４及びドレイン電極１２６を形成するために、露出した半導体パターン２２２をプラズマ処理する。例えば、水素（Ｈ２）、ヘリウム（Ｈｅ）、ホスフィン（ＰＨ３）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）、メタン（ＣＨ４）、アセチレン（Ｃ２Ｈ２）、ジボラン（Ｂ２Ｈ６）、二酸化炭素（ＣＯ２）、ゲルマン（ＧｅＨ４）、セレン化水素（Ｈ２Ｓｅ）、硫化水素（Ｈ２Ｓ）、アルゴン（Ａｒ）、窒素（Ｎ２）、酸化窒素（Ｎ２Ｏ）、フルオロホルム（ＣＨＦ３）などのプラズマガスＰＴを露出した半導体パターン２２２に加える。これにより、露出した半導体パターン２２２を構成する半導体物質の少なくとも一部は、還元して金属性の導体に転換することができる。
従って、還元処理された半導体パターン２２２は、ソース電極１２４及びドレイン電極１２６を形成し、ゲート電極ＧＥ及びゲート絶縁パターン１６０によってカバーされた部分は残留してチャネル１２２を形成する。
他の方法において、ソース電極１２４及びドレイン電極１２６を形成するために、還元性ガスの雰囲気下で半導体パターン２２２を熱処理するか、又は、イオン注入工程を実施することもできる。
本発明の実施形態において、ソース電極１２４及びドレイン電極１２６は、遮光層２４０をパターニングした以後に実行するか、又は、他の実施形態においては、遮光層２４０をパターニングする前に実行することもできる。
図１２を参照すると、ゲート電極ＧＥ、ソース電極１２４、ドレイン電極１２６、及びデータ絶縁層１１５をカバーするパッシベーション層１７０を形成し、パッシベーション層１７０上に有機絶縁層１８０を形成する。
パッシベーション層１７０は、シリコン窒化物、シリコン酸化物などを含んでもよい。
有機絶縁層１８０は、薄膜トランジスタ基板の表面を平坦化し、フォトレジスト組成物をパッシベーション層１７０上にスピンコーティングして形成することができる。
図１３を参照すると、データ絶縁層１１５、パッシベーション層１７０、及び有機絶縁層１８０をパターニングしてコンタクトホールを形成する。
具体的には、データ絶縁層１１５、パッシベーション層１７０、及び有機絶縁層１８０をパターニングしてデータラインＤＬを露出する第１コンタクトホールＣＨ１を形成し、パッシベーション層１７０及び有機絶縁層１８０をパターニングしてソース電極１２４の一部を露出する第２コンタクトホールＣＨ２、及びドレイン電極１２６の一部を露出する第３コンタクトホールＣＨ３を形成する。
具体的には、有機絶縁層１８０を露光した後、有機絶縁層１８０に現像液を加えて、非露光領域又は露光領域を除去することによって有機絶縁層１８０をパターニングすることができ、パターニングされた有機絶縁層１８０をマスクとして利用して、露出されたパッシベーション層１７０及びデータ絶縁層１１５をエッチングして第１〜第３コンタクトホールＣＨ１、ＣＨ２、ＣＨ３を形成することができる。
次に、有機絶縁層１８０上に透明導電層を形成する。
透明導電層は、インジウム亜鉛酸化物、インジウム錫酸化物などを含んでもよい。
透明導電層をパターニングして、図２に示した接続電極１３０及び画素電極ＰＥを形成する。
接続電極１３０は、第１コンタクトホールＣＨ１を介してデータラインＤＬと接続し、第２コンタクトホールＣＨ２を介してソース電極１２４に接続する。
画素電極ＰＥは、第３コンタクトホールＣＨ３を介してドレイン電極１２６に接続する。
本発明の実施形態によると、半導体パターン２２２を形成した後、ゲート電極ＧＥを形成し、半導体パターン２２２及びゲート電極ＧＥをマスクとして利用して遮光パターン１４０を形成することによって、マスクの増加なしで、また、実質的に開口率の減少なしで遮光パターン１４０を形成することができる。
また、遮光パターン１４０は、半導体パターン２２２より大きい面積を有することによって、漏洩光の流入を防止又は減少させることができる。
説明した本発明の実施形態に係る薄膜トランジスタ基板は、液晶表示装置のアレイ基板として使用することができる。しかし、本発明はこれに限定されず、有機ＥＬ表示装置などの他の表示装置、薄膜トランジスタを有する回路基板、半導体装置などの電子装置にも使用することができ、具体的な構成は特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内でその用途に従がって変更することができる。
図１４は、本発明の他の実施形態に係る薄膜トランジスタ基板の断面図である。
具体的には、図１４は図２に示した薄膜トランジスタ基板と同じ断面を示す。
図１４を参照すると、薄膜トランジスタ基板３００は、ベース基板３１０、ゲートライン、データラインＤＬ、アクティブパターン３２０、及び遮光パターン３４０を含む。
アクティブパターン３２０は、チャネル３２２、ソース電極３２４、及びドレイン電極３２６を含む。
チャネル３２２、ソース電極３２４、及びドレイン電極３２６は、同一層から形成され、同一層上に連続的に配列され、ソース電極３２４とドレイン電極３２６との間にチャネル３２２が位置する。
ドレイン電極３２６は、画素電極ＰＥと電気的に接続され、ゲート電極ＧＥとチャネル３２２との間にはゲート絶縁パターン３６０が配置される。
データラインＤＬは、ベース基板３１０上に形成され、ソース電極３２４と電気的に接続される。
データ絶縁層３１５は、データラインＤＬ及びベース基板３１０をカバーする。
本発明の実施形態において、データラインＤＬは、ベース基板３１０上に直接形成されるか、または、他の実施形態において、データラインＤＬは、パッシベーション層３７０上に形成することもできる。
パッシベーション層３７０は、ゲート電極ＧＥ、アクティブパターン３２０、及びデータ絶縁層３１５をカバーし、有機絶縁層３８０はパッシベーション層３７０をカバーする。
画素電極ＰＥ及び接続電極３３０は、有機絶縁層３８０上に形成される。
接続電極３３０は第１コンタクトホールＣＨ１を介して、データラインＤＬと接続され、第２コンタクトホールＣＨ２を介して、ソース電極３２４と接続される。
画素電極ＰＥは、第３コンタクトホールＣＨ３を介して、ドレイン電極３２６と接続される。
チャネル３２２下には遮光パターン３４０が配置される。
遮光パターン３４０は、チャネル３２２を含むアクティブパターン３２０全体及びゲート電極ＧＥ全体と重なる。従って、遮光パターン３４０は平面図上においてアクティブパターン３２０より大きい面積を有する。
本発明の実施形態において、薄膜トランジスタ基板は、図２に示したバッファパターン１５０を含まない。
従って、遮光パターン３４０とアクティブパターン３２０は接触することができる。
他の実施形態において、ベース基板３１０と遮光パターン３４０との間にはバッファ層が追加的に形成することができる。
この場合、データラインＤＬは、ベース基板３１０上に直接形成されるか、又は、バッファ層上に形成することができる。
薄膜トランジスタ基板３００は、バッファパターン１５０を含まないことを除いては、図１及び図２に示した薄膜トランジスタ基板１００と実質的に同一である。
従って、重なる具体的な説明は省略する。
図１５〜図１９は、図１４に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。
図１５を参照すると、先にベース基板３１０上にデータラインＤＬを形成する。
例えば、ベース基板３１０上にデータ金属層を形成し、データ金属層をフォトリソグラフィ工程を通じてエッチングしてデータラインＤＬを形成する。
データラインＤＬを形成した後、ベース基板３１０上に、データ絶縁層３１５、遮光層４４０及び半導体層４２０を順次に形成する。
図１６を参照すると、半導体層４２０をパターニングして、半導体パターン４２２を形成する。
具体的には、半導体層４２０上にフォトレジストパターンＰＲを形成し、フォトレジストパターンＰＲをマスクとして利用して、半導体層４２０をエッチングする。
図１７を参照すると、半導体パターン４２２及び前記遮光層４４０上にゲート絶縁層４６０及びゲート金属層４９０を形成する。
図１８を参照すると、ゲート金属層４９０及びゲート絶縁層４６０をパターニングし、ゲート電極ＧＥ、ゲートライン及びゲート絶縁パターン３６０を形成する。
先ず、ゲート金属層４９０をパターニングしてゲート電極ＧＥ及びゲートラインを形成する。
次に、ゲート電極ＧＥ及びゲートラインをマスクとして利用し、ゲート絶縁層４６０をパターニングしてゲート絶縁パターン３６０を形成する。これにより、ゲート絶縁層４６０下部の遮光層４４０が露出する。
図１９を参照すると、ゲート電極ＧＥ及び半導体パターン４２２をマスクとして利用して遮光層４４０をエッチングし遮光パターン３４０を形成する。
従って、遮光パターン３４０は、ゲート電極ＧＥ全体及び半導体パターン４２２全体と実質的に重なる。具体的には、遮光パターン３４０は、図１０に示した遮光パターンと同じ形状を有してもよい。
半導体パターン４２２からチャネル３２２、ソース電極３２４及びドレイン電極３２６を形成する。
具体的には、ゲート電極ＧＥ及びゲート絶縁パターン３６０によってカバーされずに露出された半導体パターン４２２にプラズマガスＰＴなどを加えて、ソース電極３２４及びドレイン電極３２６に変換する。
ゲート電極ＧＥ及びゲート絶縁パターン３６０によってカバーされた部分は、チャネル３２２を形成する。
露出した半導体パターン４２２にプラズマガスを加える段階は、遮光層４４０をパターニングした以後、又は、パターニングする以前に実行することもできる。
次に、ゲート電極ＧＥ、ソース電極３２４、ドレイン電極３２６、及びデータ絶縁層３１５をカバーするパッシベーション層を形成し、パッシベーション層上に有機絶縁層を形成する。
次に、データ絶縁層３１５、パッシベーション層及び有機絶縁層をパターニングしてコンタクトホールを形成する。
次に、有機絶縁層上に透明導電層を形成し、透明導電層をパターニングして、図１４に示した接続電極３３０及び画素電極ＰＥを形成する。
図２０は、本発明のさらに他の実施形態に係る薄膜トランジスタ基板の断面図である。
具体的には、図２０は図２に示した薄膜トランジスタ基板と同じ断面を示す。
図２０を参照すると、薄膜トランジスタ基板５００は、ベース基板５１０、ゲートライン、データラインＤＬ、アクティブパターン５２０、及び遮光パターン５４０を含む。
アクティブパターン５２０は、チャネル５２２、ソース電極５２４、及びドレイン電極５２６を含む。
チャネル５２２、ソース電極５２４、及びドレイン電極５２６は、同一層から形成されて連続的に配列され、ソース電極５２４とドレイン電極５２６との間にチャネル５２２が位置する。ドレイン電極５２６は、画素電極ＰＥと電気的に接続され、ゲート電極ＧＥとチャネル５２２との間にはゲート絶縁パターン５６０が配置される。
パッシベーション層５７０は、ゲート電極ＧＥ、アクティブパターン５２０、及びベース基板５１０をカバーし、有機絶縁層５８０は、パッシベーション層５７０をカバーする。
画素電極ＰＥ及び接続電極５３０は、有機絶縁層５８０上に形成される。
接続電極５３０は、第１コンタクトホールＣＨ１を介して、データラインＤＬと接続され、第２コンタクトホールＣＨ２を介して、ソース電極５２４と接続される。
画素電極ＰＥは、第３コンタクトホールＣＨ３を介して、ドレイン電極５２６と接続される。
データラインＤＬは、パッシベーション層５７０上に形成されてソース電極５２４と電気的に接続される。
チャネル５２２の下には遮光パターン５４０が配置される。
遮光パターン５４０は、チャネル５２２を含むアクティブパターン５２０全体と重なり、アクティブパターン５２０と重ならないゲート電極ＧＥの一部とも重なる。
従って、遮光パターン５４０は、平面図上においてアクティブパターン５２０より大きい面積を有する。
本発明の実施形態において、薄膜トランジスタ基板５００は、図２に示したバッファパターン１５０及びデータ絶縁層１１５を含まない。
従って、遮光パターン５４０とベース基板５１０は接触することができる。
薄膜トランジスタ基板５００は、バッファパターン１５０及びデータ絶縁層１１５を含まないで、データラインＤＬがパッシベーション層５７０上に形成されることを除いては、図１及び図２に示した薄膜トランジスタ基板１００と実質的に同一である。
従って、重なる具体的な説明は省略する。
図２１〜図２６は、図２０に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。
図２１を参照すると、ベース基板５１０上に遮光層６４０及び半導体層６２０を順次に形成する。
図２２を参照すると、半導体層６２０をパターニングして、半導体パターン６２２を形成する。
具体的には、半導体層６２０上にフォトレジストパターンＰＲを形成し、フォトレジストパターンＰＲをマスクとして利用し、半導体層６２０をエッチングする。
図２３を参照すると、半導体パターン６２２及び遮光層６４０の上にゲート絶縁層６６０及びゲート金属層６９０を形成する。
図２４を参照すると、ゲート金属層６９０及びゲート絶縁層６６０をパターニングして、ゲート電極ＧＥ、ゲートライン、及びゲート絶縁パターン５６０を形成する。
先ず、ゲート金属層６９０をパターニングしてゲート電極ＧＥ及びゲートラインを形成する。
次に、ゲート電極ＧＥ及びゲートラインをマスクとして利用し、ゲート絶縁層６６０をパターニングしてゲート絶縁パターン５６０を形成する。これにより、ゲート絶縁層６６０下部の遮光層６４０が露出される。
図２５を参照すると、ゲート電極ＧＥ及び半導体パターン６２２をマスクとして利用し、遮光層６４０をエッチングして遮光パターン５４０を形成する。
従って、遮光パターン５４０は、ゲート電極ＧＥ全体及び半導体パターン６２２全体と実質的に重なる。
具体的には、遮光パターンは図１０に示した遮光パターンと同じ形状を有してもよい。
半導体パターン６２２からチャネル５２２、ソース電極５２４、及びドレイン電極５２６を形成する。
具体的には、ゲート電極ＧＥ及びゲート絶縁パターン５６０によってカバーされずに露出された半導体パターン６２２にプラズマガスＰＴなどを加えて、ソース電極５２４及びドレイン電極５２６に変換する。
ゲート電極ＧＥ及びゲート絶縁パターン５６０によってカバーされた部分はチャネル５２２を形成する。
露出した半導体パターン６２２にプラズマガスを加える段階は、遮光層６４０をパターニングした以後、又は、パターニングする以前に実行することもできる。
図２６を参照すると、ゲート電極ＧＥ、ソース電極５２４、ドレイン電極５２６、及びベース基板５１０をカバーするパッシベーション層５７０を形成する。
パッシベーション層５７０上にデータ金属層を形成し、データ金属層をパターニングしてデータラインＤＬを形成する。
次に、データラインＤＬとパッシベーション層５７０をカバーする有機絶縁層を形成し、パッシベーション層５７０及び有機絶縁層をパターニングしてコンタクトホールを形成する。
本発明の実施形態においては、データラインＤＬ上に直接有機絶縁層を形成するか、又は、他の実施形態においてはシリコン酸化物、シリコン窒化物などからなるデータ絶縁層を形成した後、データ絶縁層上に有機絶縁層を形成することもできる。
次に、有機絶縁層上に透明導電層を形成し、透明導電層をパターニングして、図２０に示した接続電極５３０及び画素電極ＰＥを形成する。
図２７は、本発明のさらに他の実施形態に係る薄膜トランジスタ基板の断面図である。
具体的には、図２７は、図２に示した薄膜トランジスタ基板と同じ断面を示す。
図２７を参照すると、薄膜トランジスタ基板７００は、ベース基板７１０、ゲートライン、データラインＤＬ、アクティブパターン７２０、バッファパターン７５０、及び遮光パターン７４０を含む。
アクティブパターン７２０は、チャネル７２２、ソース電極７２４、及びドレイン電極７２６を含む。
チャネル７２２、ソース電極７２４、及びドレイン電極７２６は、同一層から形成され、連続的に配列されて、ソース電極７２４とドレイン電極７２６との間にチャネル７２２が位置する。ドレイン電極７２６は、画素電極ＰＥと電気的に接続され、ゲート電極ＧＥとチャネル７２２との間にはゲート絶縁パターン７６０が配置される。
パッシベーション層７７０は、ゲート電極ＧＥ、アクティブパターン７２０及びベース基板７１０をカバーし、有機絶縁層７８０はパッシベーション層７７０をカバーする。
画素電極ＰＥ及び接続電極７３０は、有機絶縁層７８０上に形成される。
接続電極７３０は、第１コンタクトホールＣＨ１を介して、データラインＤＬと接続され、第２コンタクトホールＣＨ２を介して、ソース電極７２４と接続される。
画素電極ＰＥは、第３コンタクトホールＣＨ３を介して、ドレイン電極７２６と接続される。
データラインＤＬは、パッシベーション層７７０上に形成され、ソース電極７２４と電気的に接続される。
チャネル７２２下には遮光パターン７４０が配置される。
遮光パターン７４０は、チャネル７２２を含むアクティブパターン７２０全体と重なり、アクティブパターン７２０と重ならないゲート電極ＧＥの一部とも重なる。
従って、遮光パターン７２０は、平面図上においてアクティブパターン７２０より大きい面積を有する。
遮光パターン７４０とアクティブパターン７２０との間には、バッファパターン７５０が配置される。
バッファパターン７５０は、遮光パターン７４０と実質的に同じ形状を有してもよい。
本発明の実施形態において、薄膜トランジスタ基板７００は、図２に示したデータ絶縁層１１５を含まない。
従って、遮光パターン７２０とベース基板７１０は接触することができる。
薄膜トランジスタ基板７００は、データ絶縁層１１５を含まないで、データラインＤＬがパッシベーション層７７０上に形成されることを除いては、図１及び図２に示した薄膜トランジスタ基板１００と実質的に同一である。
従って、重なる具体的な説明は省略する。
図２８〜図３３は、図２７に示した薄膜トランジスタ基板の製造方法を説明するための断面図である。
図２８を参照すると、ベース基板７１０上に遮光層８４０、バッファ層８５０及び半導体層８２０を順次に形成する。
図２９を参照すると、半導体層８２０をパターニングして、半導体パターン８２２を形成する。
具体的には、半導体層８２０上にフォトレジストパターンＰＲを形成し、フォトレジストパターンＰＲをマスクとして利用して、半導体層８２０をエッチングする。
図３０を参照すると、半導体パターン８２２及びバッファ層８５０上にゲート絶縁層８６０及びゲート金属層８９０を形成する。
図３１を参照すると、ゲート金属層８９０及びゲート絶縁層８６０をパターニングして、ゲート電極ＧＥ、ゲートライン及びゲート絶縁パターン７６０を形成する。
先ず、ゲート金属層８９０をパターニングしてゲート電極ＧＥ及びゲートラインを形成する。
次に、ゲート電極ＧＥ及びゲートラインをマスクとして利用して、ゲート絶縁層８６０をパターニングしてゲート絶縁パターン７６０を形成する。これにより、ゲート絶縁層８６０の下部のバッファ層８５０が露出される。
図３２を参照すると、ゲート電極ＧＥ及び半導体パターン８２２をマスクとして利用してバッファ層８５０及び遮光層８４０をエッチングして、バッファパターン７５０及び遮光パターン７４０を形成する。
従って、バッファパターン７５０及び遮光パターン７４０は、ゲート電極ＧＥ全体及び半導体パターン８２２全体と実質的に重なる。
具体的には、遮光パターン７４０は、図１０に示した遮光パターンと同じ形状を有してもよい。
半導体パターン８２２からチャネル７２２、ソース電極７２４、及びドレイン電極７２６を形成する。
具体的には、ゲート電極ＧＥ及びゲート絶縁パターン７６０によってカバーされずに露出された半導体パターン８２２にプラズマガスＰＴなどを加えて、ソース電極７２４及びドレイン電極７２６に変換する。
ゲート電極ＧＥ及びゲート絶縁パターン７６０によってカバーされた部分はチャネル７２２を形成する。
露出した半導体パターン８２２にプラズマガスを加える段階は、遮光層８４０をパターニングした以後、又は、パターニングする以前に実行することもできる。
図３３を参照すると、ゲート電極ＧＥ、ソース電極７２４、ドレイン電極７２６、及びベース基板７１０をカバーするパッシベーション層７７０を形成する。
パッシベーション層７７０上にデータ金属層を形成して、データ金属層をパターニングしてデータラインＤＬを形成する。
次に、データラインＤＬとパッシベーション層７７０をカバーする有機絶縁層を形成して、パッシベーション層７７０及び有機絶縁層をパターニングしてコンタクトホールを形成する。
次に、有機絶縁層上に透明導電層を形成し、透明導電層をパターニングして、図２７に示した接続電極７３０及び画素電極ＰＥを形成する。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、液晶表示装置、有機ＥＬ表示装置、薄膜トランジスタを有する回路基板、半導体装置などの表示装置及び電子装置に好適に用いられる。
１００、３００、５００、７００ 薄膜トランジスタ基板
１１０、３１０、５１０、７１０ ベース基板
ＧＬ ゲートライン
ＤＬ データライン
ＧＥ ゲート電極
ＰＥ 画素電極
１２０、３２０、５２０、７２０ アクティブパターン
１２２、３２２、５２２、７２２ チャネル
１２４、３２４、５２４、７２４ ソース電極
１２６、３２６、５２６、７２６ ドレイン電極
１４０、３４０、５４０、７４０ 遮光パターン
１３０、３３０、５３０、７３０ 接続電極
１１５、３１５ データ絶縁層
１５０、７５０ バッファパターン
１６０、３６０、５６０、７６０ ゲート絶縁パターン
ＣＨ１、ＣＨ２、ＣＨ３ コンタクトホール
１７０、３７０、５７０、７７０ パッシベーション層
１８０、３８０、５８０、７８０ 有機絶縁層

Claims (11)

  1. ベース基板と、
    前記ベース基板上に配置され、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に配置されるチャネルを含むアクティブパターンと、
    前記アクティブパターン上に配置されるゲート絶縁パターンと、
    前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極と、
    前記ベース基板と前記アクティブパターンとの間に配置され、前記アクティブパターンより大きい面積を有する遮光パターンとを有し、
    前記アクティブパターンは、金属酸化物からなり、
    前記ソース電極、前記ドレイン電極、及び前記チャネルは、同一層に位置して、連続的に配列され、
    前記遮光パターンの枠線は、平面図上において、前記アクティブパターンと重畳し、前記ゲート電極と重畳しない第１領域で、前記アクティブパターンの枠線と一致し、前記ゲート電極と重畳し、前記アクティブパターンと重畳しない第２領域で、前記ゲート電極の枠線と一致することを特徴とする薄膜トランジスタ基板。
  2. 前記ゲート電極と電気的に接続されたゲートラインをさらに有し、
    前記ゲート電極は、前記ゲートラインから延長されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 前記遮光パターンは、第１方向に延長して、前記ゲートラインの少なくとも一部と重畳する第１部分と、
    前記第１部分から、前記第１方向と交差する第２方向に延長して、前記ゲート電極と重畳する第２部分と、
    前記第２部分から、前記第１方向に延長して、前記アクティブパターンと重畳する第３部分とを含むことを特徴とする請求項２に記載の薄膜トランジスタ基板。
  4. 前記ゲート電極の一部分は、前記チャネルから露出し、
    前記ゲート電極の露出した部分は、前記遮光パターンと重畳することを特徴とする請求項１に記載の薄膜トランジスタ基板。
  5. 前記遮光パターンと前記アクティブパターンとの間に配置されるバッファパターンをさらに有することを特徴とする請求項１に記載の薄膜トランジスタ基板。
  6. 前記バッファパターンは、シリコン酸化物又はシリコン窒化物の少なくとも一つを含むことを特徴とする請求項５に記載の薄膜トランジスタ基板。
  7. 前記ベース基板と前記遮光パターンとの間に配置されるバッファ層をさらに有することを特徴とする請求項１に記載の薄膜トランジスタ基板。
  8. 前記ソース電極と電気的に接続されたデータラインと、
    前記データラインを覆うデータ絶縁層とをさらに有し、
    前記遮光パターンは、前記データ絶縁層上に配置されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  9. 前記遮光パターンは、シリコン−ゲルマニウム合金、ゲルマニウム、及び酸化チタンからなるグループから選択される少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
  10. 前記遮光パターンの厚さは、１００Å〜２，０００Åであることを特徴とする請求項９に記載の薄膜トランジスタ基板。
  11. 前記金属酸化物は、酸化亜鉛（ＺｎＯ）、亜鉛−錫酸化物（ＺＴＯ）、亜鉛−インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、及びインジウム−亜鉛−錫酸化物（ＩＺＴＯ）からなるグループから選択される少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。

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