KR20080108695A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

비정질 물질을 상변화시켜 획득된 채널층을 포함하는 반도체 메모리 소자의 제조 방법에 관한 것으로서, 먼저 단결정 기판의 표면을 노출시키는 제1 절연막 패턴의 제1 개구부 내에 단결정 물질을 포함하는 시드막을 형성한다. 이어서, 상기 제1 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 제1 비정질 박막을 균일한 두께로 형성한다. 상기 제1 비정질 박막을 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널층을 수득한다. 이어서, 상기 제1 채널층에 디펙이 존재할 경우, 상기 제1 채널층의 표면을 노출시키는 제2 개구부를 포함하는 제2 절연막 패턴을 형성한다. 이어서, 상기 제2 개구부 내에 매몰된 제2 비정질 박막을 형성한다. 이후, 상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 에피택시얼 상변화 시킨다. 그 결과 상기 제2 비정질 박막은 단결정 물질로 이루어지며, 그 하부에만 디펙이 존재하는 제2 채널층이 형성된다.

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing semiconductor memory device}
도 1은 종래의 방법에 따라 제조한 단경정의 채널층을 포함하는 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3a 내지 3b는 본 발명의 실시예 2에 따른 스택 구조의 반도체 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
120 : 단결정 기판 122 : 메모리 셀 구조물
124 : 제1 절연막 패턴 126 : 개구부
128 : 시드막 130 : 제1 비정질 박막
140 : 제1 채널층 142 :　제2 절연막 패턴
146 :　제2 비정질 박막 150 : 제2 채널층
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 비정질 물질을 변태(transformation)시켜 획득하는 단결정 채널층을 포함하는 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 결정 구조에 따라 물질은 단결정(single crystal), 다결정(poly crystal) 및 비정질(amorphous)로 분류할 수 있다. 상기 단결정은 하나의 결정 구조로 이루어지고, 상기 다결정은 다수개의 결정 구조로 이루어지고, 상기 비정질은 물질 내부가 결정이 아닌 불규칙한 원자 배열로 이루어진다. 상기 다결정은 다수개의 결정 구조로 이루어지기 때문에 많은 결정 입계(grain boundary)를 갖는다. 그리고 상기 결정 입계가 많을 경우 전자 또는 정공(hole)과 같은 캐리어의 이동과 제어 등을 방해한다.
따라서 스택 구조의 박막 트랜지스터(thin film transistor : TFT) 등을 포함하는 반도체 소자, 낸드 플래시 메모리 소자 또는 에스오씨(SOC : system on chip) 등의 제조에서는 액티브 영으로 형성하기 위한 채널층으로서 단결정 실리콘 박막을 주로 선택한다. 특히, 상기 단결정 실리콘 박막은, 상기 캐리어의 이동과 제어 등을 향상시키기 위하여, 조밀하면서 동시에 큰 크기를 갖는 단결정 영역인 그레인(grain)들로 이루어져야 한다.
상기 단결정 실리콘 박막은 주로 절연막 상에 비정질 실리콘 박막을 형성한 후, 상기 비정질 실리콘 박막을 열처리하여 획득한다. 상기 단결정 실리콘 박막을 형성하는 방법에 대한 예들은 대한민국 공개특허 2002-91896호, 대한민국 공개특허 2004-98108호, 일본 공개특허 2001-308008호, 일본 공개특허 2002-359159호, 미국 특허 5,972,105호 등에 개시되어 있다.
이러한 방법은 조밀하면서 동시에 큰 크기를 갖는 그레인들로 이루어지는 단결정 실리콘 박막을 획득하기 용이하다. 그러나 상기 방법은 단결정 시드를 형성하기 위한 1차 열처리를 실시할 때 포토레지스트 패턴을 사용하고, 두 차례에 걸쳐 레이저를 사용하기 때문에 다소 복잡한 공정을 진행해야하는 단점을 갖는다.
이에, 본 출원인은 단결정 실리콘을 포함하는 시드막(14) 상에 비정질 실리콘 박막을 형성한 후, 상기 비정질 실리콘 박막에 레이저 빔을 조사함으로서 상기 비정질 실리콘 박막을 단결정 실리콘층(20)으로 형성하는 방법을 발명하여 특허출원번호 2004-0043265호로 대한민국 특허청에 특허 출원한 바 있다.
그러나, 상술한 선택적 에피택시얼 성장으로 기판(10) 형성되는 시드막(14)은 열적 버짓 또는 절연막 패턴(16)의 측벽 영향으로 형성되는 결정성(111)을 갖는 디펙(D)이 존재할 수 있다. 이로 인해, 상기 시드막(14)을 시드로 이용하여 상기 비정질 박막을 채널층인 단결정 실리콘층(20)으로 형성할 경우 상기 단결정 실리콘층(20)은 그 상부에는 특정 결정성(111)을 갖는 디펙(D)이 존재한다.
즉, 상기 디펙(D)은 큐빅 구조의 결정학적 관점에서 약 54.7˚의 방위를 갖고 상기 시드막(14)으로부터 상기 단결정 실리콘층(20)까지 전사되기 때문에 상기와 같이 얇은 두께를 갖는 단결정 실리콘층(20)의 상부에는 디펙(D)이 존재하는 문제점이 초래된다.
본 발명의 목적은 시드로 사용되는 채널층에 디펙이 존재할 경우 그 상부에 디펙이 존재하지 않는 별도의 채널층을 형성할 수 있는 방법을 포함하는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 있어서, 먼저 단결정 기판의 표면을 노출시키는 제1 절연막 패턴의 제1 개구부 내에 단결정 물질을 포함하는 시드막을 형성한다. 이어서, 상기 제1 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 제1 비정질 박막을 균일한 두께로 형성한다. 상기 제1 비정질 박막을 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널층을 수득한다. 이어서, 상기 제1 채널층에 디펙이 존재할 경우, 상기 제1 채널층의 표면을 노출시키는 제2 개구부를 포함하는 제2 절연막 패턴을 형성한다. 이어서, 상기 제2 개구부 내에 매몰된 제2 비정질 박막을 형성한다. 이후, 상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 에피택시얼 상변화 시킨다. 그 결과 상기 제2 비정질 박막은 단결정 물질로 이루어지며, 그 하부에만 디펙이 존재하는 제2 채널층으로 형성된다.
본 실시예에서 상기 제1 채널층은 단결정 물질로 이루어지며, 상기 제1 비정질 박막을 상변화(phase transition)시켜 형성할 수 있다. 상기 제1 비정질 박막이 상변화가 일어날 때 상기 시드막의 단결정 물질이 시드로 작용하여 상기 제1 비정질 박막을 단결정으로 변태(transformation)시켜 상기 제1 비정질 박막은 단결정 박막인 제1 채널층으로 형성된다.
특히, 상기 제1 채널층에 특정 결정(111) 방향성을 갖는 디펙이 존재하더라 도 상기 제2 채널층은 상기 제1 채널층의 상부에 존재하는 디펙이 결정(111) 방향을 가짐으로 인해 그 하부만 디펙이 존재하고, 그 상부에는 디펙이 존재하는 않는다. 즉, 상기 디펙은 (111)방향의 결정성을 갖고, 제1 채널층의 슬립(Slip)면에만 존재하여 큐빅 구조의 결정학적인(Crystallographic) 관점에서 약 54.7도의 방위를 가지고 전사된다. 이 때문에 후속 공정에서 형성되는 제2 채널층은 그 하부에만 디펙이 존재할 뿐 그 상부에는 디펙이 존재하지 않는 단결정성을 갖는다.
상기 목적들을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 반도체 메모리 소자의 제조 방법에 있어서, 먼저 제1 메모리 셀 구조물이 형성된 단결정 기판의 표면을 노출시키는 제1 절연막 패턴의 제1 개구부 내에 단결정 물질을 포함하는 시드막을 형성한다. 이어서, 상기 제1 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 제1 비정질 박막을 균일한 두께로 형성한다. 상기 시드막을 시드로 하여 상기 제1 비정질 박막을 단결정성을 갖는 제1 채널층을 수득한다. 상기 제1 채널층에 디펙이 존재할 경우, 상기 제1 채널층의 표면을 노출시키는 제2 개구부를 포함하는 제2 절연막 패턴을 형성한다. 상기 제2 개구부 내에 매몰된 제2 비정질 박막을 형성한다. 상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 에피택시얼 상변화시킴으로서 그 하부에만 디펙이 존재하는 제2 채널층을 수득한다. 이어서, 상기 제2 채널층 상에 제2 메모리 셀 구조물을 형성한다. 그 결과 기판 상에는 스택 구조를 갖는 반도체 메모리 소자가 완성될 수 있다.
본 발명에서는 메모리 셀 구조물을 형성하기 위해 형성된 제1 채널층에 디펙이 존재할 경우 상기 제1 채널층은 사용하지 않고 상기 제1 채널층 상에 레이저 에 피택시얼 방법으로 상부에 디펙이 존재하지 않는 별도의 제2 채널층을 형성하는 것을 특징으로 한다. 상기 제2 채널층은 절연막 패턴의 개구부 내에 형성된 비정질 박막을 레이저 에피택시얼 방법으로 상변화시켜 형성되기 때문에 상기 제1 채널층에 존재하는 디펙의 전사각도로 인해 제2 채널층의 상부까지는 디펙이 전사되지 않는다. 따라서, 상기 제2 채널층은 그 상부에 디펙이 존재하지 않기 때문에 스택형 메모리 소자의 엑티브 영역으로 적용될 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부하는 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 첨부된 도면에 있어서, 기판, 막, 박막, 패턴 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 막, 박막, 패턴 또는 구조물들이 기판, 막 , 박막 또는 패턴들 "상에", "상부에"에 형성되는 것으로 언급되는 경우에는 각 막 , 박막, 패턴 또는 구조물들이 직접 기판, 막 , 박막 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 막 , 박막 또는 패턴들이 추가적으로 형성될 수 있다. 또한, 막 , 박막 또는 패턴이 "제1", "제2" ,"제3"으로 언급될 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 막 , 박막 또는 패턴 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 막 , 박막 또는 패턴에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 또한, 막과 패턴은 상호 교환적으로 사용할 수 있다.
실시예 1
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 2a를 참조하면, 단결정 물질을 포함하는 단결정 기판(120)을 준비한다. 상기 단결정 물질의 예로서는 실리콘 단결정 물질, 게르마늄 단결정 물질 등을 들 수 있다. 그러므로, 상기 단결정 기판(120)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 또한, 상기 단결정 기판(120)의 예로서는 상변화를 통한 결정 구조의 변태로서 비정질 박막으로부터 획득하는 단결정 박막을 들 수 있다. 특히, 본 실시예에서는 상기 기판으로 단결정 실리콘 기판을 준비하는 것이 바람직하다.
이어서, 상기 기판(120) 상에 메모리 셀 구조물들(122)을 형성한다. 상기 메모리 셀의 예로서는 트랜지스터와 커패시터를 포함하는 디램, 스위칭 소자와 상변화 구조물을 포함하는 피램(PRAM), 선택 트랜지스터와 메모리 셀들을 포함하는 낸드(NAND) 플래시 등을 들 수 있다. 또한, 상기 구조물들(122)의 예로서는 트랜지스터, 커패시터, 상변화 구조물, 스트링 구조물 등을 들 수 있다. 일 예로서 상기 트랜지스터 또는 선택 트랜지스터는 게이트 절연막 및 게이트 전극이 적층된 구조를 갖고, 상기 메모리 셀들은 터널 절연막, 플로팅 게이트, 유전막, 컨트롤 게이트가 적층된 구조를 가질 수 있다.
이어서, 상기 기판 상에 상기 메모리 셀 구조물(122)을 덮는 제1 절연막(미도시)을 형성한다. 상기 제1 절연막은 비피에스지(BPSG), 피에스지(PSG), 유에스지(USG), 에스오지(SOG), FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
계속해서, 상기 제1 절연막에 상기 기판(120)의 표면을 노출시키는 제1 개구부(126)를 형성한다. 그 결과 상기 제1 절연막은 제1 절연막 패턴(124)으로 형성된다. 일 예로서, 상기 제1 개구부(126)는 바 형상을 가질 수 있고, 상기 제1 개구부는 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 절연막을 패터닝하여 형성할 수 있다.
이어서, 상기 제1 개구부(126) 내에 시드막(128)을 형성한다. 본 실시예에서 상기 시드막(128)은 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 형성할 수 있다. 상기 선택적 에피택시얼 성장의 예로서는 액상 에피택시(liquid phase epitaxy), 기상 에피택시(vapor phase epitaxy), 분자선 에피택시(molecular beam epitaxy) 등을 들 수 있다.
특히, 본 실시예에서는 상기 선택적 에피택시얼 성장으로서 기상 에피택시얼 방법을 수행하는 것이 바람직하다. 이와 같이, 상기 선택적 에피택시얼 성장을 수행함으로서 상기 제1 개구부(126)에 의해 노출된 상기 단결정 기판(120)의 표면으로부터 상기 단결정 기판(120)과 결정 구조가 동일한 시드막(128)이 형성된다. 본 실시예에서는 상기 단결정 기판(120)으로서 실리콘 기판을 사용하기 때문에 상기 시드막(128)은 단결정 실리콘 물질을 포함한다.
일 예로서, 상기 시드막(128)은 상기 제1 개구부(126)의 입구까지 형성한다. 만약, 상기 시드막(128)이 상기 제1 개구부(126)의 입구 주변의 상기 제1 절연막 패턴(124) 표면까지 형성될 경우에는 상기 개구부(126)의 입구 부위가 노출될 때까지 상기 시드막(128)을 연마할 수 있다. 상기 연마의 예로서는 화학기계적 연마를 들 수 있다.
상술한 선택적 에피택시얼 성장으로 형성되는 시드막은 열적 버짓 또는 절연막 패턴의 측벽 영향으로 그 상부에 그레인이 특정 결정성(111)을 갖는 디펙(미도시)이 존재할 수 있다. 상기 디펙은 큐빅 구조의 결정학적 관점에서 약 54.7˚의 방위를 갖고 전사되는 특성을 갖는다. 따라서, 상기 시드막(128)의 패턴의 상부에는 상기 디펙이 존재할 수 있다.
이어서, 상기 제1 개구부(126) 내에 상기 시드막(128)을 형성한 후, 상기 제1 절연막 패턴(124)과 상기 시드막(128) 상에 비정질 물질을 포함하는 비정질 박막(130)을 연속적으로 형성한다.
본 실시예에서는 상기 단결정 기판(120)으로서 실리콘 기판을 사용하기 때문에 상기 제1 비정질 박막(130)의 경우에는 비정질 실리콘 박막을 포함하는 것이 바람직하다. 다른 실시예로서, 상기 단결정 기판(120)이 게르마늄 기판일 경우에는 상기 제1 비정질 박막(130)은 비정질 게르마늄 박막을 포함할 수 있고, 상기 단결정 기판(120)이 실리콘-게르마늄 기판일 경우에는 상기 제1 비정질 박막(130)은 비정질 실리콘-게르마늄 박막을 포함할 수 있다.
일 예로서, 상기 제1 비정질 박막(130)은 주로 화학기상증착 공정을 수행하여 형성할 수 있다. 아울러, 본 실시예에서는 상기 제1 비정질 박막(130)의 두께를 제한하지는 않지만, 가능한 얇게 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 제1 비정질 박막(130)은 상변화(phase transition) 및 단결정 상태로 변태됨으로서 제1 채널층(140)으로 형성될 수 있다. 상기 제1 비정질 박막(130)의 상변화는 고상의 상기 제1 비정질 박막(130)에 레이저 빔을 조사하여 상기 제1 비정질 박막이 용융(melting)됨으로 인해 달성될 수 있다.
만약, 퍼니스 등을 사용한 열처리를 수행하여 상기 제1 비정질 박막(130)을 용융시킬 경우에는 그 온도가 매우 높기 때문에 상기 기판에 형성된 메모리 셀 구조물들(122)에 심각한 손상을 초래될 수 있다. 아울러 상기 제1 비정질 박막(130)을 용융시키는 것이 용이하지 않다. 따라서 본 실시예에서는 레이저 빔을 조사하여 상기 제1 비정질 박막(130)을 용융시키는 것이 바람직하다.
이와 같이, 상기 레이저 빔의 조사에 의한 상기 제1 비정질 박막(130)의 상변화가 일어날 때 상기 시드막(128)의 단결정 물질이 시드로 작용하여 상기 제1 비정질 박막(130)의 결정 구조가 단결정으로 변태된다. 특히, 상기 제1 비정질 박막(130)의 변태는 수직 및 측면 방향으로 진행된다. 또한, 상기 제1 비정질 박막(130)의 상변화 및 결정 구조의 변태는 수백 나노초(ns) 동안 진행되기 때문에 상기 제1 비정질 박막(130)이 액상으로 변화하여도 상기 시드막(128)으로부터 흘러내리는 상황은 발생하지 않는다.
그리고, 상기 레이저 빔은 상기 제1 비정질 박막(130) 전체(두께 기준)를 용 융시킬 수 있는 에너지로 조사하는 것이 바람직하다. 이는, 상기 제1 비정질 박막(130)의 표면에서부터 상기 시드막(128)의 계면까지 액상으로 변화시켜야 하기 때문이다. 이 경우, 상기 레이저 빔이 갖는 에너지는 상기 비정질 박막의 두께에 따라 달리한다. 그러므로, 상기 레이저 빔의 에너지에 대한 범위는 제한적이지 않다. 그렇지만, 본 실시예에서와 같이, 상기 제1 비정질 박막(130)인 비정질 실리콘 박박막일 경우에는 상기 레이저 빔은 약 1,410℃ 이상의 온도를 조성하는 에너지를 갖도록 조절하는 것이 바람직하다. 이는, 상기 비정질 실리콘 박막의 용융점이 일반적으로 약 1,410℃ 이기 때문이다.
또한, 상기 레이저 빔의 조사에 의해 상기 제1 비정질 박막(130)은 상변화가 일어나지만, 흡수 계수(absorption coefficient)의 차이로 인하여 상기 시드막(128)은 거의 영향을 받지 않는다.
일 예로서, 상기 제1 비정질 박막(130)을 상변화시킬 때 상기 단결정 기판(120)을 가열할 수 있다. 상기 단결정 기판(120)의 가열은 상기 제1 비정질 박막(130)을 상변화시킬 때 상기 제1 비정질 박막(130)에서의 온도 구배를 감소시켜 더욱 큰 그레인들을 갖는 단결정 박막을 용이하게 형성하기 위함이다. 만약, 상기 단결정 기판(120)의 가열 온도가 약 200℃ 미만일 경우 그레인들의 크기를 확장시키는데 한계를 갖기 때문에 바람직하지 않고, 상기 가열 온도가 약 600℃를 초과할 경우 상기 가열을 위한 부재를 마련하는 것이 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 단결정 기판(120)의 가열 온도는 약 200 내지 600℃인 것이 바람직하고, 약 350 내지 450℃인 것이 더욱 바람직하다.
언급한 바와 같이, 상기 제1 비정질 박막(130)을 상변화시킴으로서 상기 제1 비정질 박막(130) 상변화가 일어날 때 상기 시드막(128)의 단결정 물질이 시드로 작용하여 상기 제1 비정질 박막(130)의 결정 구조는 단결정으로 변태될 수 있다. 따라서, 상기 제1 비정질 박막(130)은 단결정 물질을 포함하는 제1 채널층(140)으로 형성된다. 특히, 본 실시예에서는 상기 시드막(128)이 단결정 실리콘 물질을 포함하고, 상기 제1 비정질 박막(130)이 비정질 실리콘 박막으로 이루어지기 때문에 상기 제1 채널층(140)은 단결정 실리콘 박막을 포함하는 것이 바람직하다.
또한, 상술한 방법으로 형성된 제1 채널층(140)은 시드로 사용된 상기 시드막(120)에 디펙(D)이 존재할 경우 그 두께가 매우 낮기 때문에 그 상부에는 결정성(111)을 갖는 디펙(D)이 형성될 수 있다. 이는 상기 디펙(D)이 큐빅 구조의 결정학적 관점에서 약 54.7˚(θ)의 방위를 갖고 전사되기 때문에 상기와 같이 얇은 두께를 갖는 제1 채널층(140)의 상부에는 디펙(D)이 존재한다.
도 2c를 참조하면, 상기 디펙(D)이 존재하는 제1 채널층(140) 상에 제2 절연막(미도시)을 형성한다. 상기 제2 절연막은 비피에스지(BPSG), 피에스지(PSG), 유에스지(USG), 에스오지(SOG), FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
이어서, 상기 제2 절연막에 상기 제1 채널층의 표면을 부분적으로 노출시키는 제2 개구부(144)를 형성한다. 그 결과 상기 제2 절연막은 제2 절연막 패턴(142)으로 형성된다. 일 예로서, 상기 제2 개구부(144)는 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 절연막을 패터닝함으로서 형성된다. 특히, 상기 제2 개 구부(144)는 약 1 : 2 이상을 종횡비를 갖도록 형성한다. 바람직하게는 상기 제2 개구는 1: 2 내지 5의 종횡비를 갖도록 형성한다. 이는 이후 공정에서 상기 제2 개구부 내에 형성되는 제2 채널층(150)의 상부까지 상기 제1 채널층(140)에 존재하는 디펙이 전사되어 형성되는 것을 방지하기 위해서이다.
이어서, 상기 제2 개구부(144)를 매몰하는 제2 비정질 박막(146)을 형성한다. 본 실시예에서는 상기 제1 채널층(140)이 단결정 실리콘을 포함하고 있기 때문에 상기 제2 비정질 박막(146)의 경우에는 비정질 실리콘을 포함하는 것이 바람직하다. 일 예로서, 상기 제2 비정질 박막(146)은 주로 화학기상증착 공정을 수행하여 형성할 수 있다. 아울러, 본 실시예에서는 상기 제2 비정질 박막(146)의 두께를 제한하지는 않지만, 상기 제2 개구부(144)를 충분히 매몰할 수 있는 두께로 형성한다.
일 예로서, 상기 제2 비정질 박막(146)은 상기 제2 개구부(144)의 입구까지 형성할 수 있다. 만약, 상기 제2 비정질 박막(146)이 상기 제2 개구부(126)의 입구 주변의 상기 제2 절연막 패턴(142) 표면까지 형성될 경우에는 상기 제2 개구부(144)의 입구 부위가 노출될 때까지 상기 제2 비정질 박막(146)을 연마하는 것이 바람직하다. 상기 연마의 예로서는 화학기계적 연마를 들 수 있다.
다른 예로서, 상기 제2 비정질 박막(146)은 상기 제2 개구부(144) 및 입구 주변의 제2 절연막 패턴(142)의 상면을 덮도록 형성할 수 있다. 만약 상기 제2 절연막 패턴의 상면에 존재하는 제2 비정질 박막의 표면이 불균일할 경우에는 그 상부를 평탄화 시키는 공정을 수행하는 것이 바람직하다.
도 2d를 참조하면, 상기 제2 비정질 박막(146)을 에피텍셜 상변화(phase transition)시킨다. 그 결과 상기 제2 비정질 박막(146)은 그 하부에만 디펙이 존재하는 제2 채널층(150)으로 형성된다. 상기 제2 비정질 박막(146)의 상변화는 상기 디펙이 존재하는 제1 채널층을 시드로 하고, 고상의 상기 제2 비정질 박막(146)에 레이저 빔을 조사하여 액상으로 변화시킴으로서 달성될 수 있다.
일 예로서, 상기 레이저 빔의 조사에 의해 상기 제2 비정질 박막(146)에 상변화가 일어날 때 상기 제1 채널층(140)의 단결정 물질이 시드로 작용하여 상기 제2 비정질 박막(146)의 결정 구조가 단결정으로 변태된다. 특히, 상기 제2 비정질 박막(146)의 변태는 수직 및 측면 방향으로 진행된다. 상기 제2 비정질 박막(146)의 상변화 및 결정 구조의 변태는 수백 나노초(ns) 동안 진행되기 때문에 상기 제2 비정질 박막(146)이 액상으로 변화하여도 상기 시드막(128)으로부터 흘러내리는 상황 및 열적 버짓 현상은 발생하지 않는다.
더욱이, 상기 시드로 사용되는 제1 채널층(140)에 디펙이 존재할 경우 상기 디펙은 큐빅 구조의 결정학적 관점에서 약 54.7˚의 방위를 갖고 제2 채널층(150)의 하부로 전사될 수 있다. 그러나 상술한 방법으로 형성되는 상기 제2 채널층(150)은 상기 제1 채널층(140)에 존재하는 디펙의 결정 방향성으로 전사 되더라도 그 두께로 인해 그 하부만 디펙이 존재할 뿐, 채널 영역으로 사용되는 그 상부에는 디펙이 존재하지 않게 된다. 따라서, 상기 제2 채널층(150)의 상부에는 디펙이 존재하지 않기 때문에 상기 제2 채널층(150)은 메모리 셀 구조물들이 형성되는 액티브 영역으로 사용될 수 있다.
실시예 2
도 3a 내지 3b는 본 발명의 실시예 2에 따른 스택 구조의 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3a를 참조하면, 단결정 실리콘 기판(120)을 마련한 후 단결정 기판 상에 제1 메모리 셀들의 구조물(122)들을 형성한다. 상기 단결정 기판(120)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 또한, 상기 단결정 기판(120)의 예로서는 상변화를 통한 결정 구조의 변태로서 비정질 박막으로부터 획득하는 단결정 박막을 들 수 있다. 특히, 본 실시예에서는 상기 기판으로 단결정 실리콘 기판을 준비하는 것이 바람직하다.
상기 제1 메모리 셀의 구조물(122)의 예로서는 트랜지스터, 커패시터, 상변화 구조물, 스트링 구조물 등을 들 수 있다. 본 실시에 상기 제1 메모리 셀의 구조물들의 예로서는 트랜지스터, 커패시터, 스위칭 소자, 상변화 구조물들을 들 수 있다.
이어서, 실시예 1과 동일한 방법에 의해 단결정 기판(120) 상에 상기 단결정 기판의 표면을 노출시키는 제1 개구부(미도시)를 갖는 제1 절연막 패턴(124)을 형성한다. 이어서, 상기 제1 개구부 내에 단결정 물질을 포함하는 시드막(128)을 형성한다. 일 예로서, 상기 시드막(128)은 디펙을 포함할 수 있다. 상기 제1 절연막 패턴(124)과 상기 시드막(128) 상에 비정질 실리콘 물질을 포함하는 제1 비정질 박막을 균일한 두께로 형성한다. 이후 상기 시드막을 시드로 하여 상기 제1 비정질 박막을 단결정 상태로 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널 층(140)을 형성한다. 이렇게 형성된 상기 제1 채널층(140)은 상기 시드막에 존재하는 디펙이 방향성을 갖고 전사되어 그레인이 (111)의 결정을 갖는 디펙(D)을 포함한다.
이어서, 상기 디펙(D)이 존재하는 제1 채널층(140)의 표면을 노출시키는 제2 개구부(미도시)를 포함하는 제2 절연막 패턴(142)을 상기 실시예 1과 동일한 방법으로 형성한다. 여기서, 상기 제2 절연막 패턴은 스택형 반도체 메모리 소자의 소자 분리막 역할을 할 수 있다. 이후 상기 제2 개구부에 제2 비정질 박막을 형성한 후 상기 실시예 1과 동일한 방법으로 제2 비정질 박막을 레이저 에피텍시얼 성장 방법으로 제2 채널층을 형성한다. 상기 제2 채널층은 상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 에피텍시얼 상변화시켜 형성하여도 그 하부에만 디펙이 존재할 실질적으로 채널 영역으로 사용되는 상부에는 디펙이 존재하지 않는다.
즉, 상기 시드로 사용되는 제1 채널층(140)에 존재하는 상기 디펙은 큐빅 구조의 결정학적 관점에서 약 54.7˚의 방위를 갖으면서 상기 제2 채널층(150)의 하부로 전사되더라도 그 두께로 인해 그 하부만 디펙(D)이 존재할 뿐, 채널 영역으로 사용되는 그 상부에는 존재하지 않는다. 따라서, 상기 제2 채널층(150)의 상부에는 디펙이 존재하지 않기 때문에 상기 제2 채널층(150)은 제2 메모리 셀 구조물들을 형성할 수 액티브 영역으로 사용될 수 있다.
이어서, 상기 제2 채널층(150) 상에 제2 메모리 셀의 구조물(152)들을 형성한다. 상기 제2 메모리 셀의 구조물들(152)의 경우에도 실시예 1의 상기 제1 메모 리셀의 구조물들(122)과 마찬가지로 디램, 상변화 또는 낸드 플래시 메모리 소자의 설계에 근거하여 다양한 부재들을 형성할 수 있다.
도 3b를 참조하면, 상기 제2 메모리 셀 구조물(152)이 형성된 제2 채널층(150) 상에 실시예 1에 개시된 제2 절연막 패턴과 실질적으로 동일한 구조를 갖는 제3 개구부를 갖는 제3 절연막 패턴(162)을 형성한 후 상기 제3 개구부를 매몰하는 제3 비정질 박막을 형성한다. 이때, 상기 제3 절연막 패턴(162)에 형성된 제3 개구부는 상기 제2 채널층(150)의 표면을 노출시키도록 형성되는 것이 바람직하다. 이어서, 실시예 1의 제2 채널층(150)의 형성방법과 동일한 방법으로 제3 비정질 박막을 제3 채널층(170)으로 형성할 수 있다. 이후, 상기 제3 채널층(170) 상에 제3 메모리 셀 구조물(미도시)을 더 형성할 수 있다.
계속해서, 상기 제3 채널층(170) 상에 상기 제3 절연막 패턴과 동일한 개구부를 갖는 제4 내지 제p(p는 5이상의 자연수) 절연막 패턴, 상기 제3 채널층과 동일한 제4 내지 제j(j는 5이상의 자연수) 채널층 및 상기 제3 메모리셀 구조물과 동일한 제4 내지 제k(k는 5 이상의 자연수) 메모리 셀 구조물을 서로 반복하여 적층할 수 있다. 이 때문에 상술한 방법을 적용하면 보다 고 집적화된 스택 구조의 반도체 메모리 소자를 구현할 수 있다.
이와 같이, 본 발명에 의하면 메모리 셀 구조물을 형성하기 위해 형성된 제1 채널층에 디펙이 존재할 경우 상기 제1 채널층은 사용하지 않고 상기 제1 채널층 상에 레이저 에피택시얼 방법으로 상부에 디펙이 존재하지 않는 별도의 제2 채널층 형성 할 수 있다. 특히, 상기 제2 채널층은 절연막 패턴의 개구부 내에 형성된 비정질 박막을 레이저 에피택시얼 방법으로 상변화시켜 형성할 수 있기 때문에 상기 제1 채널층에 존재하는 디펙의 전사각도로 인해 제2 채널층의 상부까지는 디펙이 전사되지 않는다. 따라서, 상기 제2 채널층은 그 상부에 디펙이 존재하지 않기 때문에 스택형 메모리 소자의 엑티브 영역으로 적용될 수 있다.
그러므로, 본 발명의 기술은 스택 구조를 갖는 메모리 소자에 필요한 채널층의 형성에 적극적으로 응용할 수 있기 때문에 고집적화를 요구하는 최근의 반도체 장치의 제조에 따른 신뢰도의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 단결정 기판 상에 형성된 제1 절연막 패턴의 제1 개구부 내에 단결정 물질을 포함하는 시드막을 형성하는 단계;
    상기 제1 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 제1 비정질 박막을 균일한 두께로 형성하는 단계;
    상기 제1 비정질 박막을 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널층을 수득하는 단계;
    상기 제1 채널층에 디펙이 존재할 경우, 상기 제1 채널층의 표면을 노출시키는 제2 개구부를 포함하는 제2 절연막 패턴을 형성하는 단계;
    상기 제2 개구부를 매몰하는 제2 비정질 박막을 형성하는 단계; 및
    상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 상변화시킴으로서 그 하부에만 디펙이 존재하는 제2 채널층을 수득하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 단결정 기판은 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판 및 실리콘-게르마늄 기판으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 절연막 패턴은
    상기 단결정 기판 상에 균일한 두께를 갖는 절연막을 형성하는 단계; 및
    상기 절연막을 패터닝하여 상기 단결정 기판의 표면을 노출시키는 제1 개구부를 형성하는 단계를 수행함으로서 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 시드막은 상기 제1 개구부에 의해 노출된 상기 단결정 기판으로부터 선택적 에피택시얼 성장을 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제1 항에 있어서, 상기 제1 채널층은
    상기 시드막과 중첩되는 제1 비정질 박막을 상변화(phase transition)시키는 단계; 및
    상기 제1 비정질 박막이 상변화가 일어날 때 상기 시드막의 단결정 물질이 시드로 작용하여 상기 제1 비정질 박막을 단결정으로 변태(transformation)시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제1 항에 있어서, 상기 제1 비정질 박막의 상변화는 상기 제1 비정질 박막에 레이저 빔을 조사하여 상기 제1 비정질 박막을 용융(melting)시킴에 의해 달성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제1 항에 있어서, 상기 제2 개구부는 1 : 2 내지 5의 종횡비를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제1 항에 있어서, 상기 제2 채널층은 상기 제1 채널층의 상부에 존재하는 디펙의 결정(111) 방향으로 인해 그 하부만 디펙이 존재하고, 그 상부에는 디펙이 존재하는 않는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제1 항에 있어서, 상기 제2 채널층은
    상기 제2 비정질 박막을 상변화(phase transition)시키는 단계; 및
    상기 제2 비정질 박막이 상변화가 일어날 때 상기 제1 채널층의 단결정 물질이 시드로 작용하여 상기 제2 비정질 박막을 단결정으로 변태(transformation)시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제1 항에 있어서, 상기 제2 비정질 박막의 상변화는 상기 제2 비정질 박막에 레이저 빔을 조사하여 상기 제2 비정질 박막을 용융(melting)시킴에 의해 달성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제1 항에 있어서, 상기 제2 절연막 패턴은 소자 분리막으로 사용되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제1 메모리 셀의 구조물이 형성된 단결정 기판의 표면을 노출시키는 제1 절연막 패턴의 제1 개구부 내에 단결정 물질을 포함하는 시드막을 형성하는 단계;
    상기 제1 절연막 패턴과 상기 시드막 상에 비정질 실리콘을 포함하는 제1 비정질 실리콘 박막을 균일한 두께로 형성하는 단계;
    상기 시드막을 시드로 하여 상기 제1 비정질 실리콘 박막을 상변화시킴으로서 상기 단결정 실리콘을 포함하는 제1 채널층을 수득하는 단계;
    상기 제1 채널층에 디펙이 존재할 경우, 상기 제1 채널층 상에 상기 제1 채널층의 표면을 노출시키는 제2 개구부를 포함하는 제2 절연막 패턴을 형성하는 단계;
    상기 제2 개구부를 매몰하는 제2 비정질 실리콘 박막을 형성하는 단계;
    상기 디펙이 존재하는 제1 채널층을 시드로 하여 상기 제2 비정질 박막을 상변화시킴으로서 그 하부에만 디펙이 존재하는 단결정 실리콘을 포함하는 제2 채널층을 수득하는 단계; 및
    상기 제2 채널층 상에 제2 메모리 셀의 구조물을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 제1 비정질 실리콘 박막의 상변화는 상기 제1 비정질 실리콘 박막에 레이저 빔을 조사하여 상기 제1 비정질 실리콘 박막을 용융(melting)시킴에 의해 달성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제12 항에 있어서, 상기 제2 채널층은 상기 제1 채널층의 상부에 존재하는 디펙의 결정(111) 방향으로 인해 그 하부만 디펙이 존재하며, 그 상부에는 디펙이 존재하는 않는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제12 항에 있어서, 상기 제2 채널층은
    상기 제2 비정질 실리콘 박막에 레이저 빔을 조사하여 상기 제2 비정질 실리콘 박막을 용융(melting)시키는 단계; 및
    상기 제2 비정질 실리콘 박막이 용융되어 상변화가 일어날 때 상기 제1 채널층의 단결정 실리콘 물질이 시드로 작용하여 상기 제2 비정질 실리콘 박막을 단결정으로 변태(transformation)시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제12 항에 있어서, 상기 제2 채널층 상에 상기 제2 채널층의 표면을 노출시키는 제3 개구부를 포함하는 제3 절연막 패턴을 형성하는 단계;
    상기 제3 개구부를 매몰하는 제3 비정질 실리콘 박막을 형성하는 단계;
    상기 제2 채널층을 시드로 하여 상기 제3 비정질 박막을 상변화시킴으로서 그 상부에 디펙이 존재하는 않는 단결정 실리콘을 포함하는 제3 채널층을 수득하는 단계; 및
    상기 제3 채널층 상에 제3 메모리 셀의 구조물을 형성하는 단계를 더 포함하 는 반도체 메모리 소자의 제조 방법.
  17. 제16 항에 있어서, 상기 제3 채널층 상에 상기 제3 절연막 패턴과 동일한 개구부를 갖는 제4 내지 제p(p는 5이상의 자연수) 절연막 패턴, 상기 제3 채널층과 동일한 구조를 갖는 제4 내지 제j(j는 5이상의 자연수) 채널층 및 상기 제3 메모리 셀 구조물과 동일한 구조를 갖는 제4 내지 제k(k는 5 이상의 자연수) 메모리 셀 구조물을 서로 반복하여 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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