JP4115789B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び装置に関する。
【0002】
【従来の技術】
近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ(EEPROM)や論理演算素子及び薄膜トランジスタなどに代表されるように、シリコン系素子の微細化及び高性能化が要求されている。これらの素子のうち例えば不揮発性半導体メモリや論理演算素子は、性能を維持していくために、微細化されるほどゲート絶縁膜を薄膜化する必要がある。しかし、従来のシリコン酸化膜やシリコン窒化膜では、薄膜化するとリーク電流が増大するという問題を本質的に有しており、これらの膜で素子の微細化及び高性能化の実現が困難になってきている。
【0003】
このためにゲート絶縁膜としてシリコン酸化膜やシリコン窒化膜よりも高い誘電率を有する高誘電体膜、例えばチタン酸化物、ジルコニウム酸化物、ハフニウム酸化物などを用いて、酸化膜換算膜厚はそのままに実際の膜厚を厚くして、リーク電流を低減し高い絶縁特性を達成する技術も開発されている。しかしさらなる絶縁特性の向上が求められている。
【0004】
さらに、このような素子ではゲート電極に多結晶シリコンを用いて、pタイプ及びnタイプのドーピングを行い仕事関数の調整及び抵抗の低減を図ることが成されている。しかしゲート電極等のさらなる低抵抗化が求められている。
【0005】
一方、例えば液晶などに用いられる薄膜トランジスタにおいては、高機能化、高性能化及び高速化のためにチャネルシリコン層のキャリア移動度を増加することや素子の信頼性を向上することが要求されている。このためにチャネルシリコン層の形成条件、例えば成膜条件やレーザーアニール条件などを最適化し、チャネルシリコン層を多結晶化して結晶粒径などを制御する方法が検討されている。しかしさらなるチャネルシリコン層等の移動度向上及び信頼性の向上が求められている。
【0006】
また、半導体装置の高速化を図るためにSOI(Silicon On Insulator)基板と呼ばれる絶縁膜上に形成された単結晶シリコンをチャネルとするトランジスタの開発が行われている。
【0007】
SOI基板は、一方法としてシリコン基板中に表面から酸素イオンを高加速電圧でイオン注入し高温でアニールして、基板中間に層状のSiO2を形成していたが、この方法ではイオンにより表面のシリコン膜に欠陥が入るという問題がある。また、シリコン酸化膜が形成されたシリコン基板と通常のシリコン基板をこのシリコン酸化膜をはさんで張り合わせ、一方のシリコン基板の表面を研磨してSOI基板を形成する方法がある。この方法は工程数が多く基板が高価になるという問題がある。
【0008】
また、単結晶シリコン上にCeO2膜を成長させ、その上にシリコン膜を気相成長させる方法が提案されている(例えば非特許文献1参照)。しかしながら、成長膜の配向性が低く、膜質の均一性に欠け信頼性のある機能素子を形成することができない。
【0009】
【非特許文献1】
ザ、ジャパン、ソサエティ、オブ、アプライド、フィジックス発行「ジャパン・ジャーナル・アプライド・フィジックス」、第40巻(2001年8月)(第4769−4773頁)
【0010】
【発明が解決しようとする課題】
このようにゲート絶縁膜等の絶縁特性の向上、ゲート電極等の低抵抗化、チャネルシリコン層等の移動度向上及び信頼性の向上が課題となっている。また、SOI基板において、シリコン膜に欠陥が入る問題や工程数が多くなることにより基板が高価になる問題がある。
【0011】
本発明は、このような問題に鑑みて成されたもので、ゲート絶縁膜等の絶縁特性を向上し、ゲート電極等の低抵抗化を実現し、チャネル層等の移動度及び信頼性を向上することを可能とした半導体装置及びその製造方法を提供することを目的とする。
【0012】
また、欠陥のないシリコン層等を具備し、また工程数も低減したSOI構造を有する基板を用いた半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明は、非晶質の第1の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、前記絶縁層上に非晶質の第2の半導体層を形成する工程と、前記絶縁層を核として前記第1及び第2の半導体層を固相成長させ結晶性半導体層を形成する工程と、前記結晶性半導体層を含む機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
さらに非晶質半導体層と所定の結晶面方位に配向した結晶性絶縁層とを接触させこの絶縁層を核として前記非晶質半導体層を固相成長させ、結晶面方位がそろった多結晶、または単結晶の結晶性半導体層にする工程と、前記結晶性半導体層を浮遊ゲートと制御ゲートとし前記結晶性絶縁層を前記浮遊ゲートと前記制御ゲートの層間の絶縁膜とする不揮発性メモリーを形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【0014】
前記絶縁層は、非晶質半導体層の上に温度300℃から700℃で、酸素分圧10−8から10−5Torrで希土類金属を酸化物として堆積することが好ましい。
【0015】
希土類物がCeO2であることが好ましい。
【0016】
さらに、前記絶縁層の結晶面方位が(110)または(111)であることが好ましい。
【0017】
非晶質半導体層の固相成長の温度は400℃から1000℃の範囲とするのが実用的である。
【0018】
前記非晶質半導体層がSiであり、前記絶縁層がCeO2であることがけ好ましい。
【0019】
さらに本発明は、第1の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、前記絶縁層上に非晶質の第2の半導体層を形成する工程と、前記絶縁層を核として前記第2の半導体層を固相成長させ結晶性層を形成する工程と、前記結晶性層に機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【0020】
前記第1の半導体層が多結晶または単結晶でよい。
【0021】
前記第1の半導体層が非晶質でよく、前記絶縁層を核として固相成長させ結晶化された層となるようにすることができる。
【0022】
さらに本発明は、Siを含む絶縁基板上に非晶質Si層を堆積する工程と、前記非晶質Si層上にCeO2絶縁層を成長させ所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記CeO2の結晶性絶縁層を核として前記非晶質Si層を固相成長させ多結晶または単結晶半導体基板に形成する工程と、
この半導体基板に機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【0023】
さらに本発明は、第1の半導体層上に所定の結晶面方位に配向した結晶性絶縁層をエピタキシャル成長する工程と、
前記絶縁層上に非晶質の第2の半導体層を形成する工程と、
前記絶縁層を核として前記第2の半導体層を固相成長させる工程と、
前記絶縁層および前記第2の半導体層をゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第1の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しMISトランジスタを形成する工程と、
を具備する半導体装置の製造方法を得るものである。
【0024】
さらにまた、本発明は、非晶質の第1の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を成長する工程と、
前記絶縁層上に非晶質の第2の半導体層を形成する工程と、
前記絶縁層を核として少なくとも前記第1の半導体層を固相成長させる工程と、
前記絶縁層および前記第2の半導体層を、ゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第1の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しMISトランジスタを形成する工程と、
を具備してなる半導体装置の製造方法を得るものである。
【0025】
さらに、本発明は、第1の半導体層と第2の半導体層間に結晶面方位をもつエピタキシャル成長された結晶性絶縁層を有し、前記第1の半導体層と第2の半導体層の少なくとも一方は前記絶縁層を核として非晶質層から固相成長された結晶面方位が単一に配向している多結晶または単結晶の半導体層であり、前記絶縁層をゲート絶縁膜とし、前記第1の半導体層をソース、ドレイン領域とし、前記第2の半導体層をゲート電極としてなるMISトランジスタを含む半導体装置を得るものである。
【0026】
さらに、本発明は、多結晶或いは単結晶の第1の半導体層と、前記半導体層上にエピタキシャル成長された結晶性絶縁層と、前記絶縁層上に形成された多結晶或いは単結晶の第2の半導体層とを具備し、少なくとも前記第2の半導体層を使用した機能素子を備えてなることを特徴とする半導体装置を得るものである。
【0027】
この場合、前記第1及び第2の半導体層の少なくとも一方がシリコンからなることが好ましい。
【0028】
さらに、前記絶縁層が前記絶縁層がCeO2、Dy2O3、Y2O3、La2O3、Pr2O3、Gd2O3、SrTiO3,SrZrO3,Sr(TiZr)O3,SrCeO3、MgO,Cao,SrO,BaO、MgAl2O4、Al2O3の少なくとも一種からなることが好ましい。とりわけ、成膜性からCeO2が好ましい。
【0029】
さらに、前記第1及び第2の半導体層の少なくとも一方の結晶面方位が単一に配向していることが好ましい。
【0030】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態について詳細に説明する。また、本発明は、以下の実施形態に限定されるものではなく、種々工夫して用いることができる。図1は、本発明による半導体装置の構造断面図である。
【0031】
図1(a)に示す半導体装置は、単結晶p型シリコン基板1a上に、シリコン酸化物等からなる第1の絶縁層2aが形成されている。この第1の絶縁層2a上にはシリコン等からなる第1の半導体層3aが形成されている。この第1の半導体層3aの出発構造は非晶質であり、表面が平坦に形成されている。この第1の半導体層3a上には、酸化セリウム(CeO2)等の希土類酸化物からなる第2の絶縁層2bが堆積されている。この酸化セリウムの第2の絶縁層2bは下地の結晶性を問わず、結晶面方位が一定の方向にそろった多結晶または単結晶の層になる。この第2の絶縁層2bの結晶面方位として(111)、(110)を構成させやすい。この第2の絶縁層2b上には、シリコン等からなる第2の半導体層3bが形成されている。
【0032】
ここで、堆積した結晶性絶縁層2bは、所定の結晶面方位例えば(111)であり、多結晶構造の場合、方位が単一にそろって配向される。これを核として、その接触面から第1及び第2の半導体層3a及び3bを、非晶質から多結晶或いは単結晶に固相成長する。ここで非晶質から多結晶或いは単結晶に固相成長させた層は、第1及び第2の半導体層3a及び3bの両方或いはどちらか一方のみでもよい。固相成長された層は絶縁層2bと同じ(111)配向の多結晶または単結晶となる。また、この相は出発構造の形状をそのまま受け継ぎ、表面が平坦のまま結晶面方位がそろっている。このため、結晶界面が層厚方向に規則的に延びた均質な構造となる。
【0033】
また、図1(b)に示す半導体装置は、酸化ケイ素が主成分であるガラス基板1b上にシリコン等からなる出発構造が非晶質の第1の半導体層3aが形成されている。この層面は平坦に形成される。この第1の半導体層3a上には、酸化セリウム(CeO2)等の希土類酸化物からなる結晶性絶縁層2bが堆積され所定の結晶面方位例えば(111)の多結晶構造であり、方位が単一にそろって形成されている。この絶縁層2b上には、シリコン等からなる出発構造が非晶質の第2の半導体層3bが形成されている。
【0034】
ここで、堆積した結晶性絶縁層2bにより、これを核として、第1及び第2の半導体層3a、3bを、非晶質から多結晶或いは単結晶に固相成長する。ここで非晶質から多結晶或いは単結晶に固相成長する層は、第1及び第2の半導体層3a及び3bの両方或いはどちらか一方のみでもよい。固相成長された層の配向は結晶性絶縁層2bの配向と同じ例えば(111)となる。
【0035】
結晶性絶縁層2bは、シリコン層上でエピタキシャル成長する絶縁膜であれば、酸化セリウム膜に限定されない。
【0036】
膜として、希土類酸化物としてDy2O3、Y2O3、La2O3、Pr2O3、Gd2O3が適用可能である。さらに、SrTiO3,SrZrO3,Sr(TiZr)O3,SrCeO3などのペロブスカイト系酸化物、MgO,Cao,SrO,BaOなどの岩塩構造酸化物、MgAl2O4などのスピネル構造酸化物やAl2O3が適用可能である。
【0037】
非晶質から多結晶或いは単結晶に固相成長する層の結晶面の方位は核となる結晶性絶縁層に応じて、(111)(110)(100)などに形成される。
【0038】
このようにして得られる図1(a)(b)の構造を用いて、例えば第1の半導体層3aをチャネル領域、絶縁層2bをゲート絶縁膜、第2の半導体層3bをゲート電極としてSOI構造を有する電界効果トランジスタ(図3、図5)を構成することができる。
【0039】
図2に、このようにして形成した多結晶シリコン膜3a及び3bのサンプルの(111)配向率を調べ、従来のイオンインプラで作製したSOI基板上に形成した多結晶シリコン膜のサンプルと比較した。
【0040】
図2に示すように、本発明の方法で単結晶化させたサンプルは、ドットマークAで示すように全てのサンプルで単結晶化していた。また多結晶シリコンに固相成長させたサンプルは、サークルマークBで示すようにほぼ100%(111)軸方向に一軸配向した膜を得ることが可能となる。一方、イオンインプラで作製したSOI基板上に多結晶シリコン膜を形成したものでは、三角マークCで示すように高々70%(111)軸方向に配向した膜であり、(111)軸方向以外に配向した結晶粒もランダムに生成される。
【0041】
また、絶縁膜2bとして、酸化セリウムに代表される高誘電率の希土類酸化物を用い、これをゲート絶縁膜として電界効果トランジスタを作製することで、ゲート絶縁膜の誘電率が8以上となり、リーク電流を低減させ、実行酸化膜厚(teff)が1.0nmの極めて高性能なトランジスタを作製することができる。
【0042】
図3に、このようにして構成されたSOI構造を有するnチャネル電界効果トランジスタの断面図を示す。
【0043】
図3に示すように、シリコン基板1a上にシリコン酸化物等からなる埋め込み絶縁膜2aが形成されている。この埋め込み絶縁膜2aは、例えば図1(a)に示す第1の絶縁層2aを用いることができる。
【0044】
また、シリコン基板1a上には、シリコン酸化物等からなる素子分離膜4が形成されている。素子分離膜4の間の埋め込み絶縁膜2a上には、単結晶化されたp型シリコン層3aが形成されている。
【0045】
このp型シリコン層3aは、例えば図1(a)の半導体層3aを用いることができる。この層は、例えば堆積した結晶性絶縁層2bを核として非晶質から単結晶に固相成長することによって形成される。
【0046】
ゲート絶縁膜2b上には、例えば単結晶のn型シリコン層3bが形成されている。このシリコン層3bは、例えば図1(a)の第2の半導体層3bを用いることができる。この層は、例えば堆積した結晶性絶縁層2bを核として、非晶質から単結晶に固相成長することによって形成することができる。
【0047】
この後、フォトリソグラフィでシリコン層3bと結晶性絶縁層2bをエッチングし、ゲート電極3bパターンとゲート絶縁膜2bパターンを形成する。このゲート電極および絶縁膜の両側のシリコン層3aには、例えばリンのイオン注入によってn型ソース、拡散領域5及びn型ドレイン拡散領域5bが形成されている。このゲート絶縁膜2bは、例えば図1(a)の第2の絶縁層2bに相当する。
【0048】
また、全面に例えばCVD法により形成されたシリコン酸化膜からなる層間絶縁膜6が前面に堆積され、ゲート電極3b、ソース拡散領域5a及びドレイン拡散領域5bの位置にコンタクト孔が形成され、配線となるAl電極7がスパッタにより形成されパターニングされている。
【0049】
図4の曲線Aは、本発明による図2で説明した(111)配向した多結晶シリコン層の膜厚とシート抵抗との関係を示す図である。比較のために曲線Bに、従来のシリコン酸化膜上に非晶質シリコン膜を形成し、熱処理によって多結晶化させた場合のランダムに配向している多結晶シリコンの膜厚とシート抵抗との関係を示している。
【0050】
図4に示すように、本発明の(111)配向した多結晶シリコン膜(曲線A)のシート抵抗は、従来の多結晶シリコン膜(曲線B)と比較すると、低くなっていることが分かる。シート抵抗は、同一膜厚で約30%低減することができる。
【0051】
図5に、この(111)配向した多結晶シリコン膜をチャネルに利用した薄膜トランジスタの断面図を示す。
【0052】
図5に示すように、ガラス基板1b上に、(111)配向した多結晶シリコン膜3aが形成されている。多結晶シリコン膜3aは、例えば図1(b)に示す第1の半導体層3aを用いることができる。この層は、高配向に成長した絶縁層2bを核として、非晶質から多結晶に固相成長して形成される。また、ガラス基板1b上の多結晶シリコン膜3aの一部分には、シリコンを酸化してなる素子分離膜4が形成されている。
【0053】
多結晶シリコン層3aには、例えばリンのイオン注入によってn型ソース拡散領域5a及びn型ドレイン拡散領域5bが形成されている。また、多結晶シリコン層3a上には、例えば酸化セリウム等の希土類酸化物からなるゲート絶縁膜2bが形成されている。このゲート絶縁膜2bは、例えば図1(b)に示す堆積した結晶性絶縁層2bを用いることができる。
【0054】
絶縁層2b上には、例えばn型多結晶シリコン3bからなるゲート電極3bが形成されている。このゲート電極3bは、例えば図1(b)に示す第2の半導体層3bを用いることができる。この層は、堆積した結晶性絶縁層2bを核として、非晶質から単結晶に固相成長によって形成することができる。
【0055】
また、全面に例えばCVD法により形成されたシリコン酸化膜からなる層間絶縁膜6が堆積され、ゲート電極3b、ソース拡散領域5a及びドレイン拡散領域5bの位置にコンタクト孔が形成され、配線となるAl電極7がスパッタにより形成されパターニングされている。
【0056】
図6に、このような電界効果トランジスタのチャネルとして用いた(111)配向した多結晶シリコン膜3aの実効移動度を示す。このとき比較としてガラス基板に非晶質シリコン膜を堆積し、これをレーザーによって多結晶化した膜をチャネルに用いたものを従来の多結晶シリコン膜として、その実効移動度を示している。
【0057】
図6に示すように、従来の多結晶シリコン膜をチャネルに用いると、結晶粒界によるキャリアの散乱で、曲線Bのように実効移動度(μeff)は、40cm2V−1s−1〜60cm2V−1s−1と低い上に、サンプル間のばらつきも大きかったのに対し、本発明による(111)配向した多結晶シリコン膜をチャネルに用いることで、曲線Aのように実効移動度は約80cm2V−1s−1と向上し、さらにサンプル間のばらつきも小さく抑えることができることが分かる。
【0058】
これは、本発明では、多結晶シリコン膜でありながら、(111)配向しているために、結晶粒界におけるキャリアの散乱のポテンシャルエネルギーが均一となり、その結果として図4に示したようにチャネル抵抗が低下し、実効移動度が向上したためである。
【0059】
次に、図7を用いて、本発明の半導体装置の具体的な製造方法について詳細に説明する。ここでは絶縁層が形成された基板上に、非晶質の半導体層を形成し、この上に絶縁層を堆積する。そしてこの結晶性絶縁層を核として、非晶質の半導体層を多結晶に固相成長したものである。
【0060】
先ず、図7(a)に示すように、例えば、面方位(100)、比抵抗4Ωcm〜6Ωcmのp型シリコン基板1aを用意し、このp型シリコン基板1aの表面に通常の熱酸化法によって厚さ0.1μm程度のシリコン酸化膜2aを形成する。
【0061】
次に、シリコン酸化膜2a上に、例えばCVD法によりモノシランガス(SiH4)やジシランガス(Si2H6)等を用いて、非晶質シリコン膜3cを形成する。この膜厚は膜をベースとして形成する機能素子に応じて任意の厚さに調節できる。実用的には最大0.5μmである。
【0062】
次に、例えば分子線エピタキシー(MBE)法を用いて、厚さ5nm程度の酸化セリウム等の希土類酸化物からなる結晶性絶縁層2bを堆積する。このとき、酸化セリウム膜2bは、成膜条件により単結晶膜や所望の粒径の多結晶膜をエピタキシャル成長することができる。
【0063】
CeO2の成膜は分子線エピタキシー(MBE)法により行い、成膜原料としては金属Ceとオゾン(O3)を用いた。基板温度を300〜600℃、オゾンの分圧を5×10−8〜1×10−7Torrに設定して、CeO2を非晶質層上に成膜した。この条件においては、X線回折評価からCeO2は(110)に配向していることが確認された。一方、基板温度を650〜850℃、オゾン分圧を2E−7〜1E−6Torrに設定して、CeO2を非晶質層上に成膜した。このとき、CeO2は(111)方向に配向していることが確認された。基板温度・オゾン分圧とも低い場合にはCeO2は(110)に配向し、基板温度・オゾン分圧とも高い場合にはCeO2は(111)に配向した。つまり、MBE法における成膜条件を制御することにより、CeO2の配向方向を任意に制御することが可能であることがわかった。
【0064】
さらに、成膜時の基板温度が500℃〜600℃で、酸素供給量がセリウム供給量の1〜2倍とすると単結晶化し、基板温度が300℃〜500℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の2〜5倍にしても多結晶化する。
【0065】
次に、図7(b)に示すように、例えば、窒素雰囲気中600℃で熱処理を施すと、酸化セリウム膜2bを核として、酸化セリウム膜2bと非晶質シリコン膜3cの界面からシリコン結晶の核8が生成され始める。これは酸化セリウム膜が結晶化しており、この結晶性を引き継いで核8が成長するために、結晶核生成速度が速くなっているためである。
【0066】
次に、図7(c)に示すように、さらに熱処理を加えると、これらの核8が成長する。
【0067】
次に、図7(d)に示すように、1時間程度の熱処理でシリコン膜3aは固相成長により多結晶化する。核となる絶縁層が(111)配向のとき多結晶シリコン膜3aは、(111)配向した多結晶シリコン膜になっている。
【0068】
ここでは非晶質シリコン膜3cを結晶化させるのに600℃の熱処理を施したが、この温度に限定されるものではなく、それ以下の例えば500℃で結晶化が進行する。したがってより融点の低いガラス基板上に多結晶シリコン層を形成することも可能となる。
【0069】
また、結晶性絶縁層に接触する非晶質シリコンの固相成長で、良質な多結晶シリコン層が形成できることから、従来のレーザーアニールを用いて酸化シリコン膜上に堆積した非晶質シリコンを結晶化する際のように、発生する突起などの生成を抑制でき、耐圧及びその分布を著しく改善することが可能である。
【0070】
また、絶縁膜2bを酸化セリウム膜として、上方から非晶質シリコン膜3cを結晶化させたが、これに限定されるものではなく、例えばシリコン基板上に酸化セリウム等の希土類酸化物からなる絶縁膜を形成し、その上に非晶質シリコン膜を堆積して、下方から固相成長させることも可能である。
【0071】
また、不揮発性メモリのように、浮遊ゲートと制御ゲートの層間に酸化セリウム膜を用い、浮遊ゲートシリコン膜と制御ゲートシリコン膜を同時に固相成長させてもよい。この場合、不揮発性メモリの閾値のばらつきを大幅に改善させることが可能となる。
【0072】
また、通常のトランジスタ構造におけるゲート電極シリコン膜を本発明により単結晶化することも可能である。
【0073】
次に、図8を用いて、本発明の半導体装置の他の実施例の製造方法について説明する。ここでは絶縁層が形成された基板上に、非晶質の半導体層を形成し、この上に絶縁層を堆積する。そしてこの結晶性絶縁層を核として、非晶質の半導体層を単結晶に固相成長し、最後に絶縁層を除去したものである。
【0074】
先ず、図8(a)に示すように、例えば、面方位(100)、比抵抗4Ωcm〜6Ωcmのp型シリコン基板1aを用意し、このp型シリコン基板の表面に水素と酸素の混合ガスの燃焼により厚さ約2nm程度のシリコン酸化膜を形成し、引き続き、アンモニアガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜2aを形成する。
【0075】
次に、例えば、シリコンオキシナイトライド膜2a上に、CVD法によりモノシランガス(SiH4)やジシランガス(Si2H6)等を用いて、膜厚0.2μmの非晶質シリコン膜3cを形成する。
【0076】
次に、例えば、分子線エピタキシー(MBE)法を用いて、厚さ5nm程度の酸化セリウム等の希土類酸化物からなる絶縁層2bを堆積する。このとき、酸化セリウム膜2bは、成膜条件により単結晶から所望の粒径の多結晶膜を堆積することができる。例えば、成膜時の基板温度が500℃〜600℃で、酸素供給量がセリウム供給量の1〜2倍とすると単結晶化し、基板温度が300℃〜500℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の2〜5倍にしても多結晶化する。
【0077】
次に、図8(b)に示すように、例えば、窒素雰囲気中600℃で熱処理を施すとことによって、酸化セリウム膜2bを核として、この膜と非晶質シリコン膜3cの界面側から非晶質シリコン膜3cから単結晶シリコン層3dに固相成長させる。
【0078】
次に、図8(c)に示すように、さらに熱処理を加えると、単結晶シリコン層3dが成長する。
【0079】
次に、図8(d)に示すように、1時間程度の熱処理で単結晶シリコン層3dが完全に固相成長される。これにより欠陥の少ないシリコン層が得られる。
【0080】
次に、図8(e)に示すように、希フッ酸溶液で酸化セリウム膜2bを剥離する。
【0081】
次に、図8(f)に示すように、レジスト等でパターニングし、反応性イオンエッチング法によりエッチングして、単結晶シリコン膜3dを加工することによって、ゲート電極部3dを作製する。
【0082】
次に、ここでは図示しないが、図3 を参照すると、単結晶シリコン膜3dをマスクにして例えばリンを1×1016cm−2イオン注入し、例えば、950℃、30秒間の熱処理を行いうことで、ソース拡散領域及びドレイン拡散領域を形成する。次に、全面に厚さ300nmのシリコン酸化膜をCVD法により堆積する。次に、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。次に、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングしてソース電極及びドレイン電極を形成する。こうすることで機能素子としてトランジスタ構造を形成することも可能である。
【0083】
図9は、シリコン基板上に、エピタキシャル成長した結晶性ゲート絶縁膜を形成し、このゲート絶縁膜を核として、固相成長により単結晶或いは多結晶化したゲート電極を形成したMOSキャパシタの絶縁破壊寿命分布を示している。比較のために従来のシリコン酸化物からなるゲート絶縁膜上に熱処理によって多結晶化されたゲート電極をもつMOSキャパシタの絶縁破壊分布を示す。なおシリコン基板はn型とした。
【0084】
図9において、三角点Cで示すように、従来の多結晶シリコン膜はそれぞれの結晶粒がランダム配向しているため、例えばゲート電極へのドーピングの際、結晶方位によりドーパント(不純物)がチャネル領域まで突き抜けるなどして、絶縁破壊寿命分布は不均一となる。
【0085】
これに対し、サークル点Bで示すように本発明のように(111)配向した多結晶シリコンを用いて、かつ固相成長により結晶粒径を制御することにより、多結晶シリコン膜の結晶性が均質となり、絶縁破壊寿命分布も均一となることが分かる。
【0086】
さらに、ドット点Aで示すように本発明により酸化セリウム膜の成膜条件により単結晶ゲート化することにより、絶縁破壊寿命分布がさらに均一となり、かつ絶縁破壊寿命が長寿命化することが分かる。
【0087】
図8に示す実施例方法では、結晶性絶縁膜2bを核として、固相成長した半導体層3dをパターニングすることによってゲート電極を形成した。これに限らず図8(e)の絶縁膜を除去することにより、SOI基板を作製することも可能である。
【0088】
また、図10は、本発明の他の実施例のSOI基板の製造方法を示す。
【0089】
先ず、図10(a)に示すように、例えば、面方位(100)、比抵抗4Ωcm〜6Ωcmの単結晶p型シリコン基板1aを用意し、このp型シリコン基板1aの表面に水素と酸素の混合ガスの燃焼により厚さ約0.1μm以上のシリコン酸化膜2aを形成する。
【0090】
次に、図10(b)に示すように、例えば、CVD法により、モノシランガス(SiH4)やジシランガス)Si2H6)等を用いて、0.2μm膜厚の非晶質シリコン膜3cをシリコン酸化膜2a上に形成する。
【0091】
次に、図10(c)に示すように、例えば、分子線エピタキシー(MBE)法を用いて、厚さ5nm程度の酸化セリウム等の希土類酸化物からなる絶縁層2bを成長する。このとき、酸化セリウム膜2bは、成膜条件により単結晶から所望の粒径の多結晶膜を高配向に成長することができる。例えば、成膜時の基板温度が500℃〜600℃で、酸素供給量がセリウム供給量の1〜2倍とすると単結晶化し、基板温度が室温〜500℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の2〜5倍にしても多結晶化する。
【0092】
次に、図10(d)に示すように、例えば、窒素雰囲気中600℃で熱処理を施すと、酸化セリウム膜2bを核として、この膜と非晶質シリコン層3cとの界面側から非晶質シリコン膜3cから単結晶シリコン層3dが固相成長してくる。
【0093】
次に、図10(e)に示すように、さらに熱処理を加えると、単結晶シリコン層が成長し、1時間程度の熱処理で単結晶シリコン膜3dが完全に固相成長する。
【0094】
次に、図10(f)に示すように、希フッ酸溶液で酸化セリウム膜2bを剥離することによって、SOI基板が形成される。
【0095】
また、この後必要に応じて、高温熱処理をして脱水素処理、脱酸素処理、欠陥除去処理を行ってもよい。また、化学機械的研磨法や活性酸素による犠牲酸化などにより、単結晶シリコン層3dの表面の平坦化を行ってもよい。
【0096】
また、酸化セリウム膜2bを剥離したあと、単結晶シリコン膜3dを下地として、さらにシリコンを気相エピタキシャル成長させて膜厚をかせいでもよい。
【0097】
このようにして形成したSOI基板は、旧来のイオン注入や貼り合わせによる方法により形成されたSOI基板より、工程数を削減することができ、安価にSOI基板を作製することができる。また、酸化膜上のシリコン層の膜厚も非晶質シリコン膜3cの膜厚で制御可能であるため、所望のSOI構造を容易に得ることが可能である。また、イオン注入を用いることがないので単結晶シリコン膜に欠陥が導入されることがない。
【0098】
図11に、本発明に係るnチャネルMISトランジスタの断面図を示す。
【0099】
ここでは、単結晶半導体基板上に、ゲート絶縁膜をエピタキシャル成長し、この上に単結晶シリコンからなるゲート電極をエピタキシャル成長したトランジスタについて説明する。
【0100】
図11に示すように、p型(111)シリコン基板1b上に、通常の選択酸化法を用いて素子分離絶縁膜4が形成されている。このシリコン基板1bに、例えばリンのイオン注入によってn型ソース拡散領域5a及びn型ドレイン拡散領域5bが形成されている。
【0101】
また、このシリコン基板1b表面には、例えば酸化セリウム等の希土類酸化物からなるゲート絶縁膜2bがエピタキシャル成長されている。さらにその上にn型の単結晶シリコン層3aがエピタキシャル成長している。
【0102】
全面にCVDシリコン酸化膜6が堆積され、そこに開口されたコンタクト孔に、配線となるAl電極7がスパッタにより形成されパターニングされている。
【0103】
このような構成の電界効果トランジスタにおいても、極めて良好なゲート絶縁膜2a及びシリコン基板1b界面が達成でき、例えば界面準位密度などの欠陥を低減し、またゲート絶縁膜2bの高い誘電率のためリーク電流の低減が可能となり、さらにチャネル移動度の向上やトランジスタ特性の向上が得られる。
【0104】
また、ゲート電極3aが、ゲート絶縁膜2b上にエピタキシャル成長しているので、トランジスタ特性をさらに良好かつ均質にし、素子の信頼性も大幅に向上させることが可能となる。
【0105】
次に、図12を用いて、本発明にかかる電界効果トランジスタの製造方法について、詳細に説明する。
【0106】
先ず、図12(a)に示すように、例えば、面方位(111)、比抵抗4Ωcm〜6Ωcmのp型シリコン基板1aを用意し、このp型シリコン基板1aの表面に通常の選択酸化法によって厚さ0.6μm程度のシリコン酸化物からなる素子分離絶縁膜4を形成する。
【0107】
次に、例えば、分子線エピタキシー法などにより、シリコン基板1a上に、 nm厚の酸化セリウム等の希土類酸化物からなる絶縁膜2bをエピタキシャル成長する。基板温度を650〜850℃、オゾン分圧を2×10−7〜1×10−6Torrに設定して、CeO2を成膜した。このとき、CeO2は(111)方向に配向する。
【0108】
次に、図12(b)に示すように、この酸化セリウム膜2b上に、ゲート電極となる厚さ200nmの非晶質シリコン膜3cを堆積する。
【0109】
次に図12(c)に示すように、この非晶質シリコン膜3cを、例えば、600℃、窒素雰囲気中で熱処理することによって、単結晶シリコン層3dに固相成長させる。このとき非晶質シリコン膜3cは酸化セリウム膜2bの結晶性を引き継ぎ結晶成長し単結晶化する。
【0110】
次に、図12(d)に示すように、レジストマスクでパターニングした後、単結晶シリコン膜3d及び酸化セリウム膜2bを反応性イオンエッチング法によりエッチングして、ゲート電極3d及びゲート絶縁膜2bを形成する。
【0111】
次に、図12(e)に示すように、例えば、リンを4×1016cm−2イオン注入し、ゲート電極3d及びソース拡散領域5aならびにドレイン拡散領域5bとなる部分へリンを導入する。このとき注入されたリンイオンは単結晶シリコンゲート電極内部及びシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、950℃、30秒間の熱処理を行い、リンを活性化させ、ゲート電極3d及びソース拡散領域5aならびにドレイン拡散領域5bを活性化する。
【0112】
次に、必要に応じて全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により、順次堆積する。さらに、窒素雰囲気中、700℃で1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ゲート電極3d上及びソース拡散領域5aならびにドレイン拡散領域5b上にのみチタンシリサイド膜を形成してもよい。この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【0113】
次に、図12(f)に示すように、全面に厚さ300nmのシリコン酸化膜6をCVD法により堆積する。次に、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。
【0114】
次に、図12(g)に示すように、シリコン及び銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極7を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【0115】
これにより、シリコン基板1a上にゲート絶縁膜2bをエピタキシャル成長させることができ、かつ単結晶シリコンからなるゲート電極3dを有する電界効果トランジスタを形成させることが可能となる。
【0116】
このようにして形成された電界効果トランジスタでは、ゲート絶縁膜2b及びシリコン基板1aとの界面及びゲート絶縁膜2bとゲート電極3dとの界面に欠陥が少ないものである。
【0117】
また、ゲート絶縁膜2bにCeO2のような高誘電率の希土類酸化物を用いることで、リーク電流の抑制され、かつ実効膜厚1.0nm以下のトランジスタが実現できると同時に、単結晶ゲート化することにより、トランジスタ特性等のばらつきが少なく均質で、かつ高信頼性が実現される。
【0118】
ここでは、ゲート絶縁膜2bとして、酸化セリウム膜を例にとって説明したが、これに限定されるものではなく、シリコン基板1a上でエピタキシャル成長する絶縁膜であれば同様な構造及び効果を得ることができる。
【0119】
エピタキシャル成長絶縁膜として以上の実施形態で説明した酸化セリウムのほか、希土類酸化物としてDy2O3、Y2O3、La2O3、Pr2O3、Gd2O3が適用可能である。さらに、SrTiO3,SrZrO3,Sr(TiZr)O3,SrCeO3などのペロブスカイト系酸化物、MgO,Cao,SrO,BaOなどの岩塩構造酸化物、MgAl2O4などのスピネル構造酸化物やAl2O3が適用可能である。これらの絶縁膜の成膜条件は例えばMBE法であれば300℃〜700℃、酸素分圧1かける10−8〜10−5Torr程度である。
【0120】
また、非晶質シリコンの成膜にモノシランやジシランを例にとり説明したが、これに限定されるものではなく、SiH2Cl2やSiCl4などの化合物ガスでも適用可能である。
【0121】
また、トランジスタ構造の作製方法やその特性に関して、nチャネルMOSトランジスタを例にとって説明したが、pチャネルMOSトランジスタにおいても同様な効果が得られる。
【0122】
また、図13は有機ELや液晶ディスプレーの画素スイッチング用多結晶薄膜トランジスタ(TFT)を示しており、チャネルを形成する多結晶半導体薄膜に本発明が適用される。すなわち、ガラス基板1b上にパターニングされたゲート電極や補助容量線となるMoなどの金属膜10上にCeO2膜の結晶性絶縁膜2bがエピタキシャル成長により堆積される。その上に非晶質のシリコン層3aが堆積される。この非晶質シリコン層3aは結晶性絶縁膜2bを核として固相成長されて多結晶層にされる。多結晶層にソース、ドレイン領域5a,5bを拡散形成し、層間絶縁膜6を介して画素電極9や配線層(図示しない)に接続する。結晶性絶縁膜2bがそのままゲート絶縁膜となり、MISTFTが形成される。
【0123】
その他、本発明の要旨を逸脱しない範囲で、種々変形しても実施可能である。
【0124】
【発明の効果】
ゲート絶縁膜等の絶縁特性を向上し、ゲート電極等の低抵抗化を実現し、チャネル層等の移動度及び信頼性を向上することを可能とした半導体装置及びその製造方法を提供することが可能となる。
【0125】
また、欠陥のないシリコン層等を具備するSOI構造を有する基板を用いた半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図1】 (a)は本発明にかかる半導体装置の一例の断面図であり、(b)は本発明にかかる半導体装置の他の例の断面図である。
【図2】 本発明により形成した多結晶シリコン膜と、従来の方法で形成した多結晶シリコン膜の(111)配向率を示す図。
【図3】 本発明にかかるSOI構造を有するnチャネルトランジスタの断面図。
【図4】 本発明により形成した多結晶シリコン膜と従来の方法で形成した多結晶シリコンのシート抵抗と膜厚の関係を示した特性図。
【図5】 本発明にかかる薄膜トランジスタの断面図。
【図6】 本発明により形成した多結晶シリコン膜と従来の方法により形成した多結晶シリコン膜の実効移動度を示す特性図。
【図7】 (a)ないし(d)は、本発明の一実施例にかかる半導体装置の製造方法の主要工程における断面図。
【図8】 (a)ないし(f)は、本発明の他の実施例にかかる単結晶シリコンゲート電極を有する半導体装置の製造方法の主要工程における断面図。
【図9】 本発明により形成した多結晶シリコン膜、単結晶シリコン膜及び従来の方法により形成した多結晶シリコン膜の絶縁破壊寿命のワイブル分布を示す特性図。
【図10】 (a)ないし(f)は、本発明にかかるSOI基板の製造方法の主要工程における断面図。
【図11】 本発明にかかるnチャネルトランジスタの断面図。
【図12】 (a)ないし(g)は、本発明にかかるnチャネルトランジスタの製造方法の主要工程における断面図。
【図13】 本発明にかかるMIS薄膜トランジスタの断面図。
【符号の説明】
1a…シリコン基板
1b…ガラス基板
2a…第1の絶縁層
2b…第2の絶縁層(酸化セリウム膜、ゲート絶縁膜)
3a…第1の半導体層
3b…第2の半導体層
3c…非晶質シリコン膜
3d…単結晶シリコン層
Claims (11)
- 非晶質の第1の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第2の半導体層を形成する工程と、前記絶縁層を核として前記第1及び第2の半導体層を固相成長させ結晶性半導体層を形成する工程と、
前記結晶性半導体層を含む機能素子を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 非晶質半導体層と所定の結晶面方位に配向した結晶性絶縁層とを接触させこの絶縁層を核として前記非晶質半導体層を固相成長させ、結晶面方位がそろった結晶性半導体層にする工程と、
前記結晶性半導体層を浮遊ゲートと制御ゲートとし前記結晶性絶縁層を前記浮遊ゲートと前記制御ゲートの層間の絶縁膜とする不揮発性メモリーを形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記絶縁層の堆積工程が前記第1の半導体層上に温度300℃から700℃、酸素分圧1×10−8から1×10−5Torrで希土類金属を酸化物として堆積するものである請求項1記載の半導体装置の製造方法。
- 前記絶縁層がCeO2である請求項1記載の半導体装置の製造方法。
- 前記絶縁層の結晶面方位が(110)または(111)である請求項1記載の半導体装置の製造方法。
- 前記第1及び第2の半導体層が温度400℃から1000℃で固相成長される請求項1記載の半導体装置の製造方法。
- 前記結晶性半導体層の結晶面方位が前記結晶性絶縁層の結晶面方位と同一である請求項1記載の半導体装置の製造方法。
- 単結晶シリコン基板上にシリコン酸化物からなる絶縁層が形成された基板上に第1の非晶質Si層を堆積する工程と、
前記第1の非晶質Si層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記結晶性絶縁層上に第2の非晶質Si層を堆積する工程と、
前記結晶性絶縁層を核として前記第1及び第2の非晶質Si層を固相成長させ結晶性半導体層にする工程と、
前記結晶性半導体層に機能素子を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 第1の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第2の半導体層を形成する工程と、
前記絶縁層を核として前記第2の半導体層を固相成長させる工程と、
前記絶縁層および前記第2の半導体層をゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第1の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しMISトランジスタを形成する工程と
を具備してなる半導体装置の製造方法。 - 非晶質の第1の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第2の半導体層を形成する工程と、
前記絶縁層を核として少なくとも前記第1の半導体層を固相成長させる工程と、
前記絶縁層および前記第2の半導体層を、ゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第1の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しMISトランジスタを形成する工程と
を具備してなる半導体装置の製造方法。 - ガラス基板上にゲート電極膜を形成する工程と、前記ゲート電極膜を含む前記ガラス基板上にゲート絶縁膜となる所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記結晶性絶縁層上に非晶質半導体層を堆積する工程と、
前記結晶性絶縁層を核として前記非晶質半導体層を固相成長させ結晶性半導体層にする工程と、
前記結晶性半導体層にソース、ドレイン領域を形成しMISトランジスタを得る工程と
を具備してなる半導体装置の製造方法。
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